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TW202006824A - 半導體裝置及其製造方法 - Google Patents

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TW202006824A
TW202006824A TW108120387A TW108120387A TW202006824A TW 202006824 A TW202006824 A TW 202006824A TW 108120387 A TW108120387 A TW 108120387A TW 108120387 A TW108120387 A TW 108120387A TW 202006824 A TW202006824 A TW 202006824A
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annealing
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陳燕銘
李宗霖
何柏慷
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供一種半導體裝置。上述半導體裝置具有垂直向上突起之鰭結構。縮小上述鰭結構之橫向尺寸。在將上述橫向尺寸縮小之後，於上述鰭結構之上形成半導體層。在形成上述半導體層之後，對上述半導體裝置進行退火製程。在進行上述退火製程之後，於上述鰭結構之上形成介電層。

Description

半導體裝置及其製造方法
本發明實施例關於半導體裝置，且特別關於具有鰭結構之半導體裝置。
半導體工業已經進展到奈米技術製程節點，以追求高裝置密度、高效能以及低成本。隨著此進展的發生，來自於製造與設計方面之挑戰都促進了三維設計之發展，例如:類鰭之(fin-like)場效電晶體裝置。典型的鰭式場效電晶體裝置在製造上使用自基板延伸出之薄的“鰭” (或類鰭結構)。上述鰭通常包括矽且形成電晶體裝置之主體。電晶體之通道係形成於這垂直(vertical)的鰭中。於鰭之上提供閘極(例如:閘極盤繞(wrapping around)鰭)。這類型的閘極對於通道之控制較為良好。鰭式場效電晶體裝置之其他優點包括較小之短通道效應(short channel effect)以及較高之電流。
然而，傳統的鰭式場效電晶體裝置仍然可能具有某些缺點。舉例而言，由傳統之鰭結構之製造方法所形成之鰭可能具有粗糙的表面及/或多餘的氧化鍺成分。這可能會造成問題，例如:線寬粗糙度(line width roughness)、線邊緣粗糙度(line edge roughness)、高電阻率、低載子遷移率、介面缺陷類之缺陷(interface traps (DIT) defects)等。
因此，雖然現有之鰭式場效電晶體裝置大抵上適用於所預期之目的，但並非在各方面都令人滿意。
本發明的一些實施例提供一種製造半導體裝置之方法。上述方法包括提供半導體裝置。上述半導體裝置具有垂直向上突起的鰭結構。上述方法亦包括縮小上述鰭結構的橫向尺寸、在縮小上述橫向尺寸之後於上述鰭結構上形成半導體層、在形成上述半導體層之後對上述半導體裝置進行退火製程、以及在進行上述退火製程之後於上述鰭結構之上形成介電層。
本發明的一些實施例提供一種製造半導體裝置之方法。上述方法包括提供半導體裝置。上述半導體裝置具有垂直向上突起的鰭結構。上述方法亦包括進行鰭修整製程以縮小上述鰭結構的橫向尺寸。上述鰭結構在上述鰭修整製程之後具有粗糙的表面。上述方法亦包括在進行上述鰭修整製程之後於上述鰭結構之上形成矽蓋層、在形成上述矽蓋層之後退火上述半導體裝置。上述鰭結構在上述退火之後具有較不粗糙的表面。上述方法亦包括在上述退火之後將上述矽蓋層之至少一部分轉化成介電層。
本發明的一些實施例提供一種半導體裝置。上述半導體裝置包括包含半導體材料之基板、自上述基板突起的鰭結構。上述鰭結構係為用於p型鰭式場效電晶體的鰭結構。上述半導體裝置亦包括設置於上述鰭結構之上之矽蓋層、以及設置於上述矽蓋層之上之介電層。上述鰭結構具有約1.7奈米至約1.9奈米之線寬粗糙度。上述鰭結構具有約1.5奈米至約1.7奈米之線邊緣粗糙度。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同特徵部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一特徵部件形成於第二特徵部件之上(over或on)，可能包含第一和第二特徵部件直接接觸的實施例，也可能包含額外的特徵部件形成於第一和第二特徵部件之間，而使得第一和第二特徵部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此外，此處可能使用空間上的相關用語，例如「在…之下」、「在…下方」、「下方的」、「在…上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一元件或特徵部件與其他元件或特徵部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
更進一步，當使用”約”、”大約”以及類似的用語描述數字或數字範圍時，其旨在涵蓋包括所描述之數字之合理範圍中的數字，例如:在所述數字之+/-10%或者是所屬領域具通常知識者所理解的其他數值之範圍內。舉例而言，用語“約5nm”所涵蓋之尺寸範圍係從4.5nm至5.5nm。
本發明實施例涉及但不限於將半導體裝置退火以增進半導體裝置之品質之方法。為了描繪本發明實施例之各層面，後文將以鰭式場效電晶體製程作為例子進行說明。詳細而言，鰭式場效電晶體裝置係為類鰭之場效電晶體裝置，其在半導體工業中越來越受重視。鰭式場效電晶體裝置可為互補式金氧半場效電晶體(complementary metal-oxide-semiconductor (CMOS))裝置，其可包括P型金氧半(PMOS)鰭式場效電晶體裝置與N型金氧半(NMOS)鰭式場效電晶體裝置。後文將繼續以一或多個鰭式場效電晶體之例子描繪本發明各實施例。然而，應理解的是，除非特別聲明，本發明實施例之應用並非限制於鰭式場效電晶體裝置。
請參照第1圖，其繪示出例示性之鰭式場效電晶體裝置結構10的立體圖。鰭式場效電晶體裝置結構10包括N型鰭式場效電晶體裝置結構(NMOS)15與P型鰭式場效電晶體裝置結構(PMOS)25。鰭式場效電晶體裝置結構10包括基板102。基板102可由矽或其他的半導體材料形成。替代地或額外地，基板102可包括其他的半導體材料，例如:鍺。在一些實施例中，基板102由化合物半導體形成，例如:碳化矽、砷化鎵、砷化銦或磷化銦。在一些實施例中，基板102由合金半導體形成，例如:矽鍺(silicon germanium)、矽鍺碳化物(silicon germanium carbide)、砷磷化鎵(gallium arsenic phosphide)或磷化銦鎵(gallium indium phosphide)。在一些實施例中，基板102包括磊晶層。舉例而言，基板102可包括位於塊狀半導體上之磊晶層。
鰭式場效電晶體裝置結構10亦包括一或多個鰭結構104(例如:矽鰭)，其在Z方向上自基板102延伸且在Y方向上被間隔物105圍繞。鰭結構104在X方向上伸長(elongated)且視情況可包括鍺(Ge)。可使用適當之製程形成鰭結構104，例如:光微影與蝕刻製程。在一些實施例中，使用乾式蝕刻或電漿製程自基板102蝕刻出鰭結構104。在一些其他的實施例中，可經由雙重圖案化微影(double-patterning lithography (DPL))製程形成鰭結構104。雙重圖案化微影係為在基板上建構一圖案之方法，且係經由將該圖案分割成兩交錯之(interleaved)圖案為之。雙重圖案化微影可增進特徵部件(例如:鰭)之密度。鰭結構104亦包括磊晶成長材料12，其(與鰭結構104之部分)可充當鰭式場效電晶體裝置結構10之源極/汲極。
形成隔離結構108(例如:淺溝槽隔離(shallow trench isolation，STI)結構)，以圍繞鰭結構104。在一些實施例中，隔離結構108圍繞鰭結構104之下部，鰭結構104之上部自隔離結構108突起(如第1圖所示)。換句話說，鰭結構104之一部分埋置(embedded)於隔離結構108中。隔離結構108避免電子干擾(interference)或串音(crosstalk)。
鰭式場效電晶體裝置結構10更包括閘極堆疊結構，其包括閘極電極110以及位於閘極電極110之下的閘極介電層(未繪示於圖中)。閘極電極110可包括多晶矽或金屬。金屬包括TaN、NiSi、CoSi、Mo、Cu、W、Al、Co、Zr、Pt或其他適當的材料。可於閘極後製程(或替換閘極製程)中形成閘極電極110。硬罩幕層112與114可被用來定義閘極電極110。介電層115可形成於閘極電極110之側壁上以及於硬罩幕層112與114之上。
閘極介電層(未繪示於圖中)可包括介電材料，例如:氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、一或多個高介電常數(high-k)之介電材料或上述之組合。舉例而言，高介電常數介電材料包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁合金(hafnium dioxide-alumina alloy)、氧化矽鉿(hafnium silicon oxide)、氮氧化矽鉿(hafnium silicon oxynitride)、氧化鉭鉿(hafnium tantalum oxide)、氧化鈦鉿(hafnium titanium oxide)、氧化鋯鉿(hafnium zirconium oxide)、類似之材料或上述之組合。
在一些實施例中，閘極堆疊結構包括其他的膜層，例如:介面層(interfacial layers)、蓋層、擴散/阻障層或其他適當之膜層。在一些實施例中，閘極堆疊結構係形成於鰭結構104之中間部分之上。在一些其他的實施例中，於鰭結構104之上形成多個閘極堆疊結構。在一些其他的實施例中，閘極堆疊結構包括虛設閘極堆疊(dummy gate stack)，且於後續將在進行高熱預算之製程之後以金屬閘極(MG)替換之。
以沉積製程、光微影製程與蝕刻製程形成閘極堆疊結構。沉積製程包括化學氣相沉積(chemical vapor deposition (CVD))、物理氣相沉積(physical vapor deposition (PVD))、原子層沉積(atomic layer deposition (ALD))、高密度電漿化學氣相沉積(high density plasma CVD (HDPCVD))、有機金屬化學氣相沉積(metal organic CVD (MOCVD))、遠距電漿化學氣相沉積(remote plasma CVD (RPCVD))、電漿輔助化學氣相沉積(plasma enhanced CVD (PECVD))、鍍覆、其他適當之方法及/或上述之組合。光微影製程包括光阻塗布(例如:旋轉塗布(spin-on coating))、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking)、光阻顯影(developing the photoresist)、清洗(rinsing)、乾燥(例如:硬烘烤(hard baking))。蝕刻製程包括乾式蝕刻製程或濕式蝕刻製程。作為替代方案，以其他合適之方法實施或替代光微影製程，例如:無光罩的(maskless)光微影、電子束寫入(electron-beam writing)以及離子束寫入(ion-beam writing)。
鰭式場效電晶體裝置提供數個優於傳統之金氧半場效電晶體(MOSFET)裝置(亦稱為平面電晶體裝置)之優點。此些優點可包括較佳之晶片面積使用率(chip area efficiency)、增進之載子遷移率、以及與平面裝置之製程相容之製程。因此，在設計積體電路(IC)晶片時，於積體電路晶片之部分或整體使用鰭式場效電晶體裝置是有利的。
然而，鰭式場效電晶體之製造仍可能具有缺點。舉例而言，鰭結構之形成可能涉及一或多個蝕刻製程，這可能會導致鰭表面粗糙之情形。此外，對於具有SiGe鰭結構之P型場效電晶體，可能會於上述SiGe鰭結構上形成矽蓋層。然而，傳統的鰭式場效電晶體裝置的矽蓋層可能不夠厚。此些問題可能會導致高線寬粗糙度(LWR)及/或高線邊緣粗糙度(LER)，以及高電阻率與不良的通道遷移率(channel mobility)。此些問題隨著導致小臨界尺寸之半導體特徵尺寸之持續縮減而越發嚴重。因此，半導體裝置效能可能並非令人滿意。
為了克服前文所述之問題，本發明實施例進行退火製程來修復鰭表面，以增進鰭結構之品質，後文將以第2-15圖對此進行說明。詳細而言，第7、9、11與13圖繪示出包括鰭式場效電晶體裝置之半導體裝置200之部分在各製造階段的部分剖面側視圖，第18圖為流程圖，其根據本發明實施例繪示出製造半導體裝置之方法。
請參照第2圖，其繪示出半導體裝置200。在所繪示的實施例中，半導體裝置200包括鰭式場效電晶體且於後文可使用鰭式場效電晶體裝置交替地稱呼之。半導體裝置200包括基板210。所使用之基板210可為前文以第1圖說明之基板102之實施例。在一些實施例中，基板210包括半導體材料，例如:結晶矽材料。可進行離子佈植製程將複數個摻質離子佈植至基板210。摻質離子可包括用於N型金氧半導體裝置(N型場效電晶體)的n型材料(例如:As或P)，或者摻質離子可包括用於P型金氧半導體裝置(P型場效電晶體)的p型材料(例如:B)。在進行佈植製程之後，基板210中的摻雜濃度水平(doping concentration level)可為約1x1017 ions/cm3 至約5x1019 ions/cm3 。
半導體裝置200包括複數個鰭結構，例如:鰭結構250-255(應注意的是，在第2圖中無法直接看到鰭結構252，但將於之後的圖中繪示之)。鰭結構250-255可以實施為前文以第1圖說明之鰭結構104的實施例。鰭結構250-255在Z方向上從基板210垂直地向上突起。鰭結構250-255各自亦以伸長之方式延伸於X方向，且在Y方向上彼此分離。在所繪示的實施例中，鰭結構250-251與254-255係為用於N型場效電晶體之鰭結構且包括Si，而鰭結構252-253係為用於P型場效電晶體之鰭結構且包括SiGe。應注意的是，SiGe鰭結構252-253係設置於亦向上突起之基板210(例如:包含Si)之部分之上。如第2圖所示，鰭結構252-253係自鰭結構250-251與254-255”凹陷”(或不與鰭結構250-251與254-255”整齊排列”)。換句話說，於第2圖中，鰭結構252-253在X方向上較鰭結構250-251與254-255具有較短的尺寸。 然而，這只是因為半導體裝置200是靜態隨機存取記憶體(static random access memory(SRAM))之一部分的緣故。換句話說，就靜態隨機存取記憶體之佈局/設計而言，P型場效電晶體之鰭自N型場效電晶體之鰭凹陷是很一般的。然而，這不應是限制性的。在其他的實施例或不同的電路應用中，P型場效電晶體之鰭與N型場效電晶體之鰭可“整齊排列(justified)”或者“邊緣對齊(edge-aligned)”，而並非相互凹陷。
可經由罩幕層260-265定義鰭結構250-255。在一些實施例中，罩幕層260-265包括介電材料(例如:氮化矽)。在一些實施例中，罩幕層260-265各自可包括兩個介電層(例如:一層氮化矽與一層氧化矽)。舉例而言，在第2圖所示的實施例中，罩幕層260-265包括各自之副層(sub-layers)260A-265A，副層260A-265A包含氧化矽，而罩幕層260-265之其他部分(位於副層260A-265A之上)包含氮化矽。可經由使用圖案化之光阻層將介電材料圖案化以形成罩幕層260-265。接著可使用罩幕層260-265將下方之半導體材料(例如:Si或SiGe)圖案化以定義出鰭結構250-255。
繼續參照第2圖，形成隔離結構270以電氣隔離(electrically isolate)鰭結構250-255。隔離結構270亦可被稱為淺溝槽隔離(STI)結構。在一些實施例中，隔離結構270包含介電材料(例如:氧化矽)。於其他的實施例中亦可考慮使用其他適當之介電材料，只要隔離結構270具有與罩幕層260-265相異之材料組成即可。舉例而言，當罩幕層260-265包含氮化矽時，隔離結構270可包含氧化矽，因此可使罩幕層260-265與隔離結構270之間具有蝕刻選擇性。可沉積介電材料來填充因以硬罩幕層260-265圖案化出鰭結構255-255而形成之開口，接著進行研磨製程(例如:化學機械研磨(chemical mechanical polishing))來平坦化介電材料之表面，藉此而形成隔離結構270。
襯層280可於鰭結構250-255之間形成於鰭結構250-255上。襯層280可包括介電材料(例如:氮化矽)。在形成隔離結構270之前形成襯層280，因此襯層280可位於鰭結構250-255與隔離結構270之間。
請參照第3圖，對半導體裝置200進行回蝕刻(etch-back)製程300，以蝕刻掉隔離結構270之一部分。舉例而言，將隔離結構270之上部蝕刻掉，因此使罩幕層260-265之側壁露出。由於隔離結構270與罩幕層260-265之間的蝕刻選擇性，可在實質上未影響罩幕層260-265的情況下將部分之隔離結構270移除。
請參照第4圖，可對半導體裝置200進行罩幕層移除製程320，以移除罩幕層260-265。在一些實施例中，罩幕層移除製程320可包括蝕刻製程。又一次，由於隔離結構270與罩幕層260-265之間的蝕刻選擇性，可在實質上未影響隔離結構270或罩幕層260-265下方之鰭結構250-255的情況下將罩幕層260-265移除。在一些罩幕層260-265包括副層260A-265A的實施例(例如:所繪示之實施例)中，罩幕層移除製程320可移除罩幕層260-265(例如:包含氮化矽)之主要部分，但可未移除副層260A-265A(例如:包含氧化矽)。可在另一於製程320之後所進行之蝕刻製程中移除此些副層260A-265A，為了簡明起見，於此將不對此進行具體的說明。
請參照第5圖，在完全移除罩幕層260-265(包括副層260A-265A)之後，對半導體裝置200進行鰭凹陷製程(fin recess process)350，以蝕刻掉部分之隔離結構270，藉此形成由鰭結構250-255與隔離結構270所共同定義之凹陷(例如:鰭結構250-255定義凹陷之側壁，隔離結構270定義凹陷之底部)。在一些實施例中， 鰭凹陷製程350包括蝕刻製程，例如:乾式蝕刻製程。在此蝕刻製程中，鰭結構250-255與隔離結構270之間存在有蝕刻選擇性。因此，可在實質上未影響鰭結構250-255的情況下蝕刻掉隔離結構270。經由鰭凹陷製程350，各鰭結構250-255之上區段(segment)露出(例如:其側壁表面未被隔離結構270覆蓋)。在此製造階段，鰭結構250-255可具有在Y方向上所量測之橫向尺寸(lateral dimension) 360。橫向尺寸360可能仍大於所欲之尺寸，因此於後文所述之修整製程(trimming process)中將把它縮小。
請參照第6-7圖(第7圖繪示出鰭結構252-253(用於P型場效電晶體之SiGe鰭)之剖面圖)，對半導體裝置200進行鰭修整製程(fin trim process)400，以縮小各鰭結構250-255之橫向尺寸(例如:在Y方向上所量測之橫向尺寸)。在一些實施例中，於具有第一腔室之第一半導體製造儀器(例如:具有濕式清洗腔室或是乾式蝕刻腔室之半導體製造儀器)中進行鰭修整製程400。在此，鰭修整製程400有效地縮小鰭式場效電晶體裝置之臨界尺寸(critical dimension(CD))，這是因為臨界尺寸與鰭結構250-255之橫向尺寸有關。
在一些實施例中，鰭修整製程400包括以氧化製程將鰭結構250-255之表面部分氧化並於後續將氫氟酸(hydrofluoric(HF)acid)施加至鰭結構250-255以移除其氧化之部分。經由鰭修整製程400，“經修整之”鰭結構250-255在Y方向上具有較小之橫向尺寸410。換句話說，橫向尺寸410係小於第5圖中所示之橫向尺寸360。在一些實施例中，橫向尺寸410為約5nm至約12nm。
如第7圖所示，鰭凹陷製程350與鰭修整製程400之進行係使鰭結構之側壁表面(例如:鰭結構252-253之表面430)完全地露出。在一些實施例中，為了確保有足夠之裕度(margin)使鰭結構252-253之表面430露出，亦可使鰭結構252-253下方之半導體層之部分(例如:基板210之突起部分)之側壁表面440露出。此外，亦可使一小部分之襯層280之側表面露出。
鰭修整製程400之一個缺點在於其可能會使鰭結構250-255之表面粗糙化。這可詳見於第7圖之剖面圖中，其中鰭結構252-253之露出的表面430是粗糙的。舉例而言，表面430可能會呈現出大量之形貌偏差(topography variation，例如:突起(protrusions)與凹陷處(dips))，因而不如期望的那樣平坦(flat)或平滑(smooth)。應理解的是，鰭結構之表面粗糙並不一定是單由鰭修整製程400所造成。前述之其他製程(例如:定義鰭結構250-255之形狀的製程(例如:使用罩幕層260-265)，或者甚至是(前文以第5圖說明之)鰭凹陷製程350)亦可能導致鰭結構250-255之表面粗糙。由於載子(例如:電子或電洞)較難移動進入或經過粗糙之表面，而可能導致高電阻率及/或低載子遷移率，因此鰭結構250-255之表面粗糙度過高可能是不利的。
在一些實施例中，表面430之表面粗糙度可以線寬粗糙度(LWR)或者線邊緣粗糙度(LER)表示。在此製造階段，鰭結構(例如:鰭結構252-253)可具有第一表面粗糙度，例如:線寬粗糙度為約2.1nm至約2.3nm，或者線邊緣粗糙度為約1.8nm至約2.0nm。
請參照第8、9圖，於鰭結構250-255之上(包括鰭結構之側壁表面)形成矽蓋層500。使用矽蓋形成製程(silicon cap formation process)510形成矽蓋層500。在一些實施例中，矽蓋形成製程510可包括磊晶成長製程，使得矽(亦即，矽蓋層500)成長於鰭結構252-253上。磊晶成長製程亦可造成非晶矽層505成長於隔離結構270之上表面上。在一些實施例中，於包括第二腔室與第三腔室之第二半導體製造儀器中進行矽蓋形成製程510。第二半導體製造儀器不同於進行鰭修整製程400之第一半導體製造儀器。因此，晶圓(其上形成有半導體裝置200)被從第一半導體製造儀器轉置至第二半導體製造儀器。在此轉置的過程中，晶圓可能會暴露於環境空氣(ambient air)，環境空氣包含氧而可能使晶圓之表面(例如:於N型場效電晶體以及P型場效電晶體兩者上)氧化。可於第二半導體製造儀器之第二腔室中移除所形成之表面氧化物，第二腔室可例如為乾式蝕刻腔室。接著，晶圓於第二半導體製造儀器中被內部地從第二腔室轉置至第三腔室，第三腔室可為用以進行磊晶成長之腔室。在真空(或實質上無氧)的環境下進行從第二腔室至第三腔室之內部轉置，這可避免氧化物再次形成於晶圓之上。
於SiGe鰭結構252-253之上形成矽蓋層500的一個原因在於SiGe並非氧化物的理想選擇。即，於後續需進行氧化製程(後文將以第12-13圖對此進行說明)以於鰭結構上形成介電層。在一些實施例中，此介電層可充當用於P型場效電晶體之介面層。為了最佳化裝置效能，相較於氧化鍺，氧化矽是此介電層較為理想之選擇。因此，直接氧化鰭結構252-253之SiGe材料將是不利的。相反地，將矽材料(例如:矽蓋層500之矽材料)氧化是較佳的。這是在鰭結構252-253之上形成矽蓋層500的一個原因。
應理解的是，由於鰭結構250-251與254-255已經是由矽所形成，於N型場效電晶體之鰭結構250-251與254-255之上形成矽蓋層500並非是必要的，但在所繪示的實施例中仍可於鰭結構250-251與254-255之上形成矽蓋層500。這是因為針對N型場效電晶體不形成矽蓋層之製程可能會複雜且花費較高，其可能包含於鰭結構250-251與254-255之上形成保護層(僅為了避免矽蓋層500形成於其上之單一目的)，然後在P型場效電晶體之鰭結構252-253之上形成矽蓋層500之後移除此保護層。然而，應理解的是，在一些實施例中，可於鰭結構252-253之上矽蓋層500，但不於鰭結構 250-251與254-255之上形成矽蓋層500。
於第9圖所示之製造階段，所形成之矽蓋層500具有厚度520。在一些實施例中，厚度520為約5Å至約11Å，中位數值為(median value)約8Å。此範圍之厚度520對於後續之I/O氧化物之形成可能不是最佳的，這是因為其可能太薄。若厚度520太薄，後續之I/O氧化物之形成將消耗(例如:氧化)全部之矽蓋層500，並且將進一步消耗鰭結構252-253之SiGe材料之一部分。如前所述，氧化鍺並非是理想的介面層材料。因此，使矽蓋層500具有足夠之厚度是有利的，這是因為其可使後續之氧化製程不“吃進”鰭結構252-253之SiGe材料。有鑑於傳統的鰭式場效電晶體製造方法尚未充分地解決此問題，本發明實施例將經由退火製程使矽蓋層變厚，於後文將對此進行詳細說明。
請參照第10-11圖，對半導體裝置200進行退火製程550。在一些實施例中，退火製程550包括尖波退火製程。可使用下列製程參數或條件進行尖波退火製程:尖峰退火溫度(peak annealing temperature)維持在約800℃至約900℃，退火時間(或持續時間(duration))(在此期間維持尖峰溫度)為約1秒至約10秒，退火壓力為約50torrs至約760torrs。在一些其他的實施例中，退火製程550包括浸入式退火製程。可使用下列製程參數或條件進行浸入式退火製程:尖峰退火溫度維持在約300℃至約450℃，退火時間(或持續時間)(在此期間維持尖峰溫度)為約50秒至約200秒，退火壓力為約50torrs至760torrs。在一些實施例中，退火製程550可包括尖波退火製程與浸入式退火製程之組合。在一些實施例中，惰性氣體(例如:N2 )被用於尖波退火製程及/或浸入式退火製程。在一些實施例中，於尖波退火製程及/或浸入式退火製程中，惰性氣體之流量為約5標準公升/分鐘(standard liters per minute(SLM))至約45 SLM。
退火製程550之上述製程參數係經精心調整以增進鰭結構252與253之品質，其並非為任意選擇的。詳細而言，調整退火製程550，以修復鰭結構252-253並降低鰭結構252與253之表面粗糙度、增加矽蓋層500之純度並使矽蓋層500變厚。
舉例而言，退火製程550提供足夠的能量而可使鰭結構252-253之表面上的原子重新排列而具有更像晶體的品質(例如:平滑且有序)。這使得鰭表面560變得較為平滑。換句話說，鰭表面 560相較於鰭表面430較為平滑或具有較低的粗糙度。在一些實施例中，表面560之表面粗糙度亦可以線寬粗糙度(LWR)或者以線邊緣粗糙度(LER)表示。
將以第16圖更仔細地說明線寬粗糙度與線邊緣粗糙度。詳細而言，第16圖繪示出鰭結構1010與鰭結構1020之上視圖。鰭結構1010可代表以傳統製程製造的鰭結構，而鰭結構1020可代表以本發明實施例製造的鰭結構(例如:鰭結構252-253)。在一些實施例中，線寬粗糙度與線邊緣粗糙度係以下文所述之方式量測出。於鰭結構之兩相對側取複數個(例如:n個)點。舉例而言，在鰭結構1010之“左”邊界上取複數個點A1-An，在鰭結構1010之“右”邊界上取複數個點B1-Bn。舉例而言，可經由掃描式電子顯微鏡(scanning electron microscope(SEM))影像得到此些點A1-An與B1-Bn。量測A1-B1至An-Bn之點群組各自之間之水平距離(horizontal distance)作為鰭結構於不同區段之“寬度”或臨界尺寸(CD)。舉例而言，量測A1-B1之間的距離作為鰭結構1010在其頂部邊緣部分之寬度或臨界尺寸，量測An-Bn之間的距離作為鰭結構1010在其底部邊緣部分之寬度或臨界尺寸，量測位於A1與An以及B1與Bn之間之其他點群組之間的距離作為鰭結構1010於頂部邊緣與底部邊緣之間之各區段之寬度或臨界尺寸。當此些距離全部被量測時，它們之間的變異(variation，例如:三個σ(其中σ係為一個標準差)值)可被用來定義線寬粗糙度。以線寬粗糙度量測鰭結構1010之寬度或臨界尺寸在整個鰭結構1010之均勻程度。因此，線寬粗糙度之數值高可能表示鰭結構之一些部分明顯地寬於其他部分。
線邊緣粗糙度之定義亦是基於點A1-An與B1-Bn，但線邊緣粗糙度之定義方式與線寬粗糙度不同。在一些實施例中，線邊緣粗糙度之定義方式如下。量測一側之一固定點(例如:A1)與相對側之其他點(例如:B1-Bn)之間的水平距離。應注意的是，水平距離與對角線距離不同。 舉例而言，A1與B2之間的水平距離並不是將A1連接至B2的對角線距離。相反地，水平距離是B2與對應於A1之水平位置之點(例如:使A1位移向下直到其水平對齊於B2)之間的距離。在各情況下，一旦得到上述固定點與相對側之各點之間的水平距離，可使用此些距離之變異(例如:三個σ值)定義線邊緣粗糙度。以線邊緣粗糙度量測鰭結構1010整體之“筆直(straight)”或“線性(linear)”之程度。因此，線邊緣粗糙度之數值高可能表示鰭結構過於“波動(wiggly)”或“呈波浪狀(wavy)”。
以相同的方式定義鰭結構1020之線寬粗糙度與線邊緣粗糙度。然而，為了方便說明，對於鰭結構1020未具體繪示出點A1-An與B1-Bn。從第16圖可以看出，相較於鰭結構1020，鰭結構1010(並非經由本發明實施例製造)在寬度上具有明顯較大之變異而具有較大之線寬粗糙度。此外，相較於鰭結構1020，鰭結構1010較為“波動”，這表示鰭結構1010之線邊緣粗糙度大於鰭結構1020之線邊緣粗糙度。
因此可以這麼說，於進行退火製程550之後之製造階段，鰭結構(例如:鰭結構252-253)具有第二表面粗糙度(例如:線寬粗糙度為約1.7nm至約1.9 nm，或者線邊緣粗糙度為約1.5nm至約1.7nm)，其係低於與表面430相關之第一表面粗糙度。應理解的是，亦可以線寬粗糙度與平均鰭寬度之比率、或者線邊緣粗糙度與平均鰭寬度之比率表示根據本發明實施例所製造之鰭結構252-253之低表面粗糙度。舉例而言，當鰭結構252或253之平均鰭寬度被表示為鰭寬度平均值(Fin_width_average)時，線寬粗糙度:鰭寬度平均值為約1:4至約1:5，線邊緣粗糙度:鰭寬度平均值亦為約1:4至約1:5。相較之下，未以本發明實施例製造之鰭結構之線寬粗糙度:鰭寬度平均值之比率、或者線邊緣粗糙度:鰭寬度平均值之比率通常遠大於1:4或1:5(例如:比率為1:3或1:2)。退火製程550亦減少鰭結構252-253中之氧化鍺。詳細而言，在形成鰭結構252-253之後，以氧化鍺(GeOx )作為型態之原生氧化物(native oxides)可自然形成於鰭結構252-253上。在形成矽蓋層500之後，氧化鍺材料可位於鰭結構252-253與矽蓋層500之間的介面。於此出現之氧化鍺材料降低矽蓋層之純度及/或鰭結構之SiGe材料之純度，且對於介面缺陷密度(density of interface trap (DIT))可能有負面之影響。
退火製程550(具有前述特別調整之製程參數)提供能量助力(energy boost)而有助於打斷氧化鍺中之鍺與氧之間的鍵結。鍺與氧可向外擴散。在此擴散的過程中，氧成分可將矽蓋層500的矽氧化以於矽蓋層之外表面形成氧化矽。鍺成分可以氣相產物之形式脫離半導體裝置200。又一次，退火製程550之製程參數係經精心調整以促進前述之機制。舉例而言，若退火溫度太高，及/或當退火持續時間太長，及/或當退火壓力太低，則矽與鍺可能會發生回焊(reflow)而不是向外擴散，這可能會不利地改變鰭結構252-253之形狀。舉例而言，由於矽及/或鍺之回焊，鰭結構252-253各自可能具有類似球的形狀，而不是較理想之矩形或梯形(trapezoidal shape)。另一方面，若退火溫度太低，及/或當退火持續時間太短，及/或當退火壓力太高，則退火製程550可能無法提供足夠之能量助力來促進鍺與氧之擴散，而使鰭結構252-253可能無法被充分地修復。
在此，經由精心配置之退火製程550(例如:使用前述之特定的製程參數以降低鰭表面粗糙度並使矽蓋層變厚)，可使鰭結構252-253被修復且可實質上不含氧化鍺，且矽蓋層500亦變厚(經由消除或減少鍺含量)。舉例而言，矽蓋層500於此具有厚度580，其大於厚度520(厚度520係對應於進行退火製程550之前)。在一些實施例中，厚度580為約7Å至約15Å，中位數值為約11Å。對矽蓋層500之厚度580與退火製程550之前之厚度520(例如:為約5Å至約11Å，中位數值為約8Å)進行比較，可以看出退火製程550使矽蓋層500增厚至少數埃。
厚度580之範圍亦被特別地配置以最佳化後續之I/O氧化製程。厚度580之數值太小，則如前文所述，後續之 I/O氧化製程可能會消耗全部之矽蓋層500(即便已經將之增厚)而存在“吃進”鰭結構252-253之SiGe材料之可能性。另一方面，若厚度580之數值太大，則後續之I/O氧化製程可能會殘留太多未被氧化之矽蓋層500之矽材料。舉例而言，矽蓋層500之外部可能氧化成氧化矽，但矽蓋層500之內部可能仍為矽。當這種情況發生時，用於P型場效電晶體之通道(及/或源極/汲極)材料變成SiGe與矽之混合物，而非僅為(用於P型場效電晶體是有利的)SiGe。隨著厚度580之增加，此問題可能會越發嚴重(例如:更大比率之P型場效電晶體之通道及/或源極/汲極由矽形成而不是由純SiGe形成)。因此，使矽蓋層500充分地變厚至一程度，使其在後續之氧化製程中幾乎被完全氧化，而同時使下方鰭結構252-253之SiGe材料不會有被氧化之風險，這將是有利的。經由前述精心選擇之退火製程參數調整出之厚度580可達成此目的。
請參照第12-13圖，於半導體裝置200之上形成介電層600。在一些實施例中，使用氧化製程與原子層沉積製程620形成介電層600。氧化製程將矽蓋層500與非晶矽層505之靠近其外側表面之部分氧化。被氧化之部分形成介電層600之部分，其可包含氧化矽。介電層600之其他部分係經由原子層沉積製程形成。如前文所述，由於退火製程550有效地自矽蓋層500與鰭結構252-253之間之介面移除氧化鍺，矽蓋層500之氧化可形成品質較佳之氧化矽層以作為介電層600。介電層600可充當用於P型場效電晶體之閘極結構中之介面層，且於後文亦可稱之為介面層。應理解的是，在隔離結構270包含氧化矽的實施例中，介電層600與隔離結構270可實質上具有類似(或相同)之材料組成。舉例而言，兩者可皆具有氧化矽成分，即便隔離結構270之氧化矽所包括之雜質可能略多於介電層600之氧化矽所包括之雜質。
亦如前所述，由於退火製程550使矽蓋層500變厚，可在鰭結構252-253之SiGe材料非故意之氧化風險極小的情況下進行氧化製程610。在第13圖所示的實施例中，即使在進行氧化製程610之後，可能仍有一小部分之矽蓋層500未被氧化。在一些實施例中，矽蓋層500之殘留部分之厚度為約3Å至約11Å。然而，在一些其他的實施例中，可實質上氧化全部之矽蓋層500。
請參閱第14圖，可於鰭結構250-255之上形成複數個閘極結構(例如:閘極結構700與701)。舉例而言，閘極結構700-701各自可包括高介電常數閘極介電質以及金屬閘極電極。高介電常數介電材料之介電常數大於SiO2 之介電常數，SiO2 之介電常數大約為4。在一實施例中，高介電常數閘極介電質包括HfO2 ，其介電常數為大約18至大約40。在替代性的實施例中，高介電常數閘極介電質可包括ZrO2 、Y2 O3 、La2 O5 、Gd2 O5 、TiO2 、Ta2 O5 、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO或SrTiO。介電層600在此充當介面層，且設置於閘極介電質與鰭結構250-255之間。應注意的是，雖然於第14圖中介電層600之部分殘留在鰭結構250-255之側壁上，位於鰭結構250-255上方(over/above)之介電層600之部分係於虛設閘極蝕刻製程中被移除，因此於第14圖中沒有介電層600之部分位於鰭結構之上方。
金屬閘極電極可包括功函數金屬元件以及填充金屬元件。功函數金屬元件被配置來調整其所對應之鰭式場效電晶體之功函數以達到所欲之臨界電壓(threshold voltage)Vt 。在各實施例中，功函數金屬元件可包含TiAl、TiAlN、TaCN、TiN、WN或W或上述之組合。填充金屬元件係被配置來充當功能性閘極結構(functional gate structure)之主要導電部分。在各實施例中，填充金屬元件可包含Al、W、Cu或上述之組合。
在一些實施例中，閘極結構700-701之形成可包括閘極替換製程(gate replacement process)。於閘極替換製程中，先形成虛設閘極電極(例如:包含多晶矽)，然後以金屬閘極電極替換之，在一些閘極替換製程之實施例中，亦可先形成虛設閘極介電質(例如:包含氧化矽)，然後以高介電常數閘極介電質替換之。應理解的是，閘極結構700-701可被層間介電質(interlayer dielectric (ILD))圍繞，上述層間介電質亦形成於隔離結構270之上以及鰭結構250-255之上。為了可以較清楚地看到閘極結構700-701，於此未繪示出層間介電質。亦應理解的是，閘極結構700-701之形成可包括複數個製程步驟，這些製程步驟不是本發明實施例之重點，因此在此並未對它們進行詳細說明。在形成閘極結構700-701之後，可進行額外之製程(例如:互連結構之形成、封裝、測試等)以完成半導體裝置200之製造，為了簡明起見，於此亦未對此些製程進行詳細說明。
第15A圖繪示出圖表800，其包括前述尖波退火製程550之實施例之圖表810。圖表800之X軸表示時間(例如:以秒為單位)。圖表800之Y軸表示溫度(例如:以攝氏溫度為單位)。因此，圖表810表示出尖波退火製程之溫度如何隨著時間變化。在時間=X0時，退火溫度維持在Y1，Y1低於尖峰溫度。在一些實施例中，Y1=600℃。在時間=X1時，退火製程之溫度開始跳升(jump)或快速地向上衝高(ramped up)。在一些實施例中，溫度之快速上升(相對於時間)的斜率為約90 ℃/秒至約110℃/秒，例如:為約100℃/秒。溫度之升高持續直到在時間=X2時達到尖峰退火溫度Y2。在一些實施例中，尖峰退火溫度Y2大於800℃但小於900℃，例如:為約810℃至840℃。尖峰退火溫度Y2大部分維持不變(例如:少許下降個幾度是可以接受的)直到時間=X3。也就是說，尖峰溫度持續時間(維持在尖峰退火溫度Y2之時間)等於X3減X2(尖峰溫度持續時間=X3-X2)。在一些實施例中，持續時間(持續時間=X3-X2)為約1秒至約10秒，例如:為約1.5秒至約3秒。在時間X3之後，溫度開始下降，但其下降之速率低於前述溫度上升之速率。再一次，特別地配置退火製程之特性，以達到各種目的，例如:修復鰭結構252-253(例如:經由移除氧化鍺)及/或使矽蓋層500變厚。
第15B圖繪示出圖表900，其包含前述之浸入式退火製程550之實施例之圖表910。圖表900之X軸表示時間(例如:以秒為單位)。圖表900之Y軸表示溫度(例如:以攝氏溫度為單位)。因此，圖表910表示出浸入式退火製程之溫度如何隨著時間變化。在時間=X0時，退火溫度維持在Y1，Y1低於尖峰溫度。在一些實施例中，Y1=300℃。在時間=X1時，退火製程之溫度開始上升，但其上升速率遠低於尖波退火製程之溫度上升之速率。在一些實施例中，溫度之上升(相對於時間)之斜率為約10℃/秒至約20℃/秒，例如:約為14℃/秒。溫度之升高持續直到在時間=X2時達到尖峰退火溫度Y2。在一些實施例中， 尖峰退火溫度Y2大於350℃但小於450℃，例如:為約375℃至約425℃。尖峰退火溫度Y2大部分維持不變(例如:少許下降個幾度是可以接受的)直到時間=X3。也就是說，尖峰溫度持續時間(維持在尖峰退火溫度Y2之時間)等於X3減X2(尖峰溫度時間=X3-X2)。浸入式退火製程之尖峰溫度持續時間遠大於尖波退火製程之尖峰溫度持續時間。在一些實施例中，持續時間(持續時間=X3-X2)為約50秒至約200秒，例如:為約100秒至約150秒。在時間X3之後，溫度漸漸下降直到時間X4，在時間X4時溫度已降至Y3。在一些實施例中，Y3為約175℃至約225℃。在時間X4之後，可關閉儀器，溫度則快速地降至Y3以下。雖然用於浸入式退火製程之退火曲線(annealing profile)不同於用於尖波退火製程之退火曲線，但它們兩個都達成相同的效果，例如:在經由移除氧化鍺修復鰭結構252-253及/或使矽蓋層500變厚等方面。
第17圖為圖表1100，其繪示出根據本發明實施例之遷移率之增進以及缺陷之減少。圖表1100包括水平的X軸與垂直的Y軸。X軸對應於晶圓缺陷，例如:介面缺陷密度(density of interface trap (DIT))。Y軸對應於載子遷移率。於第17圖中繪示出兩個群組之晶圓試樣。晶圓試樣群組1110係為根據前文詳述之本發明實施例之方法所製造之晶圓之晶圓試樣。晶圓試樣群組1120係為根據傳統製程所製造之晶圓之晶圓試樣。如第17圖所示，晶圓試樣群組1110相較於晶圓試樣群組1120不僅具有較少之晶圓缺陷，更具有較高之遷移率。換句話說，經由進行本發明實施例之製程，可將晶圓試樣從圖表1100之右下方(缺陷較多且遷移率較低)“移動”至圖表1100之左上方(缺陷較少且遷移率較高)。
第18圖為流程圖，其根據本發明實施例繪示出方法1200。方法1200包括步驟1210，在步驟1210中，提供一半導體裝置。半導體裝置包括垂直向上突起之鰭結構。
方法1200包括步驟1220，在步驟1220中，縮小鰭結構之橫向尺寸。
方法1200包括步驟1230，在步驟1230中，於鰭結構上形成半導體層。
方法1200包括步驟1240，在步驟1240中對半導體裝置進行退火製程。
方法1200包括步驟1250，在步驟1250中，於鰭結構之上形成介電層。
在一些實施例中，在步驟1220縮小橫向尺寸之後，鰭結構之表面具有第一粗糙度，而在步驟1240中進行退火製程之後，鰭結構之上述表面具有低於第一粗糙度的第二粗糙度。
在一些實施例中，於在步驟1240中進行退火製程之前，氧化鍺係形成於鰭結構與半導體層之間之介面，且步驟1240之退火製程減少氧化鍺。
在一些實施例中，步驟1240之退火製程使半導體層變厚。
在一些實施例中，半導體裝置包括包含矽鍺之鰭結構，磊晶成長一矽層以作為半導體層，半導體層之至少一部分被氧化成介電層。
在一些實施例中，退火製程包括尖波退火製程。在一些實施例中，以約800℃至約900℃之退火溫度、約1秒至約10秒之退火時間、約50torrs至約760 torrs之退火壓力進行尖波退火製程。
在一些實施例中，退火製程包括浸入式退火製程。 在一些實施例中，以約300℃至約450℃之退火溫度、約50秒至約200秒之退火時間、約50torrs至約760torrs之退火壓力進行浸入式退火製程。
應理解的是，可在方法1200之步驟1210-1250之前、之中或之後進行額外之製程。舉例而言，方法1200可包括於鰭結構之上形成閘極結構的步驟，其中上述介電層充當閘極結構的介面層。為了簡明起見，於此將不詳細說明其他額外的步驟。
綜合上述，本發明實施例在形成矽蓋層之後以及氧化上述矽蓋層之前進行精心調整之退火製程。經由將鍺從半導體裝置擴散出，退火製程減少了在P型場效電晶體鰭結構與矽蓋層之間之介面之氧化鍺含量。此機制亦有效地使矽蓋層變厚。經由重新排列鰭表面上之原子，退火製程亦使粗糙之鰭表面得到修復。在進行退火製程之後，進行氧化製程來氧化(被增厚之)矽蓋層，以形成介面層來作為鰭式場效電晶體之閘極結構之一部分。
由前文可知，本發明實施例具有優於傳統鰭式場效電晶體之製造之優點。然而，應理解的是，其他實施例可具有額外的優點，並非所有優點都需在此揭露，且沒有特定之優點是所有實施例都需要的。本發明實施例之一個優點在於改善了鰭結構之品質。舉例而言，在沒有進行於此所述之退火製程的情況下，鰭結構可能具有粗糙的表面，這可能會導致如高電阻率與低載子遷移率。於此，退火製程使鰭結構表面上之原子重新排列，這使鰭結構變得平滑。平滑之鰭結構具有較佳之載子遷移率以及較低之電阻率。平滑之鰭結構亦代表較佳之線寬粗糙度與線邊緣粗糙度。另舉一個例子，形成於鰭結構與矽蓋層之間之介面之氧化鍺可能會導致介面缺陷密度。於此，退火製程提供額外之能量而有助於打斷鍺與氧之間之鍵結，鍺可從半導體裝置擴散出來，而氧可與在矽蓋層外表面之矽接合。氧化鍺之減少使介面缺陷減少，且亦使矽蓋層變厚，使得矽蓋層可較佳地充當一於後續將被氧化以形成閘極結構之介面層的膜層。其他優點包括與現有之鰭式場效電晶體製造相容，因此本發明實施例之實施是簡便的。
本發明實施例之一層面關於製造半導體裝置之方法。提供半導體裝置。上述半導體裝置具有垂直向上突起之鰭結構。縮小上述鰭結構之橫向尺寸。在縮小上述橫向尺寸之後於上述鰭結構上形成半導體層。在形成上述半導體層之後對上述半導體裝置進行退火製程。在進行上述退火製程之後，於上述鰭結構之上形成介電層。
本發明實施例之另一層面關於製造半導體裝置之方法。提供半導體裝置。上述半導體裝置具有垂直向上突起之鰭結構。進行鰭修整製程以縮小上述鰭結構之橫向尺寸。在上述鰭修整製程之後上述鰭結構具有粗糙的表面。在進行上述鰭修整製程之後於上述鰭結構上形成矽蓋層。在形成上述矽蓋層之後退火上述半導體裝置。在上述退火之後上述鰭結構具有較不粗糙的表面。在上述退火之後將上述矽蓋層之至少一部分轉化成介電層。
本發明實施例之又一層面關於半導體裝置。半導體裝置包括包含半導體材料之基板。鰭結構自上述基板突起。鰭結構係為用於p型鰭式場效電晶體之鰭結構。矽蓋層係設置於上述鰭結構上。介電層係設置於上述矽蓋層上。上述鰭結構之線寬粗糙度(LWR)為約1.7nm至約1.9nm。上述鰭結構之線邊緣粗糙度(LER)為約1.5nm至約1.7nm。
以上概述數個實施例之特徵部件，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明實施例的精神與範圍，且他們能在不違背本發明實施例之精神和範圍下，做各式各樣的改變、取代和替換。舉例而言，經由對於位元線導體(bit line conductor)與字元線導體(word line conductor)實施不同的厚度，可得到不同電阻的導體。 然而，亦可使用其他改變金屬導體之電阻之技術。
10‧‧‧鰭式場效電晶體裝置結構； 12‧‧‧磊晶成長材料； 15‧‧‧N型鰭式場效電晶體裝置結構； 25‧‧‧P型鰭式場效電晶體裝置結構； 102‧‧‧基板； 104‧‧‧鰭結構； 105‧‧‧間隔物； 108‧‧‧隔離結構； 110‧‧‧閘極電極； 112、114‧‧‧硬罩幕層； 115‧‧‧介電層； 200‧‧‧半導體裝置； 210‧‧‧基板； 250、251、252、253、254、255‧‧‧鰭結構； 260、261、262、263、264、265‧‧‧罩幕層； 260A、261A、262A、263A、264A、265A‧‧‧罩幕層之副層； 270‧‧‧隔離結構； 280‧‧‧襯層； 300‧‧‧回蝕刻製程； 320‧‧‧罩幕層移除製程； 350‧‧‧鰭凹陷製程； 360‧‧‧鰭結構之橫向尺寸； 400‧‧‧鰭修整製程； 410‧‧‧鰭結構之橫向尺寸； 430‧‧‧鰭結構之表面； 440‧‧‧半導體層之側壁表面； 500‧‧‧矽蓋層； 505‧‧‧非晶矽層； 510‧‧‧矽蓋形成製程； 520‧‧‧厚度； 550‧‧‧退火製程； 560‧‧‧鰭表面； 580‧‧‧厚度； 600‧‧‧介電層； 610‧‧‧氧化製程； 620‧‧‧原子層沉積製程； 700、701‧‧‧閘極結構； 800、810、900、910‧‧‧圖表； 1010、1020‧‧‧鰭結構； 1100‧‧‧圖表； 1110、1120‧‧‧晶圓試樣群組； 1200‧‧‧方法； 1210、1220、1230、1240、1250‧‧‧步驟； A1、A2…An‧‧‧點； B1、B2…Bn‧‧‧點； X0、X1、X2、X3、X4‧‧‧時間點； Y1、Y3‧‧‧溫度； Y2‧‧‧尖峰退火溫度； X、Y、Z‧‧‧方向。
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多特徵部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種特徵部件的尺寸可能被任意地放大或縮小。亦需強調的是，所附圖式僅繪示具有代表性的實施例，因此不應被解讀為有限縮申請專利範圍的意思，這是因為在其他的實施例亦可有相同良好之應用。 第1圖係為一例示性之鰭式場效電晶體裝置的立體圖。 第2-6、8、10、12以及14圖根據本發明實施例繪示出鰭式場效電晶體裝置之一部分在各製造階段的部分三維立體圖。 第7、9、11以及13圖根據本發明實施例繪示出鰭式場效電晶體裝置之一部分在各製造階段的部分剖面側視圖(cross-sectional side views)。 第15A圖根據本發明實施例繪示出尖波退火製程(spike annealing process)之圖表。 第15B圖根據本發明實施例繪示出浸入式退火製程(soak annealing process)之圖表。 第16圖繪示出根據傳統方法所製造之鰭結構以及根據本發明實施例所製造之鰭結構的上視圖。 第17圖繪示出圖表，其表示根據本發明實施例之遷移率之改善以及缺陷之減少。 第18圖為一流程圖，其根據本發明實施例繪示出製造鰭式場效電晶體裝置之方法。
1200‧‧‧方法
1210、1220、1230、1240、1250‧‧‧步驟

Claims (20)

  1. 一種製造半導體裝置之方法，包括： 提供一半導體裝置，其中該半導體裝置具有一垂直向上突起的鰭結構； 縮小該鰭結構的一橫向尺寸； 在縮小該橫向尺寸之後於該鰭結構上形成一半導體層； 在形成該半導體層之後對該半導體裝置進行一退火製程；以及 在進行該退火製程之後於該鰭結構之上形成一介電層。
  2. 如申請專利範圍第1項所述之方法，其中： 在縮小該橫向尺寸之後該鰭結構的一表面具有一第一粗糙度；且 在進行該退火製程之後該鰭結構的該表面具有小於該第一粗糙度的一第二粗糙度。
  3. 如申請專利範圍第1項所述之方法，其中在進行該退火製程之前氧化鍺形成於該鰭結構與該半導體層之間的一介面，且該退火製程減少該氧化鍺。
  4. 如申請專利範圍第1項所述之方法，其中該退火製程使該半導體層變厚。
  5. 如申請專利範圍第1項所述之方法，其中： 提供該半導體裝置之步驟包括形成一包含矽鍺的鰭結構作為該鰭結構； 形成該半導體層的步驟包括磊晶成長一矽層作為該半導體層；且 形成該介電層的步驟包括將該半導體層之至少一部分氧化成該介電層。
  6. 如申請專利範圍第5項所述之方法，更包括： 於該鰭結構之上形成一閘極結構，其中該介電層作為該閘極結構的一介面層。
  7. 如申請專利範圍第1項所述之方法，其中進行該退火製程的步驟包括進行一尖波退火製程。
  8. 如申請專利範圍第7項所述之方法，其中使用約800℃至約900℃之退火溫度進行該尖波退火製程。
  9. 如申請專利範圍第7項所述之方法，其中使用約1秒至約10秒之退火時間進行該尖波退火製程。
  10. 如申請專利範圍第7項所述之方法，其中使用約50torr至約760 torr之退火壓力進行該尖波退火製程。
  11. 如申請專利範圍第1項所述之方法，其中進行該退火製程的步驟包括進行一浸入式退火製程。
  12. 如申請專利範圍第11項所述之方法，其中使用約300℃至約450℃之退火溫度進行該浸入式退火製程。
  13. 如申請專利範圍第11項所述之方法，其中使用約50秒至約200秒之退火時間進行該浸入式退火製程。
  14. 如申請專利範圍第11項所述之方法，其中使用約50torr至約760 torr之退火壓力進行該浸入式退火製程。
  15. 一種製造半導體裝置之方法，包括： 提供一半導體裝置，其中該半導體裝置具有一垂直向上突起的鰭結構； 進行一鰭修整製程以縮小該鰭結構的一橫向尺寸，其中該鰭結構在該鰭修整製程之後具有粗糙的表面； 在進行該鰭修整製程之後於該鰭結構之上形成一矽蓋層； 在形成該矽蓋層之後退火該半導體裝置，其中該鰭結構在該退火之後具有較不粗糙的表面；以及 在該退火之後將該矽蓋層之至少一部分轉化成一介電層。
  16. 如申請專利範圍第15項所述之方法，其中該退火包括： 使用約800℃至約900℃之退火溫度、約1秒至約10秒之退火時間、以及約50 torr至約760torr之退火壓力進行一尖波退火製程。
  17. 如申請專利範圍第15項所述之方法，其中該退火包括： 使用約300℃至約450℃之退火溫度、約50秒至約200秒之退火時間、以及約50torr至約760torr之退火壓力進行一浸入式退火製程。
  18. 如申請專利範圍第15項所述之方法，其中： 提供該半導體裝置之步驟包括形成一矽鍺(SiGe)鰭結構，其中氧化鍺存在於該SiGe鰭結構與該矽蓋層之間的一介面；且 該退火將該氧化鍺之鍺從該半導體裝置擴散出來且使該矽蓋層變厚。
  19. 一種半導體裝置，包括： 一基板，包含一半導體材料； 一鰭結構，自該基板突起，其中該鰭結構係為用於一p型鰭式場效電晶體的一鰭結構； 一矽蓋層，設置於該鰭結構之上；以及 一介電層，設置於該矽蓋層之上； 其中： 該鰭結構具有約1.7奈米至約1.9奈米之線寬粗糙度；且 該鰭結構具有約1.5奈米至約1.7奈米之線邊緣粗糙度。
  20. 如申請專利範圍第19項所述之半導體裝置，其中： 該鰭結構具有一將寬度平均之鰭寬度平均值； 該線寬粗糙度與該鰭寬度平均值的一比率為約1:4至約1:5；且 該線邊緣粗糙度與該鰭寬度平均值的一比率為約1:4至約1:5。
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