TWI790571B

TWI790571B - 半導體元件及其製造方法

Info

Publication number: TWI790571B
Application number: TW110109879A
Authority: TW
Inventors: 徐民翰; 曹榮志
Original assignee: 台灣積體電路製造股份有限公司; 大陸商台積電（南京）有限公司
Priority date: 2020-07-01
Filing date: 2021-03-19
Publication date: 2023-01-21
Also published as: US20220384195A1; EP3933933A1; US11769669B2; US12512323B2; US20220005697A1; CN113421926B; CN113421926A; JP2022013908A; TW202203461A

Abstract

半導體元件包括半導體鰭和在半導體鰭上方的閘極堆疊。閘極堆疊包括在半導體鰭的通道區域上方的閘極介電層，在閘極介電層上方的功函數材料層，其中功函數材料層包括摻雜劑，以及在功函數材料層上方的閘極電極層。閘極介電層不含摻雜劑。

Description

半導體元件及其製造方法

本揭露是關於一種半導體元件及其製造方法。

隨著對減小電晶體元件尺寸的需求的持續，來自製造和設計問題兩者的挑戰已經產生三維元件架構(例如，鰭式場效應電晶體(FinFET))的發展，以及使用具有高k閘極介電材料的金屬閘極結構。在一些示例中，使用替換金屬閘極製程來製造金屬閘極。

本揭露的一個方面涉及一種半導體元件。該半導體元件包括半導體鰭和在半導體鰭上方的閘極堆疊。閘極堆疊包括在半導體鰭的通道區域上方的閘極介電層，在閘極介電層上方的功函數材料層，其中功函數材料層包括摻雜劑，以及在功函數材料層上方的閘極電極層。閘極介電層不含摻雜劑。

本揭露的另一方面涉及一種半導體元件。該半導體元件包括從基板突出的半導體鰭和在半導體鰭上方的閘極堆疊。閘極堆疊包括在半導體鰭的通道區域上方的閘極介電層，在閘極介電層上方的功函數材料層，其中功函數材料層包括含烴摻雜劑，以及在功函數材料層上方的閘極電極層。

本揭露的又一方面涉及一種製造半導體元件的方法。該方法包括在半導體鰭上方形成虛設閘極結構。虛設閘極結構包括虛設閘極堆疊和沿著虛設閘極堆疊的側壁的閘極間隔件。該方法還包括形成圍繞虛設閘極結構的層間介電層，去除虛設閘極堆疊以提供開口，該開口暴露半導體鰭的通道區域，在開口的底部上方和側壁上並且在層間介電層上方沉積閘極介電層，使用原位摻雜製程，在閘極介電層上方形成摻雜的功函數材料層，以及在摻雜的功函數材料層上方沉積閘極電極層。

100:方法

102,104,106,108,110,112,114,116:操作

200:半導體元件

202:基板

204:半導體鰭

204C:通道區域

210:虛設閘極結構

212:虛設閘極介電層

214:虛設閘極電極層

216:虛設閘極帽蓋層

218:閘極間隔件

220:源極/汲極區域

230:層間介電(ILD)層

232:開口

240:功能閘極堆疊

242:介面層

244:閘極介電層

246:功函數金屬層

248:閘極電極層

1000:FinFET

1002:基板

1010:半導體鰭

1020:閘極結構

1030:淺溝槽隔離(STI)結構

在結合附圖閱讀時，從以下詳細描述中最佳地理解本揭露。應當注意，根據慣例，附圖的各種特徵不一定按比例繪製。相反，為了清楚起見，各種特徵的尺寸和(一個或多個)空間關係可能被任意增大或減小。在整個說明書和附圖中，相同的附圖標記表示相同的特徵。

圖1是根據一些實施例的製造半導體元件的方法的流程圖。

圖2是根據一些實施例的在形成半導體鰭、半導體鰭上方的隔離結構和虛設閘極結構之後的半導體元件的截面圖。

圖3是根據一些實施例的在虛設閘極結構中的虛設閘極堆疊的相反側的半導體鰭中形成源極/汲極區域之後的圖2的半導體元件的截面圖。

圖4是根據一些實施例的在源極/汲極區域和隔離結構上方沉積層間介電(ILD)層之後的圖3的半導體元件的截面圖。

圖5是根據一些實施例的在去除虛設閘極堆疊以形成開口之後的圖4的半導體元件的截面圖。

圖6是根據一些實施例的在沿著開口的側壁和底部並且在ILD層上方沉積閘極介電層之後的圖5的半導體元件的截面圖。

圖7是根據一些實施例的在閘極介電層上方沉積功函數材料層之後的圖6的半導體元件的截面圖。

圖8是根據一些實施例的在功函數材料層上方沉積閘極電極層之後的圖7的半導體元件的截面圖。

圖9是根據一些實施例的在去除閘極介電層、功函數材料層和閘極電極層的在ILD層上方的多餘部分之後的圖8的半導體元件的截面圖。

圖10是根據一些實施例的FinFET的透視圖。

以下公開內容提供了用於實現所提供的主題的不同特徵的許多不同的實施例或示例。為了簡化本揭露，下面描述了組件、值、操作、材料、佈置等的具體示例。當然，這些僅僅是示例而不意圖是限制性的。可以預期其他元件、值、操作、材料、佈置等。例如，在下面的說明中，在第二特徵上方或之上形成第一特徵可以包括以直接接觸的方式形成第一特徵和第二特徵的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵以使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本揭露可以在各個示例中重複參考數字和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。

此外，本文中可能使用了空間相關術語(例如「下方」、「之下」、「低於」、「以上」、「上部」等)，以易於描述圖中所示的一個元件或特徵相對於另一個(一些)元件或特徵的關係。這些空間相關術語旨在涵蓋元件在使用或工作中除了圖中所示取向之外的不同取向。裝置可能以其他方式定向(旋轉了90度或處於其他朝向)，並且本文中所用的空間相關描述符同樣可以被相應地解釋。

在替換金屬閘極製程(即，後閘極(gate last)製程)中，在半導體鰭上方形成虛設閘極堆疊，作為功能閘極堆疊的占位體(placeholder)。然後，圍繞虛設閘極堆疊形成閘極間隔件。在鄰近閘極間隔件形成源極/汲極區域之後，去除虛設閘極堆疊，留下由間隔件圍繞的開口。最後，在開口中形成金屬閘極。該金屬閘極包括高k閘極介電層、功函數金屬層和金屬閘極電極層。

低電阻金屬(例如，鎢)通常用作金屬閘極電極材料。用於沉積本體鎢層的製程涉及在化學氣相沉積(chemical vapor deposition，CVD)製程中含鎢前驅物的氫還原。然而，鎢CVD沉積的一個困難是，由含鹵化物的鎢前驅物(例如，六氟化鎢(WF₆)或六氯化鎢(WCl₆))的還原生成的鹵化物副產物(例如，氟化物或氯化物)擴散穿過功函數金屬層進入下面的閘極介電層。鹵化物副產物一旦被結合到閘極介電層中，就使閘極介電材料退化，從而導致閾值電壓Vt變化和介電洩漏。這些情況導致元件可靠性降低。

在本揭露的一些實施例中，為了減少或避免閘極介電材料的退化和FinFET的性能漂移，將摻雜劑引入到功函數金屬層中。摻雜劑是添加到材料的晶格結構中的物質，該摻雜劑不同於材料的主要成分。摻雜劑佔據功函數金屬的晶格結構中的位置(否則這些位置將使得鹵化物副產物能夠擴散到下面的閘極介電層中)，從而阻擋鹵化物副產物擴散所經過的可用擴散路線。因此，在功函數金屬層中引入摻雜劑有助於防止鹵化物副產物擴散到下面的閘極介電層。

圖1是示出根據本揭露的一些實施例的製造包括金屬閘極結構的半導體元件200的方法100的流程圖。圖2至圖9是根據一些實施例的在製造製程的各個階段中的半導體元件200的截面圖。以下將參考圖2至圖9中的半導體元件200詳細地討論方法100。在一些實施例中，在方法100之前、期間和/或之後執行附加操作，或者替換和 /或消除所描述的操作中的一些操作。在一些實施例中，附加特徵被添加到半導體元件200。在一些實施例中，替換或消除了下面描述的特徵中的一些特徵。本領域的通常技術人員將理解，儘管討論了具有以特定循序執行的操作的一些實施例，但是這些操作可以以另一邏輯循序執行。在一些實施例中，半導體元件200包括FinFET。

參考圖1與圖2，方法100包括操作102，在操作102中，在基板202上形成半導體元件200的初始結構。半導體元件200的初始結構包括從基板202向上延伸的半導體鰭204、在基板202上方並且圍繞半導體鰭204的底部部分的多個隔離結構、以及在半導體鰭204的一部分上方的虛設閘極結構210。儘管圖2示出了單個半導體鰭204，但是本領域通常技術人員應當理解，一些實施例包括形成在基板202上方的多個半導體鰭。此外，儘管圖2示出了單個虛設閘極結構210，但是本領域通常技術人員應當理解，一些實施例包括與虛設閘極結構210類似且平行的(一個或多個)附加虛設閘極結構。本領域通常技術人員還應當理解，在一些實施例中，單個虛設閘極結構將延伸跨過多個半導體鰭。

在一些實施例中，通過首先提供半導體基板202來形成半導體鰭204。在一些實施例中，半導體基板是本體半導體基板。「本體」半導體基板是指完全由至少一種半導體材料組成的基板。在一些實施例中，本體半導體基板包括例如半導體材料或半導體材料的堆疊，例如矽(Si)、鍺(Ge)、矽鍺(SiGe)、碳摻雜的矽(Si：C)、矽鍺碳(SiGeC)或例如III-V族化合物半導體，例如砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、鎵磷化砷(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)或磷化砷化銦鎵(GaInAsP)。在一些實施例中，本體半導體基板包括例如單晶半導體材料，例如單晶矽。在一些實施例中，根據設計要求來摻雜本體半導體基板。在一些實施例中，本體半導體基板摻雜有p型摻雜劑或n型摻雜劑。術語「p型」是指將產生價電子缺陷的雜質添加到本徵半導體。示例性p型摻雜劑(即，p型雜質)包括但不限於硼、鋁、鎵和銦。「N型」是指將貢獻自由電子的雜質添加到本徵半導體。示例性n型摻雜劑(即，n型雜質)包括但不限於銻、砷和磷。在一些實施例中，半導體基板是絕緣體上半導體(semiconductor-on-insulator，SOI)基板，其包括形成在絕緣體層(未示出)上的頂部半導體層。例如，該頂部半導體層包括上述半導體材料，例如Si、Ge、SiGe、Si：C、SiGeC、或包括GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInASP的III-V族化合物半導體。例如，絕緣體層是氧化矽層等。絕緣體層被設置在通常為矽基板或玻璃基板的基板上方。

然後，對半導體基板202進行圖案化以在其中形成溝槽。溝槽在半導體基板的上部部分中限定了半導體鰭204，而基板202表示半導體基板的剩餘部分。在一些實施例中，使用合適的光刻和蝕刻製程來圖案化半導體基板。例如，掩模層(未示出)被應用在半導體基板的最上表面上方，並且被光刻圖案化以限定由經圖案化的掩模層覆蓋的一組區域。在一些實施例中，掩模層是光阻層。在一些實施例中，掩模層是與(一個或多個)硬掩模層結合的光阻層。然後，使用經圖案化的掩模層作為蝕刻掩模，通過各向異性蝕刻對半導體基板進行圖案化。在一些實施例中，使用例如乾式蝕刻，例如反應離子蝕刻(reactive ion etch，RIE)或電漿蝕刻。在一些實施例中，使用濕式蝕刻，該濕式蝕刻使用化學蝕刻劑。在又一些其他實施例中，使用乾式蝕刻和濕式蝕刻的組合。在形成半導體鰭204之後，例如通過氧電漿或灰化來去除經圖案化的掩模層。可選地，在一些實施例中，利用側壁圖像轉移(sidewall image transfer，SIT)製程來形成半導體鰭204。在SIT製程中，在芯軸上形成間隔件。芯軸被去除，並且將剩餘的間隔件用作硬掩模以蝕刻半導體基板。然後，在形成半導體鰭之後，去除間隔件。在一些實施例中，利用順序的SIT製程來形成具有高度按比例縮放的鰭寬度和間距的半導體鰭。

在形成半導體鰭204之後，在溝槽內形成隔離結構(圖2中未示出)，使得半導體鰭204從相鄰的隔離結構之間突出。隔離結構圍繞半導體鰭204的底部部分，以將半導體鰭204與相鄰的半導體鰭(未示出)電隔離。在一些實施例中，隔離結構圍繞多個半導體鰭204。在一些實施例中，隔離結構包括氧化矽、氮化矽、氮氧化矽和/或其他合適的絕緣材料。在一些實施例中，隔離結構包括多層結構，例如，具有設置在半導體鰭204和基板202的底部部分上的一個或多個熱氧化物襯裡層。在一些實施例中，隔離結構是淺溝槽隔離(shallow trench isolation，STI)結構。其他隔離結構，例如場氧化物、矽的局部氧化(local oxidation of silicon，LOCOS)和/或其他合適的結構，也是可能的。在一些實施例中，通過使用合適的沉積製程用絕緣材料填充溝槽來形成隔離結構。在一些實施例中，例如通過CVD、電漿增強化學氣相沉積(plasma enhance chemical vapor deposition，PECVD)或旋塗來執行絕緣材料的沉積。在一些實施例中，隔離結構包括通過可流動CVD製程(flowable chemical vapor deposition，FCVD)形成的氧化矽，在可流動CVD製程期間沉積可流動氧化物，並且然後執行沉積後退火以將可流動氧化物轉換為氧化矽。隨後例如通過化學機械平坦化(chemical mechanical planarization，CMP)製程從半導體鰭204的頂表面上方去除過量的沉積的絕緣材料。在平坦化之後，隔離結構的頂表面與半導體鰭204的頂表面共面。接下來，隔離結構相對於半導體鰭204的頂表面被凹陷。在一些實施例中，執行對半導體鰭204的半導體材料具有選擇性的回蝕製程，以使隔離結構凹陷。例如，在隔離結構包括氧化矽的示例中，執行使用稀氫氟酸的濕式蝕刻以使隔離結構凹陷。半導體鰭204的頂部部分因此被實體地暴露。

虛設閘極結構210被形成為跨半導體鰭204。虛設閘極結構210包括虛設閘極堆疊(212、214、216)，其圍繞半導體鰭204的成為所得FinFET的通道區域204C的部分。在整個本揭露中，術語「虛設閘極堆疊」用於表示這樣的材料堆疊：該材料堆疊用作後續形成的功能閘極堆疊的占位體。本文使用的術語「功能閘極堆疊」是指用於通過電場來控制半導體元件的輸出電流(即，載流子在通道中的流動)的永久閘極堆疊。在一些實施例中，虛設閘極堆疊(212、214、216)包括一個或多個材料層，例如虛設閘極介電層212、虛設閘極電極層214、虛設閘極帽蓋層216或其他合適的層。

虛設閘極介電層212在半導體鰭204上方。在一些實施例中，虛設閘極介電層212包括例如介電材料，例如，氧化矽、氮化矽或氮氧化矽。在一些實施例中，利用例如沉積製程(例如，CVD、PECVD、原子層沉積(atomic layer deposition，ALD)或物理氣相沉積(physical vapor deposition，PVD))來形成虛設閘極介電層212。在一些實施例中，通過利用化學氧化、熱氧化或氮化而轉換半導體鰭的表面部分來形成虛設閘極介電層212。

虛設閘極電極層214在虛設閘極介電層212上方。在一些實施例中，虛設閘極電極層214包括半導體材料(例如，多晶矽)或含矽半導體合金(例如，SiGe)。在一些實施例中，虛設閘極電極層214通過例如合適的沉積製程(例如，CVD、PECVD、ALD或PVD)形成。

虛設閘極帽蓋層216在虛設閘極電極層214上方。在一些實施例中，虛設閘極帽蓋層216包括例如介電材料，例如氧化矽、氮化矽或氮氧化矽。在一些實施例中，利用例如沉積製程(例如，CVD、PECVD、ALD、PVD)來形成虛設閘極帽蓋層216。

在一些實施例中，虛設閘極堆疊(212、214、216)中的各個層被沉積為毯式(blanket)層。然後，使用光刻和蝕刻製程對毯式層進行圖案化，以去除毯式層的一部分。毯式層在半導體鰭204的通道區域204C上方的剩餘部分構成虛設閘極堆疊(212、214、216)。在一些實施例中，光刻製程包括形成覆蓋在毯式層的最頂表面上的光阻層(光阻)，將光阻暴露於圖案，執行曝光後烘烤，以及對光阻進行顯影以形成經圖案化的光阻層。通過至少一種各向異性蝕刻將光阻層中的圖案依次轉移到毯式層中。在一些實施例中，各向異性蝕刻是例如乾式蝕刻，例如RIE。在形成虛設閘極堆疊(212、214、216)之後，例如通過濕式剝離或電漿灰化來去除經圖案化的光阻層。

虛設閘極結構210還包括沿著虛設閘極堆疊(212、214、216)的側壁的閘極間隔件218。閘極間隔件218包括與用於虛設閘極堆疊(212、214、216)的(一種或多種)材料不同的材料。在一些實施例中，閘極間隔件218 包括例如介電材料，例如，氮化矽、氮碳化矽、氮氧化矽或碳氮氧化矽。在一些實施例中，閘極間隔件218包括單層。在一些實施例中，閘極間隔件218包括多層介電材料。在一些實施例中，通過使用例如共形沉積製程(例如，CVD或ALD)在半導體鰭204、隔離結構和虛設閘極堆疊(212、214、216)上方共形地沉積(一種或多種)間隔件材料，來形成閘極間隔件218。此後，執行各向異性蝕刻而去除(一種或多種)沉積的間隔件材料的水平部分，來形成閘極間隔件218。在一些實施例中，各向異性蝕刻包括例如乾式蝕刻，例如RIE。

參考圖1和圖3，方法100進行到操作104，在操作104中，根據一些實施例，源極區域和汲極區域(統稱為源極/汲極區域220)被形成在半導體鰭204的在虛設閘極堆疊(212、214、216)的相反側的部分中。當所得FinFET工作時，基於施加到這些端子的電壓，名稱「源極」和「汲極」可以互換。

源極/汲極區域220是摻雜的半導體區。在一些實施例中，源極/汲極區域220包括例如p型摻雜劑，例如用於p型FinFET的硼。在一些實施例中，源極/汲極區域220包括例如n型摻雜劑，例如用於n型FinFET的砷或磷。源極/汲極區域220包括能夠在半導體鰭204的通道區域204C上施加應力以改善載流子遷移率的磊晶半導體材料。在半導體元件200是p型FinFET的實施例中，源極/汲極區域220包括向半導體鰭204的通道區域 204C施加壓縮應力的SiGe。在半導體元件200是n型FET的實施例中，源極/汲極區域220包括向半導體鰭204的通道區域204C施加拉伸應力的矽磷(SiP)或Si：C。

在一些實施例中，通過使用例如離子注入將摻雜劑注入到半導體鰭204的未被虛設閘極堆疊(212、214、216)覆蓋的部分中來形成源極/汲極區域220。在一些實施例中，通過在半導體鰭204的未被虛設閘極堆疊(212、214、216)覆蓋的部分上磊晶生長半導體材料來形成源極/汲極區域220。在又一些其他實施例中，通過在半導體鰭204中蝕刻凹槽，然後通過執行磊晶以在凹槽中生長半導體材料來形成源極/汲極區域220(圖3)。在一些實施例中，例如通過各向異性蝕刻、各向同性蝕刻或前述的組合而在半導體鰭204中形成凹槽。在一些實施例中，執行例如乾式蝕刻(例如，RIE)，以相對於虛設閘極帽蓋層216、閘極間隔件218和隔離結構的介電材料而選擇性地去除半導體鰭204的半導體材料，從而形成凹槽。在一些實施例中，執行使用四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)或四氟化碳(CF₄)的蝕刻劑溶液的定時濕式蝕刻以形成凹槽。在一些實施例中，凹槽被形成為具有包括小平面的表面。在一些實施例中，凹槽具有大致梯形或菱形形狀。替代地，凹槽具有其他形狀，例如矩形、圓形或橢圓形。在一些實施例中，凹槽被形成為在閘極間隔件218下方延伸。在一些實施例中，凹槽以基本等於閘極間隔件218的寬度的距離在閘極間隔件218下方延伸。因此，凹槽的邊緣與閘極間隔件218的內側壁對齊。

在凹槽中沉積半導體材料以提供源極/汲極區域220。在一些實施例中，執行選擇性磊晶生長製程以在凹槽中沉積半導體材料。術語「磊晶生長和/或沉積」是指半導體材料在半導體材料的沉積表面上的生長，其中所生長的半導體材料具有與沉積表面的半導體材料相同(或幾乎相同)的晶體特性。在選擇性磊晶生長製程期間，所沉積的半導體材料僅在暴露的半導體表面(即，半導體鰭204中的凹槽的表面)上生長，而不在介電表面(例如，隔離結構、虛設閘極帽蓋層216和閘極間隔件218的表面)上生長。在一些實施例中，使用掩模(未示出)來防止半導體材料在半導體鰭204的不期望的區域中生長。在一些實施例中，磊晶生長製程包括金屬有機化學氣相沉積(metalorganic chemical vapor deposition，MOCVD)、分子束沉積(molecular beam deposition，MBE)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)或其他合適的沉積製程。在一些實施例中，磊晶生長製程繼續，直到源極/汲極區域220的頂表面高於半導體鰭204的頂表面為止。在一些實施例中，磊晶生長製程繼續，直到源極/汲極區域220的頂表面與半導體鰭204的頂表面共面為止。在一些實施例中，在磊晶生長製程期間，源極/汲極區域220被原位摻雜有p型或n型摻雜劑。替代地，在一些實施例中，在磊晶生長製程期間，源極/汲極區域220未被摻雜，而在後續摻雜製程期間，源極/汲極區域220被摻雜。通過離子注入、電漿浸沒離子注入、氣體和/或固體源擴散、其他合適的製程和/或前述的組合來實現後續摻雜製程。在一些實施例中，在形成源極/汲極區域220之後和/或在後續摻雜製程之後，將源極/汲極區域220進一步暴露於退火製程來啟動源極/汲極區域220中的摻雜劑。在一些實施例中，通過包括快速熱退火製程、鐳射退火製程或加熱爐退火製程的熱退火過程來啟動源極/汲極區域220中的摻雜劑。

參考圖1和圖4，方法100進行到操作106，在操作106中，在源極/汲極區域220和隔離結構上方沉積層間介電(ILD)層230。ILD層230填充虛設閘極結構210和相鄰的虛設閘極結構(未示出)之間的間隙。在一些實施例中，ILD層230包括例如介電材料，例如氧化矽、氮化矽、原矽酸四乙酯(tetraethylorthosilicate，TEOS)氧化物、磷摻雜的矽酸鹽玻璃(phosphorous-doped silicate glass，PSG)、硼摻雜的矽酸鹽玻璃(boron-doped silicate glass，BSG)、硼磷摻雜的矽酸鹽玻璃(boron-phosphorous-doped silicate glass，BPSG)、氟摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃(organosilicate glass，OSG)或多孔介電材料。在一些實施例中，例如通過CVD、PECVD、FCVD或旋塗來沉積ILD層230。在一些實施例中，ILD層230被沉積為具有在虛設閘極堆疊(212、214、216)的最頂表面 (例如，虛設閘極帽蓋層216的頂表面)上方的頂表面。隨後，例如，使用虛設閘極帽蓋層216作為拋光和/或蝕刻停止層，通過CMP製程和/或凹陷蝕刻來對ILD層230進行平坦化。在平坦化之後，ILD層230的頂表面與虛設閘極堆疊(212、214、216)的最頂表面共面。

參考圖1和圖5，方法100進行到操作108，在操作108中，去除虛設閘極堆疊(212、214、216)，從而形成暴露半導體鰭204的通道區域204C的開口232。開口232佔據了從其中去除虛設閘極堆疊(212、214、216)的體積。開口232延伸穿過ILD層230，並由閘極間隔件218的內側壁限制。在一些實施例中，執行一個或多個蝕刻製程，以相對於半導體鰭204的半導體材料以及閘極間隔件218、隔離結構和ILD層230的介電材料而選擇性地去除虛設閘極堆疊(212、214、216)的各種元件。在一些實施例中，蝕刻製程包括濕式蝕刻、乾式蝕刻或前述的組合。在一些實施例中，執行使用含氯氣體或含氟氣體的乾式蝕刻。在一些實施例中，執行使用TMAH或稀氫氟酸的蝕刻劑溶液的濕式蝕刻。

參考圖1和圖6，方法100進行到操作110，在操作110中，沿著開口232的側壁和底部並且在ILD層230上方沉積閘極介電層244。在一些實施例中，在沉積閘極介電層244之前，在半導體鰭204的通道區域204C的暴露表面上並且在閘極介電層244下方形成介面層242。該介面層242是可選的，並且在一些實施例中被省略。

在一些實施例中，介面層242包括例如介電氧化物，例如氧化矽。在一些實施例中，介面層242通過對半導體鰭204的通道區域204C的表面部分進行熱氧化或化學氧化而形成，或者通過沉積製程(例如，ALD或CVD)而形成。在一些實施例中，化學氧化包括使半導體鰭204暴露於化學氧化劑，例如臭氧、過氧化氫等。

在一些實施例中，閘極介電層244包括高k介電材料，該高k介電材料的介電常數大於3.9。示例性高k介電材料包括但不限於氧化鉿(HfO₂)、氧化鋯(ZrO₂)、氧化鑭(La₂O₃)、氧化鋁(Al₂O₃)、氧化鈦(TiO₂)、鍶鈦氧化物(SrTiO₃)、鑭鋁氧化物(LaAlO₃)和氧化釔(Y₂O₃)。使用包括例如CVD、PECVD、PVD或ALD的合適的沉積製程來將閘極介電層244沉積為共形層。

參考圖1和圖7，方法100進行到操作112，在操作112中，摻雜的功函數金屬層246被沉積在閘極介電層244上方。功函數金屬層246包括具有適合於轉變所得FinFET的功函數的功函數的金屬。在一些實施例中，功函數金屬層246包括用於p型FinFET的具有約4.7eV或更高的功函數值的高功函數金屬。在一些實施例中，功函數金屬層246的厚度在從約3奈米(nm)至約9nm的範圍內。如果功函數金屬層246的厚度過小，則在一些情況下，增加了不充分調節電晶體的閘極的功函數的風險。如果功函數金屬層246的厚度過大，則在一些情況下，所得電晶體的閾值電壓將過大。示例性p型功函數金屬包括氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、矽化鋯(ZrSi2)、矽化鉬(MoSi2)、矽化鉭(TaSi2)、矽化鎳(NiSi2)、氮化鎢(WN)、其他合適的p型功函數材料或前述的組合。在一些實施例中，功函數金屬層246包括用於p型FinFET的TiN。在一些實施例中，功函數金屬層246包括用於n型FinFET的具有約4.5eV或更小的功函數值的低功函數金屬。示例性n型功函數金屬包括鉭(Ta)、鋁化鈦(TiAl)、鋁化鉭(TaAl)、碳化鋁鉭(TaAlC)、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化矽鉭(TaSiN)、其他合適的n型功函數材料或前述的組合。在一些實施例中，功函數金屬層246包括用於n型FinFET的TiAl。

功函數金屬層246被摻雜有摻雜劑(即，雜質)，該摻雜劑包括例如至少一種鹵化物阻擋元素，例如硼(B)、氮(N)、鋁(Al)、矽(Si)、磷(P)、鎵(Ga)、鍺(Ge)、砷(As)、銦(In)、錫(Sn)、銻(Sb)、鈦(Ti)、鉛(Pb)、鉍(Bi)、碳(C)、碳和烴物質的混合物、或碳以及烴物質和氧的混合物。摻雜劑佔據功函數金屬的晶格結構中的位置，否則這些位置將使得在用於形成閘極電極層248(圖8)的沉積製程期間生成的鹵化物副產物能夠擴散通過功函數金屬層246進入閘極介電層244。摻雜劑有助於阻止許多可用的擴散路徑，鹵化物副產物可以通過這些擴散路徑擴散到閘極介電層244中。功函數金屬層246中的摻雜劑量被調整為提供適當水平的阻擋效果。在一些實施例中，功函數金屬層246中的摻雜劑濃度為重量的約0.5%至約5%。如果摻雜劑濃度過小，則在一些情況下，功函數金屬層246將不能充分地阻止鹵化物副產物的擴散。如果摻雜劑濃度過大，則在一些情況下，功函數金屬層246的電阻將較高。本領域通常技術人員將認識到，摻雜劑的濃度取決於摻雜劑物質的尺寸和功函數金屬層246的材料。例如，在一些示例中，隨著摻雜劑物質的尺寸增加，摻雜劑的濃度處於上述範圍的較低部分。在一些實施例中，摻雜劑均勻地分佈在整個功函數金屬層246中。在一些實施例中，摻雜劑在功函數金屬層246內形成摻雜劑梯度。在一些實施例中，功函數金屬層246具有隨著與閘極介電層244的距離增加而增加到最大值，並且隨著與閘極介電層244的距離繼續增加而從最大值減小的摻雜劑濃度。在一些實施例中，最大摻雜劑濃度在距功函數金屬層246與閘極介電層244之間的介面約2nm至約5nm處。在一些實施例中，最大摻雜劑濃度距離功函數金屬層246與閘極介電層244之間的介面的位置在功函數金屬層246的總厚度的約20%至約70%的範圍內。如果最大摻雜劑濃度太靠近功函數金屬層246與閘極介電層244之間的介面，則在一些情況下，摻雜劑進入閘極介電層244的風險增加。如果最大摻雜劑濃度距離功函數金屬層246與閘極介電層244之間的介面太遠，則在一些情況下，摻雜劑在保護閘極介電層244方面的有效性降低。摻雜劑被限制在功函數金屬層246內，使得下面的閘極介電層244和介面層不含這些鹵化物阻擋摻雜劑中的任何一種。

在一些實施例中，使用ALD、PVD、CVD、電子束蒸發或其他合適的沉積製程來形成功函數金屬層246。在一些實施例中，在形成功函數金屬層246之後，使用離子注入製程對功函數金屬層246進行摻雜。在一些實施例中，在從約130千電子伏(keV)至約150keV的範圍內的注入能量下執行離子注入製程。在一些實施例中，使用原位摻雜製程來摻雜功函數金屬層246。在一些實施例中，使用在從約5度至約10度的範圍內的注入角來執行離子注入製程。在一些實施例中，原位摻雜製程包括在功函數金屬層246的形成期間將摻雜劑前驅物引入到沉積室中。在一些實施例中，功函數金屬層246包括TiAl並且在使用氯化鈦(TiCl₄)、TEAL(Al₂(C₂H₅)₆)和其他雜質的組合進行原位摻雜時形成。在一些實施例中，雜質包括烴、氯、有機矽材料或其他合適的材料。在一些實施例中，雜質的量小於在功函數金屬層246的形成期間進入沉積室中的材料的總流量的10%但大於0%。在一些實施例中，雜質的量小於在功函數金屬層246的形成期間進入沉積室中的材料的總流量的5%但大於0%。在一些實施例中，雜質的量小於在功函數金屬層246的形成期間進入沉積室中的材料的總流量的1%但大於0%。隨著雜質的量的減少，用於生產製程的材料成本增加。如果雜質的量過高，則在一些情況下，雜質的能力將負面地影響功函數金屬層246的形成。如果雜質的量為0%，則功函數金屬層246的晶格結構缺乏摻雜劑以阻止副產物到達閘極介電層244。在功函數金屬層246被摻雜有碳的實施例中，雜質包括例如烴(C_xH_y)，例如CO、CO₂、CH₂O、CH、CH₂、CH₃、CH₄、C₂H₆、C₇H₇、C₁₆H₁₀、或者與形成功函數金屬層246的前驅物一起流到反應室的其他合適的烴。通過填充晶格結構內的空間，烴有助於防止副產物能夠通過功函數金屬層246的晶格結構。

參考圖1和圖8，方法100進行到操作114，在操作114中，在摻雜的功函數金屬層246上方沉積閘極電極層248。閘極電極層248填充開口232的剩餘容積。在一些實施例中，閘極電極層248包括例如低電阻金屬，例如鎢、銅、鈷和/或其他合適的材料。在一些實施例中，通過CVD、PVD、電鍍和/或其他合適的製程來沉積閘極電極層248。在一些實施例中，閘極電極層248包括鎢，並且通過在還原氣體(例如，乙硼烷(B₂H₆)氣體或氫氣(H₂))中還原含鎢前驅物(例如，WF₆)而形成。含鎢前驅物之間的反應產生金屬鎢以形成閘極電極層248。該反應還產生副產物，例如氟離子(F^-)以及氫氟酸(HF)。在一些實施例中，閘極電極層248通過還原WF₆來形成，例如通過WF₆+3H₂→W+HF+5H⁺+5F^-來形成。功函數金屬層246中的摻雜劑有助於防止這些副產物從沉積的閘極電極層248遷移通過功函數金屬層246並進入閘極介電層244中。結果，閘極介電層244不太可能被損壞，並且FinFET更有可能按設計運行。

如上所述，在一些示例中，與閘極電極層248的形成相關聯的反應化學生成鹵化物副產物(例如，氟化物或氯化物)。鹵化物副產物通過功函數金屬層246擴散到閘極介電層244中，導致閘極介電材料的退化。功函數金屬層246中的摻雜劑有助於阻止鹵化物副產物擴散到閘極介電層244中，從而有助於防止下面的閘極介電層244中的高k介電材料的退化。因此，所得FinFET的性能和可靠性得到改善。

參考圖1和圖9，方法100進行到操作116，在操作116中，去除閘極介電層244、摻雜的功函數金屬層246和閘極電極層248的多餘部分。在一些實施例中，執行平坦化製程(例如，CMP製程)以從ILD層230的頂表面去除閘極介電層244、功函數金屬層246和閘極電極層248的部分。開口232中的閘極介電層244、功函數金屬層246和閘極電極層248的所得剩餘部分在所得FinFET的通道區域204C上方形成功能閘極堆疊240。在一些實施例中，閘極介電層244、功函數金屬層246和閘極電極層248的剩餘部分中的每一個包括底部部分、以及在底部部分上方並且連接到底部部分的側壁部分。

圖10是根據一些實施例的FinFET 1000的透視圖。FinFET 1000通常包括在半導體基板1002上方的多個半導體鰭1010，以及在半導體基板1002上方並且跨過半導體鰭1010的閘極結構1020。淺溝槽隔離(STI)結構1030在半導體鰭1010之間以電絕緣半導體鰭1010。

在積體電路中，具有不同鰭數量的FinFET被形成在半導體基板的不同區域中。用於製造具有不同鰭數量的FinFET的製造技術是初始地在半導體基板中形成溝槽，以在整個基板上限定均勻間隔的半導體鰭的陣列，然後通過去除一些虛設鰭，在元件區域中限定主動半導體鰭。然後形成STI結構以將主動半導體鰭和虛設半導體鰭彼此分離和隔離。通常，製造STI結構涉及沉積介電材料以填充主動半導體鰭和虛設半導體鰭之間的空間。

隨著對FinFET進行按比例縮放以滿足不斷增長的性能和尺寸要求，鰭的寬度變得非常小，並且鰭間距也顯著減小。減小的鰭間距使得在鰭之間填充介電具有挑戰性。因此，在一些示例中，引入可流動介電材料以在半導體鰭之間提供可按比例縮放、無缺陷、高產率的介電填充。當形成STI結構時，使用可流動化學氣相沉積(FCVD)製程來沉積可流動介電材料以填充半導體鰭之間的間隙。在沉積可流動介電膜之後，將可流動介電膜固化，並且然後對其進行退火以形成介電層，例如二氧化矽。通常將可流動介電膜在高於例如1000℃的高溫下退火，以使膜緻密化從而獲得所需的機械性能。

由於矽原子與製程室中的水蒸氣的反應，高溫退火消耗了主動半導體鰭中的矽原子，這又導致鰭臨界尺寸 (critical dimension，CD)的收縮。具有不同鰭數量的不同元件區域中的主動半導體鰭經歷不同的可流動介電負載效應，即，不同元件區域中的鰭CD損耗不同。與較小體積的可流動介電相比，相鄰鰭之間的較大體積的可流動介電對鰭CD具有更顯著的影響。結果，在不同元件區域中的主動半導體鰭的最終CD基於鰭密度而變化。在不同元件區域中的鰭CD變化會影響元件性能的一致性。

對鰭CD控制進行改進在積體電路中提供更一致的元件性能。在一些實施例中，在去除非功能性虛設鰭之前形成STI結構，使得半導體基板上的所有半導體鰭在用於形成STI結構的可流動介電材料的高溫退火期間，經歷相同的介電負載環境。通過在鰭切割階段之前對可流動介電材料進行退火，避免了由不同元件區域中的不同的可流動介電負載效應引起的鰭CD收縮差異。更均勻的鰭CD有助於生產具有更一致的元件性能的FinFET。

本揭露的一個方面涉及一種半導體元件。該半導體元件包括半導體鰭和在半導體鰭上方的閘極堆疊。閘極堆疊包括在半導體鰭的通道區域上方的閘極介電層，在閘極介電層上方的功函數材料層，其中功函數材料層包括摻雜劑，以及在功函數材料層上方的閘極電極層。閘極介電層不含摻雜劑。在一些實施例中，摻雜劑包括硼、氮、鋁、矽、磷、鎵、鍺、砷、銦、錫、銻、鈦、鉛、鉍、碳、或碳和烴物質的混合物、或碳以及烴物質和氧的混合物。在一些實施例中，摻雜劑包括烴物質，該烴物質包括CH、 CH₂或CH₃中的至少一種。在一些實施例中，功函數材料層具有在從重量的約0.5%至約5%的範圍內的摻雜劑濃度。在一些實施例中，功函數材料層具有梯度摻雜劑濃度，其中最大摻雜劑濃度在距離閘極介電層與功函數材料層之間的介面約5nm處。在一些實施例中，功函數材料層中的最大摻雜劑濃度距離功函數材料層與閘極介電層之間的介面的位置在功函數材料層的總厚度的約20%至約70%的範圍內。在一些實施例中，閘極電極包括氟離子。在一些實施例中，功函數材料層的厚度在從約3奈米(nm)至約9nm的範圍內。在一些實施例中，功函數材料層包括氮化鈦或鋁化鈦。在一些實施例中，閘極電極層包括鎢、鈷或銅。

本揭露的另一方面涉及一種半導體元件。該半導體元件包括從基板突出的半導體鰭和在半導體鰭上方的閘極堆疊。閘極堆疊包括在半導體鰭的通道區域上方的閘極介電層，在閘極介電層上方的功函數材料層，其中功函數材料層包括含烴摻雜劑，以及在功函數材料層上方的閘極電極層。在一些實施例中，烴物質包括CH、CH₂和CH₃中的至少一種。在一些實施例中，功函數材料層具有在從約重量的0.5%至約5%的範圍內的含烴摻雜劑的濃度。在一些實施例中，含烴摻雜劑的濃度在功函數材料層內變化。在一些實施例中，功函數材料層的該含烴摻雜劑的最大濃度在距離閘極介電層與功函數材料層之間的介面約5nm處。

本揭露的又一方面涉及一種製造半導體元件的方法。該方法包括在半導體鰭上方形成虛設閘極結構。虛設閘極結構包括虛設閘極堆疊和沿著虛設閘極堆疊的側壁的閘極間隔件。該方法還包括形成圍繞虛設閘極結構的層間介電層，去除虛設閘極堆疊以提供開口，該開口暴露半導體鰭的通道區域，在開口的底部上方和側壁上並且在層間介電層上方沉積閘極介電層，使用原位摻雜製程，在閘極介電層上方形成摻雜的功函數材料層，以及在摻雜的功函數材料層上方沉積閘極電極層。在一些實施例中，形成摻雜的功函數材料層包括：使用具有小於10%的雜質的前驅物氣體混合物來形成摻雜的功函數材料層。在一些實施例中，沉積閘極電極層包括：在閘極電極層中形成副產物。在一些實施例中，在閘極電極層中形成副產物包括：在閘極電極層中形成氟離子。在一些實施例中，形成摻雜的功函數材料層包括：使用包括WF₆和氫氣的前驅物氣體混合物。

前述內容概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本揭露的方面。本領域技術人員應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現本文介紹的實施例的相同優點。本領域技術人員還應該認識到，這樣的等同構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，他們可以在本文中進行各種改變、替換和變更。

100:方法

102,104,106,108,110,112,114,116:操作

Claims

一種半導體元件，包括：半導體鰭；以及閘極堆疊，在所述半導體鰭上方，其中所述閘極堆疊包括：閘極介電層，在所述半導體鰭的通道區域上方，功函數材料層，在所述閘極介電層上方，其中所述功函數材料層包括摻雜劑，所述功函數材料層中的所述摻雜劑之濃度為所述功函數材料層之重量的約0.5%至約5%，以及閘極電極層，在所述功函數材料層上方，所述閘極電極層包括氟離子副產物，所述摻雜劑阻止所述氟離子副產物擴散至所述閘極介電層，其中所述閘極介電層不含所述摻雜劑。
如請求項1所述之半導體元件，其中，所述摻雜劑包括：硼、氮、鋁、矽、磷、鎵、鍺、砷、銦、錫、銻、鈦、鉛、鉍、碳、或碳和烴物質的混合物、或碳以及烴物質和氧的混合物。
如請求項1所述之半導體元件，其中所述摻雜劑包括烴物質，所述烴物質包括CH、CH₂或CH3中的至少一種。
如請求項1所述之半導體元件，其中所述功函數材料層具有梯度摻雜劑濃度，其中最大摻雜劑濃度在距離所述閘極介電層與所述功函數材料層之間的介面5nm處。
如請求項1所述之半導體元件，其中所述功函數材料層中的最大摻雜劑濃度距離所述功函數材料層與所述閘極介電層之間的介面的位置在所述功函數材料層的總厚度的20%至70%的範圍內。
如請求項1所述之半導體元件，其中所述功函數材料層的厚度在從3nm至9nm的範圍內。
一種半導體元件，包括：半導體鰭，從基板突出；以及閘極堆疊，在所述半導體鰭上方，其中，所述閘極堆疊包括：閘極介電層，在所述半導體鰭的通道區域上方，功函數材料層，在所述閘極介電層上方，其中所述功函數材料層包括含烴摻雜劑，所述功函數材料層中的所述含烴摻雜劑之濃度為所述功函數材料層之重量的約0.5%至約5%，以及閘極電極層，在所述功函數材料層上方，所述閘極電極層包括氟離子副產物，所述含烴摻雜劑阻止所述氟離子副產物擴散至所述閘極介電層。
如請求項7所述之半導體元件，其中所述含烴摻雜劑的濃度在所述功函數材料層內變化。
一種製造半導體元件的方法，包括：在半導體鰭上方形成虛設閘極結構，其中，所述虛設閘極結構包括虛設閘極堆疊和沿著所述虛設閘極堆疊的側壁的閘極間隔件；形成圍繞所述虛設閘極結構的層間介電層；去除所述虛設閘極堆疊以提供開口，所述開口暴露所述半導體鰭的通道區域；在所述開口的底部上方和側壁上並且在所述層間介電層上方沉積閘極介電層；使用原位摻雜製程，在所述閘極介電層上方形成摻雜有摻雜劑的功函數材料層，其中所述功函數材料層中的所述摻雜劑之濃度為所述功函數材料層之重量的約0.5%至約5%；以及在所述摻雜的功函數材料層上方沉積閘極電極層，所述閘極電極層包括氟離子副產物，所述摻雜劑阻止所述氟離子副產物擴散至所述閘極介電層。
如請求項9所述之方法，其中形成所述閘極電極層包括：使用包括WF₆和氫氣的前驅物氣體混合物。