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TW201941369A - 半導體記憶裝置及製造半導體記憶裝置之方法 - Google Patents

半導體記憶裝置及製造半導體記憶裝置之方法 Download PDF

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TW201941369A
TW201941369A TW107132180A TW107132180A TW201941369A TW 201941369 A TW201941369 A TW 201941369A TW 107132180 A TW107132180 A TW 107132180A TW 107132180 A TW107132180 A TW 107132180A TW 201941369 A TW201941369 A TW 201941369A
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TW
Taiwan
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memory device
semiconductor memory
layer
disposed
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Application number
TW107132180A
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English (en)
Inventor
永島幸延
Original Assignee
日商東芝記憶體股份有限公司
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Abstract

本文描述之實施例大體上係關於一種半導體記憶裝置及製造該半導體記憶裝置之方法。 根據一個實施例，一種半導體記憶裝置包含一堆疊體、記憶體柱、第一及第二絕緣層及一隔離區。一基板上方之該堆疊體包含彼此隔離並且沿與該基板表面交叉之一第一方向堆疊之導電層。該等記憶體柱沿該第一方向延伸穿過該堆疊體。該第一絕緣層設置於該等記憶體柱上方。該隔離區沿該第一方向設置為高於該堆疊體中之該等記憶體柱之上表面，並且在與該第一方向交叉之一第二方向上隔離該堆疊體。該第二絕緣層設置於該第一絕緣層及該隔離區之一側壁上。

Description

半導體記憶裝置及製造半導體記憶裝置之方法
本文描述之實施例大體上係關於一種半導體記憶裝置及製造該半導體記憶裝置之方法。
其中三維配置記憶體單元之一NAND快閃記憶體作為一半導體記憶裝置係已知的。
一般而言，根據一個實施例，一種半導體記憶裝置包括：一堆疊體，其設置於一基板上方，其中導電層彼此隔離並且沿與該基板之一表面交叉之一第一方向堆疊；記憶體柱，其沿該第一方向延伸穿過該堆疊體；一第一絕緣層，其設置於記憶體柱上方；一隔離區，其沿該第一方向設置為高於該堆疊體中之該等記憶體柱之上表面，該隔離區在與該第一方向交叉之一第二方向上隔離該堆疊體；及一第二絕緣層，其設置於該第一絕緣層及該隔離區之一側壁上。
根據該實施例，可改良半導體記憶裝置之可靠性。
相關申请案的交叉参考 本申請案基於並主張2018年3月20日申請之日本專利申請案第2018-052449號之權益及優先權，該案之全部內容以引用之方式併入本文中。
將參考圖式解釋實施例。在以下解釋中，具有相同功能及結構之組件將由相同元件符號表示。描述實施例以給出實現實施例之技術概念之設備及方法之實例。
[1]第一實施例 將論述根據一第一實施例之半導體記憶裝置。此處，作為一半導體記憶裝置之一實例，將考慮一三維堆疊之NAND快閃記憶體，其中記憶體單元電晶體(下文中亦稱為記憶體單元)堆疊於半導體基板上方。
[1-1]半導體記憶裝置之結構 圖1係展示根據第一實施例之半導體記憶裝置之結構之一平面圖。圖2係沿線A-A'截取之圖1之結構之一橫截面圖，且圖3係沿線B-B'截取之圖1之結構之一橫截面圖。在圖1中，彼此正交並且皆平行於半導體基板之表面之兩個方向被稱為X及Y方向，並且與此等X及Y方向(X-Y表面)正交之方向被稱為Z方向。自圖1至圖3中省略位元線。
半導體記憶裝置包含一記憶體單元陣列區100、一接線區200及一接觸區300，如圖1所繪示。
記憶體單元陣列區100包含複數個半導體區塊101。半導體區塊101各在X方向上延伸，並在Y方向上對準。半導體區塊101之各者具有相同結構。
半導體區塊101之各者具有複數個記憶體柱MP。記憶體柱MP以一矩陣配置，或者換言之，在X及Y方向上對準。可根據需要判定記憶體柱MP之數目。記憶體柱MP之各者耦合至一通孔V1，如圖2及圖3中所繪示，其間插入有一觸點CP1。
狹縫(隔離區) ST設置於半導體區塊101之間以在X方向上延伸。狹縫ST包含絕緣層S1及S2。一狹縫ST將半導體區塊101隔離至各自半導體區塊101中。可根據需要判定狹縫ST之數目。
接線區200包括耦合至字線之複數個觸點CP2，稍後將對此進行描述。觸點CP2在X方向上配置。觸點CP2耦合至通孔V2，如圖2中所繪示。
接觸區300包含耦合至一周邊電路之複數個貫通觸點CP3，稍後將對此進行論述。貫通觸點CP3耦合至通孔V3，其中觸點CP4插入其間，如圖2中繪示。
如圖2及圖3中所繪示，一周邊電路區400及一記憶體電路區500設置於半導體基板上，例如在一矽基板10上。周邊電路區400包含用於關於各記憶體單元控制資料之寫入、讀取及擦除之周邊電路。周邊電路包含具有n通道MOS電晶體(以下稱為nMOS電晶體)及p通道MOS電晶體(以下稱為pMOS電晶體)之一CMOS電路11。記憶體電路區500包含上述記憶體柱MP、複數個字線WL0至WL3、一源極側選擇閘極線SGS、一汲極側選擇閘極線SGD、一源極線SL及未展示之位元線BL。在下文中，「字線WL」表示「字線WL0至WL3之各者」。可根據需要判定字線WL之數目。
下面參照圖2解釋沿線A-A'截取之半導體記憶裝置之截面結構。包括例如nMOS電晶體及pMOS電晶體之CMOS電路11及通孔V4可設置於矽基板10上。通孔V4耦合至nMOS電晶體及pMOS電晶體之源極、汲極或閘極。
在各通孔V4上設置導電層(例如，互連件或墊) 12。在導電層12上設置通孔V5。在通孔V5上設置導電層(例如，互連件或墊) 13。在矽基板10上之CMOS電路11、導電層12及13以及通孔V4及V5周圍提供絕緣層14。
導電層15設置於絕緣層14上。導電層15充當一源極線SL。複數個絕緣層16及複數個導電層17至22交替地堆疊於導電層15上以形成一堆疊體。導電層17至22在X方向上延伸。導電層17充當一源極側選擇閘極線SGS，導電層18至21分別充當字線WL0至WL3，並且導電層22充當一汲極側選擇閘極線SGD。
在導電層22上設置一絕緣層23。記憶體柱MP設置成在絕緣層16、導電層17至22及絕緣層23中在Z方向上延伸。各記憶體柱MP之一端耦合至導電層(源極線SL) 15，並且記憶體柱MP之另一端到達絕緣層23之上表面。亦即，記憶體柱MP自源極線SL延伸穿過絕緣層16、源極側選擇閘極線SGS、字線WL0至WL3、汲極側選擇閘極線SGD及絕緣層23以到達絕緣層23之上表面。稍後將更詳細論述記憶體柱MP。
絕緣層24、25、S1及26依此順序設置於記憶體柱MP及絕緣層23上。觸點CP1設置成在Z方向上在記憶體單元陣列區100之絕緣層24、25、S1及26中延伸。觸點CP1之各者自絕緣層26之上表面延伸至對應之記憶體柱MP，並且耦合至記憶體柱MP。
在接線區200中，導電層17至22沿X方向被處理成一階梯狀結構。在階梯狀導電層17至22上設置一絕緣層16'，以填充由堆疊於記憶體單元陣列區100中之導電層17至22之堆疊體形成之梯級，使得記憶體單元陣列區100及接線區200之上表面可彼此平坦化。在接線區200中，設置複數個觸點CP2以在絕緣層16'、23至25、S1及26中在Z方向上延伸。觸點CP2自絕緣層26之上表面延伸至導電層17至22之對應一者，並且耦合至源極側選擇閘極線SGS、字線WL0至WL3及汲極側選擇閘極線SGD之對應一者。
在接觸區300中，一貫通觸點CP3經設置以在絕緣層14、16、23、24及導電層15、17至22中在Z方向上延伸。貫通觸點CP3自絕緣層24之上表面延伸至導電層13，並耦合至導電層13。稍後將更詳細論述貫通觸點CP3。
一觸點CP4經設置以在絕緣層25、S1及26中在Z方向上延伸。觸點CP4自絕緣層26之上表面延伸至貫通觸點CP3，並且耦合至貫通觸點CP3。
此外，在觸點CP1、CP2、CP4及絕緣層26上設置一絕緣層27。在記憶體單元陣列區100中，通孔V1經設置以在絕緣層27中在Z方向上延伸。通孔V1之各者自絕緣層27之上表面延伸至觸點CP1中之對應一者，並且耦合至觸點CP1。通孔V1亦耦合至未展示之位元線BL。
在接線區200中，通孔V2經設置以在絕緣層27中在Z方向上延伸。通孔V2之各者自絕緣層27之上表面延伸至觸點CP2。通孔V2耦合至觸點CP2。
在接觸區300中，通孔V3經設置以在絕緣層27中在Z方向上延伸。通孔V3之各者自絕緣層27之上表面延伸至觸點CP4中之對應一者，並耦合至觸點CP4。
接下來，將藉由參照圖3解釋沿線B-B'截取之半導體記憶裝置之橫截面結構。此處省略對已經參考圖2進行解釋之周邊電路區400及包含記憶體柱MP之半導體區塊101之結構之解釋。
如上文論述，一狹縫(隔離區) ST設置於半導體區塊101之間以在X方向上延伸。狹縫ST將半導體區塊101彼此隔離。換言之，狹縫ST在Y方向上隔離具有記憶體柱MP之記憶體單元陣列，並且亦隔離導電層17至22之堆疊體。
狹縫ST包含一絕緣層S1及一絕緣層S2。在絕緣層16、24及25之側壁上以及在半導體區塊101之間之導電層17至22之側壁上依以此順序設置絕緣層S1及S2。絕緣層S1亦設置於絕緣層25之上表面。
[1-1-1]記憶體單元陣列之結構 接下來，將詳細參考圖4解釋根據第一實施例之半導體記憶裝置中所包含之一記憶體單元陣列之結構。圖4係沿Y方向截取之一記憶體單元陣列之一橫截面圖。在此圖中省略絕緣層。
記憶體單元陣列包含複數個NAND串NS。各NAND串NS之一端耦合至導電層(源極線SL) 15，而NAND串NS之另一端耦合至觸點CP1。NAND串NS包含一選擇電晶體ST1、記憶體電晶體MT0至MT3及一選擇電晶體ST2。
導電層(源極側選擇閘極線SGS) 17、導電層(字線WL0至WL3) 18至21及導電層(汲極側選擇閘極線SGD) 22依此方式堆疊於導電層15上以使得彼此分離，並且記憶體柱MP以穿透導電層17至22之方式設置於導電層15上。NAND串NS設置於導電層17至22及記憶體柱MP之交叉部分處。
一記憶體柱MP包含例如一單元絕緣膜30、一半導體層31及一核心絕緣層32。單元絕緣膜30包含一阻擋絕緣膜30A、一電荷儲存膜30B及一穿隧絕緣膜30C。特定言之，阻擋絕緣膜30A設置於一記憶孔之內壁上，其中將形成一記憶體柱MP。電荷儲存膜30B設置於阻擋絕緣膜30A之內壁上。穿隧絕緣膜30C設置於電荷儲存膜30B之內壁上。半導體層31設置於穿隧絕緣膜30C之內壁上。此外，核心絕緣層32設置於半導體層31內部。
在一記憶體柱MP之結構中，記憶體柱MP及導電層17之交叉部分充當一選擇電晶體ST2。記憶體柱MP及導電層18至21之交叉部分分別充當記憶體電晶體MT0至MT3。記憶體柱MP及導電層22之交叉部分充當選擇電晶體ST1。在下文中，「記憶體電晶體MT」表示「記憶體電晶體MT0至MT3之各者」。
半導體層31充當記憶體電晶體MT及選擇電晶體ST1及ST2之一通道層。
電荷儲存膜30B充當一記憶體電晶體MT之一電荷儲存膜，以累積自半導體層31注入之電荷。電荷儲存膜30B包含例如氮化矽膜。
當電荷自半導體層31注入電荷儲存膜30B時，或者當電荷儲存膜30B中累積之電荷擴散至半導體層31中時，穿隧絕緣膜30C充當一電位障。穿隧絕緣膜30C包含例如氧化矽膜。
阻擋絕緣膜30A防止電荷儲存膜30B中累積之電荷擴散至導電層(字線WL) 18至21中。阻擋絕緣膜30A包含例如氧化矽膜及氮化矽膜。
[1-1-2]第一實施例之主結構 接下來將參考圖5解釋根據第一實施例之半導體記憶裝置之主結構。圖5係沿Y方向截取之根據第一實施例之主結構之一橫截面圖。為簡單起見，狹縫ST、記憶體柱MP及貫通觸點CP3在此圖式中繪示為對準。
記憶體柱MP設置於導電層(源極線SL) 15上之絕緣層16、導電層17至22及絕緣層23中。記憶體柱MP之各者具有在與矽基板10之表面正交之Z方向上延伸之一柱結構(或柱形形狀)。絕緣層24設置於記憶體柱MP上方及絕緣層23上。絕緣層23及24包含例如氧化矽層。
貫通觸點CP3設置於導電層15、絕緣層16、導電層17至22及絕緣層23及24中。亦即，貫通觸點CP3經設置以穿透導電層15、絕緣層16、導電層17至22及絕緣層23及24。貫通觸點CP3包含一絕緣層CP3a及一導電層CP3b。絕緣層CP3a包含例如氧化矽層。導電層CP3b包含例如鎢。絕緣層25設置於貫通觸點CP3及絕緣層24上。絕緣層25包含例如氧化矽層。
如圖3中所繪示，在半導體區塊101之間設置一狹縫(隔離區) ST。參考圖5，絕緣層S1設置於絕緣層16、導電層17至22及絕緣層23、24及25之側壁上。絕緣層S1亦設置於絕緣層25上。另外，絕緣層S2設置於狹縫ST中之絕緣層S1之側壁上。絕緣層S2具有在正交於矽基板10之表面之Z方向上延伸之一板狀結構。絕緣層S1包含例如氮化矽層、碳化矽(SiC)層或金屬氧化物層(例如，氧化鋁層及氧化鉿層)。絕緣層S2包括例如氧化矽層。
絕緣層26設置於絕緣層S1及S2上。觸點CP1設置於絕緣層24、25、S1及26中之記憶體柱MP上。觸點CP4設置於絕緣層25、S1及26中之貫通觸點CP3上。絕緣層26包含例如氧化矽層。
絕緣層27設置於觸點CP1、貫通觸點CP3及絕緣層26上。通孔V1設置於絕緣層27中之觸點CP1上。通孔V3設置於絕緣層27中之觸點CP4上。絕緣層27包含例如氧化矽層。通孔V1及V3包含例如鎢。
[1-2]半導體記憶裝置之製造方法 接下來，將參考圖6至圖12及圖5解釋根據第一實施例之半導體記憶裝置之製造方法。圖6至圖12係一結構之橫截面圖，其表示用於製造根據第一實施例之半導體記憶裝置之方法之程序。
如圖6中所繪示，複數個絕緣層(氧化矽層) 16及複數個絕緣層(氮化矽層) 28交替地堆疊於導電層15上。絕緣層23形成於頂部絕緣層28上。
接下來，在導電層15上之絕緣層16、絕緣層28及絕緣層23中形成一記憶體柱MP。此後，藉由CVD在記憶體柱MP及絕緣層23上形成絕緣層24。然後，藉由RIE在絕緣層23及24、絕緣層16、絕緣層28及導電層15中形成一觸點形成孔29。
如圖7中所繪示，藉由CVD在觸點形成孔29之側壁上形成一絕緣層CP3a。然後，藉由RIE自觸點形成孔29之底表面移除絕緣層CP3a。此後，在觸點形成孔29中形成一導電層CP3b。依此方式，在觸點形成孔29中形成一貫通觸點CP3。此外，藉由CVD在貫通觸點CP3及絕緣層24上形成一絕緣層25。
如圖8中所繪示，藉由RIE蝕刻絕緣層23至25、絕緣層(氧化矽層)16及絕緣層(氮化矽層) 28之堆疊體，以形成一狹縫形成溝渠40。
使用例如自狹縫形成溝渠40引入之一磷酸溶液藉由濕式蝕刻移除絕緣層(氮化矽層) 28。另一方面，絕緣層16、23至25將保留而不被移除。依此方式，在絕緣層16之間形成間隙。絕緣層16之間之此等間隙藉由CVD用例如鎢之一導電材料填充，如圖9中所繪示。因此，形成導電層(源極側選擇閘極線SGS) 17、導電層(字線WL0至WL3) 18至21及導電層(汲極側選擇閘極線SGD) 22。
接下來，如圖10中所繪示，藉由CVD在狹縫形成溝渠40之側壁上及絕緣層25之上表面上形成絕緣層(氮化矽層) S1。為了用絕緣層(氧化矽層) S2填充狹縫形成溝渠40，藉由CVD在絕緣層S1上沈積絕緣層S2。如圖11中所繪示，藉由回蝕刻移除狹縫形成溝渠40上方及絕緣層S1上之絕緣層S2，使得狹縫ST及絕緣層S1之表面可彼此平坦化。
接下來，藉由CVD在絕緣層S1及S2上形成絕緣層26，如圖12所繪示。此後，藉由RIE蝕刻記憶體柱MP上之絕緣層24、25、S1及26之部分，以形成觸點形成孔。亦蝕刻貫通觸點CP3上之絕緣層25、S1及26以形成觸點形成孔。藉由CVD用鎢填充此等觸點形成孔。依此方式，觸點CP1形成於記憶體柱MP上，並且觸點CP4形成於貫通觸點CP3上。
接下來，如圖5中所繪示，藉由CVD在觸點CP1、CP4及絕緣層26上形成絕緣層27。藉由RIE蝕刻觸點CP1及CP4上之絕緣層27之部分以形成通孔形成孔，並藉由CVD用鎢填充通孔形成孔。依此方式，通孔V1及V3分別形成於觸點CP1及CP4上。最後，形成位元線及其他互連件以及絕緣層，使得完成半導體記憶裝置之製造程序。
[1-3]第一實施例之效果 根據第一實施例，絕緣層(例如，氮化矽層) S1設置於狹縫ST形成溝渠之內壁上及絕緣層(例如，氧化矽層) 25之上表面上，如上文描述。因此，當在絕緣層(氮化矽層) S1上蝕刻絕緣層(例如，氧化矽層) S2時，可防止絕緣層(氮化矽層) S1下面之絕緣層(氧化矽層) 25被蝕刻。依此方式，可控制自各記憶體柱MP至絕緣層(氮化矽層) S1之高度(即，氧化矽層之厚度)以獲得一預定長度。
具體而言，在用一絕緣層(氧化矽層) S2填充狹縫ST形成溝渠之程序期間，絕緣層(氧化矽層) S2沈積在絕緣層(氮化矽層) 25上之絕緣層(氮化矽層)S1上，此係由於在狹縫ST形成溝渠中形成絕緣層(氧化矽層) S2。當在狹縫ST上面及在絕緣層(氮化矽層) S1上回蝕刻氧化矽層時，絕緣層(氧化矽層) S2之蝕刻將在絕緣層(氮化矽層) S1處停止。亦即，絕緣層(氮化矽層) S1將用作一蝕刻止擋件，從而防止絕緣層(氮化矽層) S1下面之絕緣層25被蝕刻。依此方式，設置於記憶體柱MP與絕緣層(氮化矽層) S1之間之絕緣層控制可經控制以具有一預定厚度。
此後，形成用於待耦合至記憶體柱MP之觸點CP1之孔。此時，由於記憶體柱MP與絕緣層(氮化矽層) S1之間之絕緣層具有一預定厚度，因此在判定待蝕刻之觸點CP1形成孔之深度時無需考慮處理變化。因此，可抑制在形成觸點CP1期間易於發生之任何缺陷，例如一觸點CP1錯誤地耦合至汲極側選擇閘極線SGD。
另外，在半導體區塊101之間(或記憶體單元陣列之間或記憶體柱之間)設置狹縫(隔離區) ST，並且各狹縫ST將半導體區塊101彼此隔離。絕緣層(氮化矽層) S1形成於狹縫ST之側壁上及絕緣層25之上表面上。在隨後之熱處理中，氫自此氮化矽層擴散。擴散之氫可有效地終止存在於記憶體電晶體MT之通道中之懸空鍵。因此，藉由用絕緣層(氮化矽層) S1覆蓋其中配置有記憶體電晶體MT之半導體區塊101，可有效地處置出現在記憶體電晶體MT中之單元電流。
如上文論述，根據第一實施例，可改良半導體記憶裝置之可靠性。
[2]第二實施例 接下來，將解釋根據一第二實施例之一半導體記憶裝置。在第二實施例中，在形成記憶體柱MP之後，在相同程序中形成觸點CP1及貫通觸點CP3。第二實施例之解釋將主要集中在與第一實施例不同之點上。
[2-1]半導體記憶裝置之結構 根據第二實施例之半導體記憶裝置之平面圖與圖1相同。圖13係沿圖1之線A-A'截取根據第二實施例之結構之一橫截面圖。圖14係沿圖1之B-B'線截取之結構之一橫截面圖。
如圖13及圖14中所繪示，觸點CP1設置於絕緣層24中之記憶體柱MP上。此外，通孔V1設置於絕緣層25、S1、26及27中之觸點CP1上。記憶體柱MP借此耦合至通孔V1，其間插入有觸點CP1。通孔V3設置於絕緣層25、S1、26及27中之貫通觸點CP3上。通孔觸點CP3耦合至通孔V3。
[2-1-1]第二實施例之主結構 將參考圖15解釋根據第二實施例之半導體記憶裝置之主結構。圖15係沿Y方向截取之根據第二實施例之主結構之一橫截面圖。為簡單起見，狹縫ST、記憶體柱MP及貫通觸點CP3在此圖式中繪示為對準。
記憶體柱MP設置於導電層(源極線SL) 15上之複數個絕緣層16、導電層17至22及絕緣層23中。絕緣層24設置於記憶體柱MP上面及絕緣層23上。觸點CP1設置於絕緣層24中之記憶體柱MP上。
貫通觸點CP3設置於導電層15、絕緣層16、導電層17至22及絕緣層23及24中。亦即，貫通觸點CP3經形成以穿透導電層15、絕緣層16、導電層17至22及絕緣層23及24。絕緣層25設置於觸點CP1、貫通觸點CP3及絕緣層24上。
如圖14中所繪示，在半導體區塊101之間設置狹縫ST。參考圖15，絕緣層S1設置於絕緣層16、導電層17至22及絕緣層23、24及25之側壁上。絕緣層S1亦設置於絕緣層25上。此外，絕緣層S2形成於狹縫ST中之絕緣層S1之側壁上。絕緣層S1包含例如氮化矽層、碳化矽(SiC)層或一金屬氧化物層(例如，氧化鋁層及氧化鉿層)。絕緣層S2包含例如氧化矽層。
絕緣層26及27依此順序形成於絕緣層S1及S2上。通孔V1設置於絕緣層25、S1、26及27中之觸點CP1上。通孔V3設置於絕緣層25、S1、26及27中之貫通觸點CP3上。
[2-2]半導體記憶裝置之製造方法 接下來，將參考圖16至圖22及圖15解釋根據第二實施例之半導體記憶裝置之製造方法。圖16至圖22係一結構之橫截面圖，其表示用於製造根據第二實施例之半導體記憶裝置之方法之程序。
首先，在絕緣層16、絕緣層28及絕緣層23中之導電層15上形成記憶體柱MP，如圖16中所繪示。此後，藉由CVD在記憶體柱MP及絕緣層23上形成絕緣層24，且接著藉由RIE在絕緣層23及24、絕緣層16、絕緣層28及導電層15中形成一觸點形成孔29。藉由CVD在觸點形成孔29之側壁上及絕緣層24之上表面上形成一絕緣層CP3a。絕緣層CP3a包含例如氧化矽層。
接下來，藉由RIE在絕緣層24及記憶體柱MP上之絕緣層CP3a上形成觸點形成孔，並且移除觸點形成孔29之底部上及絕緣層24上之絕緣層CP3a。接下來，導電層CP3b形成於記憶體柱MP上之觸點形成孔中以及觸點形成孔29中，如圖17中所繪示。導電層CP3b包含例如鎢。依此方式，形成觸點CP1及貫通觸點CP3。
接下來，藉由CVD在觸點CP1、貫通觸點CP3及絕緣層24上形成絕緣層25，如圖18中所繪示。
此後，藉由RIE蝕刻包含絕緣層23至25、絕緣層(氧化矽層) 16及絕緣層(氮化矽層) 28之堆疊體，以製備一狹縫形成溝渠40，如圖19中所繪示。
此後，使用例如自狹縫形成溝渠40引入之一磷酸溶液藉由濕式蝕刻移除絕緣層(氮化矽層) 28。另一方面，保留而不移除絕緣層16、23至25，其結果係在絕緣層16之間形成間隙。絕緣層16之間之此等間隙藉由CVD用例如鎢之一導電材料填充，如圖20中所繪示。因此，形成導電層(源極側選擇閘極線SGS) 17、導電層(字線WL0至WL3) 18至21及導電層(汲極側選擇閘極線SGD) 22。
接下來，如圖21中所繪示，藉由CVD在狹縫形成溝渠40之側壁上及絕緣層25之上表面上形成絕緣層(氮化矽層) S1。為了用絕緣層(氧化矽層) S2填充狹縫形成溝渠40，藉由CVD在絕緣層S1上沈積絕緣層S2。如圖22中所繪示，藉由回蝕刻移除絕緣層S2在狹縫形成溝渠40上方及絕緣層S1上之部分，使得狹縫ST及絕緣層S1之表面可彼此平坦化。
接下來，藉由CVD在絕緣層S1及S2上形成絕緣層26及27，如圖15中所繪示。此後，藉由RIE蝕刻觸點CP1上之絕緣層25、S1、26及27之部分，以形成用於通孔形成之孔。亦蝕刻貫通觸點CP3上之絕緣層25、S1、26及27之部分以形成通孔形成孔。藉由CVD用鎢填充通孔形成孔。依此方式，通孔V1形成於觸點CP1上，並且通孔V3形成於貫通觸點CP3上。此後，形成位元線、其他互連件及絕緣層，並完成半導體記憶裝置之製造程序。
[2-3]第二實施例之效果 根據第二實施例，與上文第一實施例中一樣，可增強半導體記憶裝置之可靠性。
另外，根據第二實施例，可在相同程序中製備觸點CP1及貫通觸點CP3。因此，與第一實施例相比，可減少程序之數目。其他效果與第一實施例中相同。
[3]其他修改實例 在上文實施例中，「耦合」不僅指示組件彼此直接耦合，而且亦指示組件在其間插入另一組件之情况下彼此耦合。
雖然已經描述某些實施例，但此等實施例僅藉由實例之方式呈現，並且不意欲限制本發明之範疇。實際上，本文描述之新穎實施例可以各種其他形式體現；此外，在不脫離本發明之精神之情況下，可對本文描述之實施例之形式進行各種省略、替換及改變。隨附申請專利範圍及其等效物意欲覆蓋如將落入本發明之範疇及精神內之此等形式或修改。
10‧‧‧矽基板
11‧‧‧CMOS電路
12‧‧‧導電層
13‧‧‧導電層
14‧‧‧絕緣層
15‧‧‧導電層
16‧‧‧絕緣層
16'‧‧‧絕緣層
17‧‧‧導電層
18‧‧‧導電層
19‧‧‧導電層
20‧‧‧導電層
21‧‧‧導電層
22‧‧‧導電層
23‧‧‧絕緣層
24‧‧‧絕緣層
25‧‧‧絕緣層
26‧‧‧絕緣層
27‧‧‧絕緣層
28‧‧‧絕緣層
29‧‧‧觸點形成孔
30‧‧‧單元絕緣膜
30A‧‧‧阻擋絕緣膜
30B‧‧‧電荷儲存膜
30C‧‧‧穿隧絕緣膜
31‧‧‧半導體層
32‧‧‧核心絕緣層
40‧‧‧狹縫形成溝渠
100‧‧‧記憶體單元陣列區
101‧‧‧半導體區塊
200‧‧‧接線區
300‧‧‧接觸區
400‧‧‧周邊電路區
500‧‧‧記憶體電路區
CP1‧‧‧觸點
CP2‧‧‧觸點
CP3‧‧‧貫通觸點
CP3a‧‧‧絕緣層
CP3b‧‧‧導電層
CP4‧‧‧觸點
MP‧‧‧記憶體柱
MT0‧‧‧記憶體電晶體
MT1‧‧‧記憶體電晶體
MT2‧‧‧記憶體電晶體
MT3‧‧‧記憶體電晶體
NS‧‧‧NAND串
S1‧‧‧絕緣層
S2‧‧‧絕緣層
SGD‧‧‧汲極側選擇閘極線
SGS‧‧‧源極側選擇閘極線
SL‧‧‧源極線
ST‧‧‧狹縫
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
V1‧‧‧通孔
V2‧‧‧通孔
V3‧‧‧通孔
V4‧‧‧通孔
V5‧‧‧通孔
WL0‧‧‧字線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
圖1係展示根據實施例之一半導體記憶裝置之一結構之一平面圖。 圖2係沿線A-A'截取之圖1之結構之一橫截面圖。 圖3係沿線B-B'截取之圖1之結構之一橫截面圖。 圖4係沿Y方向截取之根據一第一實施例之半導體記憶裝置之一記憶體單元陣列之一橫截面圖。 圖5係根據第一實施例之結構之主要部分之一橫截面圖。 圖6至圖12係該結構之橫截面圖，其表示製造根據第一實施例之半導體記憶裝置之一方法之程序。 圖13係沿圖1之線A-A'截取之根據一第二實施例之一半導體記憶裝置之一橫截面圖。 圖14係沿圖1之線B-B'截取之根據第二實施例之半導體記憶裝置之一橫截面圖。 圖15係根據第二實施例之結構之主要部分之一橫截面圖。 圖16至圖22係該結構之橫截面圖，其表示製造根據第二實施例之半導體記憶裝置之方法之程序。

Claims (20)

  1. 一種半導體記憶裝置，其包括： 一堆疊體，其設置於一基板上方，其中導電層彼此隔離並沿與該基板之一表面交叉之一第一方向堆疊； 記憶體柱，其沿該第一方向延伸穿過該堆疊體； 一第一絕緣層，其設置於該等記憶體柱上方； 一隔離區，其沿該第一方向設置為高於該堆疊體中之該等記憶體柱之上表面，該隔離區在與該第一方向交叉之一第二方向上隔離該堆疊體；及 一第二絕緣層，其設置於該第一絕緣層及該隔離區之一側壁上。
  2. 如請求項1之半導體記憶裝置， 其中該等記憶體柱之各者具有在該第一方向上延伸之一柱形形狀，且該隔離區具有在該第一方向上延伸之一板形狀，且該第二絕緣層配置於該等記憶體柱與該隔離區之間。
  3. 如請求項1之半導體記憶裝置， 其中該第二絕緣層自該第一絕緣層之一上表面連續地配置至該隔離區之該側壁。
  4. 如請求項1之半導體記憶裝置， 其中該第一絕緣層及該隔離區包括氧化矽，且該第二絕緣層包括氮化矽。
  5. 如請求項1之半導體記憶裝置， 其中該等記憶體柱及該等導電層之交叉點分別充當記憶體單元。
  6. 如請求項1之半導體記憶裝置， 其中該等記憶體柱之各者包含一電荷儲存膜、一穿隧絕緣膜及一半導體層。
  7. 如請求項1之半導體記憶裝置， 其進一步包括在該第二絕緣層及該第一絕緣層中沿該第一方向設置於該等記憶體柱上方之觸點或通孔。
  8. 如請求項1之半導體記憶裝置， 其進一步包括沿該第一方向設置於該第一絕緣層及該堆疊體中之一觸點，該觸點延伸穿過該堆疊體。
  9. 一種半導體記憶裝置，其包括： 記憶體柱，其設置於一基板上方； 導電層，其設置於該等記憶體柱周圍，該等導電層彼此隔離並堆疊於該基板上方； 一第一絕緣層，其設置於該等記憶體柱上方；及 一第二絕緣層，其設置於該等導電層之側壁及該第一絕緣層之一側壁上，並且設置於該第一絕緣層之一上表面上。
  10. 如請求項9之半導體記憶裝置， 其中該等記憶體柱之各者具有在與該基板之一表面交叉之一第一方向上延伸之一柱形形狀。
  11. 如請求項9之半導體記憶裝置， 其中該第二絕緣層自該第一絕緣層之該上表面連續地配置至該第一絕緣層及該等導電層之該等側壁。
  12. 如請求項9之半導體記憶裝置， 其中該第一絕緣層包括氧化矽，且該第二絕緣層包括氮化矽。
  13. 如請求項9之半導體記憶裝置， 其中該等記憶體柱及該等導電層之交叉點分別充當記憶體單元。
  14. 如請求項9之半導體記憶裝置， 其中該等記憶體柱之各者包含一電荷儲存膜、一穿隧絕緣膜及一半導體層。
  15. 如請求項9之半導體記憶裝置， 其進一步包括在該第二絕緣層及該第一絕緣層中沿與該基板之表面交叉之一第一方向設置於該等記憶體柱上方之觸點或通孔。
  16. 如請求項9之半導體記憶裝置， 其進一步包括沿與該基板之一表面交叉之一第一方向設置於該第一絕緣層及該等導電層中之一觸點，該觸點延伸穿過該等導電層。
  17. 一種製造半導體記憶裝置之方法，其包括： 形成一堆疊體，其中第一絕緣層及第二絕緣層沿與該基板之一表面交叉之一第一方向堆疊於一基板上方； 形成沿該第一方向延伸穿過該堆疊體之記憶體柱； 在該等記憶體柱上形成一第三絕緣層； 沿與該第一方向交叉之一第二方向在該堆疊體及該第三絕緣層中形成一溝渠； 在該溝渠之一側壁上及在該第三絕緣層上形成一第四絕緣層； 在該溝渠中及在該第四絕緣層上形成一第五絕緣層；以及 移除該溝渠上面及該第四絕緣層上之該第五絕緣層。
  18. 如請求項17之製造半導體記憶裝置之方法， 其中當移除該第五絕緣層時，藉由蝕刻移除該第五絕緣層，並且該第四絕緣層充當用於該蝕刻之一止擋件。
  19. 如請求項17之製造半導體記憶裝置之方法， 其進一步包括形成於該等記憶體柱上沿該第一方向延伸穿過該第四絕緣層及該第三絕緣層之觸點。
  20. 如請求項17之製造半導體記憶裝置之方法， 其中該第四絕緣層自該溝渠之該側壁至該第三絕緣層之該上表面連續形成。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI772875B (zh) * 2020-09-02 2022-08-01 旺宏電子股份有限公司 記憶體裝置及其製造方法
TWI785462B (zh) * 2021-01-13 2022-12-01 旺宏電子股份有限公司 記憶裝置及其製造方法
TWI785558B (zh) * 2020-07-27 2022-12-01 日商鎧俠股份有限公司 半導體儲存裝置
TWI807356B (zh) * 2020-09-15 2023-07-01 日商鎧俠股份有限公司 半導體裝置及半導體裝置的製造方法
US11800704B2 (en) 2020-09-02 2023-10-24 Macronix International Co., Ltd. Memory device and manufacturing method for the same
US12010836B2 (en) 2019-07-10 2024-06-11 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
TWI868720B (zh) * 2022-09-20 2025-01-01 日商鎧俠股份有限公司 半導體記憶裝置及半導體記憶裝置的製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165132A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102678158B1 (ko) * 2018-09-04 2024-06-27 삼성전자주식회사 3차원 반도체 메모리 소자 및 그 제조 방법
JP2021048298A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
KR102776437B1 (ko) * 2020-01-30 2025-03-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
JP2022050227A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
US11700732B2 (en) * 2021-01-11 2023-07-11 Micron Technology, Inc. Memory device including different dielectric structures between blocks
JP2022144676A (ja) * 2021-03-19 2022-10-03 キオクシア株式会社 半導体記憶装置
US12543559B2 (en) * 2021-03-29 2026-02-03 Micron Technology, Inc. Memory device including control gates having tungsten structure
US12424553B2 (en) 2021-03-29 2025-09-23 Micron Technology, Inc. Memory device including control gates having tungsten structure
JP2023034307A (ja) 2021-08-30 2023-03-13 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2023090215A (ja) * 2021-12-17 2023-06-29 キオクシア株式会社 半導体記憶装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9287356B2 (en) * 2005-05-09 2016-03-15 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
TWI433302B (zh) * 2009-03-03 2014-04-01 旺宏電子股份有限公司 積體電路自對準三度空間記憶陣列及其製作方法
KR102128469B1 (ko) * 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
US9449983B2 (en) * 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
US9431419B2 (en) * 2014-09-12 2016-08-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
KR102285788B1 (ko) * 2014-09-29 2021-08-04 삼성전자 주식회사 메모리 소자의 제조 방법
KR20160060850A (ko) * 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
KR102449571B1 (ko) * 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치
KR102421728B1 (ko) * 2015-09-10 2022-07-18 삼성전자주식회사 메모리 장치 및 그 제조 방법
US9646975B2 (en) 2015-09-21 2017-05-09 Sandisk Technologies Llc Lateral stack of cobalt and a cobalt-semiconductor alloy for control gate electrodes in a memory structure
JP2017103328A (ja) 2015-12-01 2017-06-08 株式会社東芝 半導体装置及びその製造方法
US9806093B2 (en) * 2015-12-22 2017-10-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102611438B1 (ko) 2016-01-07 2023-12-08 삼성전자주식회사 반도체 메모리 소자
US9978770B2 (en) * 2016-02-22 2018-05-22 Toshiba Memory Corporation Semiconductor memory device
KR102630180B1 (ko) * 2016-02-22 2024-01-26 삼성전자주식회사 수직형 메모리 장치의 레이아웃 검증 방법
US10020320B2 (en) * 2016-02-24 2018-07-10 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10242994B2 (en) * 2016-03-16 2019-03-26 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
US10243052B2 (en) 2016-09-14 2019-03-26 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US10262936B2 (en) * 2017-02-08 2019-04-16 Toshiba Memory Corporation Semiconductor device and manufacturing method thereof
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US10177038B1 (en) * 2017-11-30 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. Prevention of contact bottom void in semiconductor fabrication
JP2019102685A (ja) * 2017-12-05 2019-06-24 東芝メモリ株式会社 半導体装置
US10622369B2 (en) * 2018-01-22 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including contact via structures that extend through word lines and method of making the same
US10600802B2 (en) * 2018-03-07 2020-03-24 Sandisk Technologies Llc Multi-tier memory device with rounded top part of joint structure and methods of making the same
JP2019161162A (ja) * 2018-03-16 2019-09-19 東芝メモリ株式会社 半導体装置およびその製造方法
JP2019165133A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12010836B2 (en) 2019-07-10 2024-06-11 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
TWI785558B (zh) * 2020-07-27 2022-12-01 日商鎧俠股份有限公司 半導體儲存裝置
TWI772875B (zh) * 2020-09-02 2022-08-01 旺宏電子股份有限公司 記憶體裝置及其製造方法
US11800704B2 (en) 2020-09-02 2023-10-24 Macronix International Co., Ltd. Memory device and manufacturing method for the same
TWI807356B (zh) * 2020-09-15 2023-07-01 日商鎧俠股份有限公司 半導體裝置及半導體裝置的製造方法
TWI785462B (zh) * 2021-01-13 2022-12-01 旺宏電子股份有限公司 記憶裝置及其製造方法
TWI868720B (zh) * 2022-09-20 2025-01-01 日商鎧俠股份有限公司 半導體記憶裝置及半導體記憶裝置的製造方法

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