TWI702664B - 半導體記憶裝置及其製造方法 - Google Patents

Abstract

實施形態提供一種可減少配線所造成之不良情況的半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置具備：第1導電層15；複數個第2導電層，其等積層於第1導電層15上，且於X方向延伸；第3導電層17，其設置於第1導電層15與第2導電層之間；記憶體柱，其於積層第2導電層之Z方向，於複數個第2導電層內延伸；狹縫ST，其於第1方向及第2方向延伸，將第2導電層分離；及複數個狹縫STC1，其等與狹縫ST之端部隔開距離而設置，且於與第1方向正交之第3方向及第2方向延伸。狹縫STC1隔著狹縫ST之延長線而配置。第1導電層15係與狹縫ST之延長線和狹縫STC1之延長線交叉之交叉區域於第2方向重疊，第3導電層17不與交叉區域於第2方向重疊。

Description

半導體記憶裝置及其製造方法

實施形態係關於一種半導體記憶裝置及其製造方法。

作為半導體記憶裝置，已知有記憶胞三維排列而成之NAND(反及)型快閃記憶體。

實施形態提供一種可減少配線中造成之不良情況的半導體記憶裝置及其製造方法。

實施形態之半導體記憶裝置具備：第1導電層；複數個第2導電層，其等積層於上述第1導電層上，且於第1方向延伸；第3導電層，其設置於上述第1導電層與上述第2導電層之間；記憶體柱，其於積層上述複數個第2導電層之第2方向，於上述複數個第2導電層內延伸；第1絕緣層，其於上述第1方向及上述第2方向延伸，將上述複數個第2導電層分離；及複數個第2絕緣層，其等與上述第1絕緣層之端部隔開距離而設置，於與上述第1方向正交之第3方向及上述第2方向延伸。上述複數個第2絕緣層隔著上述第1絕緣層之延長線而配置，上述第1導電層與上述第1絕緣層之延長線和上述第2絕緣層之延長線交叉的交叉區域於上述第2方向重疊，上述第3導電層不與上述交叉區域於上述第2方向重疊。

10:矽基板

11:CMOS電路

12:導電層

13:導電層

14:絕緣層

15:導電層

16:絕緣層

17:導電層

17A:開口部

17B:開口部

18:絕緣層

19:導電層

20:導電層

21:導電層

22:導電層

23:導電層

24:導電層

25:絕緣層

26:絕緣層

27:絕緣層

28:絕緣層

29:絕緣層

30:胞絕緣層

30A:阻擋絕緣層

30B:電荷蓄積層

30C:隧道絕緣層(或閘極絕緣層)

31:半導體層

32:芯絕緣層

40:導電層

41:間隔層

51:狹縫用槽

51a:虛線

51b:虛線

100:記憶胞陣列區域

101:記憶塊

151:導電層

152A:保護層

152B:犧牲層

152C:保護層

153:導電層

200:引出區域

201:第1區域

202:第2區域

300:接點區域

400:周邊電路區域

500:記憶體電路區域

BL:位元線

CP1:接點

CP2:接點

CP3:接點

CP4:接點

MP:記憶體柱

MT0:記憶胞電晶體

MT1:記憶胞電晶體

MT2:記憶胞電晶體

MT3:記憶胞電晶體

NS:選擇電晶體

SG1:選擇電晶體

SG2:選擇電晶體

SGS:源極側選擇閘極線

SGD:汲極側選擇閘極線

SL:源極線

ST:狹縫(分離層)

STa:遮罩圖案

STb:遮罩圖案

STC1:狹縫(分離層)

STC1a:遮罩圖案

STC1b:遮罩圖案

STC2:狹縫(分離層)

STC2b:遮罩圖案

V1:導通孔

V2:導通孔

V3:導通孔

V4:導通孔

V5:導通孔

WL0:字元線

WL1:字元線

WL2:字元線

WL3:字元線

X:軸

Y:軸

Z:軸

圖1係表示第1實施形態之半導體記憶裝置之構成之俯視圖。

圖2係沿圖1中之A-A'線之剖視圖。

圖3係沿圖1中之B-B'線之剖視圖。

圖4係第1實施形態中之記憶體柱之沿Y方向之剖視圖。

圖5係表示第1實施形態之半導體記憶裝置中之狹縫之製造方法之流程圖。

圖6(a)、(b)係表示第1實施形態中之狹縫之包含交叉區域的第1區域之製造方法之圖。

圖7係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖8係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖9係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖10係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖11係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖12係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖13係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖14係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖15係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖16係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖17係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖18係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖19係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖20係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖21係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖22係表示第1實施形態中之狹縫之第1區域之製造方法之圖。

圖23(a)、(b)係表示第1實施形態之變化例中之狹縫之第1區域之製造方法之圖。

圖24係表示第2實施形態之半導體記憶裝置之構成之俯視圖。

圖25(a)、(b)係表示第2實施形態中之狹縫之第1區域之狹縫形成前後之構成之圖。

以下，參照圖式對實施形態進行說明。於以下之說明中，對具有同一功能及構成之構成要素標附同一符號。又，各實施形態係例示用以使該實施形態之技術思想具體化之裝置或方法者。

1.第1實施形態

對第1實施形態之半導體記憶裝置進行說明。此處，作為半導體記憶裝置，列舉於半導體基板之上方積層有記憶胞電晶體(以下，亦記作記憶胞)的三維積層型之NAND型快閃記憶體。

1.1半導體記憶裝置之構成

圖1係表示第1實施形態之半導體記憶裝置之構成之俯視圖。圖2係沿圖1中之A-A'線之剖視圖。圖3係沿圖1中之B-B'線之剖視圖。於圖1中，將相互正交且與半導體基板面平行之2個方向設為X方向及Y方向，將相對於該等X方向及Y方向(XY面)正交之方向設為Z方向。再者，於圖1中，省略位元線。

如圖1所示，半導體記憶裝置具有記憶胞陣列區域100、引 出區域200、及接點區域300。

記憶胞陣列區域100包含複數個記憶塊101。複數個記憶塊101分別於X方向延伸，且排列於Y方向。複數個記憶塊101各自具有相同之構成。

記憶塊101具有複數個記憶體柱MP。複數個記憶體柱MP呈矩陣狀、即於X方向及Y方向排列。記憶體柱MP之數量任意。如圖2及圖3所示，記憶體柱MP經由接點CP1及導通孔V1而與導電層40連接。導電層40作為位元線BL發揮功能。

於複數個記憶塊101之間，設置有於X方向延伸之狹縫(分離層)ST。藉由狹縫ST將各記憶塊101間分離。狹縫ST之數量任意。

引出區域200具有與下述字元線連接之複數個接點CP2。接點CP2排列於X方向。如圖2所示，接點CP2與導通孔V2連接。

於引出區域200之晶片端側(或記憶胞陣列區域100之相反側)，設置有於Y方向延伸的狹縫(分離層)STC1、STC2，該Y方向相對於狹縫ST延伸之X方向正交。藉由狹縫STC1將各記憶塊101內之源極側選擇閘極線分離。狹縫STC1係以不與狹縫ST交叉之方式，隔著狹縫ST之延長線而設置。即，狹縫STC1未設置於狹縫ST之延長線上，而是隔著狹縫ST之延長線而間斷地設置。又，狹縫STC2與狹縫STC1隔開距離且與狹縫STC1平行地配置。狹縫STC2具有緩和設置於引出區域200、記憶胞陣列區域100、及接點區域300之層間絕緣層(例如氧化矽層)之應力之作用。

接點區域300具有與下述周邊電路連接之複數個貫通接點CP3。如圖2所示，貫通接點CP3經由接點CP4而與導通孔V3連接。

如圖2及圖3所示，於半導體基板、例如矽基板10上，設置 周邊電路區域400及記憶體電路區域500。周邊電路區域400具有控制針對記憶胞之資料之寫入、讀出、及抹除的周邊電路。周邊電路具有包含n通道型MOS電晶體(以下nMOS電晶體)及p通道型MOS電晶體(以下pMOS電晶體)的CMOS電路11。於記憶體電路區域500，設置上述複數個記憶體柱MP、複數個字元線WL0~WL3、源極線SL、及位元線BL。以下，於記作字元線WL之情形時，表示字元線WL0~WL3之各者。再者，此處，表示字元線之數量為4根之情形，但字元線之數量任意。

再者，此處，作為一例，表示於周邊電路區域400上設置有記憶體電路區域500之構成，但並不限定於此。亦可為於記憶體電路區域500上設置有周邊電路區域400之構成，又，亦可設為周邊電路區域400與記憶體電路區域500水平排列之構成。

以下，參照圖2，對半導體記憶裝置之沿A-A'線之剖面構造進行說明。於矽基板10上，設置例如包含nMOS電晶體及pMOS電晶體的CMOS電路11、及導通孔V4。導通孔V4與nMOS電晶體及pMOS電晶體之源極、汲極、或閘極連接。

於導通孔V4上設置導電層(例如配線或墊)12。於導電層12上設置導通孔V5。於導通孔V5上設置導電層(例如配線或墊)13。於矽基板10上之CMOS電路11、導電層12，13、及導通孔V4、V5之周圍設置絕緣層14。

於絕緣層14上設置導電層15。導電層15係作為源極線SL發揮功能。於導電層15上設置絕緣層16。於絕緣層16上設置導電層17。

於導電層17上交替地積層有複數個絕緣層18及複數個導電層19~24。導電層17、19~24於X方向延伸。導電層17、19係作為源極 側選擇閘極線SGS發揮功能。導電層20~23分別作為複數個字元線WL0~WL3發揮功能。導電層24作為汲極側選擇閘極線SGD發揮功能。

於導電層24上設置絕緣層25。於複數個絕緣層16、18、複數個導電層17、19~24、及絕緣層25，設置有於Z方向延伸之柱狀之記憶體柱MP。記憶體柱MP之一端與導電層15(源極線SL)連接，記憶體柱MP之另一端到達至絕緣層25之上表面。即，記憶體柱MP自絕緣層25之上表面，穿過絕緣層25、汲極側選擇閘極線SGD、複數個絕緣層18、複數個字元線WL0~WL3、源極側選擇閘極線SGS及絕緣層16到達至源極線SL。下文對記憶體柱MP之詳情進行說明。

於記憶體柱MP及絕緣層25上依序設置絕緣層26、27、28。於記憶胞陣列區域100，於絕緣層26~28設置有於Z方向延伸之接點CP1。接點CP1自絕緣層28之上表面到達至記憶體柱MP。接點CP1與記憶體柱MP連接。

於引出區域200，於絕緣層18、25~28設置有於Z方向延伸之複數個接點CP2。接點CP2自絕緣層28之上表面分別到達至導電層19~24。接點CP2分別與導電層17、源極側選擇閘極線SGS、字元線WL0~WL3、及汲極側選擇閘極線SGD連接。

於接點區域300，於絕緣層14、16、18、25、26、導電層15、17、19~24設置有於Z方向延伸之貫通接點CP3。貫通接點CP3自絕緣層26之上表面到達至導電層13。貫通接點CP3與導電層13連接。於絕緣層27、28設置有於Z方向延伸之接點CP4。接點CP4自絕緣層28之上表面到達至貫通接點CP3。接點CP4與貫通接點CP3連接。

進而，於接點CP1、CP2、CP4及絕緣層28上設置絕緣層 29。於記憶胞陣列區域100，於絕緣層29設置有於Z方向延伸之導通孔V1。導通孔V1自絕緣層29之上表面到達至點CP1。導通孔V1與接點CP1連接。於導通孔V1上設置導電層40(位元線BL)。導電層40與導通孔V1連接。

於引出區域200，於絕緣層29設置有於Z方向延伸之導通孔V2。導通孔V2自絕緣層29之上表面到達至接點CP2。導通孔V2與接點CP2連接。

於接點區域300，於絕緣層29設置有於Z方向延伸之導通孔V3。導通孔V3自絕緣層29之上表面到達至接點CP4。導通孔V3與接點CP4連接。

其次，參照圖3，對半導體記憶裝置之沿B-B'線之剖面構造進行說明。包含周邊電路區域400、及記憶體柱MP之記憶塊101內之構造與圖2所示之構造相同。此處，對不同構造進行說明。

於記憶塊101間，如上述般，設置有於X方向延伸之狹縫ST。狹縫ST將記憶塊101間分離。換言之，狹縫ST將具有記憶體柱MP之記憶胞陣列、及導電層17、19~24分離。

1.1.1記憶體柱MP之詳情

其次，使用圖4，對第1實施形態之半導體記憶裝置所包含之記憶體柱MP之詳細構成進行說明。圖4係記憶體柱之沿Y方向之剖視圖。此處，省略絕緣層。

記憶體柱MP係作為NAND串NS發揮功能。NAND串NS具有選擇電晶體SG1、記憶胞電晶體MT0~MT3、及選擇電晶體SG2。

如圖4所示，導電層19(源極側選擇閘極線SGS)、導電層20~23(字元線WL0~WL3)、及導電層24(汲極側選擇閘極線SGD)排列於Z方向。記憶體柱MP係以貫穿該等導電層19~24之方式設置。NAND串NS係形成於導電層19~24與記憶體柱MP之交叉部。

記憶體柱MP例如具有胞絕緣層30、半導體層31、及芯絕緣層32。胞絕緣層30包含阻擋絕緣層30A、電荷蓄積層30B、及隧道絕緣層(或閘極絕緣層)30C。具體而言，於用以形成記憶體柱MP之記憶體孔之內壁設置阻擋絕緣層30A。於阻擋絕緣層30A之內壁設置電荷蓄積層30B。於電荷蓄積層30B之內壁設置隧道絕緣層30C。於隧道絕緣層30C之內壁設置半導體層31。進而，於半導體層31之內側設置芯絕緣層32。芯絕緣層32例如包含氧化矽層。

於此種記憶體柱MP之構成中，記憶體柱MP與導電層19(及導電層17)交叉之部分作為選擇電晶體SG2發揮功能。記憶體柱MP與導電層20~23交叉之部分分別作為記憶胞電晶體MT0~MT3發揮功能。記憶體柱MP與導電層24交叉之部分作為選擇電晶體SG1發揮功能。以下，於記作記憶胞電晶體MT之情形時，表示記憶胞電晶體MT0~MT7之各者。

半導體層31作為記憶胞電晶體MT、選擇電晶體SG1、SG2之通道層發揮功能。半導體層31例如為包含矽之層。

電荷蓄積層30B於記憶胞電晶體MT中，作為儲存自半導體層31注入之電荷的電荷蓄積層發揮功能。電荷蓄積層30B例如包含氮化矽層。

隧道絕緣層30C於自半導體層31向電荷蓄積層30B注入電荷時，又，於電荷蓄積層30B中儲存之電荷向半導體層31擴散時，作為電 位障壁發揮功能。隧道絕緣層30C例如包含氧化矽層。

阻擋絕緣層30A防止電荷蓄積層30B中儲存之電荷向導電層(字元線WL)20~23擴散。阻擋絕緣層30A例如包含氧化矽層及氮化矽層。

1.1.2狹縫ST及狹縫STC1之構成及其製造方法

其次，使用圖5~圖22，對第1實施形態之半導體記憶裝置中之狹縫之製造方法進行說明。狹縫ST、STC1、STC2可藉由同一製程進行製造，但此處，表示狹縫ST、STC1之製程。再者，狹縫ST、STC1及STC2亦可分別藉由不同製程形成。

圖5係表示第1實施形態之半導體記憶裝置中之狹縫之製造方法之流程圖。首先，形成狹縫ST、STC1用之槽(步驟S1)。繼而，於狹縫用槽之內壁形成間隔層(步驟S2)。繼而，將位於狹縫用槽之底面的間隔層去除(步驟S3)。繼而，將用以形成源極層之犧牲層去除(步驟S4)。繼而，將記憶體柱MP之胞絕緣層、及用於形成源極層之保護層去除(步驟S5)。

其次，沿圖5所示之製造方法之流程，對第1實施形態之半導體記憶裝置中之包含狹縫ST之延長線與狹縫STC1之延長線相互交叉之交叉區域的圖1所示之區域(以下，第1區域)201之製造方法進行說明。圖6~圖22係表示包含狹縫ST與狹縫STC1之延長線之交叉區域的第1區域之製造方法之圖。圖6(a)係將圖1中之相當於第1區域201之區域放大所得之俯視圖，圖6(b)係沿圖6(a)中之C-C'線之剖視圖。圖6(a)所示之STa、STC1a分別表示之後之製程所形成之狹縫ST、STC1之遮罩圖案，係表示 狹縫ST、STC1之圖案及位置者。又，圖6(b)所示之虛線51a表示於形成狹縫ST、STC1用之槽時所假設之槽之形狀。

圖7、圖11、圖15及圖19係相當於沿圖6(a)之C-C'線之區域的剖視圖。圖8~圖10係分別沿圖7中之D-D'線、E-E'線、F-F'線之剖視圖。圖12~圖14係分別沿圖11中之D-D'線、E-E'線、F-F'線之剖視圖。圖16~圖18係分別沿圖15中之D-D'線、E-E'線、F-F'線之剖視圖。進而，圖20~圖22係分別沿圖19中之D-D'線、E-E'線、F-F'線之剖視圖。

首先，對形成狹縫用槽之前之製造方法及構造進行說明。

例如，於矽基板10上形成具有CMOS電路11及配線等的周邊電路(未圖示)。進而，以覆蓋矽基板10及周邊電路上之方式形成絕緣層14。絕緣層14例如包含氧化矽層。

其次，於絕緣層14上形成鎢矽化物層等包含金屬之層。其後，將形成於下述製程所形成之包含狹縫ST之延長線與狹縫STC1之延長線之交叉區域的第1區域之包含金屬之層去除。

繼而，於絕緣層14上依序成膜導電層151、保護層152A、犧牲層152B、保護層152C、及導電層153。其後，藉由微影法，如圖6(b)所示，於第1區域形成島狀之積層體、即導電層151、保護層152A、犧牲層152B、保護層152C、及導電層153。導電層151例如包含添加有磷之多晶矽層。保護層152A、152C例如包含氧化矽層。犧牲層152B、153例如包含未添加雜質之多晶矽層。

其次，於導電層153上形成絕緣層16。於絕緣層16上成膜導電層17。繼而，藉由微影法，於第1區域形成具有開口部17A之導電層17。其後，於導電層17上，交替地積層複數個絕緣層(例如，氧化矽層)18 及複數個絕緣層(例如，氮化矽層)。進而，於最上之氮化矽層上形成必須之絕緣層等。絕緣層16例如包含氧化矽層。導電層17例如包含多晶矽層。

其次，例如，藉由RIE(reactive ion etching，反應性離子蝕刻)法，如圖7~圖10所示，形成狹縫ST、STC1用之槽51(步驟S1)。繼而，例如，藉由CVD(chemical vapor deposition，化學氣相沈積)法，於狹縫用槽51內形成間隔層41(步驟S2)。間隔層41例如包含氮化矽層。

間隔層41形成後之沿C-C'線之剖面構造如圖7所示。沿圖7中之D-D'線、E-E'線、F-F'線之剖面構造分別如圖8、圖9、圖10所示。圖8所示之D-D'線之剖面於狹縫槽形成前，為未配置導電層17而配置有島狀之積層體的區域。圖9所示之E-E'線之剖面於狹縫槽形成前，為一併配置有導電層17及島狀之積層體的區域。圖10所示之F-F'線之剖面於狹縫槽形成前，為配置有導電層17而未配置島狀之積層體且遠離第1區域的區域。

如圖8所示，於D-D'線之剖面中，狹縫用槽51之深度到達至較導電層151之下表面更靠下之絕緣層14之中間。然而，狹縫用槽51之深度未到達至矽基板10上之周邊電路所包含之配線等。如圖9所示，於E-E'線之剖面中，狹縫用槽51之深度到達至犧牲層152B。如圖10所示，於F-F'線之剖面中，狹縫用槽51之深度到達至位於導電層151之厚度中間之絕緣層16。

其次，例如，藉由RIE法，如圖11~圖14所示，將狹縫用槽51之底面之間隔層41去除(步驟S3)。藉此，沿C-C'線之剖面構造變得如圖11所示。沿圖11中之D-D'線、E-E'線、F-F'線之剖面構造分別變得如圖12、圖13、圖14所示。如圖12所示，於D-D'線之剖面中，狹縫用槽51之 底面之間隔層41被去除。如圖13及圖14所示，於E-E'線及F-F'線之剖面中，狹縫用槽51之底面之間隔層41亦分別被去除。

其次，例如，如圖15~圖18所示，經由狹縫用槽51供給熱TMY(三甲基-2經乙基氫氧化銨)，將位於源極層之形成區域之犧牲層152B去除。與圖15所示之開口部17A對應之犧牲層152B並非源極層之形成區域，因此，不被去除(步驟S4)。藉此，沿C-C'線之剖面構造變得如圖15所示。沿圖15中之D-D'線、E-E'線、F-F'線之剖面構造分別變得如圖16、圖17、圖18所示。

如圖16所示，於D-D'線之剖面中，於狹縫用槽51之側壁存在間隔層(例如，氮化矽層)41，於狹縫用槽51之底面存在絕緣層(例如，氧化矽層)14，因此，狹縫用槽51之側壁及底面均不進行蝕刻。如圖17所示，於E-E'線之剖面中，於狹縫用槽51之側壁存在間隔層41，於狹縫用槽51之底面存在犧牲層(例如，多晶矽層)152B，因此，犧牲層152B被蝕刻。如圖18所示，於F-F'線之剖面中，於狹縫用槽51之側壁存在間隔層41，於狹縫用槽51之底面存在絕緣層(例如，氧化矽層)16，因此，狹縫用槽51之側壁及底面均不進行蝕刻。如上述般，間隔層41防止因使用熱TMY之矽之蝕刻使導電層17、151、153自狹縫用槽51之側壁被側面蝕刻。又，保護層152A及152C防止因使用熱TMY之矽之蝕刻使導電層151、153被蝕刻。

其次，例如，如圖19~圖22所示，藉由CDE(Chemical dry etching，化學乾式蝕刻)法，經由狹縫用槽51將記憶體柱MP之胞絕緣層30之一部分及保護層(例如，氧化矽層)152A、152C去除。圖19所示之與開口部17A對應之保護層152A、152C並非源極層之形成區域，因此， 不被去除(步驟S5)。藉此，沿C-C'線之剖面構造變得如圖19所示。沿圖19中之D-D'線、E-E'線、F-F'線之剖面構造分別變得如圖20、圖21、圖22所示。

如圖20及圖22所示，於D-D'線及F-F'線之剖面中，於狹縫用槽51之側壁存在間隔層(例如，氮化矽層)41，於狹縫用槽51之底面存在絕緣層(例如，氧化矽層)14，因此，狹縫用槽51之底面之絕緣層14被蝕刻。然而，與胞絕緣層30及保護層152A、152C之厚度相比，絕緣層14充分厚，因此，該蝕刻步驟不會對周邊電路之配線等造成影響。如圖21所示，於E-E'線之剖面中，於狹縫用槽51之底部，存在將犧牲層152B去除後之空腔52，於空腔52之上側及下側存在保護層(氧化矽層)152A、152C，因此，該等保護層152A、152C被蝕刻。

於之後之製程中，於空腔52內，例如形成包含添加有雜質之多晶矽的導電層。藉此，於空腔52內形成源極層。其後，於狹縫用槽51內填埋絕緣層。藉此，形成狹縫ST、STC1。進而於其後，形成絕緣層、接點、導通孔、位元線、及其他必須之配線等，而製造半導體記憶裝置。

1.2變化例

其次，對第1實施形態之變化例之半導體記憶裝置進行說明。於該變化例中，導電層17之圖案形狀與第1實施形態不同。設為於狹縫ST之延長線上，距導電層17之端部較第1區域遠之區域不設置導電層17之構造。

圖23(a)係將變化例之半導體記憶裝置中之相當於第1區域201之區域放大所得之俯視圖，圖23(b)係沿圖23(a)中之C-C'線之剖視圖。圖23(a)及圖23(b)與第1實施形態中之圖6(a)及圖6(b)對應。圖23(a)所 示之STa、STC1a分別表示之後之製程所形成之狹縫ST、STC1之遮罩圖案，係表示狹縫ST、STC1之圖案及位置者。又，圖23(b)所示之虛線51a表示於形成狹縫ST、STC1用之槽時所假設之槽之形狀。

於該變化例中，如圖23所示，導電層17具有不存在導電層17之凹形狀之開口部17B。而且，開口部17B設置於在Z方向上與第1區域對應之位置。即，變化例具有如下構造：於包含狹縫ST之延長線與狹縫STC1之延長線之交叉區域的第1區域未設置導電層17，進而於在狹縫ST之延長線上距導電層17之端部較第1區域遠之區域未設置導電層17。其他構成及製造方法與上述第1實施形態相同。

1.3第1實施形態及變化例之效果

如以上所說明般，於第1實施形態及其變化例中，於包含狹縫ST之延長線與狹縫STC1之延長線相互交叉之交叉區域的第1區域之Z方向、即於在第1區域與半導體基板面垂直之方向，設置具有開口部之導電層17，並且設置包含導電層或絕緣層中之至少任一者之積層體。開口部及積層體配置於在第1區域之Z方向上與第1區域對應之位置。開口部係導電層17被去除之區域。積層體係為了形成源極層而設置之層之一部分。具體而言，積層體包含導電層151、絕緣層152A、犧牲層152B、絕緣層152C、及導電層153。

於上述構造中，導電層17藉由開口部被去除，進而，於形成之後之狹縫ST、STC1、STC2用之槽時，配置於包含狹縫ST之延長線與狹縫STC1之延長線之交叉區域的第1區域之積層體作為延緩蝕刻之進行的終止層發揮作用，可防止第1區域被蝕刻得較目標深度更深。藉此，可 減少因第1區域被蝕刻得較深而產生之構成周邊電路之配線之斷線等不良情況。結果，能夠降低半導體記憶裝置中之不良發生率。進而亦能夠提高半導體記憶裝置之可靠性。

2.第2實施形態

其次，對第2實施形態之半導體記憶裝置進行說明。於第2實施形態中，包含交叉區域之區域中的導電層17之圖案形狀及積層體之位置與第1實施形態不同。此處，主要對與第1實施形態不同之點進行說明。

2.1半導體記憶裝置之構成

圖24係表示第2實施形態之半導體記憶裝置之構成之俯視圖。

於記憶塊101間，如上述般設置有於X方向延伸之狹縫ST。狹縫ST將記憶塊101間分離。換言之，狹縫ST將具有記憶體柱MP之記憶胞陣列、及導電層17、19~24分離。

於引出區域200之晶片端側，設置有於X方向延伸之狹縫ST之端部。狹縫STC1係以不與狹縫ST交叉之方式，與狹縫ST之端部隔開距離而設置。狹縫STC1於相對於狹縫ST延伸之X方向正交之Y方向延伸。進而，與狹縫STC1隔開距離而設置狹縫STC2。狹縫STC2與狹縫STC1平行地、即於與X方向正交之Y方向延伸。狹縫STC1及狹縫STC2具有緩和設置於引出區域200、記憶胞陣列區域100、及接點區域300之層間絕緣層(例如，氧化矽層)之應力之作用。

2.1.1狹縫ST及狹縫STC1、STC2之構成

其次，使用圖25，對第2實施形態之半導體記憶裝置中之狹縫ST及狹縫STC1、STC2之構成進行說明。圖25(a)係將圖24中之包含狹縫ST之延長線與狹縫STC1、STC2交叉之交叉區域的第2區域202放大所得之俯視圖。圖25(b)係沿圖25(a)中之G-G'線之剖視圖。圖25(a)所示之STb、STC1b、STC2b分別表示之後之製程所形成之狹縫ST、STC1、STC2之遮罩圖案，係表示狹縫ST、STC1、STC2之圖案及位置者。又，圖25(b)所示之虛線51b表示於形成狹縫ST、STC1、STC2用之槽時所假設之槽之形狀。

如圖25所示，於引出區域200之晶片端側設置有於X方向延伸之狹縫ST之端部。與狹縫ST之端部隔開距離而設置有於Y方向延伸之狹縫STC1。進而，與狹縫STC1隔開距離而設置有於Y方向延伸之狹縫STC2。

導電層17未設置於狹縫ST之端部之Z方向，而設置於較狹縫ST之端部更靠內側。即，於X方向延伸之導電層17之端部之位置位於較狹縫ST之端部之位置更靠記憶胞陣列區域100側。進而，於狹縫ST之端部之Z方向，設置島狀之積層體、即導電層151、保護層152A、犧牲層152B、保護層152C、及導電層153。

又，於狹縫STC1之Z方向，未設置導電層17，而設置積層體。同樣地，於狹縫STC2之Z方向，未設置導電層17，而設置積層體。

關於第2實施形態中之製造方法，圖25所示之構造以後，按照圖5所示之流程進行。製造方法與上述第1實施形態相同。

2.2第2實施形態之效果

如以上所說明般，於第2實施形態中，於狹縫ST之端部之Z方向、即於在狹縫ST之端部與半導體基板面垂直之方向，未設置導電層17，而設置包含導電層或絕緣層中之至少任一者的積層體。於X方向延伸之導電層17之端部之位置位於較狹縫ST之端部之位置更靠記憶體柱側。積層體配置於在狹縫ST之端部之Z方向上與狹縫ST之端部對應之位置。積層體係為了形成源極層而設置之層之一部分。

與狹縫ST之端部隔開距離而設置有於Y方向延伸之狹縫STC1、STC2。於狹縫STC1、STC2之Z方向，設置包含導電層或絕緣層中之至少任一者的積層體。積層體配置於在狹縫STC1、STC2之Z方向上分別與狹縫STC1、STC2對應之位置。

於上述構造中，導電層17自狹縫ST之端部附近之區域於晶片端側被去除，形成之後之狹縫ST、STC1、CTC2用之槽時，配置於包含狹縫ST之延長線與狹縫STC1之延長線之交叉區域的第2區域之積層體作為延緩蝕刻之進行之終止層發揮作用，可防止第2區域被蝕刻得較目標深度更深。藉此，可減少因第2區域被蝕刻得較深而產生之構成周邊電路之配線之斷線等不良情況。結果，能夠降低半導體記憶裝置中之不良發生率。進而亦能夠提高半導體記憶裝置之可靠性。其他效果與上述第1實施形態相同。

3.其他變化例等

於上述實施形態中，「連接」不僅包含將構件間直接連接之情形，亦包含經由其他構件連接之情形。

對本發明之某些實施形態進行了說明，但該等實施形態係 作為例進行提示者，並不意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍內或主旨並且包含於申請專利範圍所記載之發明及其均等之範圍內。

[相關申請]

本申請享受以日本專利申請2018-52439號(申請日：2018年3月20日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。

14‧‧‧絕緣層

16‧‧‧絕緣層

17‧‧‧導電層

17A‧‧‧開口部

18‧‧‧絕緣層

51a‧‧‧虛線

151‧‧‧導電層

152A‧‧‧保護層

152B‧‧‧犧牲層

152C‧‧‧保護層

153‧‧‧導電層

STa‧‧‧遮罩圖案

STC1a‧‧‧遮罩圖案

X‧‧‧軸

Y‧‧‧軸

Z‧‧‧軸

Claims (14)

1. 一種半導體記憶裝置，其具備：第1導電層；複數個第2導電層，其等積層於上述第1導電層上，且於第1方向延伸；第3導電層，其設置於上述第1導電層與上述複數個第2導電層之間；記憶體柱，其於積層上述複數個第2導電層之第2方向，於上述複數個第2導電層內延伸；第1絕緣層，其於上述第1方向及上述第2方向延伸，將上述複數個第2導電層分離；及複數個第2絕緣層，其等與上述第1絕緣層之端部隔開距離而設置，且於與上述第1方向正交之第3方向及上述第2方向延伸，且上述複數個第2絕緣層隔著上述第1絕緣層之延長線而配置；上述第1導電層與上述第1絕緣層之延長線和上述第2絕緣層之延長線交叉之交叉區域於上述第2方向重疊；上述第3導電層不與上述交叉區域於上述第2方向重疊。
2. 如請求項1之半導體記憶裝置，其中上述第3導電層具有開口部，上述開口部與上述交叉區域於上述第2方向重疊。
3. 如請求項2之半導體記憶裝置，其中上述第1導電層與上述開口部於 上述第2方向重疊。
4. 如請求項1至3中任一項之半導體記憶裝置，其進而具備交替地積層於上述第1導電層上之第3絕緣層及第4導電層。
5. 如請求項1至3中任一項之半導體記憶裝置，其中上述第3導電層設置於上述第1絕緣層之延長線上相較上述交叉區域更靠上述第1絕緣層側。
6. 如請求項1至3中任一項之半導體記憶裝置，其中上述記憶體柱具有閘極絕緣層、半導體層、及電荷蓄積層，且上述第2導電層與上述閘極絕緣層、上述半導體層、及上述電荷蓄積層構成記憶胞。
7. 一種半導體記憶裝置，其具備：第1導電層；複數個第2導電層，其等積層於上述第1導電層上，且於第1方向延伸；第3導電層，其設置於上述第1導電層與上述複數個第2導電層之間；記憶體柱，其於積層上述複數個第2導電層之第2方向，於上述複數個第2導電層內延伸；及第1絕緣層，其於上述複數個第2導電層內設置於上述第2方向，且於上述第1方向延伸，將上述複數個第2導電層分離；複數個第2絕緣層，其等與上述第1絕緣層之端部隔開距離而設置， 且於與上述第1方向正交之第3方向及上述第2方向延伸；且上述第1導電層與上述第1絕緣層之延長線和上述第2絕緣層之延長線交叉之交叉區域於上述第2方向重疊；以於上述第1方向，上述第3導電層之端部、上述第1絕緣層之端部、上述第1導電層之端部依其順序遠離上述記憶體柱之方式配置。
8. 一種半導體記憶裝置，其具備：第1導電層；複數個第2導電層，其等積層於上述第1導電層上，且於第1方向延伸；第3導電層，其設置於上述第1導電層與上述複數個第2導電層之間；記憶體柱，其於積層上述複數個第2導電層之第2方向，於上述複數個第2導電層內延伸；及第1絕緣層，其於上述複數個第2導電層內設置於上述第2方向，且於上述第1方向延伸，將上述複數個第2導電層分離；複數個第2絕緣層，其等與上述第1絕緣層之端部隔開距離而設置，且於與上述第1方向正交之第3方向及上述第2方向延伸；且上述第1導電層與上述第1絕緣層之延長線和上述第2絕緣層之延長線交叉之交叉區域於上述第2方向重疊；於上述第1方向，上述第1絕緣層自上述第3導電層之端部延伸之區域與上述第1導電層於上述第2方向重疊。
9. 如請求項7或8之半導體記憶裝置，其中上述第1導電層具有島狀之形 狀。
10. 如請求項7或8之半導體記憶裝置，其進而具備第2絕緣層，該第2絕緣層與上述第1絕緣層之端部隔開距離而設置且於與上述第1方向正交之第2方向延伸。
11. 如請求項10之半導體記憶裝置，其進而具備第3絕緣層，該第3絕緣層與上述第2絕緣層隔開距離而設置且於上述第2方向延伸。
12. 如請求項1、2、3、7或8中任一項之半導體記憶裝置，其中上述第3導電層之厚度較上述第2導電層厚。
13. 一種半導體記憶裝置之製造方法，其具備如下製程：於基板上之第1區域形成第1導電層；於上述第1導電層上，形成具有使上述第1區域開口之開口部的第2導電層；於上述第2導電層上形成第1絕緣層；將上述第2導電層及上述第1絕緣層去除，以將上述第2導電層分離之方式形成於第1方向延伸之第1槽；及形成第2槽，該第2槽與上述第1槽之端部隔開距離且於與上述第1方向正交之第2方向延伸；且上述第1導電層與上述第1槽之延長線和上述第2槽之延長線交叉之交叉區域於上述第2方向重疊。
14. 如請求項13之半導體記憶裝置之製造方法，其中上述第1槽與上述第2槽之形成係同時進行者。

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