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TW201944404A - 記憶體電路及操作記憶體電路的方法 - Google Patents

記憶體電路及操作記憶體電路的方法 Download PDF

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TW201944404A
TW201944404A TW108112158A TW108112158A TW201944404A TW 201944404 A TW201944404 A TW 201944404A TW 108112158 A TW108112158 A TW 108112158A TW 108112158 A TW108112158 A TW 108112158A TW 201944404 A TW201944404 A TW 201944404A
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Abstract

記憶體電路包含記憶體單元、第一寫入驅動器、第二寫入驅動器及感測放大器。記憶體單元、第一寫入驅動器及第二寫入驅動器耦接於局部位元線。記憶體電路的操作方法包含在記憶體單元的寫入操作中提供寫入電壓至記憶體單元，致能第一寫入驅動器以將局部位元線拉低至低電壓，致能第二寫入驅動器，失能第一寫入驅動器及致能感測放大器以判斷記憶體單元是否已被寫入。第二寫入驅動器的驅動能力小於第一寫入驅動器的驅動能力。

Description

記憶體電路及操作記憶體電路的方法
本發明是有關於一種記憶體單元，特別是一種能夠在寫入操作中進行驗證的記憶體單元。
有些非揮發性記憶體是透過高電壓將記憶體單元的閘極結構硬擊穿(hard breakdown)來完成寫入操作，並利用記憶體單元上的物理結構改變來儲存資料。閘極結構被硬擊穿的記憶體單元會具有較低的阻抗，因此在讀取操作中可產生通過閘極的電流，因此透過偵測閘極電流的強度就可以辨識記憶體單元中儲存的資料。
然而，由於記憶體單元在製造過程中會產生無法避免的特性變異，因此寫入操作可能無法在第一次就成功。也就是說，雖然大部分的記憶體單元會在短時間內受到高壓而被硬擊穿，然而有些記憶體單元則需要更長的時間或更強的能量才會被硬擊穿。
在先前技術中，為了確保記憶體單元已被寫入了資料，會在每一次執行完寫入操作之後接著執行讀取操作來檢查記憶體單元是否已被寫入了欲寫入的資料。如果檢查結果顯示寫入失敗，則記憶體單元就會被再次寫入。然而，重複的寫入操作可能會造成記憶體單元退化，使得記憶體單元中的資料難以被正確讀取。此外，由於寫入操作及讀取操作需要不同的電壓，因此為了交替執行寫入操作及讀取操作，就必須在不同的電壓供應源之間切換，如此也將造成時間及電能的浪費。
本發明的一實施例提供一種記憶體電路。記憶體電路包含記憶體單元、第一寫入驅動器、第二寫入驅動器、感測放大器及寫入控制電路。
記憶體單元耦接於局部位元線，並包含反熔絲電晶體。反熔絲電晶體在記憶體單元的寫入操作中接收寫入電壓。第一寫入驅動器耦接於第一局部位元線，並在記憶體單元的寫入操作中被致能時，拉低第一局部位元線至低電壓。第二寫入驅動器耦接於局部位元線，並在記憶體單元的寫入操作中被致能時，拉低局部位元線至接近低電壓。第二寫入驅動器的驅動能力小於第一寫入驅動器的驅動能力。
感測放大器耦接於局部位元線，並在記憶體單元的寫入操作中被致能時，比較局部位元線上的位元線電壓及驗證參考電壓以判斷記憶體單元是否已被寫入。位元線電壓是由記憶體單元產生之電流所致。寫入控制電路耦接於第一寫入驅動器，第二寫入驅動器及感測放大器。寫入控制電路在寫入操作中，致能第一寫入驅動器及第二寫入驅動器，在致能第一寫入驅動器預定時間後，使第一寫入驅動器失能，並在寫入操作中，於第一寫入驅動器失能後，致能感測放大器。
本發明的另一實施例提供一種操作記憶體電路的方法。記憶體電路包含記憶體單元、第一寫入驅動器、第二寫入驅動器及感測放大器，且記憶體單元、第一寫入驅動器及第二寫入驅動器耦接於局部位元線。
操作記憶體電路的方法包含在記憶體單元的寫入操作中，提供寫入電壓至記憶體單元，致能第一寫入驅動器以將局部位元線拉低至低電壓，致能第二寫入驅動器，失能第一寫入驅動器，及致能感測放大器以判斷記憶體單元是否已被寫入。第二寫入驅動器的驅動能力小於第一寫入驅動器的驅動能力。
第1圖是本發明一實施例之記憶體電路100的示意圖。記憶體電路100包含複數個記憶體單元MC1,1 至MCM,N ，第一寫入驅動器110、第二寫入驅動器120、感測放大器130及寫入控制電路140。
記憶體單元MC1,1 至MCM,N 可具有相同的結構並可根據相似的原理操作。舉例來說，記憶體單元MC1,1 可包含選擇電晶體ST、隨閘電晶體FL及反熔絲電晶體AF。記憶體單元MC1,1 可透過由字元線WL1所控制之選擇電晶體ST耦接至局部位元線LBL1。隨閘電晶體FL可耦接於選擇電晶體ST及反熔絲電晶體AF。在第1圖中，記憶體單元MC1,1 至MC1,N 可耦接於相同的局部位元線LBL1。在此情況下，為了獨立地對每一個記憶體單元MC1,1 至MCM,N 執行寫入操作，可以透過字元線WL1至WLN來控制記憶體單元MC1,1 至MCM,N 的選擇電晶體ST以選擇所欲寫入的記憶體單元。
在記憶體單元MC1,1 的寫入操作中，反熔絲電晶體AF可自閘極接收寫入電壓VPP，而選擇電晶體ST及隨閘電晶體FL可皆被導通以將局部位元線LBL1上的低電壓傳送至反熔絲電晶體AF。在此實施例中，第一寫入驅動器110可耦接至局部位元線LBL1，並在記憶體單元M1,1 的寫入操作中被致能，以將局部位元線LBL1的確實地拉低至低電壓。
在第1圖中，記憶體單元MC1,1 ，MC2,1 ，…，及MCM,1 可耦接至M條相異的局部位元線LBL1至LBLM。為了共用相同的第一寫入驅動器110在不同記憶體單元的寫入操作中驅動對應的局部位元線LBL1至LBLM，記憶體電路100還可包含位址解碼器150。位址解碼器150可耦接於局部位元線LBL1至LBLM及主要位元線MBL。位址解碼器150可以協助將被選取的局部位元線電性連接至主要位元線，使得第一寫入驅動器110、第二寫入驅動器120及感測放大器130能夠透過主要位元線耦接至對應的局部位元線LBL1至LBLM。舉例來說，在記憶體單元MC1,1 的寫入操作中，位址解碼器150會在局部位元線LBL1及主要位元線MBL之間建立電性連接。此外，在記憶體單元M2,1 的寫入操作中，位址解碼器150則會在局部位元線LBL2及主要位元線MBL之間建立電性連接。如此一來，第一寫入驅動器110就可以在記憶體單元MC1,1 的寫入操作中，透過位址解碼器150經由主要位元線MBL來驅動局部位元線LBL1上的電壓。
此外，由於第一寫入驅動器110、第二寫入驅動器120及感測放大器130會在不同的時間驅動或感測局部位元線LBL1至LBLM上的電壓，因此記憶體電路100還可包含寫入解碼器160以控制寫入驅動器110及120與主要位元線MBL之間的電性連接，並包含感測解碼器170來控制感測放大器130及主要位元件MBL之間的電性連接。
然而，在有些實施例中，記憶體單元MC1,1 至MCM,N 也可以根據系統的需求，改以利用其他的結構及/或元件來實施。此外，位址解碼器150、寫入解碼器160及感測解碼器170可以根據記憶體單元MC1,1 至MCM,N 的排列方式來設計，以便控制記憶體單元MC1,1 至MCM,N 、位址解碼器150、寫入解碼器160及感測解碼器170之間的連接關係。
在此實施例中，在記憶體單元MC1,1 的寫入操作中，寫入解碼器160將會在第一寫入驅動器110及主要位元線MBL之間形成電性連接，使得第一寫入驅動器110可以經由寫入解碼器160、主要位元線MBL及位址解碼器150對應地驅動局部位元線LBL1的電壓。
理論上，寫入電壓VPP與施加在反熔絲電晶體AF上的低電壓之間的電壓差應該會大到足以在短時間內將反熔絲電晶體AF的閘極氧化層擊穿，亦即造成硬擊穿，因此記憶體單元MC1,1 會被對應地寫入。一般來說，被成功寫入的記憶體單元會比未被成功寫入的記憶體單元產生出更大的閘極電流。舉例來說，在寫入操作中被寫入的記憶體單元所產生的閘極電流可能約為300μA的，然而未被寫入的記憶體單元所產生的閘極電流則可能約為100μA或甚至更小。
然而，有些記憶體單元可能需要比較長的時間才能夠被擊穿寫入。為了驗證記憶體單元MC1,1 是否已經被成功寫入，寫入控制電路140可以將感測放大器130致能來執行驗證。
感測放大器130可以經由感測解碼器170及主要位元線MBL耦接至局部位元線LBL1，並且可以透過比較驗證參考電壓Vrefv 及局部位元線LBL1上的位元線電壓VD(由記憶體單元MC1,1 的閘極電流所造成)來判斷記憶體單元MC1,1 是否已經被成功寫入。
然而，若第一寫入驅動器110在驗證的過程中被致能，則即使記憶體單元MC1,1 已經被寫入，局部位元線LBL1上的電壓VD仍然會被第一寫入驅動器110強大的驅動能力鎖定在低電壓，使得感測放大器130難以感測出正確的結果。因此，為了提升感測放大器130的判斷準確度，當感測放大器130在記憶體單元MC1,1 的寫入操作中被致能來進行驗證時，可將第一寫入驅動器110失能。在此情況下，可將耦接至局部位元線LBL1的第二寫入驅動器120致能來驅動局部位元線LBL1至接近低電壓的電位。在有些實施例中，第二寫入驅動器120的驅動能力較第一寫入驅動器110弱。在此情況下，第二寫入驅動器120只能夠將局部位元線LBL1驅動至接近低電壓的電位，但不會將局部位元線LBL1的電位確實鎖定在低電壓。在有些實施例中，第二寫入驅動器120可包含用以提供小參考電流的電流源。舉例來說，如果被寫入的記憶體單元所產生的閘極電流為300μA，則第二寫入驅動器120的電流源所產生的電流則可例如約為150μA。在此情況下，感測放大器130在執行驗證程序的時候就不至於顯著地受到第二寫入驅動器120的影響。
如此一來，局部位元線LBL1上的電壓VD就可以更大程度地反映出記憶體單元MC1,1 所產生的電流變化，使得感測放大器130能夠更加輕易且準確的判斷記憶體單元MC1,1 是否已被寫入。如果記憶體單元MC1,1 還未被寫入，則可再次將第一寫入驅動器110致能以持續對記憶體單元MC1,1 進行寫入。
在有些實施例中，感測放大器130也可以用在讀取操作中。舉例來說，在記憶體單元MC1,1 的讀取操作中，可將感測放大器130致能以比較讀取參考電壓Vrefr 及耦接至記憶體單元MC1,1 的局部位元線LBL1上的位元線電壓VD，並依此判斷記憶體單元MC1,1 中所儲存的資料值。然而，由於記憶體單元MC1,1 在讀取操作中所接收到的電壓會與其在寫入操作中所接收到的電壓不同，因此讀取參考電壓Vrefr 也會與驗證參考電壓Vrefv 相異。
在第1圖中，寫入控制電路140可耦接至第一寫入驅動器110、第二寫入驅動器120及感測放大器130，並且可以控制第一寫入驅動器110、第二寫入驅動器120及感測放大器130。舉例來說，在記憶體單元MC1,1 的寫入操作中，寫入控制電路140可將第一寫入驅動器110及第二寫入驅動器120致能，進而透過較強的驅動能力來對記憶體單元MC1,1 進行寫入。接著，在預定時間過後，第一寫入驅動器110將會被失能，而感測放大器130會與第二寫入驅動器120一起被致能以判斷記憶體單元MC1,1 是否已經成功被寫入。
在有些實施例中，如果感測放大器130判斷記憶體單元MC1,1 已經被成功寫入，則寫入控制電路140就可以將第一寫入驅動器110及第二寫入驅動器120失能以結束寫入操作。此外，在有些實施例中，寫入控制電路140還可以在結束寫入操作時進一步使提供寫入電壓VPP的電荷泵180失能以減少電能損耗。
反之，若感測放大器130判斷記憶體單元MC1,1 未被成功寫入，則寫入控制電路140可再次將第一寫入驅動器110致能。在第一寫入驅動器110被再次致能之後，寫入控制電路140可將第一寫入驅動器110失能並將感測放大器130再次致能來執行驗證。也就是說，記憶體單元MC1,1 可以被多次的寫入，直到通過驗證，判斷為已成功寫入為止。
由於記憶體單元MC1,1 可以在寫入操作中進行驗證，並且持續地接收寫入電壓VPP，使得驗證程序更有效率，而無須額外執行讀取操作。此外，透過第二寫入驅動器120，還可以進一步提升驗證的準確度。
在有些實施例中，第一寫入驅動器110可包含非及閘112、114，非或閘116，反相器INV1、INV2，P型電晶體P1及N型電晶體N1。非及閘112具有第一輸入端、第二輸入端及輸出端，非及閘112的第一輸入端可接收第一致能訊號SIGEN1 。反相器INV1具有輸入端及輸出端，反相器INV1的輸入端可接收寫入驗證訊號SIGPV ，而反相器INV1的輸出端可耦接於非及閘112之第二輸入端。非及閘114具有第一輸入端、第二輸入端及輸出端，非及閘114的第一輸入端可接收寫入控制訊號SIGPGM ，非及閘114的第二輸入端可耦接於非及閘112之輸出端。反相器INV2具有輸入端及輸出端，反相器INV2的輸入端可接收寫入控制訊號SIGPGM 。非或閘116具有第一輸入端、第二輸入端及輸出端，非或閘116的第一輸入端可耦接於非及閘112之輸出端，非或閘116的第二輸入端可耦接於反相器INV2之輸出端。P型電晶體P1具有第一端、第二端及控制端，P型電晶體P1的第一端可接收第一系統電壓V1，而P型電晶體P1的控制端可耦接於非及閘114之輸出端。在記憶體單元MC1,1 的寫入操作中，P型電晶體P1的第二端可經由寫入解碼器160、主要位元線MBL及位址解碼器150耦接至第一局部位元線LBL1。N型電晶體N1具有第一端、第二端及控制端，N型電晶體N1的第一端耦接於P型電晶體P1之第二端，N型電晶體N1的第二端可接收第二系統電壓V2，而N型電晶體N1的控制端可耦接於非或閘116之輸出端。第二系統電壓V2小於第一系統電壓V1。
在有些實施例中，第一致能訊號SIGEN1 及寫入驗證訊號SIGPV 可以由寫入控制電路140產生，而寫入控制訊號SIGPGM 可以由外部電路發出來啟動寫入操作。此外，在第1圖中寫入控制電路140還可產生第二致能訊號SIGEN2 以致能第二寫入驅動器120。在有些實施例中，第二寫入驅動器120中電流源所產生的電流可以事先根據被寫入之記憶體單元所能產生的電流大小來決定。
第2圖是記憶體電路100所接收到的訊號波形圖。在第2圖中，當寫入控制訊號SIGPGM 變為高操作電壓時，記憶體單元M1,1 的寫入操作便開始了。在寫入操作的期間T1初期，第一致能訊號SIGEN1 可以是高操作電壓，而寫入驗證訊號SIGPV 可以是低操作電壓。在此情況下，非及閘114將會輸出高操作電壓，使得P型電晶體P1被截止。此外，非或閘116會輸出高操作電壓，使得N型電晶體N1被導通。因此，第一寫入驅動器110會被致能，使得局部位元線LBL1被鎖定在低電壓。也就是說，記憶體單元M1,1 將在期間T1中進行寫入。
在期間T1之後，第一致能訊號SIGEN1 會變至低操作電壓，而寫入驗證訊號SIGPV 會保持在低操作電壓。在此情況下，非及閘114將會輸出低操作電壓，使得P型電晶體P1被導通。此外，非或閘116將會輸出低操作電壓，使得N型電晶體N1被截止。因此在期間T2中，第一寫入驅動器110會被失能，並停止將局部位元線LBL1鎖定在低電壓。
在有些實施例中，在期間T1的強力寫入程序之後，透過在期間T2以較小的電壓持續寫入操作，還有助於更快地將記憶體單元MC1,1 硬擊穿，進而提升寫入操作的效率。因此在期間T2中，第二寫入驅動器120可以被致能。在此情況下，記憶體單元MC1,1 的寫入操作會以較弱的驅動力來執行。也就是說，局部位元線LBL1可能會處於較低電壓略高的電壓，因此施加在記憶體單元MC1,1 的跨壓就會減少。如此一來，在期間T2的弱寫入程序就能夠有助於提升寫入操作的效率。此外，對於記憶體單元中比較難被寫入的記憶體單元來說，也就是對俗稱的尾位元(tail bit)來說，弱寫入程序所能提升的效率尤為明顯。
在期間T2執行完弱寫入操作之後，寫入控制電路140可在期間T3使第一寫入驅動器110失能，並可將感測放大器130致能以執行驗證程序。在此實施例中，為了簡化第一致能訊號SIGEN1 的產生，可將第一致能訊號SIGEN1 設計成在低操作電壓及高操作電壓之間變換的時脈訊號。在此情況下，為了能夠在期間T3的驗證程序中將第一寫入驅動器110失能，寫入驗證訊號SIGPV 可在期間T3中，當第一致能訊號SIGEN1 由低操作電壓變為高操作電壓時，產生高壓脈衝。在此情況下，P型電晶體P1將會被導通，而N型電晶體N1會被截止，使得第一寫入驅動器110仍然保持在失能狀態。
在期間T3中，可將第二寫入驅動器120保持致能，而記憶體單元MC1,1 所產生的閘極電流會對局部位元線LBL1充電，使得主要位元線MBL的電壓被提升。在有些實施例中，寫入控制電路140可以產生感測脈衝訊號SIGSEN 以致能感測放大器130，且感測脈衝訊號SIGSEN 可以在寫入驗證訊號SIGPV 之高壓脈衝的上升緣之後產生，並在寫入驗證訊號SIGPV 之高壓脈衝的下降緣之前結束。也就是說，感測放大器130可以在局部位元線LBL1及主要位元線MBL的電壓已經發展一段時間而趨於穩定之後，才對位元線電壓VD與驗證參考電壓Vrefv 進行比較，如此一來，比較的結果就能夠比較準確的反應出記憶體單元MC1,1 的狀態。
在有些實施例中，驗證程序可以比寫入程序還要短，舉例來說，期間T1及T2的長度可例如為1微秒(μs)，而期間T3的長度可例如為100奈秒(ns)。
在第2圖中，由於期間T3的驗證程序顯示記憶體單元MC1,1 還未被成功寫入，因此當寫入驗證訊號SIGPV 之高壓脈衝結束而處於低操作電壓時，記憶體單元MC1,1 會在期間T4中由第一寫入驅動器110再次進行寫入程序。此外，期間T4的強寫入程序結束後，弱寫入程序會在接續的期間T5中進行。然而，在第2圖中，由於記憶體單元MC1,1 最終可能會在期間T5中被擊穿，而局部位元線LBL1上的位元線電壓VD會開始提升，最終提升到大於驗證參考電壓Vrefv 。如此一來，在期間T6執行的驗證程序就會判斷記憶體單元MC1,1 已被成功寫入，而寫入控制電路140就會終止寫入操作。
在有些實施例中，第二寫入驅動器120可以在整個寫入操作中都保持在致能狀態以簡化控制操作。然而，在有些實施例中，第二寫入驅動器120可在第一寫入驅動器110被致能時失能以減少電能損耗，並可在第一寫入驅動器110被失能時才致能。舉例來說，第二寫入驅動器120可以在期間T1被失能以減少電能損耗，並且在期間T2及T3時被致能。
再者，在有些實施例中，為了進一步簡化控制操作，也可將強寫入程序之後的弱寫入程序省略。在此情況下，第一致能訊號SIGEN1 就會在寫入操作中保持在高操作電壓，而第一寫入驅動器110只有在寫入驗證訊號SIGPV 變為高操作電壓以執行驗證程序時會被失能。
此外，在第2圖中，寫入控制訊號SIGPGM 可以保持在高電壓以指示寫入操作，且在寫入控制電路140將第一寫入驅動器110及第二寫入驅動器120失能以終止寫入操作之後，還不會立即被拉低成低電壓，這是因為寫入控制訊號SIGPGM 可能是由外部的控制電路所控制，例如處理器或控制器，而根據外部控制電路的需求，寫入控制訊號SIGPGM 維持在高電壓的時間也可能被設計成需具有最小的長度。然而，在有些實施例中，寫入控制訊號SIGPGM 可以由記憶體電路100產生，並且可以在寫入操作終止時立刻被拉低。
第3圖是本發明一實施例之操作記憶體電路100的方法200的流程圖。方法200可以在記憶體單元MC1,1 的寫入操作中執行，並可包含步驟S210至S270。
S210： 提供寫入電壓VPP至記憶體單元MC1,1 ；
S220： 致能第一寫入驅動器110以將局部位元線LBL1拉低至低電壓；
S230： 致能第二寫入驅動器120；
S240： 失能第一寫入驅動器110；
S250： 致能感測放大器130以驗證記憶體單元MC1,1 是否已被寫入，若是則進入步驟S260，否則回到步驟S220；
S260： 失能第一寫入驅動器110及第二寫入驅動器120以終止寫入操作；
S270： 停止提供寫入電壓VPP。
根據方法200，在記憶體單元MC1,1 的寫入操作中，寫入電壓VPP會在步驟S210中被提供至記憶體單元MC1,1 ，而第一寫入驅動器110會在步驟S220中被致能，如第2圖的期間T1所示。此外，第二寫入驅動器120會在步驟S230被致能。在第一寫入驅動器110及第二寫入驅動器120對記憶體單元MC1,1 進行寫入程序之後，第一寫入驅動器110會在步驟S240中被失能，而第二寫入驅動器120則會保持被致能。也就是說，在步驟S240中，記憶體單元MC1,1 會透過第二寫入驅動器120來進行寫入程序，如第2圖的期間T2所示。在驗證程序之前，於步驟S240執行弱寫入程序可有助於提升寫入操作的效率。此外，由於驗證程序是由第二寫入驅動器120利用較弱的驅動能力來協助執行，因此可以提升驗證的準確度。
在步驟S250中，感測放大器130會被致能以判斷記憶體單元MC1,1 是否已被成功寫入。在驗證程序結束之後，如果記憶體單元MC1,1 已經被成功寫入，則寫入操作將會在步驟S260中終止，而提供寫入電壓VPP的電荷泵180也會在步驟S270中被失能。然而，若記憶體單元MC1,1 並未被成功寫入，則將再次執行步驟S220至S250以對記憶體單元MC1,1 再次進行寫入程序。
在有些實施例中，第二寫入驅動器120可以在整個寫入操作中都保持在致能狀態以簡化控制操作。然而，在有些實施例中，第二寫入驅動器120可在第一寫入驅動器110被致能時失能以減少電能損耗。舉例來說，第二寫入驅動器120可以在步驟S220中當第一寫入驅動器110被致能時被失能，並在第一寫入驅動器110被失能時才被致能。在此情況下，步驟S230及S240可同步執行。
綜上所述，本發明之實施例所提供的記憶體電路及操作記憶體電路的方法可以在寫入操作中利用較弱的寫入驅動器來執行驗證程序，因此可以簡化先前技術中在寫入操作及讀取操作之間重複切換的複雜操作，同時也可以減少所需的時間及電能。此外，透過驅動能力不同的寫入驅動器來執行寫入強度不同的兩種寫入程序還有助於提升較難以寫入之尾位元的寫入速度，進而提升寫入操作的效率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧記憶體電路
MC1,1至MCM,N‧‧‧記憶體單元
110‧‧‧第一寫入驅動器
120‧‧‧第二寫入驅動器
130‧‧‧感測放大器
140‧‧‧寫入控制電路
150‧‧‧位址解碼器
160‧‧‧寫入解碼器
170‧‧‧感測解碼器
180‧‧‧電荷泵
LBL1至LBLM‧‧‧局部位元線
MBL‧‧‧主要位元線
WL1至WLN‧‧‧字元線
ST‧‧‧選擇電晶體
FL‧‧‧隨閘電晶體
AF‧‧‧反熔絲電晶體
VD‧‧‧位元線電壓
VPP‧‧‧寫入電壓
V1‧‧‧第一系統電壓
V2‧‧‧第二系統電壓
112、114‧‧‧非及閘
116‧‧‧非或閘
INV1、INV2‧‧‧反相器
P1‧‧‧P型電晶體
N1‧‧‧N型電晶體
SIGEN1‧‧‧第一致能訊號
SIGEN2‧‧‧第二致能訊號
SIGPV‧‧‧寫入驗證訊號
SIGPGM‧‧‧寫入控制訊號
SIGSEN‧‧‧感測脈衝訊號
Vrefv‧‧‧驗證參考電壓
Vrefr‧‧‧讀取參考電壓
T1、T2、T3、T4、T5、T6‧‧‧期間
200‧‧‧方法
S210至S270‧‧‧步驟
第1圖是本發明一實施例之記憶體電路的示意圖。
第2圖是第1圖之記憶體電路所接收到的訊號波形圖。
第3圖是本發明一實施例之操作記憶體電路的方法流程圖。

Claims (18)

  1. 一種記憶體電路，包含： 一第一記憶體單元，耦接於一第一局部位元線，包含一反熔絲電晶體，該反熔絲電晶體用以在該第一記憶體單元的一寫入操作中接收一寫入電壓； 一第一寫入驅動器，耦接於該第一局部位元線，用以在該第一記憶體單元的該寫入操作中被致能時，拉低該第一局部位元線至一低電壓； 一第二寫入驅動器，耦接於該第一局部位元線，用以在該第一記憶體單元的該寫入操作中被致能時，拉低該第一局部位元線至接近該低電壓，其中該第二寫入驅動器的驅動能力小於該第一寫入驅動器的驅動能力； 一感測放大器，耦接於該第一局部位元線，用以在該第一記憶體單元的該寫入操作中被致能時，比較該第一局部位元線上的一位元線電壓及一驗證參考電壓以判斷該第一記憶體單元是否已被寫入，其中該位元線電壓係由該第一記憶體單元產生之一電流所致；及 一寫入控制電路，耦接於該第一寫入驅動器，該第二寫入驅動器及該感測放大器，用以： 在該寫入操作中，致能該第一寫入驅動器及該第二寫入驅動器； 在致能該第一寫入驅動器一預定時間後，使該第一寫入驅動器失能；及 在該寫入操作中，於該第一寫入驅動器失能後，致能該感測放大器。
  2. 如請求項1所述之記憶體電路，其中該寫入控制電路另用以在該感測放大器判斷該第一記憶體單元已被寫入時，失能該第一寫入驅動器及該第二寫入驅動器以結束該寫入操作。
  3. 如請求項2所述之記憶體電路，其中該寫入控制電路另用以在該感測放大器判斷該第一記憶體單元已被寫入時，使提供該寫入電壓之一電荷泵失能。
  4. 如請求項1所述之記憶體電路，其中該寫入控制電路另用以在該感測放大器判斷該第一記憶體單元尚未被寫入時，再次致能該第一寫入驅動器。
  5. 如請求項1所述之記憶體電路，其中該第一寫入驅動器包含： 一第一非及閘，具有一第一輸入端用以接收一第一致能訊號，一第二輸入端，及一輸出端； 一第一反相器，具有一輸入端用以接收一寫入驗證訊號，及一輸出端耦接於該第一非及閘之該第二輸入端； 一第二非及閘，具有一第一輸入端用以接收一寫入控制訊號，一第二輸入端耦接於該第一非及閘之該輸出端，及一輸出端； 一第二反相器，具有一輸入端用以接收該寫入控制訊號，及一輸出端； 一非或閘，具有一第一輸入端耦接於該第一非及閘之該輸出端，一第二輸入端耦接於該第二反相器之該輸出端，及一輸出端； 一P型電晶體，具有一第一端用以接收一第一系統電壓，一第二端耦接於該第一局部位元線，及一控制端耦接於該第二非及閘之該輸出端；及 一N型電晶體，具有一第一端耦接於該P型電晶體之該第二端，一第二端用以接收一第二系統電壓，及一控制端耦接於該第二非或閘之該輸出端； 其中該第二系統電壓小於該第一系統電壓。
  6. 如請求項5所述之記憶體電路，其中： 該第一致能訊號及該寫入驗證訊號是由該寫入控制電路產生； 該第一致能訊號是在一低操作電壓及一高操作電壓之間切換的一時脈訊號；及 在該第一記憶體單元的該寫入操作中，當該第一致能訊號由該低操作電壓變為該高操作電壓時，該寫入驗證訊號具有一高壓脈衝。
  7. 如請求項6所述之記憶體電路，其中： 該寫入控制電路另用以產生一感測脈衝訊號以致能該感測放大器；及 該感測脈衝訊號是在該寫入驗證訊號之該高壓脈衝的上升緣之後產生，並在該高壓脈衝的下降緣之前結束。
  8. 如請求項1所述之記憶體電路，其中該第二寫入驅動器包含一電流源。
  9. 如請求項1所述之記憶體電路，其中： 該感測放大器另用以在該第一記憶體單元的一讀取操作中被致能時，比較一讀取參考電壓及該第一局部位元線上的該位元線電壓以判斷該第一記憶體單元所儲存之一資料值。
  10. 如請求項1所述之記憶體電路，另包含： 一第二記憶體單元，耦接於一第二局部位元線，包含一反熔絲電晶體，該反熔絲電晶體用以在該第二記憶體單元的一寫入操作中接收該寫入電壓；及 一位址解碼器，耦接於該第一局部位元線、該第二局部位元線及一主要位元線，用以在該第一記憶體單元的該寫入操作中於該第一局部位元線及該主要位元線之間建立一電性連接，及在該第二記憶體單元的該寫入操作中於該第二局部位元線及該主要位元線之間建立一電性連接； 其中該第一寫入驅動器及該第二寫入驅動器是經由該主要位元線耦接至該第一局部位元線及該第二局部位元線。
  11. 如請求項1所述之記憶體電路，其中該第二寫入驅動器在該寫入操作中被致能後，持續保持被致能狀態。
  12. 如請求項1所述之記憶體電路，其中該第二寫入驅動器是在該寫入操作中該第一寫入驅動器被失能之後才被致能，並且在該第一寫入驅動器被致能時，被失能。
  13. 一種操作記憶體電路的方法，該記憶體電路包含一記憶體單元、一第一寫入驅動器、一第二寫入驅動器及一感測放大器，其中該記憶體單元、該第一寫入驅動器及該第二寫入驅動器耦接於一局部位元線，該方法包含： 在該記憶體單元的寫入操作中： 提供一寫入電壓至該記憶體單元； 致能該第一寫入驅動器以將該局部位元線拉低至一低電壓； 致能該第二寫入驅動器； 失能該第一寫入驅動器；及 致能該感測放大器以判斷該記憶體單元是否已被寫入； 其中該第二寫入驅動器的驅動能力小於該第一寫入驅動器的驅動能力。
  14. 如請求項13所述之方法，另包含： 當該感測放大器判斷該記憶體單元已被寫入時，失能該第一寫入驅動器及該第二寫入驅動器以結束該寫入操作。
  15. 如請求項14所述之方法，另包含： 當該感測放大器判斷該記憶體單元已被寫入時，停止提供該寫入電壓。
  16. 如請求項13所述之方法，另包含： 當該感測放大器判斷該記憶體單元尚未被寫入時，再次致能該第一寫入驅動器； 在該第一寫入驅動器被再次致能之後，失能該第一寫入驅動器；及 再次致能該感測放大器以判斷該記憶體單元是否被寫入。
  17. 如請求項13所述之方法，其中該第二寫入驅動器是在該第一寫入驅動器被失能時才被致能，並且當該感測放大器被致能時，仍保持被致能狀態。
  18. 如請求項13所述之方法，其中該第二寫入驅動器在該寫入操作中被致能後，即保持被致能狀態。
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