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TWI703574B - 差動式非揮發性記憶體電路 - Google Patents

差動式非揮發性記憶體電路 Download PDF

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TWI703574B
TWI703574B TW108111585A TW108111585A TWI703574B TW I703574 B TWI703574 B TW I703574B TW 108111585 A TW108111585 A TW 108111585A TW 108111585 A TW108111585 A TW 108111585A TW I703574 B TWI703574 B TW I703574B
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TW
Taiwan
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differential
circuit
pair
volatile memory
switch
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TW108111585A
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TW202001879A (zh
Inventor
柏正豪
楊政德
Original Assignee
力旺電子股份有限公司
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Publication date
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Abstract

一種差動式非揮發性記憶體電路。差動式非揮發性記憶體電路包括差動式感測電路、差動資料線對、記憶體晶胞陣列以及差動位元線對。差動式感測電路具有差動輸入端對以及差動輸出端對。差動資料線對電性連接至差動式感測電路的差動輸入端對。記憶體晶胞陣列具有至少一差動式非揮發性記憶體晶胞，用以儲存資料。差動位元線對電性連接在記憶體晶胞陣列與差動資料線對之間。在記憶體晶胞陣列的讀取操作階段，當差動式感測電路的差動輸出端對的邏輯狀態開始不同時，差動資料線對與差動式感測電路斷開連接。

Description

差動式非揮發性記憶體電路
本發明是有關於一種非揮發性記憶體電路，且特別是有關於一種低耗電的差動式非揮發性記憶體電路。
一般來說，在差動式非揮發性記憶體電路中的晶胞進行讀取操作之前，通常會將差動式非揮發性記憶體電路的差動位元線對以及差動資料線對自一接地電位預充電至一預設電位。因此，在進行資料讀取時，差動式非揮發性記憶體電路的晶胞電流可宣洩差動位元線對的其中一條位元線以及差動資料線對的其中一條資料線的電荷以放電至接地電位，從而在感應放大器的差動輸入端對建立特定的差動輸入電壓，且感應放大器可將差動輸入電壓進行比較以判斷晶胞所儲存的資料是邏輯狀態0或邏輯狀態1。
然而，將位元線以及資料線自預設電位放電至接地電位，並在下次進行讀取操作之前再將位元線以及資料線自接地電 位預充電至預設電位，將會增加差動式非揮發性記憶體電路的資料讀取運作的功率消耗。
本發明提供一種差動式非揮發性記憶體電路，可有效降低資料讀取運作的功率消耗。
本發明的差動式非揮發性記憶體電路包括差動式感測電路、差動資料線對、記憶體晶胞陣列以及差動位元線對。差動式感測電路具有差動輸入端對以及差動輸出端對。差動資料線對電性連接至差動式感測電路的差動輸入端對。記憶體晶胞陣列具有至少一差動式非揮發性記憶體晶胞，用以儲存資料。差動位元線對電性連接在記憶體晶胞陣列與差動資料線對之間。在記憶體晶胞陣列的讀取操作階段，當差動式感測電路的差動輸出端對的邏輯狀態開始不同時，差動資料線對與差動式感測電路斷開連接。
基於上述，當差動式感測電路的差動輸出端對的邏輯狀態開始不同時，差動式非揮發性記憶體電路可將差動式感測電路與差動資料線對斷開連接。如此一來，可避免差動資料線對及差動位元線對上的電荷被宣洩。除此之外，由於差動式感測電路與差動資料線對斷開連接，故可降低差動式感測電路的輸入負載，從而降低差動式感測電路的操作電流以達到省電的效果。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100A、100B:差動式非揮發性記憶體電路
120:差動式感測電路
121:第一開關電路
122:第二開關電路
123:感應放大器
124:閂鎖電路
140:記憶體晶胞陣列
BL:位元線
BLB:互補位元線
BL<0>、BL<1>、BL<2>、BLB<0>、BLB<1>、BLB<2>、EN<0>、EN<1>、EN<2>:信號
DL:資料線
DLB:互補資料線
IT:第一輸入端
ITB:第二輸入端
OT:第一輸出端
OTB:第二輸出端
S1:信號
S1B:互補信號
SL:第一源極線
SLB:第二源極線
SWDB1、SWDB2:通道閘門開關
SWS1:第一源極線開關
SWS2:第二源極線開關
T0~T3、T10~T13、T20~T25:時間點
t_RIDLE1、t_RIDLE2:閒置階段
t_PRE、t_PRE1、t_PRE2:預充電階段
t_SA、t_SA1、t_SA2:讀取操作階段
t_SA11、t_SA21:第一子階段
t_SA12、t_SA22:第二子階段
V1:第一電壓
V1’、V2’:電壓
V2:第二電壓
VO1:第一輸出電壓
VO1B:第二輸出電壓
VT、VT1~VT3:感測臨界電壓
VREF:參考電壓
WL<m：0>、WL<0>、WL<1>:字元線
以下所附圖式是本發明的說明書的一部分，繪示了本發明的示例實施例，所附圖式與說明書的描述一起說明本發明的原理。
圖1是依照本發明一實施例所繪示的差動式非揮發性記憶體電路的方塊示意圖。
圖2是依照本發明另一實施例所繪示的差動式非揮發性記憶體電路的方塊示意圖。
圖3是依照本發明一實施例所繪示的差動式感測電路的方塊示意圖。
圖4是依照本發明一實施例所繪的差動式非揮發性記憶體電路執行資料讀取的信號時序示意圖。
圖5是依照本發明一實施例所繪的三種不同讀取速度的差動式非揮發性記憶體電路執行資料讀取的時序示意圖。
以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本申請說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該 第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「信號」一詞可指至少一電流、電壓、電荷、溫度、資料、電磁波或任何其他一或多個信號。
圖1是依照本發明一實施例所繪示的差動式非揮發性記憶體電路的方塊示意圖。請參照圖1。差動式非揮發性記憶體電路100A包括差動式感測電路120、記憶體晶胞陣列140、至少一條字元線WL<m：0>、差動資料線對以及差動位元線對。差動資料線對包括資料線DL以及互補資料線DLB，且差動位元線對包括位元線BL以及互補位元線BLB。差動式感測電路120具有差動輸入端對以及差動輸出端對。差動輸入端對包括第一輸入端IT以及互補的第二輸入端ITB，且差動輸出端對包括第一輸出端OT及互補的第二輸出端OTB。記憶體晶胞陣列140具有至少一個差動式非揮發性記憶體晶胞，用以儲存資料。各差動式非揮發性記憶體晶胞耦接至字元線WL<m：0>的其中一應對者以及差動位元線對(即位元線BL以及互補位元線BLB)。
差動資料線對電性連接至差動式感測電路120的差動輸入端對。詳細來說，資料線DL電性連接至差動式感測電路120的第一輸入端IT，且互補資料線DLB電性連接至差動式感測電路120的第二輸入端ITB。差動位元線對電性連接在記憶體晶胞陣列140與差動資料線對之間。詳細來說，位元線BL電性連接在記憶體晶胞陣列140與資料線DL之間，且互補位元線BLB電性連接在記憶體晶胞陣列140與互補資料線DLB之間。
在本發明的一實施例中，記憶體晶胞陣列140可採用現有的差動式非揮發性記憶體晶胞陣列來實現。
在本發明的一實施例中，可在位元線BL與資料線DL之間設置通道閘門開關SWDB1，且在互補位元線BLB與互補資料線DLB之間設置通道閘門開關SWDB2。藉由導通通道閘門開關SWDB1及SWDB2，可建立位元線BL與資料線DL之間的電性路徑，以及建立互補位元線BLB與互補資料線DLB之間的電性路徑。
在本發明的一實施例中，通道閘門開關SWDB1及SWDB2可採用傳輸閘來實現，但本發明不限於此。
在本發明的一實施例中，差動式感測電路120可具有預充電電路，其中預充電電路耦接資料線DL及互補資料線DLB，用以對位元線BL、資料線DL、互補位元線BLB以及互補資料線DLB預充電，但本發明不限於此。在本發明的另一實施例中，預充電電路也可為設置在差動式感測電路120之外的獨立電路。
一般來說，在讀取記憶體晶胞陣列140的資料之前，會先對位元線BL、資料線DL、互補位元線BLB以及互補資料線DLB進行預充電。接著，在記憶體晶胞陣列140的讀取操作階段，位元線BL(資料線DL)及互補位元線BLB(互補資料線DLB)的其中一者的電荷會根據關聯於被選取的差動式非揮發性記憶體晶胞所儲存的資料(例如邏輯1或邏輯0)之晶胞電流而放電，致使位元線BL(資料線DL)與互補位元線BLB(互補資料線DLB)之間具有電壓差。差動式感測電路120則可根據資料線DL與互補資料線DLB 的電壓差而在第一輸出端OT與第二輸出端OTB提供不同的邏輯狀態，以表示被選取的差動式非揮發性記憶體晶胞所儲存的資料。
舉例來說，差動式感測電路120可在第一輸出端OT提供邏輯低狀態的電壓，以及在第二輸出端OTB提供邏輯高狀態的電壓，以表示被選取的差動式非揮發性記憶體晶胞所儲存的資料是邏輯0。類似地，差動式感測電路120可在第一輸出端OT提供邏輯高狀態的電壓，以及在第二輸出端OTB提供邏輯低狀態的電壓，以表示被選取的差動式非揮發性記憶體晶胞所儲存的資料是邏輯1。但本發明並不以此為限。
在記憶體晶胞陣列140的讀取操作階段，當差動式感測電路120的第一輸出端OT與第二輸出端OTB的邏輯狀態開始不同時，表示差動式感測電路120已感測出差動式非揮發性記憶體晶胞所儲存的資料。於此情況下，可將差動式感測電路120與差動資料線對(即資料線DL及互補資料線DLB)斷開連接，以防止資料線DL(位元線BL)及互補資料線DLB(互補位元線BLB)的電荷透過差動式感測電路120被宣洩，以節省電力。除此之外，由於差動式感測電路120與差動資料線對斷開連接，故可降低差動式感測電路120的輸入負載，從而降低差動式感測電路120的操作電流以達到省電的效果。
圖2是依照本發明另一實施例所繪示的差動式非揮發性記憶體電路的方塊示意圖。請合併參照圖1及圖2。圖2的差動式非揮發性記憶體電路100B的架構類似於圖1的差動式非揮發性記 憶體電路100A的架構，兩者的差異僅在於，差動式非揮發性記憶體電路100B還包括第一源極線開關SWS1、第二源極線開關SWS2以及差動源極線對，其中差動源極線對包括第一源極線SL以及互補的第二源極線SLB。第一源極線開關SWS1的第一端電性連接參考電壓VREF。第二源極線開關SWS2的第一端電性連接參考電壓VREF。第一源極線SL電性連接在記憶體晶胞陣列140與第一源極線開關SWS1的第二端之間。第二源極線SLB電性連接在記憶體晶胞陣列140與第二源極線開關SWS2的第二端之間。在本發明的一實施例中，參考電壓VREF可例如是接地電壓，但本發明並不限於此。
圖2的差動式非揮發性記憶體電路100B的運作類似於圖1的差動式非揮發性記憶體電路100A的運作，故可參酌上述圖1的相關說明。除此之外，在記憶體晶胞陣列140的讀取操作階段，當差動式感測電路120的第一輸出端OT與第二輸出端OTB的邏輯狀態開始不同時，表示差動式感測電路120已感測出差動式非揮發性記憶體晶胞所儲存的資料。於此情況下，可將第一源極線開關SWS1及第二源極線開關SWS2關斷。
在差動式感測電路120與差動資料線對斷開連接且第一源極線開關SWS1及第二源極線開關SWS2被關斷之後，差動資料線對(資料線DL及互補資料線DLB)、差動位元線對(位元線BL及互補位元線BLB)以及差動源極線對(第一源極線SL及第二源極線SLB)為浮接(floating)狀態。如此一來，可防止資料線DL(位元 線BL)的電荷透過記憶體晶胞陣列140及第一源極線SL被宣洩至參考電壓VREF，或者是，可防止互補資料線DLB(互補位元線BLB)的電荷透過記憶體晶胞陣列140及第二源極線SLB被宣洩至參考電壓VREF，故而可達到省電的效果。
可以理解的是，在差動式感測電路120與差動資料線對斷開連接且第一源極線開關SWS1及第二源極線開關SWS2被關斷之後，資料線DL及位元線BL的電荷可被保留在資料線DL及位元線BL上，且互補資料線DLB及互補位元線BLB的電荷可被保留在互補資料線DLB及互補位元線BLB上。如此一來，可減少下次執行預充電操作時所須充電的電荷量，以達到省電的效果。
圖3是依照本發明一實施例所繪示的差動式感測電路的方塊示意圖。請合併參照圖2及圖3，差動式感測電路120包括第一開關電路121、第二開關電路122、感應放大器123以及閂鎖電路124，但不限於此。第一開關電路121的第一端耦接第一輸入端IT。第二開關電路122的第一端耦接第二輸入端ITB。感應放大器123耦接第一開關電路121的第二端以及第二開關電路122的第二端。感應放大器123用以在第一開關電路121及第二開關電路122導通時對資料線DL與互補資料線DLB的電壓差值進行放大，以產生第一差動信號對，其中第一差動信號對包括信號S1及互補信號S1B。閂鎖電路124耦接感應放大器123以接收並閂鎖信號S1及互補信號S1B，並據以分別提供第一輸出電壓VO1及第二輸出電壓VO1B至第一輸出端OT及第二輸出端OTB。
在本發明的一實施例中，第一開關電路121及第二開關電路122可採用多工器來實現，但不限於此。在本發明的一實施例中，感應放大器123可採用現有的感應放大器來實現，但不限於此。在本發明的一實施例中，閂鎖電路124可採用SR閂鎖器來實現，但不限於此。
以下搭配圖3的差動式感測電路120來說明圖2的差動式非揮發性記憶體電路100B的運作細節。請合併參照圖2及圖3。首先，在記憶體晶胞陣列140被供電之後的待機(standby)階段，差動式感測電路120與差動資料線對斷開連接(即第一開關電路121及第二開關電路122為關斷狀態)，且第一源極線開關SWS1及第二源極線開關SWS2為導通狀態。此時，差動式感測電路120的閂鎖電路124提供相同邏輯狀態的第一輸出電壓VO1及第二輸出電壓VO1B至第一輸出端OT及第二輸出端OTB，且差動資料線對的電壓、差動位元線對的電壓以及差動源極線對的電壓為參考電壓VREF。
以下說明差動式非揮發性記憶體電路100B執行資料讀取的運作細節。請合併參照圖2至圖4，圖4是依照本發明一實施例所繪的差動式非揮發性記憶體電路執行資料讀取的信號時序示意圖。以下假設對應於字元線WL<0>的被選擇的差動式非揮發性記憶體晶胞所儲存的資料為邏輯1，且對應於字元線WL<1>的被選擇的差動式非揮發性記憶體晶胞所儲存的資料為邏輯0。首先，在時間點T0與時間點T1之間的預充電階段t_PRE1，通道閘門開 關SWDB1及SWDB2為導通狀態，第一源極線開關SWS1及第二源極線開關SWS2為導通狀態，差動式感測電路120與資料線DL電性連接(即第一開關電路121為導通狀態)，以及差動式感測電路120與互補資料線DLB電性連接(即第二開關電路122為導通狀態)。因此，差動式非揮發性記憶體電路100B中的預充電電路(未繪示)可將位元線BL、資料線DL、互補位元線BLB以及互補資料線DLB自參考電壓VREF充電至第一電壓V1。在預充電階段t_PRE1，由於資料線DL與互補資料線DLB的電壓差值小於差動式感測電路120之感應放大器123的感測臨界電壓VT，因此差動式感測電路120的閂鎖電路124為亞穩態狀態並輸出相同邏輯狀態的第一輸出電壓VO1及第二輸出電壓VO1B至第一輸出端OT及第二輸出端OTB。
接著，於時間點T1與時間點T3之間的讀取操作階段t_SA1，字元線WL<0>被致能，因此對應於字元線WL<0>的差動式非揮發性記憶體晶胞被選取。基於被選取的差動式非揮發性記憶體晶胞所儲存的資料為邏輯1，被選取的差動式非揮發性記憶體晶胞的晶胞電流於時間點T1開始對位元線BL及資料線DL放電，而互補位元線BLB及互補資料線DLB的電壓值則被維持在第一電壓V1。因此，位元線BL(資料線DL)與互補位元線BLB(互補資料線DLB)之間開始具有電壓差。自時間點T1至時間點T2的第一子階段t_SA11，資料線DL與互補資料線DLB的電壓差值小於差動式感測電路120之感應放大器123的感測臨界電壓VT，因此 差動式感測電路120的第一輸出端OT及第二輸出端OTB的邏輯狀態仍維持相同。此外，第一源極線開關SWS1及第二源極線開關SWS2仍維持在導通狀態，差動式感測電路120與資料線DL維持電性連接(即第一開關電路121為導通狀態)，以及差動式感測電路120與互補資料線DLB維持電性連接(即第二開關電路122為導通狀態)。
於時間點T2，資料線DL與互補資料線DLB的電壓差值等於差動式感測電路120之感應放大器123的感測臨界電壓VT，因此差動式感測電路120的閂鎖電路124進入閂鎖狀態，致使第一輸出端OT及第二輸出端OTB的邏輯狀態開始不同。例如，第一輸出端OT為邏輯高狀態，且第二輸出端OTB為邏輯低狀態，但不限於此。在記憶體晶胞陣列140的讀取操作階段t_SA1，當差動式感測電路120的第一輸出端OT的邏輯狀態與第二輸出端OTB的邏輯狀態開始不同時，表示差動式感測電路120已感測到差動式非揮發性記憶體晶胞的資料，因此自時間點T2至時間點T3之間的第二子階段t_SA12，可將差動式感測電路120與差動資料線對(即資料線DL及互補資料線DLB)斷開連接(亦即將第一開關電路121及第二開關電路122關斷)，以及將第一源極線開關SWS1及第二源極線開關SWS2關斷，以防止資料線DL(位元線BL)及互補資料線DLB(互補位元線BLB)的電荷被宣洩。在第二子階段t_SA12，資料線DL(位元線BL)上的電壓為第二電壓V2，其中第二電壓V2等於第一電壓V1減去差動式感測電路120之感應 放大器123的感測臨界電壓VT(即V2=V1-VT)。此外，由於第一開關電路121及第二開關電路122被關斷，因此可降低差動式感測電路120的輸入負載，因此可降低差動式感測電路120的操作電流，從而達到省電的效果。接著，自時間點T3至時間點T10的閒置階段t_RIDLE1，第一開關電路121及第二開關電路122為關斷狀態，差動式感測電路120的第一輸出端OT的邏輯狀態與第二輸出端OTB的邏輯狀態仍維持不同，第一源極線開關SWS1及第二源極線開關SWS2為關斷狀態，且差動資料線對(資料線DL及互補資料線DLB)、差動位元線對(位元線BL及互補位元線BLB)以及差動源極線對(第一源極線SL及第二源極線SLB)維持在浮接狀態。在閒置階段t_RIDLE1，由於資料線DL及位元線BL上的微小漏電流，資料線DL及位元線BL上的電壓V2’將介於第二電壓V2與參考電壓VREF之間。同樣地，基於互補資料線DLB及互補位元線BLB上的微小漏電流，互補資料線DLB的電壓值及互補位元線BLB上的電壓V1’將介於第一電壓V1與參考電壓VREF之間。
接著，自時間點T10至時間點T11的預充電階段t_PRE2，通道閘門開關SWDB1及SWDB2為導通狀態，第一源極線開關SWS1及第二源極線開關SWS2為導通狀態，差動式感測電路120與資料線DL電性連接(即第一開關電路121為導通狀態)，以及差動式感測電路120與互補資料線DLB電性連接(即第二開關電路122為導通狀態)。因此，差動式非揮發性記憶體電路 100B中的預充電電路(未繪示)可將位元線BL及資料線DL自電壓V2’充電至第一電壓V1，以及將互補位元線BLB以及互補資料線DLB自電壓V1’充電至第一電壓V1。在預充電階段t_PRE2，由於資料線DL與互補資料線DLB的電壓差值小於差動式感測電路120之感應放大器123的感測臨界電壓VT，因此差動式感測電路120的閂鎖電路124為亞穩態狀態並輸出相同邏輯狀態的第一輸出電壓VO1及第二輸出電壓VO1B至第一輸出端OT及第二輸出端OTB。
接著，自時間點T11至時間點T13的讀取操作階段t_SA2，字元線WL<1>被致能，因此對應於字元線WL<1>的差動式非揮發性記憶體晶胞被選取。基於被選取的差動式非揮發性記憶體晶胞所儲存的資料為邏輯0，被選取的差動式非揮發性記憶體晶胞的晶胞電流於時間點T11開始對互補位元線BLB及互補資料線DLB放電，而位元線BL及資料線DL上的電壓則被維持在第一電壓V1。因此位元線BL(資料線DL)與互補位元線BLB(互補資料線DLB)之間開始具有電壓差。自時間點T11至時間點T12的第一子階段t_SA21，資料線DL與互補資料線DLB的電壓差值小於差動式感測電路120之感應放大器123的感測臨界電壓VT，因此第一輸出端OT的邏輯狀態與第二輸出端OTB的邏輯狀態仍維持相同。此外，第一源極線開關SWS1及第二源極線開關SWS2仍維持在導通狀態，差動式感測電路120與資料線DL維持電性連接(即第一開關電路121為導通狀態)，以及差動式感測電路120與互 補資料線DLB維持電性連接(即第二開關電路122為導通狀態)。
於時間點T12，資料線DL與互補資料線DLB的電壓差值等於差動式感測電路120之感應放大器123的感測臨界電壓VT，因此差動式感測電路120的閂鎖電路124進入閂鎖狀態，致使第一輸出端OT的邏輯狀態與第二輸出端OTB的邏輯狀態開始不同。例如，第一輸出端OT為邏輯低狀態，且第二輸出端OTB為邏輯高狀態，但本發明不限於此。在記憶體晶胞陣列140的讀取操作階段t_SA2，當第一輸出端OT的邏輯狀態與第二輸出端OTB的邏輯狀態開始不同時，表示差動式感測電路120已感測到差動式非揮發性記憶體晶胞所儲存的資料。因此，自時間點T12至時間點T13的第二子階段t_SA22，可將差動式感測電路120與差動資料線對(即資料線DL及互補資料線DLB)斷開連接(亦即將第一開關電路121及第二開關電路122關斷)，以及將第一源極線開關SWS1及第二源極線開關SWS2關斷，以防止資料線DL(位元線BL)及互補資料線DLB(互補位元線BLB)的電荷被宣洩。在第二子階段t_SA22，互補資料線DLB(互補位元線BLB)上的電壓位於第二電壓V2，其中第二電壓V2等於第一電壓V1減去差動式感測電路120之感應放大器123的感測臨界電壓VT(即V2=V1-VT)。此外，由於第一開關電路121及第二開關電路122被關斷，故可降低差動式感測電路120的輸入負載，因此差動式感測電路120的操作電流也可被降低以達到省電的效果。
接著，於時間點T13之後的閒置階段t_RIDLE2，第一開 關電路121及第二開關電路122為關斷狀態，第一輸出端OT的邏輯狀態與第二輸出端OTB的邏輯狀態維持不同，第一源極線開關SWS1及第二源極線開關SWS2為關斷狀態，且差動資料線對(資料線DL及互補資料線DLB)、差動位元線對(位元線BL及互補位元線BLB)以及差動源極線對(第一源極線SL及第二源極線SLB)維持在浮接狀態。在閒置階段t_RIDLE2，由於資料線DL及位元線BL上的微小漏電流，資料線DL及位元線BL的電壓V1’將介於第一電壓V1與參考電壓VREF之間。同樣地，由於互補資料線DLB及互補位元線BLB上的微小漏電流，互補資料線DLB及互補位元線BLB的電壓V2’將介於第二電壓V2與參考電壓VREF之間。
根據上述的說明可知，若差動式非揮發性記憶體電路100B連續地執行資料讀取，則差動式非揮發性記憶體電路100B的差動資料線對(資料線DL及互補資料線DLB)及差動位元線對(位元線BL及互補位元線BLB)的電壓將在第一電壓V1與電壓V2’之間攞動，其有效降低差動式非揮發性記憶體電路100B執行資料讀取時所充電及放電的電量以達到省電的效果。
請參照圖5，圖5是依照本發明一實施例所繪的三種不同讀取速度的差動式非揮發性記憶體電路執行資料讀取的時序示意圖。如圖5所示，信號BL<0>及信號BLB<0>分別表示第一個差動式非揮發性記憶體電路的位元線及互補位元線的信號，而信號EN<0>表示第一個差動式非揮發性記憶體電路的第一源極線開 關、第二源極線開關以及差動式感應放大器的第一開關電路及第二開關電路的狀態，其中信號EN<0>為邏輯高狀態表示導通狀態，且信號EN<0>為邏輯低狀態表示關斷狀態。信號BL<1>及信號BLB<1>分別表示第二個差動式非揮發性記憶體電路的位元線及互補位元線的信號，而信號EN<1>表示第二個差動式非揮發性記憶體電路的第一源極線開關、第二源極線開關以及差動式感應放大器的第一開關電路及第二開關電路的狀態，其中信號EN<1>為邏輯高狀態表示導通狀態，且信號EN<1>為邏輯低狀態表示關斷狀態。信號BL<2>及信號BLB<2>分別表示第三個差動式非揮發性記憶體電路的位元線及互補位元線的信號，而信號EN<2>表示第三個差動式非揮發性記憶體電路的第一源極線開關、第二源極線開關以及差動式感應放大器的第一開關電路及第二開關電路的狀態，其中信號EN<2>為邏輯高狀態表示導通狀態，且信號EN<2>為邏輯低狀態表示關斷狀態。
自時間點T20至時間點T21的預充電階段t_PRE，三個差動式非揮發性記憶體電路的位元線、資料線、互補位元線以及互補資料線皆充電至第一電壓V1。接著，自時間點T21至時間點T25的讀取操作階段t_SA，字元線WL<0>被致能，因此，在各差動式非揮發性記憶體電路中，對應於被致能的字元線WL<0>的差動式非揮發性記憶體晶胞被選取。各差動式非揮發性記憶體電路中被選取的差動式非揮發性記憶體晶胞的晶胞電流使得對應的位元線及資料線於時間點T21開始放電，而互補位元線及互補資料 線上的電壓則被維持在第一電壓V1。
需說明的是，由於這三個差動式非揮發性記憶體電路中被選取的差動式非揮發性記憶體晶胞的晶胞電流並不相同，因此這三個差動式非揮發性記憶體電路的資料讀取速度也不相同。如圖5所示，第一個差動式非揮發性記憶體電路中被選取的差動式非揮發性記憶體晶胞的晶胞電流較大，亦即第一個差動式非揮發性記憶體電路具有較快的讀取速度。因此於時間點T22，第一個差動式非揮發性記憶體電路的位元線信號BL<0>與互補位元線信號BLB<0>的電壓差值等於第一個差動式非揮發性記憶體電路的差動式感測電路之感應放大器的感測臨界電壓VT1，致使第一個差動式非揮發性記憶體電路的差動式感測電路的第一輸出端的邏輯狀態及第二輸出端的邏輯狀態開始不同，從而第一個差動式非揮發性記憶體電路的第一開關電路、第二開關電路、第一源極線開關及第二源極線開關被關斷，以避免第一個差動式非揮發性記憶體電路的位元線(資料線)及互補位元線(互補資料線)的電荷被宣洩。
第二個差動式非揮發性記憶體電路中被選取的差動式非揮發性記憶體晶胞的晶胞電流居中，亦即第二個差動式非揮發性記憶體電路具有中等的讀取速度。因此於時間點T22之後的時間點T23，第二個差動式非揮發性記憶體電路的位元線信號BL<1>與互補位元線信號BLB<1>的電壓差值才等於第二個差動式非揮發性記憶體電路的差動式感測電路之感應放大器的感測臨界電壓 VT2，致使第二個差動式非揮發性記憶體電路的差動式感測電路的第一輸出端的邏輯狀態及第二輸出端的邏輯狀態開始不同，從而第二個差動式非揮發性記憶體電路的第一開關電路、第二開關電路、第一源極線開關及第二源極線開關被關斷，以避免第二個差動式非揮發性記憶體電路的位元線(資料線)及互補位元線(互補資料線)的電荷被宣洩。
第三個差動式非揮發性記憶體電路中被選取的差動式非揮發性記憶體晶胞的晶胞電流較小，亦即第三個差動式非揮發性記憶體電路具有較慢的讀取速度。因此於時間點T23之後的時間點T24，第三個差動式非揮發性記憶體電路的位元線信號BL<2>與互補位元線信號BLB<2>的電壓差值才等於第三個差動式非揮發性記憶體電路的差動式感測電路之感應放大器的感測臨界電壓VT3，致使第三個差動式非揮發性記憶體電路的差動式感測電路的第一輸出端的邏輯狀態及第二輸出端的邏輯狀態開始不同，從而第三個差動式非揮發性記憶體電路的第一開關電路、第二開關電路、第一源極線開關及第二源極線開關被關斷，以避免第三個差動式非揮發性記憶體電路的位元線(資料線)及互補位元線(互補資料線)的電荷被宣洩。
附帶一提的是，感測臨界電壓VT1、VT2及VT3也可能不同，從而影響上述三個差動式非揮發性記憶體電路的第一開關電路、第二開關電路、第一源極線開關及第二源極線開關被關斷的時間點。
可以理解的是，各差動式非揮發性記憶體電路的第一開關電路、第二開關電路、第一源極線開關及第二源極線開關被關斷的時間點與各差動式非揮發性記憶體電路的資料讀取速度有關。因此，各差動式非揮發性記憶體電路的第一開關電路、第二開關電路、第一源極線開關及第二源極線開關被關斷的時間點可個別控制而讓省電效果最佳化。
綜上所述，在本發明實施例中，當差動式感測電路的差動輸出端對的邏輯狀態開始不同時，差動式非揮發性記憶體電路可將差動式感測電路與差動資料線對斷開連接，以及將第一源極線開關及第二源極線開關關斷。如此一來，可避免差動資料線對及差動位元線對的電荷被宣洩，以達到省電的效果。除此之外，由於差動式感測電路與差動資料線對斷開連接，故可降低差動式感測電路的輸入負載，從而差動式感測電路的操作電流可被降低，以達到省電的效果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100A:差動式非揮發性記憶體電路
120:差動式感測電路
140:記憶體晶胞陣列
BL:位元線
BLB:互補位元線
DL:資料線
DLB:互補資料線
IT:第一輸入端
ITB:第二輸入端
OT:第一輸出端
OTB:第二輸出端
SWDB1、SWDB2:通道閘門開關
WL<m：0>:字元線

Claims (14)

  1. 一種差動式非揮發性記憶體電路，包括：一差動式感測電路，具有一差動輸入端對以及一差動輸出端對；一差動資料線對，電性連接至該差動式感測電路的該差動輸入端對；一記憶體晶胞陣列，具有至少一差動式非揮發性記憶體晶胞，用以儲存資料；以及一差動位元線對，電性連接在該記憶體晶胞陣列與該差動資料線對之間，其中在該記憶體晶胞陣列的一讀取操作階段，當該差動式感測電路的該差動輸出端對的邏輯狀態開始不同時，該差動資料線對與該差動式感測電路斷開連接。
  2. 如申請專利範圍第1項所述的差動式非揮發性記憶體電路，更包括：一第一源極線開關，該第一源極線開關的第一端電性連接一參考電壓；一第二源極線開關，該第二源極線開關的第一端電性連接該參考電壓；以及一差動源極線對，包括一第一源極線及一第二源極線，其中該第一源極線電性連接在該記憶體晶胞陣列與該第一源極線開關的第二端之間，且該第二源極線電性連接在該記憶體晶胞陣列與 該第二源極線開關的第二端之間，其中在該記憶體晶胞陣列的該讀取操作階段，當該差動式感測電路的該差動輸出端對的邏輯狀態開始不同時，該第一源極線開關及該第二源極線開關被關斷。
  3. 如申請專利範圍第2項所述的差動式非揮發性記憶體電路，其中在該差動式感測電路與該差動資料線對斷開連接且該第一源極線開關及該第二源極線開關被關斷之後，該差動資料線對、該差動位元線對以及該差動源極線對為浮接狀態。
  4. 如申請專利範圍第2項所述的差動式非揮發性記憶體電路，其中在一預充電階段，該差動式感測電路與該差動資料線對電性連接，且該第一源極線開關及該第二源極線開關為導通狀態。
  5. 如申請專利範圍第4項所述的差動式非揮發性記憶體電路，其中在該預充電階段，該差動資料線對以及該差動位元線對被預充電，致使該差動資料線對以及該差動位元線對被充電至一第一電壓，且該差動式感測電路的該差動輸出端對的邏輯狀態相同。
  6. 如申請專利範圍第5項所述的差動式非揮發性記憶體電路，其中在該記憶體晶胞陣列的該讀取操作階段，當該差動式感測電路的該差動輸出端對的邏輯狀態相同時，該差動式感測電路與該差動資料線對電性連接，且該第一源極線開關及該第二源極線開關為導通狀態。
  7. 如申請專利範圍第5項所述的差動式非揮發性記憶體電路，其中在該記憶體晶胞陣列的該讀取操作階段，當該差動式感測電路的該差動輸出端對的邏輯狀態相同時，該差動資料線對的其中一條資料線以及該差動位元線對的其中一條位元線被放電。
  8. 如申請專利範圍第7項所述的差動式非揮發性記憶體電路，其中在該記憶體晶胞陣列的該讀取操作階段，當該差動資料線對的一電壓差值大於或等於該差動式感測電路的一感測臨界電壓時，該差動式感測電路的該差動輸出端對輸出不同的邏輯狀態。
  9. 如申請專利範圍第5項所述的差動式非揮發性記憶體電路，其中在該記憶體晶胞陣列的該讀取操作階段，當該差動式感測電路與該差動資料線對斷開連接時，該差動資料線對的其中一條資料線上的電壓以及該差動位元線對的其中一條位元線上的電壓為一第二電壓，其中該第二電壓等於該第一電壓減去該差動式感測電路的一感測臨界電壓。
  10. 如申請專利範圍第9項所述的差動式非揮發性記憶體電路，其中在該記憶體晶胞陣列的該讀取操作階段之後的該記憶體晶胞陣列的一閒置階段，該差動資料線對的其中該條資料線上的該電壓以及該差動位元線對的其中該條位元線上的該電壓介於該第二電壓與該參考電壓之間。
  11. 如申請專利範圍第2項所述的差動式非揮發性記憶體電路，其中在該記憶體晶胞陣列的該讀取操作階段之後的該記憶體晶胞陣列的一閒置階段，該差動式感測電路與該差動資料線對 斷開連接，該差動輸出端對的邏輯狀態不同，該第一源極線開關及該第二源極線開關為關斷狀態，且該差動資料線對、該差動位元線對以及該差動源極線對為浮接狀態。
  12. 如申請專利範圍第2項所述的差動式非揮發性記憶體電路，其中在該記憶體晶胞陣列的一待機階段，該差動式感測電路與該差動資料線對斷開連接，且該差動式感測電路的該差動輸出端對的邏輯狀態相同。
  13. 如申請專利範圍第2項所述的差動式非揮發性記憶體電路，其中在該記憶體晶胞陣列的一待機階段，該第一源極線開關及該第二源極線開關為導通狀態，且該差動資料線對上的電壓以及該差動位元線對上的電壓為該參考電壓。
  14. 如申請專利範圍第1項所述的差動式非揮發性記憶體電路，其中該差動輸入端對包括一第一輸入端及一第二輸入端，且該差動輸出端對包括一第一輸出端及一第二輸出端，其中該差動式感測電路包括：一第一開關電路，該第一開關電路的第一端耦接該第一輸入端；一第二開關電路，該第二開關電路的第一端耦接該第二輸入端；一感應放大器，耦接該第一開關電路的第二端及該第二開關電路的第二端，用以在該第一開關電路及該第二開關電路導通時對該差動資料線對的一電壓差值進行放大，以產生一第一差動信 號對；以及一閂鎖電路，耦接該感應放大器以接收並閂鎖該第一差動信號對，並據以分別提供一第一輸出電壓及一第二輸出電壓至該第一輸出端及該第二輸出端。
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