CN106409340B

CN106409340B - 写入电压生成电路以及存储器装置

Info

Publication number: CN106409340B
Application number: CN201610275893.XA
Authority: CN
Inventors: 赤堀旭; 松井克晃
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2015-05-01
Filing date: 2016-04-29
Publication date: 2021-07-02
Anticipated expiration: 2036-04-29
Also published as: JP2016212935A; CN106409340A; US20160322086A1; US9887012B2; JP6444803B2

Abstract

本发明涉及写入电压生成电路以及存储器装置。目的在于提供能够在不招致装置规模的增大的情况下对存储器单元高速地进行数据的写入的写入电压生成电路和存储器装置。具有：接受外部电源电压的电源端子、对外部电源电压进行升压来生成升压电压的升压电路、以及选择外部电源电压和升压电压之中的一个并且将所选择的一个的电压作为写入电压输出的选择器，该选择器在对存储器单元进行数据的写入的写入期间的初期将外部电源电压选择为写入电压，另一方面，在后期将升压电压选择为写入电压。

Description

写入电压生成电路以及存储器装置

技术领域

本发明涉及生成施加到存储器单元的写入电压的写入电压生成电路以及包含该写入电压生成电路的存储器装置。

背景技术

在非易失性存储器中，作为用于进行数据的写入的写入电压，需要高电压（几伏特~20伏特）。因此，在非易失性存储器中，通过电荷泵电路等升压电路使从外部供给的比较低电压的电源电压升压，由此，生成施加到存储器单元的写入电压（例如参照专利文献1）。

现有技术文献

专利文献

专利文献1：日本特开2008-17567号公报。

发明内容

发明要解决的课题

但是，为了进行向存储器单元的写入，特别是为了对处于电荷蓄积为零的状态的存储器单元进行高速的写入，对于升压电路，要求大电流供给能力。

然而，当使升压电路为大电流输出型时，存在该升压电路的芯片占有面积变大这样的问题。

因此，本发明的目的在于提供能够在不招致装置规模的增大的情况下对存储器单元高速地进行数据的写入的写入电压生成电路和存储器装置。

用于解决课题的方案

本发明的写入电压生成电路是，一种写入电压生成电路，生成施加到存储器单元的写入电压，具有：电源端子，接受外部电源电压；升压电路，对所述外部电源电压进行升压来生成升压电压；以及选择器，选择所述外部电源电压和所述升压电压之中的一个，将所选择的一个的电压输出为所述写入电压，所述选择器在对所述存储器单元进行数据的写入的写入期间的初期选择所述外部电源电压来作为所述写入电压，另一方面，在所述写入期间的后期选择所述升压电压来作为所述写入电压。

此外，本发明的存储器装置是，一种存储器装置，通过将写入电压施加到存储器单元来进行数据的写入，具有：电源端子，接受外部电源电压；升压电路，对所述外部电源电压进行升压来生成升压电压；以及写入驱动部，在进行数据的写入的写入期间的初期将所述外部电源电压作为所述写入电压施加到所述存储器单元，另一方面，在所述写入期间的后期将所述升压电压作为所述写入电压施加到所述存储器单元。

发明效果

在本发明中，在存储器单元内的蓄积电荷量少的写入期间的初期，将从能够供给比较大的电流的外部电源供给的外部电源电压作为写入电压施加到存储器单元，由此，迅速地向存储器单元内注入电荷。由此，在写入期间的初期，在存储器单元内蓄积期望量的电荷。然后，在写入期间的后期，代替外部电源电压，将对该外部电源电压进行升压而得到的升压电压作为写入电压施加到存储器单元。由此，作为升压电路，能够采用电流供给能力低的小电流输出型的升压电路，谋求升压电路的芯片占有面积的缩小化。

因此，根据本发明，能够在不招致装置规模的增大的情况下进行高速的写入。

附图说明

图1是示出包含本发明的写入电压生成电路20的半导体存储器100的概略结构的框图。

图2是示出控制部103和写入电压生成电路20的工作的一个例子的时间图。

图3是示出写入电压生成电路20的内部结构的一个例子的电路图。

图4是表示写入电压与写入时间的对应关系的图。

图5是示出写入电压生成电路20的内部结构的另一个例子的电路图。

具体实施方式

以下，参照附图并详细地说明本发明的实施例。

图1是示出包含本发明的写入电压生成电路的半导体存储器100的概略结构的框图。

在图1中，在存储器单元阵列101设置有在列向上排列的多个位线BL₁~BLm（m为2以上的整数）以及与其交叉地在行向上排列的多个字线WL₁~WLn（n为2以上的整数）。在由位线BL和字线WL形成的各交叉部设置有存储器单元10。

存储器单元10例如由n沟道型的MOSFET（Metal-Oxide-Semiconductor

Field-Effect Transistor，金属氧化物半导体场效应晶体管）构成。在各存储器单元10中，MOSFET的漏极端子和源极端子连接于彼此邻接的位线BL。

通过这样的结构，存储器单元10的每一个根据经由字线WL向其栅极端子施加的电压、以及经由一对位线BL向漏极端子和源极端各自施加的电压来进行2值或多值的数据的写入和读出。

行解码器102基于从控制部103供给的控制信号来向存储器单元阵列101的字线WL₁~WLn施加选择电压V_SL。

列解码器104基于从控制部103供给的控制信号来向存储器单元阵列101的位线BL₁~BLm施加接地电位、读出电压V_RD或写入电压V_WR。

控制部103在数据读出时将用于使选择电压V_SL施加到与由地址AD示出的地址对应的字线WL的控制信号供给到行解码器102。进而，在该期间，控制部103将用于使接地电位或读出电压V_RD施加到位线BL₁~BLm的控制信号供给到列解码器104（读出控制）。通过这样的读出控制，存储器单元10将与在自己蓄积的电荷对应的电流送出到位线BL上。此时，列解码器104将表示送出到位线BL上的电流值的读出电流值向控制部103供给。控制部103基于该读出电流值来判定数据的值，输出示出该值的读出数据。

此外，控制部103在数据写入时根据从外部供给的写入数据来执行以下的验证（verify）写入控制。

即，控制部103将使选择电压V_SL施加到与由地址AD示出的地址对应的字线WL的控制信号供给到行解码器102。在该期间，控制部103生成如图2所示那样具有用于对由地址AD示出的一个地址重复施加写入电压V_WR的脉冲串（pulse train）的写入信号WR，将其向列解码器104和电源部200供给，并重复执行上述的读出控制。

通过该验证写入控制，列解码器104与图2所示的写入信号WR中的各脉冲同步地将写入电压V_WR间歇性地重复地经由位线BL施加到存储器单元10的每一个。因此，对各存储器单元10每当施加写入电压V_WR时注入电荷，逐渐地蓄积该电荷。此时，通过上述的读出控制，列解码器104将从存储器单元10送出的读出电流值供给到控制部103。控制部103判定该读出电流值是否到达与写入数据对应的值，如果读出电流值到达了与写入数据对应的值，则停止向列解码器104和电源部200的写入信号WR的供给。

再有，控制部103将在对一个地址重复施加写入电压V_WR的期间即图2所示的写入期间WRT的期间为逻辑电平1的状态而在其他的期间为逻辑电平0的状态的写入期间信号WP供给到电源部200。

电源部200经由电源端子105接受从外部电源（未图示）供给的外部电源电压VCC，基于该外部电源电压VCC来生成用于使控制部103工作的内部电源电压。电源部200将该内部电源电压向控制部103供给。此外，电源部200基于经由电源端子105接受的外部电源电压VCC来生成具有比该外部电源电压VCC高的电压值的上述选择电压V_SL，将其向行解码器102供给。进而，电源部200基于经由电源端子105接受的外部电源电压VCC来生成具有比该外部电源电压VCC高的电压值的上述读出电压V_RD，将其向列解码器104供给。

再有，电源部200包含基于经由电源端子105接受的外部电源电压VCC来生成上述写入电压V_WR的写入电压生成电路20。

图3是示出写入电压生成电路20的内部结构的一个例子的电路图。在图3中，前沿检测电路21在检测到如图2所示那样由写入期间信号WP示出的写入期间WRT的排头部的情况下生成仅在规定期间为逻辑电平1的状态的1个脉冲的前沿检测信号FE，将其向计数器22的复位端子R供给。向计数器22的时钟端子供给写入信号WR，向其使能端子E供给写入期间信号WP。

计数器22在如图2所示那样根据逻辑电平1的前沿检测信号FE而将目前的计数值初始化为零之后在写入期间信号WP处于逻辑电平1的状态的期间中即遍及写入期间WRT对写入信号WR中的脉冲的数量进行计数。计数器22在当前的计数值到达最大值N（N为2以上的整数）时，将从逻辑电平0转变为逻辑电平1的执行（carryout）信号CO向JK触发电路（flipflop）23（以下，称为JKFF23）的端子J供给。

后沿检测电路24在检测到如图2所示那样由写入期间信号WP示出的写入期间WRT的末尾部的情况下生成仅在规定期间为逻辑电平1的状态的1个脉冲的后沿检测信号RE，将其向JKFF23的端子K供给。

JKFF23在电源接通稍后生成逻辑电平0的选择信号SE并将其供给到选择器25。之后，如图2所示，当逻辑电平1的执行信号CO被供给到端子J时，JKFF23被设定为设置（set）状态，继续将逻辑电平1的选择信号SE供给到选择器25。之后，在向端子K供给逻辑电平1的后沿检测信号RE的情况下，JKFF23被设定为复位状态，继续将逻辑电平0的选择信号SE供给到选择器25。

升压电路26例如由电荷泵电路等构成，对外部电源电压VCC进行升压，由此，生成与该外部电源电压VCC相比为高电压且具有作为写入电压最适合的电压值的升压电压VB，将其供给到选择器25。

选择器25从升压电压VB和外部电源电压VCC之中选择由选择信号SE示出的一个，将所选择的一个的电压作为上述的写入电压V_WR向列解码104供给。即，选择器25在如图2所示那样选择信号SE处于逻辑电平0的状态的期间，选择外部电源电压VCC，将该外部电源电压VCC作为写入电压V_WR向列解码104供给。因此，此时，列解码104将具有与外部电源电压VCC同一电压值的写入电压V_WR与图2所示的写入信号WR的各脉冲同步地间歇性地重复地经由位线BL施加到存储器单元10的每一个。

另一方面，在选择信号SE处于逻辑电平1的期间，选择器25选择升压电压VB，将该升压电压VB作为写入电压V_WR向列解码104供给。因此，此时，列解码104将具有与升压电压VB同一电压值的写入电压V_WR与图2所示的写入信号WR的各脉冲同步地间歇性地重复地经由位线BL施加到存储器单元10的每一个。

通过上述的结构，写入电压生成电路20在图2所示的写入期间WRT的初期FT将外部电源电压VCC作为写入电压V_WR向列解码104供给。然后，在该写入期间WRT的后期LT，写入电压生成电路20将通过升压电路26对外部电源电压VCC进行升压而得到的升压电压VB作为写入电压V_WR向列解码104供给。由此，在写入期间WRT的初期FT，外部电源电压VCC作为写入电压V_WR被施加到存储器单元10。然后，在写入期间WRT的后期LT，具有比该外部电源电压VCC高且作为写入电压适当的电压值的升压电压VB作为写入电压V_WR被施加到存储器单元10。

在此，存储器单元10内的蓄积电荷量越少，则在将写入电压V_WR施加到存储器单元10时向存储器单元10送出的电流（称为写入电流）的量变得越大。也就是说，在写入期间WRT的初期FT，与后期LT相比，存储器单元10内的蓄积电荷量少，因此，写入电流变大。换言之，在写入期间WRT的后期LT，与初期FT相比，写入电流变小。

因此，写入电压生成电路20在写入期间WRT的初期FT将从能够流动比较大的电流的外部电源供给的外部电源电压VCC作为写入电压V_WR向列解码104供给。此时，外部电源电压VCC与作为写入电压的适当的电压值相比为低电压。然而，外部电源能够对存储器单元10进行使用了比较大的电流的电荷注入，因此，能够使电荷迅速地蓄积在该存储器单元10内。然后，在写入期间WRT的后期LT，写入电压生成电路20将由升压电路26生成的具有对于写入最适合的电压值的升压电压VB设定为写入电压V_WR来代替外部电源电压VCC。此时，在写入期间WRT的后期LT的稍前的时间点，通过基于上述的外部电源电压VCC的电荷注入，将期望量的电荷蓄积在存储器单元10内。由此，作为升压电路26，能够采用电流供给能力低的小电流输出型的升压电路，谋求升压电路26的芯片占有面积的缩小化。

因此，根据写入电压生成电路20，能够在不招致装置规模的增大的情况下高速地进行数据的写入。

再有，从外部电源供给的外部电源电压VCC的电压值不被固定化，只要是电源部200容许的工作保证范围内的电压值即可。此时，如图4所示，关于写入电压V_WR，其电压值越低，写入所花费的时间越长。因此，在将具有该工作保证范围内的最小的电压值的外部电源电压VCC供给到电源部200的情况下，存在不能在写入期间WRT的初期FT内蓄积期望量的电荷的可能性。

因此，也可以基于外部电源电压VCC的电压值来变更初期FT的期间长度。

图5是示出鉴于这样的方面而完成的写入电压生成电路20的内部结构的另一个例子的电路图。再有，在图5所示的写入电压生成电路20中，除了在计数器22的前级设置作为电压控制振荡器的VCO（Voltage controlled Oscillator，压控振荡器）31和选择器32的方面以外的其他的结构与图3所示的结构相同。

在图5中，VCO31生成具有与外部电源电压VCC的电压值对应的频率的2值的振荡信号，将其作为写入信号WRV供给到选择器32。

选择器32从上述的写入信号WR和WRV之中选择由从控制部103供给的选择信号SWR示出的一个，将所选择的一个的写入信号向计数器22的时钟端子供给。此时，在选择信号SWR示出写入信号WR的情况下，具有图5所示的结构的写入电压生成电路20进行与图3所示的结构相同的工作即图2所示的工作。

另一方面，在选择信号SWR示出写入信号WRV的情况下，写入电压生成电路20虽然基本上进行图2所示的工作，但是，在外部电源电压VCC的电压值低的情况下，与高的情况相比，使图2所示的写入信号WR中的脉冲周期TW变长，由此，使初期FT的期间长度变长。

由此，不管外部电源电压VCC的电压值，能够在写入期间WRT的后期LT的稍前之前使存储器单元10内的蓄积电荷量到达期望量。

总之，作为写入电压生成电路20，只要为通过对经由电源端子（105）接受的外部电源电压（VCC）进行升压而生成升压电压（VB）的升压电路（26）和以下的选择器（25）来生成施加到存储器单元（10）的写入电压（V_WR）的电路即可。再有，选择器在选择经由电源端子接受的外部电源电压和升压电压之中的一个来将所选择的一个的电压输出为写入电压时，在对存储器单元进行数据的写入的写入期间的初期将外部电源电压选择为写入电压，另一方面，在写入期间的后期将升压电压选择为写入电压。

附图标记的说明

10 存储器单元

20 写入电压生成电路

22 计数器

25 选择器

26 升压电路

104 列解码器

105 电源端子

200 电源部。

Claims

1.一种写入电压生成与施加电路，生成写入电压并将其施加到存储器单元由此使得所述存储器单元存储数据，其特征在于，具有：

电源端子，被配置成接受外部电源电压；

升压电路，被配置成对所述外部电源电压进行升压来生成升压供应电压；以及

选择性中继电路，被配置成在对所述存储器单元写入数据的写入期间的初期期间选择性地将所述外部电源电压作为所述写入电压中继到所述存储器单元使得在所述存储器单元中存储第一电荷，另一方面，在所述写入期间的后期期间选择性地将所述升压供应电压作为所述写入电压中继到所述存储器单元使得在所述存储器单元中存储第二电荷，所存储的第一电荷的量大于所存储的第二电荷的量。

2.根据权利要求1所述的写入电压生成与施加电路，其特征在于，

包含计数器，所述计数器被配置成接受包含示出在所述写入期间中将所述写入电压施加到所述存储器单元的定时的脉冲序列的写入信号并且对所述写入信号中的脉冲的数量进行计数来得到计数值，

所述选择性中继电路在从所述写入期间的排头到所述计数值到达规定数目的期间选择性地将所述外部电源电压中继到所述存储器单元，另一方面，在所述计数值到达所述规定数目之后选择性地将所述升压供应电压作为所述写入电压中继到所述存储器单元。

3.根据权利要求2所述的写入电压生成与施加电路，其特征在于，包含电压控制振荡器，所述电压控制振荡器被配置成生成由具有与所述外部电源电压的电压值对应的频率的脉冲序列构成的振荡信号，并且所述振荡信号被生成为所述写入信号。

4.一种存储器装置，通过将写入电压施加到存储器单元由此使得所述存储器单元存储数据来进行数据的写入，其特征在于，具有：

电源端子，被配置成接受外部电源电压；

写入驱动部，被配置成在写入数据的写入期间的初期期间将所述外部电源电压作为所述写入电压施加到所述存储器单元使得在所述存储器单元中存储第一电荷，另一方面，在所述写入期间的后期期间将所述升压供应电压作为所述写入电压施加到所述存储器单元使得在所述存储器单元中存储第二电荷，所存储的第一电荷的量大于所存储的第二电荷的量。

5.根据权利要求4所述的存储器装置，其特征在于，

所述写入驱动部具有：解码器，根据包含示出在所述写入期间中将所述写入电压施加到所述存储器单元的定时的脉冲序列的写入信号将所述写入电压施加到所述存储器单元；以及写入电压生成电路，生成所述写入电压，

所述写入电压生成电路包含：

计数器，被配置成在所述写入期间中对所述写入信号中的脉冲的数量进行计数来得到计数值；以及

选择性中继电路，被配置成在从所述写入期间的排头到所述计数值到达规定数目的期间选择性地将所述外部电源电压作为所述写入电压中继到所述存储器单元，另一方面，在所述计数值到达所述规定数目之后选择性地将所述升压供应电压作为所述写入电压中继到所述存储器单元。

6.根据权利要求5所述的存储器装置，其特征在于，包含电压控制振荡器，所述电压控制振荡器被配置成生成由具有与所述外部电源电压的电压值对应的频率的脉冲序列构成的振荡信号，并且所述振荡信号被生成为所述写入信号。