TW201931576A - 三維非揮發性記憶體及其製造方法 - Google Patents
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Abstract
一種三維非揮發性記憶體及其製造方法。三維非揮發性記憶體包括基底、電荷儲存結構、堆疊結構以及通道層。電荷儲存結構配置於基底上。堆疊結構配置於電荷儲存結構的一側，且包括多個絕緣層、多個閘極、緩衝層以及阻障層。絕緣層與閘極交替地堆疊。緩衝層配置於各閘極與電荷儲存結構之間且配置於絕緣層的表面上。阻障層配置於各閘極與緩衝層之間。閘極的端部相對於阻障層的端部在遠離通道層的方向上是凸出的。
Description
本發明是有關於一種記憶體及其製造方法，且特別是有關於一種三維非揮發性記憶體及其製造方法。
非揮發性記憶體元件（如，快閃記憶體）由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體元件。
目前業界較常使用的快閃記憶體陣列包括反或閘（NOR）快閃記憶體與反及閘（NAND）快閃記憶體。由於NAND快閃記憶體的結構是使各記憶胞串接在一起，其積集度與面積利用率較NOR快閃記憶體有效率，因此NAND快閃記憶體的記憶密度比NOR快閃記憶體的記憶密度高得多。因此，NAND快閃記憶體已經廣泛地應用在多種電子產品中，特別是大量資料儲存領域。
此外，為了進一步地提升記憶體元件的儲存密度以及積集度，發展出一種三維NAND快閃記憶體。然而，在目前三維NAND快閃記憶體進行操作過程中，記憶胞的干擾為三維NAND快閃記憶體中主要的挑戰之一，特別是存在微量的殘留物。
本發明提供一種三維非揮發性記憶體及其製造方法，其可消除在進行操作期間閘極之間例如電連接/電橋的干擾現象。
本發明的提出一種三維非揮發性記憶體，包括基底、電荷儲存結構、堆疊結構以及通道層。電荷儲存結構配置於基底上。堆疊結構配置於電荷儲存結構的一側，且包括多個絕緣層、多個閘極、緩衝層以及阻障層。絕緣層與閘極交替地堆疊。緩衝層配置於各閘極與電荷儲存結構之間且配置於絕緣層的表面上。阻障層配置於各閘極與緩衝層之間。通道層配置於所述電荷儲存結構另一側。閘極的端部相對於阻障層的端部在遠離通道層的方向上是凸出的。
在本發明的一些實施例中，絕緣層102a的端部E1在垂直於通道層的方向上至閘極124a的端部E2的距離為L1，絕緣層102a的端部E1在垂直於通道層的方向上至阻障層122a的端部E3的距離為L2，且1＜L2/L1＜2。
在本發明的一些實施例中，上述的緩衝層的與阻障層接觸的第一部分的厚度為T1，緩衝層的不與阻障層接觸的第二部分的厚度為T2，且0＜T1−T2≦30埃（Å）。
在本發明的一些實施例中，上述的緩衝層的第二部分為不連續的。
在本發明的一些實施例中，上述的第二部分中含有所述阻障層的原子的原子濃度可小於1原子%。
在本發明的一些實施例中，上述的阻障層的材料例如是鈦、氮化鈦、鉭、氮化鉭或其組合。
在本發明的一些實施例中，上述的緩衝層的材料例如是高介電常數的材料。
本發明提出一種三維非揮發性記憶體的製造方法，包括下列步驟。於基底上形成電荷儲存結構以及堆疊結構。電荷儲存結構配置於堆疊結構的側壁上。堆疊結構包括多個絕緣層、多個閘極、緩衝層以及阻障層。絕緣層與閘極交替地堆疊。緩衝層配置於各閘極與電荷儲存結構之間且配置於絕緣層的表面上。阻障層配置於各閘極與緩衝層之間。於電荷儲存結構上形成通道層。閘極的端部相對於阻障層的端部在遠離通道層的方向上是凸出的。
在本發明的一些實施例中，絕緣層102a的端部E1在垂直於通道層的方向上至閘極124a的端部E2的距離為L1，絕緣層102a的端部E1在垂直於通道層的方向上至阻障層122a的端部E3的距離為L2，且1＜L2/L1＜2。
在本發明的一些實施例中，上述的緩衝層的與阻障層接觸的第一部分的厚度為T1，緩衝層的不與阻障層接觸的第二部分的厚度為T2，且0＜T1−T2≦30埃。
在本發明的一些實施例中，上述的緩衝層的第二部分為不連續的。
在本發明的一些實施例中，上述的第二部分中含有所述阻障層的原子的原子濃度可小於1原子%。
在本發明的一些實施例中，上述的堆疊結構的形成方法包括下列步驟。於基底上形成交替堆疊的多個絕緣材料層與多個犧牲層。對絕緣材料層與犧牲層進行圖案化製程，以形成第一開口。移除第一開口所暴露的犧牲層，以形成暴露部分電荷儲存結構的第二開口。於第一開口的表面上形成閘極層且於第二開口中填入閘極層，閘極層包括依序形成的緩衝材料層、阻障材料層以及閘極材料層。移除部分的閘極材料層、部分的緩衝材料層以及部分的阻障材料層，以形成閘極、緩衝層以及阻障層。
在本發明的一些實施例中，上述移除部分的閘極材料層、部分的阻障材料層以及部分的緩衝材料層的方法包括下列步驟。進行第一蝕刻製程，移除部分的閘極材料層，以暴露阻障材料層。進行第二蝕刻製程，移除部分的阻障材料層，以暴露緩衝材料層。進行第三蝕刻製程，移除部分的緩衝材料層，以形成緩衝層。
在本發明的一些實施例中，上述的第一蝕刻製程例如是回蝕刻製程。
在本發明的一些實施例中，上述的第二蝕刻製程例如是乾式蝕刻製程或濕式蝕刻製程。
在本發明的一些實施例中，上述的第三蝕刻製程例如是交替進行乾式處理以及濕式處理。
在本發明的一些實施例中，上述的乾式處理例如是電漿處理。
在本發明的一些實施例中，上述的濕式處理例如是使用含氟溶劑做為蝕刻液的濕式處理。
基於上述，在本發明所提出的三維非揮發性記憶體及其製造方法中，藉由移除部分閘極之間的絕緣層而同時移除位於絕緣層中的階梯殘留，因此可大大地降低在進行操作時閘極之間的干擾（例如是金屬殘留物）以及短路問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1I為本發明一些實施例的三維非揮發性記憶體的製造流程剖面圖。圖2為圖1B的上視圖。
請參照圖1A，於基底100上形成堆疊結構101。基底100例如是矽基底。在一些實施例中，可依據設計需求而於基底100中形成摻雜區（如，N+摻雜區）（未繪示）。堆疊結構101包括交替地堆疊的多個絕緣材料層102與多個犧牲層104。絕緣材料層102的材料包括介電材料，例如是氧化矽。犧牲層104的材料與絕緣材料層102不同，且與絕緣材料層102具有足夠的蝕刻選擇比，此外並無特別限制。在一些實施例中，犧牲層104的材料例如是氮化矽。絕緣材料層102與犧牲層104例如是藉由進行多次化學氣相沈積製程所形成。堆疊結構101中絕緣材料層102以及犧牲層104的層數可以大於16。然而，本發明並不以此為限，堆疊結構101中絕緣材料層102以及犧牲層104的層數可取決於記憶體裝置的設計及密度。
接著，對堆疊結構101進行蝕刻，以形成穿過堆疊結構101的開口106。在一些實施例中，在上述蝕刻製程中，可選擇性地移除部分基底100，使得開口106延伸至基底100中。開口106例如是孔，如圖2所示。
請同時參照圖1B以及圖2，於開口106的側壁上形成電荷儲存結構112。電荷儲存結構112覆蓋絕緣材料層102與犧牲層104。電荷儲存結構112可以是氧化物、氮化物或其組合。在一些實施例中，電荷儲存結構112包括氧化物-氮化物-氧化物（ONO）複合層。在一例示實施例中，電荷儲存結構112包括氧化矽層109、氮化矽層110以及氧化矽層111。在一些實施例中，電荷儲存結構112包括氧化物-氮化物-氧化物-氮化物-氧化物（ONONO）複合層。在一例示實施例中，電荷儲存結構112包括氧化矽層135、氮化矽層136、氧化矽層137、氮化矽層138以及氧化矽層139，如圖1B-1所示。更具體地說，電荷儲存結構112以間隙壁的形式形成於開口106的側壁上，而裸露出開口106的底面的基底100。
在本實施例中，圖2中的開口106為陣列排列，但本發明不限於此。在一些實施例中，開口106為隨機排列，只要開口106之間的距離大於100埃即可。
接著，於電荷儲存結構112上形成通道層114。具體地說，通道層114覆蓋開口106的側面上的電荷儲存結構112，並與開口106的底面所裸露出的基底100接觸。在一些實施例中，通道層114可做為位元線。通道層114的材料例如是半導體材料，如多晶矽或摻雜多晶矽等。可藉由原位摻雜來進行摻雜，或是藉由離子植入製程來進行摻雜。
請參照圖1C，於開口106中形成介電層115。介電層115的形成方法例如是利用化學氣相沈積法或旋塗法形成填滿開口106的介電材料層（未繪示），再對介電材料層進行回蝕刻製程，以使所形成的介電層115的上表面低於堆疊結構101的頂表面。
接著，於介電層115上形成導體插塞116。導體插塞116與通道層114接觸。在一些實施例中，導體插塞116的材料例如是多晶矽或摻雜多晶矽。導體插塞116的形成方法例如是先形成填滿開口106的導體材料層（未繪示），再對導體材料層進行化學機械研磨製程及/或回蝕刻製程，以移除開口106外的導體材料層。
然後，於堆疊結構101上形成絕緣層117。絕緣層117覆蓋電荷儲存結構112、通道層114、導體插塞116以及堆疊結構101。在一些實施例中，絕緣層117的材料例如是氧化矽或其他絕緣材料。
請參照圖1D，對絕緣層117、絕緣材料層102與犧牲層104進行圖案化製程，以形成穿過絕緣層117、絕緣材料層102與犧牲層104的開口（亦稱作溝渠）118。在一些實施例中，在進行所述圖案化製程期間，也會同時移除部分基底100，使得開口118延伸至基底100。此外，在對絕緣材料層102進行圖案化製程之後，絕緣材料層102的剩餘部分形成絕緣層102a。
接著，移除開口118所暴露的犧牲層104，以形成暴露出部分電荷儲存結構112的側向開口120。移除開口118所暴露的犧牲層104的方法例如是乾式蝕刻法或溼式蝕刻法。使用在乾式蝕刻法中的蝕刻劑例如是NF3
、H2
、HBr、O2
、N2
或He。上述溼式蝕刻法所使用的蝕刻液例如是磷酸（H3
PO4
）溶液。
請參照圖1E，於開口118的表面上形成閘極層126且於側向開口120中填入閘極層126。閘極層126包括依序形成的緩衝材料層121、阻障材料層122以及閘極導體材料層124。在一些實施例中，緩衝材料層121形成於阻障材料層122與電荷儲存結構112之間以及絕緣層102a的表面上。緩衝材料層121的材料例如是介電常數大於7的高介電常數的材料，如氧化鋁（Al2
O3
）、HfO2
、La2
O5
、過渡金屬氧化物、鑭系元素氧化物或其組合等。在一些實施例中，緩衝材料層121的形成方法需要良好的階梯覆蓋，在整個結構上獲得良好的膜厚均勻性。所述方法例如是化學氣相沈積法或原子層沈積法（ALD）。緩衝材料層121可用以提升抹除以及編程特性。阻障材料層122的材料例如是鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。阻障材料層122的形成方法例如是化學氣相沈積法。閘極導體材料層124的材料例如是多晶矽、非晶矽、鎢（W）、鈷（Co）鋁（Al）、矽化鎢（WSix）或矽化鈷（CoSix）。閘極導體材料層124的形成方法例如是化學氣相沈積法。
請參照圖1F至圖1H，移除部分的閘極導體材料層124、部分的阻障材料層122以及部分的緩衝材料層121，以形成閘極124a、緩衝層121a以及阻障層122a。
在一些實施例中，如圖1F所示，進行第一蝕刻製程，移除部分的閘極導體材料層124，以暴露阻障材料層122。第一蝕刻製程可以是回蝕刻製程，例如濕式蝕刻製程或乾式蝕刻製程。乾式蝕刻製程或濕式蝕刻製程都是可行的。在一些實施例中，可以在電漿系統下進行乾式蝕刻，電漿系統包括感應耦合電漿（inductively coupled plasma，ICP）、遠程電漿、電容式射頻電漿（capacitive coupled plasma，CCP）或電子迴旋共振電漿（electron cyclotron resonance，ECR）系統。且可以應用例如是NF3
、SF6
或CF4
的氟類化合物。在一些實施例中，在濕式蝕刻的情況下，可以施加NH4
OH、H2
O2
、H2
SO4
、HNO3
或醋酸。在一些實施例中，在進行第一蝕刻製程期間，除了移除開口118中的閘極導體材料層124外，也會移除掉側向開口120中部分的閘極導體材料層124。此外，在對閘極導體材料層124進行第一蝕刻製程之後，閘極導體材料層124的剩餘部分形成閘極124a。在一些實施例中，閘極124a可做為字元線。在一些實施例中，絕緣層102a的端部E1相對於側向開口120中所暴露的閘極124a的端部E2是凸出的。具體來說，絕緣層102a的端部E1相對於閘極124a的端部E2在遠離通道層114的方向上是凸出的。在本實施例中，相鄰兩個閘極124a藉由位於其間的絕緣層102a而隔離，而且由於絕緣層102a凸出於相鄰的側向開口120（上、下）中兩個閘極124a，因此，可避免相鄰的閘極124a彼此接觸。在本實施例中，閘極124a的端部E2具有實質上平坦表面，但本發明不限於此。在另一些實施例中，閘極124a的端部E2具有圓弧狀表面。在一些實施例中，閘極124a的端部E2在接近開口120中心處的表面比閘極124a的端部E2在靠近開口120邊緣（即靠近阻障材料層122）的表面凸出（如虛線所示）。
接著，請參照圖1G，進行第二蝕刻製程，移除部分的阻障材料層122，以暴露緩衝材料層121。第二蝕刻製程例如是乾式蝕刻製程或濕式蝕刻製程。在一些實施例中，在進行第二蝕刻製程期間，除了移除開口118上的阻障材料層122外，也會移除掉側向開口120中暴露的阻障材料層122以及閘極124a與緩衝材料層121之間部分的阻障材料層122。在對阻障材料層122進行第二蝕刻製程之後，阻障材料層122的剩餘部分形成阻障層122a。在一些實施例中，側向開口120中所暴露的閘極124a的端部E2相對於側向開口120中所暴露的阻障層122a的端部E3是凸出的。具體來說，閘極124a的端部E2相對於阻障層122a的端部E3在遠離通道層114的方向上是凸出的。在本實施例中，藉由移除開口118上的阻障材料層122且甚至移除側向開口120中的阻障材料層122至低於閘極124a的端部E2，可有助於相鄰側向開口120中的閘極124a之間的隔離，並減少相鄰側向開口120之間的階梯殘留（stringer）（即阻障材料層的殘留物）。在本實施例中，阻障層122a的端部E3具有實質上平坦表面，但本發明不限於此。在另一些實施例中，阻障層122a的端部E3具有傾斜的表面。具體來說，阻障層122a的端部E3具有自與緩衝材料層121接觸的點向通道層114的傾斜的表面。
在一些實施例中，可藉由單一蝕刻製程來同時移除部分的閘極導體材料層124以及部分的阻障材料層122。
請參照圖1H，進行第三蝕刻製程，移除部分的所暴露的緩衝材料層121，以形成緩衝層121a。在一些實施例中，第三蝕刻製程可以是交替進行乾式處理以及濕式處理。乾式處理例如是電漿處理。在一些實施例中，可以在電漿系統下進行乾式處理，電漿系統包括感應耦合電漿（inductively coupled plasma，ICP）、遠程電漿、電容式射頻電漿（capacitive coupled plasma，CCP）或電子迴旋共振電漿（electron cyclotron resonance，ECR）系統。在一些實施例中，可使用氧化氣體、惰性氣體或其組合進行電漿處理。氧化氣體幾乎不能與半導體材料以及閘極材料產生反應。氧化氣體例如是氧氣、惰性氣體。惰性氣體例如是氮氣、氪氣或氬氣。在一些實施例中，濕式處理例如是使用含氟溶劑做為蝕刻液的濕式處理，例如是稀釋的氫氟酸（diluted hydrofluoric acid，DHF）或緩衝氧化矽蝕刻劑（buffered oxide etch，BOE），但本發明不限於此，亦可使用其他蝕刻液來進行濕式處理。在一些實施例中，在進行第三蝕刻製程期間，除了移除開口118上的部分的緩衝材料層121外，也會移除掉部分側向開口120中暴露的緩衝材料層121。具體來說，在對所暴露的緩衝材料層121進行乾式處理之後，經乾式處理後的緩衝材料層121的表面相較於未經電漿處理的緩衝材料層121變得更加鬆散或無定形。接著，對經乾式處理後的緩衝材料層121進行溼式處理，以移除部分的緩衝材料層121。
特別要說明的是，在習知避免閘極之間干擾的製程中，雖然會移除閘極之間的阻障材料層以減少相鄰閘極之間的階梯殘留（即阻障材料層的殘留物），但仍然會有少量的階梯殘留埋在緩衝材料層的與阻障材料層接觸的表面。上述的階梯殘留會容易形成遺漏路徑（leakage path）以及閘極橋（gate bridge），進而引起閘極之間的干擾以及短路的問題。然而，在本發明中，藉由對所暴露的緩衝材料層進行第三蝕刻製程，以移除部分的緩衝材料層，同時移除位於緩衝材料層中的階梯殘留。
在一些實施例中，可重覆交替進行乾式處理以及濕式處理直至完全移除所暴露的緩衝材料層121中的階梯殘留（stringer）。此外，在對所暴露的緩衝材料層121進行第三蝕刻製程之後，緩衝材料層121的剩餘部分形成緩衝層121a。在一些實施例中，每一次交替進行乾式處理以及濕式處理可移除大於1埃的量的閘極124a、阻障層122a、緩衝層121a。
在一些實施例中，如圖1H所示，在對所暴露的緩衝材料層121進行第三蝕刻製程之後，所形成的緩衝層121a仍連續地覆蓋在絕緣層102a的表面上。在一些實施例中，在對所暴露的緩衝材料層121進行第三蝕刻製程之後，所形成的緩衝層121a不連續地覆蓋在絕緣層102a的表面上。在另一些實施例中，在對所暴露的緩衝材料層121進行第三蝕刻製程之後，所形成的緩衝層121a暴露絕緣層102a的角落（未繪示），藉此可阻斷金屬/金屬氧化物之間的實體連接（physical connection）。
請參照圖1I，形成覆蓋開口118的側壁且填充側向開口120的絕緣層128。在一些實施例中，絕緣層128的材料例如是氧化矽。形成絕緣層128的方法例如是化學氣相沈積法或原子層沈積法（ALD）。接著，進行蝕刻製程以移除位於開口118的底部的絕緣層128。在一些實施例中，在對絕緣層128進行蝕刻製程之後，部分的基板100可被選擇性地移除。於開口118中依序填入阻障層130以及金屬層132。阻障層130的材料例如是鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。形成阻障層130的方法例如是化學氣相沈積法。金屬層132的材料例如是鎢（W）、多晶矽、鈷、矽化鎢（WSix）或矽化鈷（CoSix）。形成金屬層132的方法例如是化學氣相沈積法。在一些實施例中，金屬層132可做為共用源極線（common source line）。至此，完成本發明的三維非揮發性記憶體的製作。
以下，將參照圖1I說明本發明的三維非揮發性記憶體的結構。此外，本實施例的三維非揮發性記憶體的製造方法雖然是以上述方法為例進行說明，然而本發明的三維非揮發性記憶體的形成方法並不以此為限。圖3為圖1I的區域A的局部放大圖。圖4為另一實施例的區域A的局部放大圖。
請參照圖1I、圖3以及圖4，三維非揮發性記憶體包括基底100、電荷儲存結構112、堆疊結構127以及通道層114。堆疊結構127與電荷儲存結構112配置基底100上，且堆疊結構127配置於電荷儲存結構112的一側。堆疊結構127包括多個絕緣層102a、多個閘極124a、緩衝層121a以及阻障層122a。絕緣層102a與閘極124a交替地堆疊。緩衝層121a配置於各閘極124a與電荷儲存結構112之間且配置於絕緣層102a的表面上。阻障層122a配置於各閘極124a與緩衝層121a之間。通道層114配置於電荷儲存結構112上。
在一些實施例中，閘極124a的端部E2相對於阻障層122a的端部E3在遠離通道層114的方向上是凸出的。在一些實施例中，絕緣層102a的端部E1在垂直於通道層的方向上至閘極124a的端部E2的距離為L1，絕緣層102a的端部E1在垂直於通道層的方向上至阻障層122a的端部E3的距離為L2，且1＜L2/L1＜2。在一些實施例中，50埃＜L2−L1＜400埃。在一些實施例中，L1一般大於50埃。在另一些實施例中，阻障層122a的端部E3具有傾斜的表面。具體來說，阻障層122a的端部E3具有自與緩衝材料層121接觸的點向通道層114的傾斜的表面，如圖4所示。在此情況下，絕緣層102a的端部E1在垂直於通道層的方向上至端部E3的與緩衝材料層121接觸的點的距離為L2。
在一些實施例中，緩衝層121a包括與阻障層122a接觸的第一部分123以及不與阻障層122a接觸的第二部分125，其中緩衝層121a的第一部分123的厚度為T1，緩衝層121a的第二部分125的厚度為T2，且0＜T1−T2≦30埃。在一些實施例中，緩衝層121a的第二部分125為不連續的。具體來說，緩衝層121a的第二部分125暴露絕緣層102a的角落（未繪示），藉此可阻斷金屬/金屬氧化物之間的實體連接（physical connection）。
在一些實施例中，緩衝層121a的第二部分125中含有緩衝層121a的原子的原子濃度小於1原子%。
在一些實施例中，三維非揮發性記憶體可更包括介電層115以及導體插塞116。介電層115位於開口106的下部，且通道層114 環繞介電層115。導體插塞116位於開口106的上部且與通道層114接觸。
綜上所述，在上述實施例的三維非揮發性記憶體及其製造方法中，藉由移除部分閘極之間的絕緣層而同時移除位於絕緣層中的階梯殘留，因此可改善在進行操作時閘極之間的干擾以及短路問題。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧基底
101、127‧‧‧堆疊結構
102、121‧‧‧絕緣材料層
102a、117‧‧‧絕緣層
104‧‧‧犧牲層
106、118‧‧‧開口
109、111、135、137、139‧‧‧氧化矽層
110、136、138‧‧‧氮化矽層
112‧‧‧電荷儲存結構
114‧‧‧通道層
115‧‧‧介電層
116‧‧‧導體插塞
120‧‧‧側向開口
121‧‧‧緩衝材料層
121a‧‧‧緩衝層
122‧‧‧阻障材料層
122a‧‧‧阻障層
123‧‧‧第一部分
124‧‧‧閘極材料層
124a‧‧‧閘極
125‧‧‧第二部分
126‧‧‧閘極層
128‧‧‧絕緣層
130‧‧‧阻障層
132‧‧‧金屬層
A‧‧‧區域
E1、E2、E3‧‧‧端部
L1、L2‧‧‧長度
T1、T2‧‧‧厚度
圖1A、圖1B、圖1B-1、圖1C至圖1I為本發明一些實施例的三維非揮發性記憶體的製造流程剖面圖。 圖2為圖1B的上視圖。 圖3為圖1I的區域A的局部放大圖。 圖4為另一實施例的區域A的局部放大圖。
Claims (10)
- 一種三維非揮發性記憶體，包括： 基底； 電荷儲存結構，配置於所述基底上； 堆疊結構，配置於所述電荷儲存結構的一側，且包括： 多個絕緣層與多個閘極，其中所述絕緣層與所述閘極交替地堆疊； 緩衝層，配置於各閘極與所述電荷儲存結構之間且配置於所述絕緣層的表面上；以及 阻障層，配置於所述各閘極與所述緩衝層之間；以及 通道層，配置於所述電荷儲存結構另一側， 其中所述閘極的端部相對於所述阻障層的端部在遠離所述通道層的方向上是凸出的。
- 如申請專利範圍第1項所述的三維非揮發性記憶體，其中所述絕緣層的端部在垂直於通道層的方向上至所述閘極的端部的距離為L1，所述絕緣層的端部在垂直於通道層的方向上至所述阻障層的端部的距離為L2，且1＜L2/L1＜2。
- 如申請專利範圍第1項所述的三維非揮發性記憶體，其中所述緩衝層的與所述阻障層接觸的第一部分的厚度為T1，所述緩衝層的不與所述阻障層接觸的第二部分的厚度為T2，且0＜T1−T2≦30埃。
- 如申請專利範圍第3項所述的三維非揮發性記憶體，其中所述緩衝層的所述第二部分為不連續的。
- 如申請專利範圍第1項所述的三維非揮發性記憶體，其中所述阻障層的材料包括鈦、氮化鈦、鉭、氮化鉭或其組合。
- 如申請專利範圍第1項所述的三維非揮發性記憶體，其中所述緩衝層的材料包括高介電常數的材料。
- 一種三維非揮發性記憶體的製造方法，包括： 於基底上形成電荷儲存結構以及堆疊結構，所述電荷儲存結構配置於所述堆疊結構的側壁上，其中所述堆疊結構包括： 多個絕緣層與多個閘極，其中所述絕緣層與所述閘極交替地堆疊； 緩衝層，配置於各閘極與所述電荷儲存結構之間且配置於所述絕緣層的表面上；以及 阻障層，配置所述各閘極與所述緩衝層之間；以及 於所述電荷儲存結構上形成通道層， 其中所述閘極的端部相對於所述阻障層的端部在遠離所述通道層的方向上是凸出的。
- 如申請專利範圍第8項所述的三維非揮發性記憶體的製造方法，其中所述絕緣層的端部在垂直於通道層的方向上至所述閘極的端部的距離為L1，所述絕緣層的端部在垂直於通道層的方向上至所述阻障層的端部的距離為L2，且1＜L2/L1＜2。
- 如申請專利範圍第8項所述的三維非揮發性記憶體的製造方法，其中所述緩衝層的與所述阻障層接觸的第一部分的厚度為T1，所述緩衝層的不與所述阻障層接觸的第二部分的厚度為T2，且0埃＜T1−T2≦30埃。
- 如申請專利範圍第9項所述的三維非揮發性記憶體的製造方法，其中所述緩衝層的所述第二部分為不連續的。
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