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TWI832034B - 半導體裝置及其製造方法 - Google Patents

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TWI832034B
TWI832034B TW110104662A TW110104662A TWI832034B TW I832034 B TWI832034 B TW I832034B TW 110104662 A TW110104662 A TW 110104662A TW 110104662 A TW110104662 A TW 110104662A TW I832034 B TWI832034 B TW I832034B
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Taiwan
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fin
region
etching
resist layer
isolation component
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Inventor
朱峯慶
李威養
楊豐誠
陳燕銘
Original Assignee
台灣積體電路製造股份有限公司
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Abstract

一種方法，包括：提供具有第一及第二鰭狀物及在第一及第二鰭狀物的上方的源極/汲極部件的結構，第一及第二鰭狀物在基底的上方並定向為其縱向通常沿著第一方向；形成覆蓋源極/汲極部件的層間介電層；至少對源極/汲極部件之間的區域施行第一蝕刻製程，藉此在層間介電層形成溝槽；在溝槽沉積介電材料；施行第二蝕刻製程，以選擇性將介電材料凹陷；以及施行第三蝕刻製程，以選擇性將層間絕緣層凹陷，藉此形成暴露出源極/汲極部件的接觸孔。

Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置及其製造方法，特別是關於鰭式場效電晶體的半導體裝置及其製造方法。
半導體積體電路(integrated circuit；IC)產業已歷經了指數式的成長。在積體電路的材料與設計的技術發展下，已產出數個世代的積體電路，每個世代均比其前一個世代具有較小且更複雜的電路。在積體電路革命的過程中，通常是隨著功能密度(舉例而言：每單位晶片面積的互連的裝置數量)的增加而縮減幾何尺寸(舉例而言：使用一製程所能形成的最小構件(或是線))。這樣的尺寸縮減的過程通常會藉由增加製造效率與降低關連的成本而獲得效益。如此的尺寸縮減亦已增加處理及製造積體電路的複雜度。
例如，當形成用於小尺寸電晶體(例如，場效電晶體(field effect transistors；FET)，其具有鰭狀(fin-like)的通道，即所謂的「鰭式場效電晶體」(FinFETs))的n型與p型磊晶源極/汲極(source/drain；S/D)部件時，有時會使在源極/汲極區域的鰭狀物先凹陷。將阻劑(或光阻)材料圖形化以暴露出用於其中一種形式的鰭式場效電晶體(舉例而言：p型鰭式場效電晶體)的區域，而覆蓋用於 其中另一種形式的鰭式場效電晶體(舉例而言：n型鰭式場效電晶體)的區域。然而，在實施積體電路製造製程的方面，存在若干挑戰，特別是以先進製程節點的縮小尺寸的積體電路部件。例如隨著持續進行尺寸縮減，在鰭狀物的上方的相鄰的閘極結構之間的距離減少。伴隨著閘極距離的減少，就變得難以在阻劑材料圖形化的期間來移除堆疊在閘極結構之間的阻劑材料，結果為留下阻劑殘留物。特別是，在沿著用於n型鰭式場效電晶體與p型鰭式場效電晶體的不同區域之間的邊界線，阻劑材料可能會形成彎曲的側壁。上述彎曲的側壁可能會延伸到應該要被暴露的區域並覆蓋上述邊界線附近的鰭狀物，可能會在將鰭狀物凹陷之後造成鰭狀物凹度均勻程度的問題，並因此使裝置效能劣化。本發明實施例的目的在於尋求解決這項問題及其他問題的方案。
一實施例是關於一種半導體裝置的製造方法。上述方法包括形成一半導體裝置的方法。上述方法，包括：提供一結構，其包括一基底、一鰭狀物、一隔離部件與一閘極結構，上述鰭狀物從上述基底突出，上述隔離部件圍繞上述鰭狀物，上述閘極結構嚙合上述鰭狀物；沉積一阻劑層以覆蓋上述鰭狀物、上述隔離部件與上述閘極結構；施行一第一蝕刻製程，以將上述阻劑層凹陷至低於上述閘極結構的一頂表面；施行一第二蝕刻製程，以將上述阻劑層進一步凹陷，其中上述第二蝕刻製程具有的蝕刻速率高於上述第一蝕刻製程的蝕刻速率；施行一第三蝕刻製程，以將上述阻劑層移除，其中上述第三蝕刻製程具有的蝕刻速率低於上述第二蝕刻製程的蝕刻速率；將上述鰭狀物凹陷；以及形成高於上述鰭狀物的一磊晶源極/汲極(source/drain；S/D)部件。
另一實施例是關於一種半導體裝置的製造方法。上述方法包括形成一半導體裝置的方法。上述方法，包括：提供一結構，其包括一基底、一隔離部件、一第一鰭狀物、一第二鰭狀物與一閘極結構，上述基底具有一第一區域與一第二區域，上述隔離部件在上述基底的上方，上述第一鰭狀物從上述基底的上述第一區域延伸而穿透上述隔離部件，上述第二鰭狀物從上述基底的上述第二區域延伸而穿透上述隔離部件，上述閘極結構嚙合上述第一鰭狀物與上述第二鰭狀物；將上述第一鰭狀物及上述隔離部件圍繞上述第一鰭狀物之一第一部分凹陷；在上述第一鰭狀物上磊晶成長一第一源極/汲極(source/drain；S/D)部件；將上述第二鰭狀物及上述隔離部件圍繞上述第二鰭狀物之一第二部分凹陷，結果得到上述隔離部件在上述第一部分與上述第二部分之間的一突起部分；以及在上述第二鰭狀物上磊晶成長一第二源極/汲極部件。
又另一實施例是關於一種半導體裝置。上述半導體裝置包括一半導體裝置。上述半導體裝置包括：一基底，具有一p型區域與一n型區域；一隔離部件，在上述基底的上方；一第一鰭狀物，從上述基底突出並穿過在上述p型區域的上述隔離部件；一p型磊晶部件，在上述第一鰭狀物的一源極/汲極(source/drain；S/D)區域的上方；一第二鰭狀物，從上述基底突出並穿過在上述n型區域的上述隔離部件；以及一n型磊晶部件，在上述第二鰭狀物的一源極/汲極區域的上方；其中上述隔離部件跨越上述p型區域與上述n型區域的一部分高於上述隔離部件的其他部分。
100:方法
102,104,106,110,112,114,116,118,120,122,124,128:操作
130,132,134,136,138,140:操作
200:半導體裝置
202:基底
204,204a,204b,204c,204d:鰭狀物
206:隔離部件
210:邊界線
212,212a,212b:閘極結構
214:閘極間隔物
220a:p型場效電晶體區域(區域)
220b:p型場效電晶體區域(區域)
224:電極層
226,228:硬遮罩層
230:溝槽
232,232':阻劑層
234,234':底層
236,236':中間層
238,238':頂部光阻層
240,240',246,246':側壁
242a,242b,242c,242a',242b',242c':電漿蝕刻製程
250:蝕刻製程
252,252a,252b,252c,252d:磊晶源極/汲極部件
256:突出部分
260:層間介電層
262,262a,262b:高k金屬閘極堆疊物
264:高介電常數介電層
266:導體層
268:界面層
H1,H1':溝槽深度
H2,H2',H3,H3',H6:高度
H4:距離
H5:厚度
Θ1,Θ2,Θ1',Θ2':角度
根據以下的詳細說明並配合閱讀所附圖式，會對本發明實施例有 最佳的瞭解。應注意的是，根據本產業的標準作業，各種部件並未必按照比例繪製且僅用於說明的目的。事實上，可能任意的放大或縮小各種元件的尺寸，以做清楚的說明。
第1A、1B與1C圖是顯示根據本發明實施例的多個面向的用於形成半導體裝置的方法的一流程圖。
第2圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的透視圖。
第3A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第3B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第3C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第4A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第4B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第4C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第5A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第5B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間 的一半導體結構的剖面圖。
第5C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第6A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第6B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第6C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第7A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第7B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第7C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第8A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第8B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第8C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第9A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間 的一半導體結構的剖面圖。
第9B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第9C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第10A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第10B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第10C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第11A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第11B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第11C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第12A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第12B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第12C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期 間的一半導體結構的剖面圖。
第13A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第13B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第13C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第14A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第14B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第14C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第15A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第15B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第15C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第16A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第16B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期 間的一半導體結構的剖面圖。
第16C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第17A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第17B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第17C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第18A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第18B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第18C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第19A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第19B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第19C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第20A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期 間的一半導體結構的剖面圖。
第20B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第20C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第21A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第21B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第21C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第22A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第22B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第22C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第23A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第23B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第23C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期 間的一半導體結構的剖面圖。
第24A圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第24B圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第24C圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
第25圖顯示根據一些實施例之根據第1A~1C圖的方法的一製造製程的期間的一半導體結構的剖面圖。
要瞭解的是，以下的揭露內容提供許多不同的實施例或範例以實現本發明實施例的不同構件。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化本發明實施例的說明。當然，這些特定的範例僅用於舉例，並非用以限定。例如，若是本發明實施例後續敘述了一第一構件形成於一第二構件之上或上方，即表示其可能包括上述第一構件與上述第二構件是直接接觸的實施例，亦可能包括了有附加構件形成於上述第一構件與上述第二構件之間，而使上述第一構件與第二構件可能未直接接觸的實施例。此外，本發明實施例可能會在各種實施例重複使用相同的元件符號。這樣的重複是為了敘述上的簡化與明確，而非意指所討論的不同實施例及/或結構之間的關係。
此外，例如「在......的下方(beneath)」、「下方(below)(或『低於』)」、「下(lower)(或『下部』)」、「上方(above)(或『高於』)」、「上(upper) (或『上部』)」及其類似用語的空間相關用詞的使用，是為了便於描述繪示於圖式的一個元件或部件與另一個或另一些元件或部件的關係。這些空間相關用詞意欲涵蓋所使用或操作的裝置的圖式中所示的方位以外的不同方位。可將上述設備設定在另外的方位(旋轉90度或在其他方位)，而此處使用的空間相關的符號可以根據此一情況而做類似詮釋。還有，當「約」、「大致上」或類似用語與一個數字或一個數字範圍一起敘述，除非有其他特定說明，這些用詞意欲使其範圍涵蓋納入所述數字及其加減百分之十的範圍之內。例如，「約5nm」的敘述，其意義的範圍包含從4.5nm到5.5nm的尺寸範圍。
本發明實施例總體而言是關於半導體裝置及其製造方法，特別是關於使用用來移除堆疊於閘極結構之間且在源極/汲極(source/drain；S/D)的阻劑(或光阻)材料的多重蝕刻步驟來製造鰭式場效電晶體的半導體裝置，其優點在於在後續的鰭狀物凹陷製程增加鰭狀物高度的均勻程度。上述製造方法亦包括將圍繞鰭狀物的隔離結構凹陷，其產生一突出的隔離結構，此突出的隔離結構在用於不同形式的鰭式場效電晶體(舉例而言：n型鰭式場效電晶體及p型鰭式場效電晶體)的區域之間的邊界線的上方。此突出的隔離結構增加了不同區域之間的隔離，並改善了裝置漏電的表現。
第1A、1B與1C圖是顯示根據一些實施例的用於形成一半導體裝置200的一方法100的一流程圖。方法100僅為一範例，並無限制本發明實施例超出請求項中明確記載的內容之意圖。可以在方法100之前、期間及之後提供額外的操作，且可將所敘述的一些操作取代、刪減或移動其順序來用於此方法的額外的實施例。以下結合第2、3A~24C與25圖來敘述方法100，第2、3A~25圖繪示根據方法100的製造步驟期間的半導體裝置200的各種剖面圖。特別是，第3A、 4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A與25圖是半導體裝置200之沿著如第2圖所示的A-A線的部分(在Y-Z平面的相鄰的閘極結構之間切入)的剖面圖。第3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B與24B圖是半導體裝置200之沿著如第2圖所示的B-B線的部分(沿著在X-Z平面的一p型場效電晶體區的一鰭狀物的一縱長方向切入)的剖面圖。第3C、4C、5C、6C、7C、8C、9C、10C、11C、12C、13C、14C、15C、16C、17C、18C、19C、20C、21C、22C、23C與24C圖是半導體裝置200之沿著如第2圖所示的C-C線的部分(沿著在X-Z平面的一n型場效電晶體區的一鰭狀物的一縱長方向切入)的剖面圖。
提供半導體裝置200是為了敘述的目的，而不一定會將本發明實施例的實施形態限制在任何數量的裝置、任何數量的區域或是結構或區域的任何配置。還有，如第2、3A~25圖所示的半導體裝置200可以是一積體電路的製程的期間製造的一中間裝置或其一部分，可包括靜態隨機存取記憶體(static random access memory；SRAM)及/或邏輯電路、被動元件以及主動元件，上述被動元件例如為電阻器、電容器與電感器，上述主動元件例如為p型場效電晶體(p-type field effect transistors；PFETs)、n型場效電晶體(n-type field effect transistors；NFETs)、例如鰭式場效電晶體等的多閘極場效電晶體(multi-gate field effect transistors)、金屬-氧化物-半導體場效電晶體(metal-oxide semiconductor field effect transistors；MOSFETs)、互補式金屬-氧化物-半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極性電晶體(bipolar transistors)、高電壓電晶體(high voltage transistors)、高頻電晶體(high frequency transistors)、其他記憶體單 元(memory cells)及上述之組合。
請參考第1A、2與3A-3C圖，在操作102，方法100提供或被提供一半導體裝置200，半導體裝置200具有一基底202、複數個鰭狀物204(包括鰭狀物204a、204b、204c與204d)、一隔離部件206，鰭狀物204(包括鰭狀物204a、204b、204c與204d)從基底202突出，隔離部件206是在基板202的上方且在鰭狀物204之間。每個鰭狀物204包括二個源極/汲極區域與夾在此二個源極/汲極區域之間的一通道區。半導體裝置200還包括複數個閘極結構212(包括閘極結構212a與212b)，其與鰭狀物204的通道區嚙合。有時將閘極結構212稱為替換閘極製程中的虛設閘極結構或虛設閘極堆疊物。半導體裝置200還包括在閘極結構212的側壁上的一閘極間隔物214。以下將進一步敘述半導體裝置200的各種部件(或構件)。
在本實施例中，基底202是一矽(Si)基底。在其他實施例中，基底202包括例如鍺(Ge)等的其他元素半導體；化合物半導體，例如碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)與磷化銦(InP)；或合金半導體，例如碳化矽鍺(SiGeC)、磷化砷鎵(GaAsP)與磷化銦鎵(GaInP)。在一些實施例中，基底202可包括絕緣體上覆矽(silicon on insulator；SOI)基底，可具有應變及/或受到應力作用以增強效能，可包括磊晶區域、摻雜區域，及/或可包括其他合適的部件與層。
半導體裝置200包括二個區域220a與220b(具有在第3A圖中以虛線表示的一邊界線210)。在本實施例中，區域220a用於形成一個或多個p型鰭式場效電晶體裝置，而區域220b用於形成一個或多個n型鰭式場效電晶體裝置。因此，區域220a亦被稱為p型場效電晶體區域220a，而區域220b亦被稱為n型場效電晶體區域220b。p型場效電晶體區域220a與n型場效電晶體區域220b各自包括被 隔離部件206隔開的一個或多個鰭狀物204，例如p型場效電晶體區域220a中的鰭狀物204a/204b與n型場效電晶體區域220b中的鰭狀物204c/204d。可以理解的是，本發明實施例不限於任何特定數量的鰭狀物與區域，或不限於任何特定的裝置配置。例如，雖然如圖所示的半導體裝置200是一鰭式場效電晶體裝置，但本發明實施例亦可以提供用於製造平面場效電晶體裝置或全繞式閘極(gate-all-around；GAA)場效電晶體裝置的實施形態。亦可以理解的是，半導體裝置200可以交替地具有n型鰭式場效電晶體以及p型鰭式場效電晶體，而在區域220a形成n型場效電晶體以及在區域220b形成p型場效電晶體。
鰭狀物204的縱向定向為沿著X方向，鰭狀物204並沿著垂直於X方向的Y方向相互間隔。可將每個鰭狀物204設計為根據其中各自所在的區域而形成n型鰭式場效電晶體或p型鰭式場效電晶體。鰭狀物204可以藉由任何合適的方法進行圖形化。例如，鰭狀物204可以使用一或多道光學微影製程進行圖形化，包括雙重圖形化或多重圖形化製程。一般而言，雙重圖形化或多重圖形化製程結合了光學微影製程與自對準製程，得以將圖案產生為其具有的例如節距(pitch)比另外使用一單一、直接光學微影製程可以獲得的節距還小。例如，在一個實施例中，在基底的上方形成一犧牲層並使用一光學微影製程將上述犧牲層圖形化。使用一自對準製程在圖形化的上述犧牲層旁邊形成複數個間隔物。然後上述移除犧牲層，而然後將留下來的間隔物或心軸(mandrels)用來作為用於圖形化鰭狀物204的一遮罩元件。例如，可將上述遮罩元件用於將複數個凹部蝕刻到基底202中，將鰭狀物204留在基底202上。上述蝕刻製程可以包括乾蝕刻、濕蝕刻、反應性離子蝕刻(reactive ion etching；RIE)及/或其他合適的製程。
隔離部件206可以包括氧化矽(SiO2)、氮化矽(SiN)、氮氧化矽 (SiON)、摻氟的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、一低介電常數(low-k)介電材料及/或其他合適的絕緣材料。隔離部件206可以是淺溝槽隔離(shallow trench isolation；STI)部件。在一實施例中，隔離部件206的形成是藉由在基底202蝕刻出複數個溝槽(舉例而言：作為形成鰭狀物204的製程的一部分)、以一絕緣材料來填充上述溝槽以及對包括上述絕緣材料的基底202施行一化學機械平坦化(chemical mechanical planarization；CMP)製程。其他類型的隔離部件亦可以是適用，例如場氧化物(field oxide)與矽的局部氧化(LOCal Oxidation of Silicon；LOCOS)。
閘極結構212的縱向定向為沿著Y方向，閘極結構212並沿著X方向彼此間隔。閘極結構212在各自的通道區與鰭狀物204a、204b、204c與204d嚙合，藉此形成鰭式場效電晶體。閘極結構212a與212b的每一個都是多層結構。在一實施例中，閘極結構212a與212b是為了高k金屬閘極(high-k metal gates)準備的預留位置(所謂的「虛設閘極」或「臨時閘極」)，其中閘極結構212a與212b中的一個或多個層會在後續的製程中被替換。例如，每個閘極結構212a與212b可以包括一界面層(未繪示)、在上述界面層的上方的一電極層224以及二個硬遮罩層226與228。
上述界面層可以包括一介電材料，例如氧化矽(例如SiO2)或氮氧化矽(例如SiON)，並且可以藉由化學性氧化(chemical oxidation)、加熱氧化(thermal oxidation)、原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(CVD)及/或其他合適的方法來形成。閘極224可以包括多晶矽(poly-Si)，並且可以藉由合適的沉積製程，例如低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)與電漿輔助化學氣相沉積(plasma-enhanced CVD；PECVD) 來形成。硬遮罩層226與228中的每一個可以包括一層或多層介電材料，例如氧化矽及/或氮化矽，並且可以藉由化學氣相沉積或其他合適的方法來形成。閘極結構212中的各層可以藉由光學微影與蝕刻製程進行圖形化。閘極間隔物214可以包括一介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽、其他介電材料或上述之組合，並且可以包括一層或多層材料。閘極間隔物214可以藉由在隔離部件206的上方、鰭狀物204的上方與閘極結構212的上方沉積一間隔物材料來作為一毯覆結構(blanket)來形成。然後，藉由一異向性蝕刻製程來蝕刻上述間隔物材料，以暴露出隔離部件206、硬遮罩層228與鰭狀物204。上述間隔物材料在閘極結構212的側壁上的部分成為閘極間隔物214。相鄰的閘極間隔物214提供溝槽230，溝槽230暴露在上述源極/汲極區域的鰭狀物204。
隨後，方法100進行複數個操作，使用一阻劑(或光阻)層來覆蓋n型場效電晶體區域220b並暴露p型場效電晶體區域220a中的鰭狀物204a與204b以實現鰭狀物的凹陷與磊晶源極/汲極部件的成長。
請參考第1A與4A~4C圖，在操作104，方法100將一阻劑層232沉積在半導體裝置200的上方，阻劑層232覆蓋區域220a與220b二者並填充相鄰的閘極結構212a與212b之間的溝槽230。在圖示的實施例中，阻劑層232是三層阻劑，其包括一底層234、一中間層236與相對薄的一頂部光阻層238。隨著先進的半導體製造製程達到光學微影製程的極限，為了實現更小的製程窗口，出現了對更薄的頂部光阻層的需求。然而，一光阻劑層單獨可能不足以支持對目標層的蝕刻。三層阻劑提供了相對薄的頂部光阻層238。三層阻劑的阻劑層232還包括中間層236，中間層236可以包括含矽的光阻材料以增加底層234的選擇性。三層阻劑的阻劑層232還包括底層234，此底層234可以包括一光阻旋塗材料 (photoresist spin-on material)。因此，三層阻劑的阻劑層232得以使其下層的圖形化穩固，同時仍然提供相對薄的頂部光阻劑層238。在一些實施例中，底層234可以包括富碳的聚合物材料(舉例而言：CxHyOz)，中間層236可以包括富矽的聚合物材料(舉例而言：SiCxHyOz)，而頂部光阻層238可以包括富碳的聚合物材料(舉例而言：CxHyOz)，頂部光阻層238的富碳的聚合物材料具有當暴露於輻射時發生性質變化的一光敏成分。可以理解的是，在其他實施例中，可以省略上述三層阻劑的一個或多個層(舉例而言：不具中間層236)，並且可以提供附加層作為三層阻劑的一部分。在圖示的實施例中，底層234高於閘極結構212。
請參考第1A與5A~5C圖，在操作106，方法100將頂部光阻層238圖形化以在p型場效電晶體區域220a上方形成一開口。頂部光阻層238的圖形化可以例如藉由使用一浸入式光學微影系統(immersion photolithography system)來實現，以將頂部光阻層238的部分曝光，並根據是否使用正光阻或負光阻來對已曝光或未曝光的部分進行顯影。在操作106，方法100亦經由頂部光阻層238中的上述開口來蝕刻中間層236。以這種方式，頂部光阻層238作為一蝕刻遮罩來限制在p型場效電晶體區域220a的蝕刻製程。操作106可以包括任何合適的蝕刻製程，包括濕蝕刻、乾蝕刻、反應性離子蝕刻、灰化(ashing)及/或其他合適的技術。如第6A-6C圖所示，可按照中間層236的圖形化，將頂部光阻層238從n型場效電晶體區域220b剝離。
請參考第1A與7A~7C圖，在操作110，方法100經由在中間層236的開口來對底層234的一頂部進行蝕刻。以這種方式，中間層236作為一蝕刻遮罩，限制在p型場效電晶體區域220a的蝕刻製程。傳統上，在一個蝕刻步驟，例如濕蝕刻或乾蝕刻，將底層234從p型場效電晶體區域220a移除，以暴露其下的 鰭狀物。然而，隨著先進製程節點中積體電路部件的尺寸縮減，相鄰的閘極結構212a與212b之間的距離減少，導致溝槽230具有高的高寬比。從高的高寬比的溝槽中完全去除底層238的阻劑材料會變得困難。特別是，沿著邊界線210的底層234的側壁240(在第7A圖中以一虛線表示)可能變得彎曲。彎曲的側壁240可能會部分覆蓋邊界線210附近的鰭狀物，例如在圖示的實施例的鰭狀物204b，導致後續鰭狀物凹陷製程後的鰭狀物高度不均勻。因此，需要在移除底層234之後形成一實質上筆直的側壁240。實現這一點的一種可能的方法是在蝕刻製程的期間增加對底層234的蝕刻強度(舉例而言：增加蝕刻速率或蝕刻指向性(etching directivity))，例如藉由增加電漿蝕刻製程中的偏壓。然而，長時間的較強的蝕刻製程將引發其他問題。例如，較強的電漿蝕刻可能會導致對閘極結構及/或鰭狀物頂部的損壞。如以下面更詳細地解釋，方法100包括多重蝕刻步驟以從p型場效電晶體區域220a移除底層234，而不是一個單一的蝕刻步驟。上述多重蝕刻步驟採用較弱的蝕刻製程與一較強的蝕刻製程相結合，以便將較強的蝕刻製程減少到適度的持續時間，藉此保護其下的其他半導體結構。在一些實施例中，多個蝕刻步驟是在原地(in-situ)進行。
仍請參考第7A~7C圖，操作110將在p型場效電晶體區域220a的底層234凹陷。操作110可以包括濕蝕刻、乾蝕刻、反應性離子蝕刻、灰化及/或其他合適的技術。在一個實施例中，操作110包括使用一合適的蝕刻溶液的一濕蝕刻製程，例如以氫氟酸為主(HF based)的溶液、以硫酸為主(H2SO4 based)的溶液、以鹽酸為主(HCl based)的溶液、以氫氧化銨為主(NH4OH based)的溶液、其他合適的蝕刻溶液或上述之組合。在另一個實施例中，操作110包括一乾蝕刻製程。在此實施例的進一步的細節，操作110包括一電漿蝕刻製程242a。蝕刻劑可以是 含有一含硫化合物的電漿，例如二氧化硫(SO2)與選自He、Ar、Xe、Kr、Ne及上述之組合的惰性氣體的混合物。在一特定的例子中，上述電漿蝕刻製程是以SO2/He的流速在0與約500sccm之間、氣體壓力在0與約60mtorr之間、偏壓電壓在0與約200V之間、頻率在約12MHz至約14MHz、溫度在約50℃至約60℃之間、持續時間在約50秒至約80秒之間的情況下進行。
在一些實施例中，如第7B圖所示，將底層234凹陷至低於閘極結構212，其距離表示為H2，此距離H2也就是凹陷後的阻劑層232的底層234的頂表面與閘極結構212b的頂表面的高度差。在各種實施例中，距離H2相對於表示為H1的溝槽230的深度(從鰭狀物頂部測量到閘極結構頂部)之比的範圍從約1：4到約1：2。若H2：H1低於1：4，則意味著留在溝槽230的底層234仍高，即需要後續較強的蝕刻製程、較長的持續時間。如上所述，持續時間較長的較強的蝕刻製程可能會對已經暴露在蝕刻劑下的閘極結構與閘極間隔物造成損壞。若H2：H1大於1：2，則由於在操作110使用了相對較弱的蝕刻製程，阻劑材料殘留物可能開始在溝槽230的側壁的頂部上累積。
請參考第1A與8A~8C圖，在操作112，方法100經由在中間層236的開口對底層234的一中間部分進行蝕刻。與操作110相比，操作112的蝕刻製程相對更強，例如具有較大的蝕刻速率與較大的蝕刻指向性(舉例而言：至少大2倍)。在一些實施例中，操作112包括一乾蝕刻製程。在上述實施例的進一步的細節，操作112包括一電漿蝕刻製程242b。可以調整各種蝕刻參數以加強電漿蝕刻製程242b，例如蝕刻劑成分、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源功率、射頻偏壓電壓、射頻偏壓功率、蝕刻劑流速、其他合適的蝕刻參數或上述之組合。在一個特定的例子中，電漿蝕刻製程242b具有與電漿蝕刻製程 242a相同的蝕刻劑、流速、氣體壓力與溫度，但具有較高的偏壓電壓，在約300V至約800V之間，以較慢的頻率，例如在約1MHz至約2MHz之間，較短的持續時間，例如在約10秒至約20秒之間。在一些實施例中，電漿蝕刻製程242b使用與電漿蝕刻製程242a不同的蝕刻劑，例如含硫化合物以外的含有CF4與Cl2的混合物的電漿(舉例而言：CF4/Cl2電漿)。
在一些實施例中，如第8B圖所示，在操作112之後，底層234的一部分維持在鰭狀物頂部之上，高度表示為H3。在各種實施例中，高度H3相對於溝槽深度H1(從鰭狀物頂部測量到閘極結構頂部)之比的範圍為約1：4至約1：2。若H3：H1低於1：4，則鰭狀物頂部的上方的剩餘的底層234可能太薄，無法保護鰭狀物免受強電漿轟擊。若H3：H1大於1：2，則由於操作112之後的蝕刻製程相對較弱，阻劑材料殘留可能會留在溝槽230的側壁的底部上。在一些其他實施例中，如第9A~9C圖所示，將底層234凹陷至低於鰭狀物204a與204b。
請參考第1A與10A~10C圖，在操作114，方法100對底層234的一底部部分進行蝕刻，並將底層234從p型場效電晶體區域220a中完全移除，藉此暴露出隔離部件206與在上述源極/汲極區域的鰭狀物204a與204b。與操作112比較，操作114中的蝕刻製程相對較弱，例如具有較小的蝕刻速率與較小的蝕刻指向性(舉例而言：與操作110的蝕刻速率與蝕刻指向性實質上相同)。在一些實施例中，操作114中的蝕刻製程比操作110中的蝕刻製程更弱，例如具有較小的蝕刻速率與較小的蝕刻指向性。在一些其他實施例中，操作114中的蝕刻製程比操作112中的蝕刻製程弱，但比操作110中的蝕刻製程強。在一個實施例中，操作114包括使用一合適的蝕刻溶液的一濕蝕刻製程，例如以氫氟酸(HF)為主的溶液、以硫酸(H2SO4)為主的溶液、以鹽酸(HCl)為主的溶液、以氫氧化銨(NH4OH) 為主的溶液、其他合適的蝕刻溶液或上述之組合。在一些實施例中，操作114包括一乾蝕刻製程。在上述實施例的進一步的細節，操作114包括一電漿蝕刻製程242c。可以調整各種蝕刻參數以將電漿蝕刻製程242c弱化，例如蝕刻劑成分、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源功率、射頻偏壓電壓、射頻偏壓功率、蝕刻劑流速、其他合適的蝕刻參數或上述之組合。在一個特定的例子中，電漿蝕刻製程242c具有與電漿蝕刻製程242a相同的蝕刻劑、流速、氣體壓力、偏置電壓、頻率與溫度，蝕刻製程242c具有比電漿蝕刻製程242b更小的偏置電壓與更高的頻率，但持續時間比電漿蝕刻製程242b的持續時間長、卻比電漿蝕刻製程242a的持續時間短，例如在約15秒至約30秒之間。
與圖8A中的側壁240的曲線的虛線比較，底層234的側壁246是筆直且實質上垂直於隔離部件206的一頂表面(或基底202的一頂表面)。此處，術語「實質上垂直」是指側壁246與隔離部件206的頂表面(或基底202的頂表面)之間形成的角度Θ1在約88度至約95度的範圍內，例如在一些例子中為約90度至約93度。
請參考第1B與11A~11C圖，在操作116，方法100以一蝕刻製程250將在上述源極/汲極區域的鰭狀物204a與204b凹陷。在圖示的實施例中，在操作116，方法100亦將在p型場效電晶體區域220a的隔離部件206凹陷，結果形成一階梯輪廓。面向p型場效電晶體區域220a的上述階梯輪廓的一側壁實質上垂直於隔離部件206的一頂表面，而使上述側壁與隔離部件206的上述頂表面之間形成的角度Θ2在約88度至約95度的範圍內，例如在一些例子為約90度至約93度。蝕刻製程250可以包括乾蝕刻、濕蝕刻、反應性離子蝕刻(RIE)及/或其他合適的製程。例如，一乾蝕刻製程可以實行一含氧氣體、一含氟氣體(舉例而言：CF4、 SF6、CH2F2、CHF3及/或C2F6)、一含氯氣體(舉例而言：Cl2、CHCl3、CCl4及/或BCl3)、一含溴氣體(舉例而言：HBr及/或CHBR3)、一含碘氣體、其他合適的氣體及/或電漿及/或上述之組合。例如，一濕蝕刻製程可以包括在以下的蝕刻劑進行蝕刻：稀釋的氫氟酸(diluted hydrofluoric acid；DHF)；氫氧化鉀(KOH)溶液；氨；含有氫氟酸(HF)、硝酸(HNO3)及/或乙酸(CH3COOH)的溶液；或其他合適的濕式蝕刻劑。用以將鰭狀物204a與204b以及隔離部件206凹陷的許多其他實施例的方法可能是合適的。在圖示的實施例中，在p型場效電晶體區域220a的隔離部件206的一頂表面是與鰭狀物204a和204b的頂表面保持齊平。
請參考第1B與12A~12C圖，在操作118，方法100在鰭狀物204a的上方與鰭狀物204b的上方分別形成磊晶源極/汲極部件252a與252b(一起稱為磊晶源極/汲極部件252)。將磊晶源極/汲極部件252的半導體材料抬升至高於鰭狀物204的頂表面。p型場效電晶體區域220a中的磊晶源極/汲極部件252可以包括磊晶成長的矽鍺(SiGe)。p型場效電晶體區域220a中的磊晶源極/汲極部件252可以進一步以適用於p型裝置的適當的摻雜物來摻雜。例如，可以以例如硼(B)或銦(In)等的p型摻雜物來摻雜磊晶源極/汲極部件252a與252b。相鄰的磊晶源極/汲極部件252a與252b可以彼此分離(未顯示)，或者在一些實施例中可以合併在一起，如第12A圖所示。
請參考第1B與13A~13C圖，在操作120，方法100將阻劑層232(舉例而言：底層234、中間層236及/或頂部光阻層238(如果有的話))從半導體裝置200移除。操作120可以包括任何合適的蝕刻製程，包括濕蝕刻、乾蝕刻、反應性離子蝕刻、灰化及/或其他合適的技術。在操作120之後，亦暴露出n型場效電晶體區域220b中的半導體裝置200。
隨後，方法100繼續進行以下的操作：以一阻劑(或光阻)層覆蓋p型場效電晶體區域220a並暴露出n型場效電晶體區域220b中的鰭狀物204c與204d以進行鰭狀物凹陷與磊晶源極/汲極部件成長。
請參考第1B與14A~14C圖，在操作122，方法100在半導體裝置200的上方沉積一阻劑層232'，其覆蓋區域220a與220b，並填充相鄰的閘極結構212a與212b之間的溝槽230。在圖示的實施例中，阻劑層232'是三層阻劑，其包括一底層234'、一中間層236'與相對較薄的一頂部光阻層238'。在一些實施例中，阻劑層232'與前文已經討論之與阻劑層232相關的內容實質上相似。
請參考第1B與15A~15C圖，在操作124，方法100對頂部光阻層238'進行圖形化，以在n型場效電晶體區域220b上方形成一開口。頂部光阻層238'的圖形化可以例如藉由使用一浸入式光學微影系統來實現，以將頂部光阻層238'的部分曝光，並根據是否使用正光阻或負光阻來對已曝光或未曝光的部分進行顯影。在操作124，方法100亦經由在頂部光阻層238'的開口來對中間層236'進行蝕刻。以這種方式，頂部光阻層238'作為一蝕刻遮罩，限制在n型場效電晶體區域220b的蝕刻製程。操作124可以包括任何合適的蝕刻製程，包括濕蝕刻、乾蝕刻、反應性離子蝕刻、灰化及/或其他合適的技術。如圖16A~16C所示，可按照中間層236'的圖形化，將頂部光阻層238'從p型場效電晶體區域220a剝離。
請參考第1A與17A~17C圖，在操作128，方法100經由在中間層236'的開口來對底層234'的一頂部進行蝕刻。以這種方式，中間層236'作為一蝕刻遮罩，限制在n型場效電晶體區域220b的蝕刻製程。如下文更詳細地解釋，方法100包括多重蝕刻步驟，以從n型場效電晶體區域220b移除底層234'，而不是在一個蝕刻步驟中。多重蝕刻步驟採用較弱的蝕刻製程與較強的蝕刻製程相結 合，以便將較強的蝕刻製程限縮到適度的持續時間，藉此保護其下的其他半導體結構。在一些實施例中，上述多重蝕刻步驟是在原地進行。
仍請參考第17A~17C圖，操作128將在n型場效電晶體區域220b的底層234'凹陷。操作128可以包括濕蝕刻、乾蝕刻、反應性離子蝕刻、灰化及/或其他合適的技術。在一個實施例中，操作128包括使用一合適的蝕刻溶液的一濕蝕刻製程，例如以氫氟酸(HF)為主的溶液、以硫酸(H2SO4)為主的溶液、以鹽酸(HCl)為主的溶液、以氫氧化銨(NH4OH)為主的溶液、其他合適的蝕刻溶液或上述之組合。在另一個實施例中，操作128包括一乾蝕刻製程。在此實施例的進一步的細節，操作128包括一電漿蝕刻製程242a'。蝕刻劑可以是含有一含硫化合物的電漿，例如二氧化硫(SO2)與選自He、Ar、Xe、Kr、Ne及上述之組合的惰性氣體的混合物。在一特定的例子中，上述電漿蝕刻製程是以SO2/He的流速在0與約500sccm之間、氣體壓力在0與約60mtorr之間、偏壓電壓在0與約200V之間、頻率在約12MHz至約14MHz、溫度在約50℃至約60℃之間、持續時間在約50秒至約80秒之間的情況下進行。
在一些實施例中，如第17C圖所示，將底層234'凹陷至低於閘極結構212，其距離表示為H2'。在各種實施例中，距離H2'相對於表示為H1'的溝槽230的深度(從鰭狀物頂部測量到閘極結構頂部)之比的範圍從約1：4到約1：2。若H2'：H1'低於1：4，則意味著留在溝槽230的底層234'仍高，即需要後續較強的蝕刻製程、較長的持續時間。如上所述，持續時間較長的較強的蝕刻製程可能會對已經暴露在蝕刻劑下的閘極結構與閘極間隔物造成損壞。若H2'：H1'大於1：2，則由於在操作128使用了相對較弱的蝕刻製程，阻劑材料殘留物可能開始在溝槽230的側壁的頂部上累積。
請參考第1C與18A~18C圖，在操作130，方法100經由在中間層236'的開口對底層234'的一中間部分進行蝕刻。與操作128相比，操作130的蝕刻製程相對更強，例如具有較大的蝕刻速率與較大的蝕刻指向性(舉例而言：至少大2倍)。在一些實施例中，操作130包括一乾蝕刻製程。在上述實施例的進一步的細節，操作130包括一電漿蝕刻製程242b'。可以調整各種蝕刻參數以加強電漿蝕刻製程242b'，例如蝕刻劑成分、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源功率、射頻偏壓電壓、射頻偏壓功率、蝕刻劑流速、其他合適的蝕刻參數或上述之組合。在一個特定的例子中，電漿蝕刻製程242b'具有與電漿蝕刻製程242a'相同的蝕刻劑、流速、氣體壓力與溫度，但具有較高的偏壓電壓，在約300V至約800V之間，以較慢的頻率，例如在約1MHz至約2MHz之間，較短的持續時間，例如在約10秒至約20秒之間。在一些實施例中，電漿蝕刻製程242b'使用與電漿蝕刻製程242a'不同的蝕刻劑，例如含硫化合物以外的含有CF4與Cl2的混合物的電漿(舉例而言：CF4/Cl2電漿)。
在一些實施例中，如第18C圖所示，在操作130之後，底層234'的一部分維持在鰭狀物頂部之上，高度表示為H3'。在各種實施例中，高度H3'相對於溝槽深度H1'(從鰭狀物頂部測量到閘極結構頂部)之比的範圍為約1：4至約1：2。若H3'：H1'低於1：4，則鰭狀物頂部的上方的剩餘的底層234'可能太薄，無法保護鰭狀物免受強電漿轟擊。若H3'：H1'大於1：2，則由於操作130之後的蝕刻製程相對較弱，阻劑材料殘留可能會留在溝槽230的側壁的底部上。在一些其他實施例中，如第19A~19C圖所示，將底層234'凹陷至低於鰭狀物204c與204d。
請參考第1C與20A~20C圖，在操作132，方法100對底層234'的一底部部分進行蝕刻，並將中間層236'從n型場效電晶體區域220b中完全移除，藉 此暴露出隔離部件206與在上述源極/汲極區域的鰭狀物204c與204d。與操作130比較，操作132中的蝕刻製程相對較弱，例如具有較小的蝕刻速率與較小的蝕刻指向性(舉例而言：與操作128的蝕刻速率與蝕刻指向性實質上相同)。在一些實施例中，操作132中的蝕刻製程比操作128中的蝕刻製程更弱，例如具有較小的蝕刻速率與較小的蝕刻指向性。在一些其他實施例中，操作132中的蝕刻製程比操作130中的蝕刻製程弱，但比操作128中的蝕刻製程強。在一個實施例中，操作132包括使用一合適的蝕刻溶液的一濕蝕刻製程，例如以氫氟酸(HF)為主的溶液、以硫酸(H2SO4)為主的溶液、以鹽酸(HCl)為主的溶液、以氫氧化銨(NH4OH)為主的溶液、其他合適的蝕刻溶液或上述之組合。在一些實施例中，操作132包括一乾蝕刻製程。在上述實施例的進一步的細節，操作132包括一電漿蝕刻製程242c'。可以調整各種蝕刻參數以將電漿蝕刻製程242c'弱化，例如蝕刻劑成分、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源功率、射頻偏壓電壓、射頻偏壓功率、蝕刻劑流速、其他合適的蝕刻參數或上述之組合。在一個特定的例子中，電漿蝕刻製程242c'具有與電漿蝕刻製程242a'相同的蝕刻劑、流速、氣體壓力、偏置電壓、頻率與溫度，蝕刻製程242c'具有比電漿蝕刻製程242b'更小的偏置電壓與更高的頻率，但持續時間比電漿蝕刻製程242b'的持續時間長、卻比電漿蝕刻製程242a'的持續時間短，例如在約15秒至約30秒之間。
在操作132之後，底層234'的側壁246'是筆直且實質上垂直於隔離部件206的一頂表面(或基底202的一頂表面)。此處，術語「實質上垂直」是指側壁246'與隔離部件206的頂表面(或基底202的頂表面)之間形成的角度Θ1'在約88度至約95度的範圍內，例如在一些例子中為約90度至約93度。
請參考第1C與21A~21C圖，在操作134，方法100以一蝕刻製程 250'將在上述源極/汲極區域的鰭狀物204c與204d凹陷。在圖示的實施例中，在操作134，方法100亦將在n型場效電晶體區域220b的隔離部件206凹陷，結果形成一突出部分256，突出部分256在p型場效電晶體區域220a與n型場效電晶體區域220b之間的邊界線210的上方(或跨過邊界線210)。面向n型場效電晶體區域220b的突出部分256的一側壁實質上垂直於隔離部件206的一頂表面，而使上述側壁與隔離部件206的上述頂表面之間形成的角度Θ2'在約88度至約95度的範圍內，例如在一些例子為約90度至約93度。蝕刻製程250'可以包括乾蝕刻、濕蝕刻、反應性離子蝕刻(RIE)及/或其他合適的製程。例如，一乾蝕刻製程可以實行一含氧氣體、一含氟氣體(舉例而言：CF4、SF6、CH2F2、CHF3及/或C2F6)、一含氯氣體(舉例而言：Cl2、CHCl3、CCl4及/或BCl3)、一含溴氣體(舉例而言：HBr及/或CHBR3)、一含碘氣體、其他合適的氣體及/或電漿及/或上述之組合。例如，一濕蝕刻製程可以包括在以下的蝕刻劑進行蝕刻：稀釋的氫氟酸(diluted hydrofluoric acid；DHF)；氫氧化鉀(KOH)溶液；氨；含有氫氟酸(HF)、硝酸(HNO3)及/或乙酸(CH3COOH)的溶液；或其他合適的濕式蝕刻劑。用以將鰭狀物204c與204d以及隔離部件206凹陷的許多其他實施例的方法可能是合適的。在圖示的實施例中，在n型場效電晶體區域220b的隔離部件206的一頂表面是與鰭狀物204c和204d的頂表面保持齊平。
突出部分256從隔離部件206的其他部分突出，其距離表示為H4。隔離部件206的其他部分具有表示為H5的厚度。突出部分256有助於改善p型場效電晶體區域220a與n型場效電晶體區域220b之間的隔離。在一些實施例中，H4：H5的範圍為約2：5至約3：4，若H4：H5小於約2：5，則突出部分太低，無法帶來實質性的隔離改善。若H4：H5大於約3：4，則將圍繞鰭狀物204的隔離 部件206的其他部分凹陷得太薄，無法為鰭狀物204的底部部分提供足夠的隔離。
請參考第1C與22A~22C圖，在操作136，方法100在鰭狀物204c的上方與鰭狀物204d的上方分別形成磊晶源極/汲極部件252c與252d。將磊晶源極/汲極部件252的半導體材料抬升至高於鰭狀物204的頂表面。n型場效電晶體區域220b中的磊晶源極/汲極部件252可以包括磊晶成長的矽(Si)或碳化矽(SiC)。n型場效電晶體區域220b中的磊晶源極/汲極部件252可以進一步以適用於n型裝置的適當的摻雜物來摻雜。例如，可以以例如磷(P)或砷(As)等的n型摻雜物來摻雜磊晶源極/汲極部件252c與252d。在一些實施例中，相鄰的磊晶源極/汲極部件252c與252d可以彼此分離，如第22A圖所示。
請參考第1C與23A~23C圖，在操作138，方法100將阻劑層232'(舉例而言：底層234'、中間層236'及/或頂部光阻層238'(如果有的話))從半導體裝置200移除。操作138可以包括任何合適的蝕刻製程，包括濕蝕刻、乾蝕刻、反應性離子蝕刻、灰化及/或其他合適的技術。在操作138之後，亦暴露出p型場效電晶體區域220a中的半導體裝置200。
請參考第1C與24A-24C圖，在操作140，方法100施行其他步驟以形成半導體裝置200的各種部件。操作140包括各種製程。在一些實施例中，操作140在磊晶源極/汲極部件252的上方形成一接觸蝕刻停止層(未繪示)，並在上述接觸蝕刻停止層上形成一層間介電(interlayer dielectric；ILD)層260。層間介電層260可包括來自四乙氧基矽酸鹽(tetraethylorthosilicate；TEOS)的氧化物、未摻雜的矽酸鹽玻璃或已摻雜的氧化矽例如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、熔融矽酸鹽玻璃(fused silica glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、摻硼的矽酸鹽玻璃(boron doped silicon glass；BSG) 及/或其他合適的介電材料組成。層間介電層260可以藉由電漿輔助化學氣相沉積、流動式化學氣相沉積(FCVD)或其他合適的方法來形成。在一些實施例中，操作140以高k金屬閘極堆疊物262a與262b(一起稱為高k金屬閘極堆疊物262)來取代閘極結構212a與212b。高k金屬閘極堆疊物262包括一高介電常數(high-k)介電層264與一導體層266。高k金屬閘極堆疊物262還可以包括在高介電常數介電層264與鰭狀物204之間的一界面層268(舉例而言：二氧化矽或氮氧化矽)。界面層268可以使用化學性氧化、加熱氧化、原子層沉積、化學氣相沉積及/或其他合適的方法來形成。高介電常數介電層264可以包括一種或多種高介電常數介電材料(或一種或多種高介電常數介電材料層)，例如氧化鉿矽(HfSiO)、氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)或上述之組合。高介電常數介電層264可以使用化學氣相沉積、原子層沉積及/或其他合適的方法來沉積。導體層266包括一個或多個金屬層，例如一或多個功函數金屬層、一或多個導體阻障層與一或多個金屬填充層。上述功函數金屬層可以是p型或n型功函數層，這取決於裝置的類型(p型場效電晶體或n型場效電晶體)。上述p型功函數層包括具有足夠大的有效功函數的金屬，選自但不限於氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)或上述之組合的群組。上述n型功函數層包括具有足夠低的有效功函數的金屬，選自但不限於鈦(Ti)、鋁(Al)、碳化鉭(TaC)、氮化鉭(TaCN)、氮化鉭矽(TaSiN)、氮化鈦矽(TiSiN)或上述之組合的群組。上述金屬填充層可以包括鋁(Al)、鎢(W)、鈷(Co)及/或其他合適的材料。
方法100還可以進一步施行一化學機械平坦化製程，以移除過多的材料，並形成金屬互連，其電性連接各種電晶體的源極端點、汲極端點、閘 極端點，以完成半導體裝置200的製造。
現在請參考第25圖。圖示了在方法100中的操作140結束後，沿A-A線(在X-Z平面的相鄰的閘極堆疊物之間切入)的半導體裝置200的另一實施例。在此另一實施例中，閘極間隔物214的垂直部分留在磊晶源極/汲極部件252的側壁上。閘極間隔物214會剩下的垂直部分，可能是由於閘極間隔物形成中的異向性蝕刻製程主要將閘極間隔物214的水平部分蝕除。在操作116及/或134將鰭狀物204的凹陷過程，由於鰭狀物204與閘極間隔物214的材料之間的蝕刻對比，閘極間隔物214的垂直部分亦可能遭受一些蝕刻損失。在一些實施例中，閘極間隔物214的剩餘垂直部分具有從約5nm到約10nm的範圍的高度H6。閘極間隔物214的垂直部分保護其正下方的隔離部件206的部分免受操作116及/或操作134的凹陷製程的影響。因此，與突出部分256類似，隔離部件206的這些在閘極間隔物214的正下方的部分亦從隔離部件206的凹陷後的頂表面突出了實質上相同的距離H4。如前文所討論，在一些實施例中，H4：H5的範圍為約2：5至約3：4。與第24A圖(其中將鰭狀物204與隔離部件206的頂表面繪示成實質上共平面)比較，在第25圖，凹陷後的鰭狀物204的頂表面高於隔離部件206的凹陷後的頂表面而相距一距離H7，在一些實施例中，距離H7的範圍為約10nm至約15nm。其主要是由於，當將鰭狀物204凹陷至低於閘極間隔物214的垂直部分時，針對鰭狀物204的蝕刻劑必須穿過形成在閘極間隔物214的垂直部分之間的相對狹窄的開口以到達鰭狀物204，這樣減緩了鰭狀物204的蝕刻速率。
仍請參考第25圖，根據電路佈局，p型場效電晶體區域220a與n型場效電晶體區域220b中的一個可能具有較大的製程窗口，得以使方法100跳過此區域的三道蝕刻製程，而使用傳統的一道步驟的蝕刻製程來移除阻劑層234或 234'的底部部分，以簡化蝕刻製程，藉此提高產量。例如，在靜態隨機存取記憶體(static random-access memory；SRAM)的位元單元佈局(bit cell layouts)中，n型井與p型井經常交錯在一起，但各自的井與井的邊界線(亦作為區域邊界)210上方的鰭狀物之間的寬度及/或距離不同。在圖示的實施例中，p型場效電晶體區域220a具有較大的製程窗口與較大的鰭狀物到區域邊界的距離，而方法100可以跳過操作110~114，並使用傳統的一道步驟的蝕刻製程來蝕刻阻劑層234的底部部分。因此，由此產生的突出部分256具有面向p型場效電晶體區域220a的彎曲側壁240與面向n型場效電晶體區域220b的實質上垂直的側壁240'。在彎曲的側壁240與隔離部件206的頂表面之間形成的角度Θ2在約100度到約130度的範圍內；在垂直的側壁240'與隔離部件206的頂表面之間形成的角度Θ2'在約88度到約95度的範圍內，其小於Θ2。p型場效電晶體區域220a側的較大製程窗口得以以側壁輪廓換取更高的產量。在一些其他的實施例中，若n型場效電晶體區域220b具有較大的製程窗口，則方法100可以跳過操作128~132，並且上述彎曲的側壁將改為面對n型場效電晶體區域220b。此外，突出部分256的橫向位置不必位於邊界線210的正上方，但在一些實施例中可以移到具有較大製程窗口的區域，以便在鰭狀物與突出部分256之間為其他區域留下更多的距離。在圖示的實施例中，突出部分256(垂直的側壁240')完全在p型場效電晶體區域220a中。另外，若n型場效電晶體區域220b提供更大的製程窗口，則可改成突出部分256完全在n型場效電晶體區域220b中。
並無作限制的意圖，本發明實施例的一個或多個實施形態為半導體裝置及其形成提供了許多益處。例如，本發明實施例的實施形態提供了多重蝕刻步驟，以從相鄰的閘極結構之間的高的高寬比的溝槽移除阻劑材料，這有 利地增加在鰭狀物凹陷製程的鰭狀物高度的均勻度。此製造方法還形成一突出的隔離部件，其跨過用於不同類型的鰭式場效電晶體(舉例而言：n型鰭式場效電晶體與p型鰭式場效電晶體)的區域之間的邊界線。上述突出的隔離部件增加了不同區域之間的隔離，改善了裝置的漏電表現。此外，此製造方法可以很容易地整合到現有的半導體製造製程中。
在一個例示的面向，本發明實施例是關於一種半導體裝置的製造方法。上述方法包括形成一半導體裝置的方法。上述方法，包括：提供一結構，其包括一基底、一鰭狀物、一隔離部件與一閘極結構，上述鰭狀物從上述基底突出，上述隔離部件圍繞上述鰭狀物，上述閘極結構嚙合上述鰭狀物；沉積一阻劑層以覆蓋上述鰭狀物、上述隔離部件與上述閘極結構；施行一第一蝕刻製程，以將上述阻劑層凹陷至低於上述閘極結構的一頂表面；施行一第二蝕刻製程，以將上述阻劑層進一步凹陷，其中上述第二蝕刻製程具有的蝕刻速率高於上述第一蝕刻製程的蝕刻速率；施行一第三蝕刻製程，以將上述阻劑層移除，其中上述第三蝕刻製程具有的蝕刻速率低於上述第二蝕刻製程的蝕刻速率；將上述鰭狀物凹陷；以及形成高於上述鰭狀物的一磊晶源極/汲極(source/drain；S/D)部件。在一些實施例中，將上述鰭狀物凹陷亦包括將上述隔離部件凹陷。在一些實施例中，將上述隔離部件凹陷之後，上述隔離部件的一頂表面具有一階梯狀的輪廓。在一些實施例中，上述第一蝕刻製程、上述第二蝕刻製程與上述第三蝕刻製程各包括一電漿蝕刻製程，其在一偏壓電壓之下進行一期間。在一些實施例中，上述第二蝕刻製程的偏壓電壓高於上述第一蝕刻製程的偏壓電壓或上述第三蝕刻製程的偏壓電壓。在一些實施例中，上述第二蝕刻製程的期間短於上述第一蝕刻製程的期間或上述第三蝕刻製程的期間。在一些實施例中， 上述第一蝕刻製程、上述第二蝕刻製程與上述第三蝕刻製程各使用一相同的蝕刻劑。在一些實施例中，上述蝕刻劑包括一含硫的化合物。在一些實施例中，在施行上述第二蝕刻製程之後，上述阻劑層的一頂表面高於上述鰭狀物的一頂表面。在一些實施例中，在施行上述第二蝕刻製程之後，上述阻劑層的一頂表面低於上述鰭狀物的一頂表面。
在另一個例示的面向，本發明實施例是關於一種半導體裝置的製造方法。上述方法包括形成一半導體裝置的方法。上述方法，包括：提供一結構，其包括一基底、一隔離部件、一第一鰭狀物、一第二鰭狀物與一閘極結構，上述基底具有一第一區域與一第二區域，上述隔離部件在上述基底的上方，上述第一鰭狀物從上述基底的上述第一區域延伸而穿透上述隔離部件，上述第二鰭狀物從上述基底的上述第二區域延伸而穿透上述隔離部件，上述閘極結構嚙合上述第一鰭狀物與上述第二鰭狀物；將上述第一鰭狀物及上述隔離部件圍繞上述第一鰭狀物之一第一部分凹陷；在上述第一鰭狀物上磊晶成長一第一源極/汲極(source/drain；S/D)部件；將上述第二鰭狀物及上述隔離部件圍繞上述第二鰭狀物之一第二部分凹陷，結果得到上述隔離部件在上述第一部分與上述第二部分之間的一突起部分；以及在上述第二鰭狀物上磊晶成長一第二源極/汲極部件。在一些實施例中，上述方法更包括：沉積一第一阻劑層以覆蓋上述第一區域與上述第二區域；在將上述第一鰭狀物及上述隔離部件之上述第一部分凹陷之前，從上述第一區域移除上述第一阻劑層；從上述第二區域移除上述第一阻劑層；沉積一第二阻劑層以覆蓋上述第一區域與上述第二區域；在將上述第二鰭狀物及上述隔離部件之上述第二部分凹陷之前，從上述第二區域移除上述第二阻劑層；以及從上述第一區域移除上述第二阻劑層。在一些實施例中，從上 述第一區域移除上述第一阻劑層以及從上述第二區域移除上述第二阻劑層各包括：以一第一蝕刻方向性對上述第一阻劑層或上述第二阻劑層的一上部進行蝕刻；以及以一第二蝕刻方向性對上述第一阻劑層或上述第二阻劑層的一下部進行蝕刻，上述第二蝕刻方向性低於上述第一蝕刻方向性。在一些實施例中，上述隔離部件的上述突出部分的一側壁實質上垂直於上述隔離部件的一頂表面。在一些實施例中，上述隔離部件的上述突出部分跨越上述第一區域與上述第二區域之間的一邊界線。在一些實施例中，上述第一源極/汲極部件與上述第二源極/汲極部件為相反的類型。
在又另一個例示的面向，本發明實施例是關於一種半導體裝置。上述半導體裝置包括一半導體裝置。上述半導體裝置包括：一基底，具有一p型區域與一n型區域；一隔離部件，在上述基底的上方；一第一鰭狀物，從上述基底突出並穿過在上述p型區域的上述隔離部件；一p型磊晶部件，在上述第一鰭狀物的一源極/汲極(source/drain；S/D)區域的上方；一第二鰭狀物，從上述基底突出並穿過在上述n型區域的上述隔離部件；以及一n型磊晶部件，在上述第二鰭狀物的一源極/汲極區域的上方；其中上述隔離部件跨越上述p型區域與上述n型區域的一部分高於上述隔離部件的其他部分。在一些實施例中，上述隔離部件的上述部分的一側壁實質上垂直於上述基底的一頂表面。在一些實施例中，上述隔離部件的上述部分高於在上述第一鰭狀物與上述第二鰭狀物的各自的源極/汲極區域的上述第一鰭狀物與上述第二鰭狀物。在一些實施例中，上述半導體裝置更包括：一閘極堆疊物，嚙合上述第一鰭狀物的一通道區與上述第二鰭狀物的一通道區。
前述內文概述了許多實施例的特徵，使所屬技術領域中具有通常 知識者可以從各個方面更佳地了解本發明實施例。所屬技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。所屬技術領域中具有通常知識者也應了解這些均等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
202:基底
204a,204b,204c,204d:鰭狀物
206:隔離部件
220a:p型場效電晶體區域(區域)
220b:p型場效電晶體區域(區域)
252a,252b,252c,252d:磊晶源極/汲極部件
256:突出部分
260:層間介電層

Claims (12)

  1. 一種半導體裝置的製造方法，包括：提供一結構，其包括一基底、一鰭狀物、一隔離部件與一閘極結構，該鰭狀物從該基底突出，該隔離部件圍繞該鰭狀物，該閘極結構嚙合該鰭狀物；沉積一阻劑層以覆蓋該鰭狀物、該隔離部件與該閘極結構；施行一第一蝕刻製程，以將該阻劑層凹陷至低於該閘極結構的一頂表面，其中在施行該第一蝕刻製程之後，該阻劑層的一頂表面與該閘極結構的該頂表面的高度差相對於該閘極結構的該頂表面與該鰭狀物的一頂表面的高度差之比的範圍為約1：4至約1：2；施行一第二蝕刻製程，以將該阻劑層進一步凹陷，其中該第二蝕刻製程具有的蝕刻速率高於該第一蝕刻製程的蝕刻速率；施行一第三蝕刻製程，以將該阻劑層移除，其中該第三蝕刻製程具有的蝕刻速率低於該第二蝕刻製程的蝕刻速率；將該鰭狀物凹陷；以及形成高於該鰭狀物的一磊晶源極/汲極部件。
  2. 如請求項1之半導體裝置的製造方法，其中將該鰭狀物凹陷亦包括將該隔離部件凹陷。
  3. 如請求項2之半導體裝置的製造方法，其中將該隔離部件凹陷之後，該隔離部件的一頂表面具有一階梯狀的輪廓。
  4. 如請求項1至3任一項之半導體裝置的製造方法，其中在施行該第二蝕刻製程之後，該阻劑層的一頂表面高於該鰭狀物的一頂表面。
  5. 如請求項1至3任一項之半導體裝置的製造方法，其中在施行該 第二蝕刻製程之後，該阻劑層的一頂表面低於該鰭狀物的一頂表面。
  6. 一種半導體裝置的製造方法，包括：提供一結構，其包括一基底、一隔離部件、一第一鰭狀物、一第二鰭狀物與一閘極結構，該基底具有一第一區域、一第二區域及位於該第一區域與該第二區域之間的一第三區域，該隔離部件在該基底的上方，該第一鰭狀物從該基底的該第一區域延伸而穿透該隔離部件，該第二鰭狀物從該基底的該第二區域延伸而穿透該隔離部件，該閘極結構嚙合該第一鰭狀物與該第二鰭狀物；沉積一第一阻劑層以覆蓋該第一區域、該第二區域與該第三區域；從該第一區域移除該第一阻劑層，該第三區域仍被該第一阻劑層覆蓋；在從該第一區域移除該第一阻劑層後而暴露的區域中，將該第一鰭狀物及該隔離部件圍繞該第一鰭狀物之一第一部分凹陷；在該第一鰭狀物上磊晶成長一第一源極/汲極部件；從該第二區域及該第三區域移除該第一阻劑層；沉積一第二阻劑層以覆蓋該第一區域、該第二區域與該第三區域；從該第二區域移除該第二阻劑層，該第三區域仍被該第二阻劑層覆蓋；在從該第二區域移除該第二阻劑層後暴露的區域中，將該第二鰭狀物及該隔離部件圍繞該第二鰭狀物之一第二部分凹陷，結果得到該隔離部件在該第一部分與該第二部分之間的一突起部分，其中該突起部分在該第三區域；在該第二鰭狀物上磊晶成長一第二源極/汲極部件；以及從該第一區域及該第三區域移除該第二阻劑層。
  7. 如請求項6之半導體裝置的製造方法，其中從該第一區域移除該第一阻劑層以及從該第二區域移除該第二阻劑層各包括： 以一第一蝕刻方向性對該第一阻劑層或該第二阻劑層的一上部進行蝕刻；以及以一第二蝕刻方向性對該第一阻劑層或該第二阻劑層的一下部進行蝕刻，該第二蝕刻方向性低於該第一蝕刻方向性。
  8. 如請求項6之半導體裝置的製造方法，其中該隔離部件的該突起部分的一側壁實質上垂直於該隔離部件的一頂表面。
  9. 一種半導體裝置，包括：一基底，具有一第一區域、一第二區域及位於該第一區域與該第二區域之間的一第三區域；一隔離部件，在該基底的上方；一第一鰭狀物，從該基底突出並穿過在該第一區域的該隔離部件；一p型磊晶部件，在該第一鰭狀物的一源極/汲極區域的上方；一第二鰭狀物，從該基底突出並穿過在該第二區域的該隔離部件；以及一n型磊晶部件，在該第二鰭狀物的一源極/汲極區域的上方；其中該隔離部件在該第三區域的一部分高於該隔離部件的其他部分。
  10. 如請求項9之半導體裝置，其中該隔離部件的該部分的一側壁實質上垂直於該基底的一頂表面。
  11. 如請求項9之半導體裝置，其中該隔離部件的該部分高於在該第一鰭狀物與該第二鰭狀物的各自的源極/汲極區域的該第一鰭狀物與該第二鰭狀物。
  12. 如請求項9至11任一項之半導體裝置，更包括：一閘極堆疊物，嚙合該第一鰭狀物的一通道區與該第二鰭狀物的一通道區。
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