TW201919175A

TW201919175A - 晶粒堆疊結構

Info

Publication number: TW201919175A
Application number: TW107116754A
Authority: TW
Inventors: 楊慶榮; 陳憲偉
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2017-11-01
Filing date: 2018-05-17
Publication date: 2019-05-16
Also published as: US12322728B2; US20240332261A1; US20220165711A1; CN109755190A; US20190131277A1; US11251157B2; US20240395774A1

Abstract

一種晶粒堆疊結構包括第一晶粒及第二晶粒。所述第一晶粒與所述第二晶粒藉由混合接合結構接合在一起。所述第一晶粒的第一測試墊或所述第二晶粒的第二測試墊中的至少一者具有突出部，且所述混合接合結構的接合絕緣層覆蓋且接觸所述第一測試墊或所述第二測試墊中的所述至少一者的所述突出部，使得所述第一測試墊與所述第二測試墊彼此電性隔離。

Description

晶粒堆疊結構

本發明實施例提供一種晶粒堆疊結構。

近年來，由於各種電子元件（即，電晶體、二極體、電阻器、電容器等）的積體密度的持續改進，半導體行業已經歷了快速成長。積集密度的此種改進來自於最小特徵尺寸（minimum feature size）的一再減小，以允許更多的較小的元件能夠整合在一定的面積中。

與先前的封裝體相比，這些較小的電子元件也需要利用較小面積的較小的封裝體。半導體封裝體的示例性類型包括四面扁平封裝（quad flat package，QFP）、針格陣列（pin grid array，PGA）、球格陣列（ball grid array，BGA）、覆晶技術（flip chip，FC）、三維積體電路（three dimensional integrated circuit，3DIC）、晶圓級封裝體（wafer level package，WLP）及疊層封裝體（package on package，PoP）裝置。一些三維積體電路是藉由將晶片（chip）放置在半導體晶圓級上的晶片上方製備而成。由於堆疊晶片之間的內連線的長度減小，因此三維積體電路提供更高的積體密度及其他優點，例如更快的速度及更高的頻寬。然而，對於三維積體電路技術來說仍存在很多待處理的挑戰。

本發明實施例提供一種晶粒堆疊結構，包括第一晶粒及第二晶粒。所述第一晶粒與所述第二晶粒藉由混合接合結構接合在一起。所述第一晶粒的第一測試墊或所述第二晶粒的第二測試墊中的至少一者具有突出部，且所述混合接合結構的接合絕緣層覆蓋且接觸所述第一測試墊或所述第二測試墊中的所述至少一者的所述突出部，使得所述第一測試墊與所述第二測試墊彼此電性隔離。

以下揭露內容提供用於實施所提供的目標的不同特徵的許多不同實施例或實例。以下所描述的構件及配置的具體實例是為了以簡化的方式傳達本揭露為目的。當然，這些僅僅為實例而非用以限制。舉例來說，在以下描述中，在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵與第二特徵形成為直接接觸的實施例，且也可包括第一特徵與第二特徵之間可形成有額外特徵，使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複使用元件符號及/或字母。元件符號的重複使用是為了簡單及清楚起見，且並不表示所欲討論的各個實施例及/或配置本身之間的關係。

此外，為易於說明，本文中可能使用例如「在...下方（beneath）」、「在...下面（below）」、「下部的（lower）」、「上方（above）」、「上部的（upper）」等空間相對術語來闡述圖中所示的一個元件或特徵與另一（些）元件或特徵的關係。所述空間相對術語意欲涵蓋元件在使用或操作時的不同定向。設備可被另外定向（旋轉90度或在其他定向），而本文所用的空間相對術語相應地作出解釋。

還可包括其他特徵及製程。舉例來說，可包括測試結構以說明進行三維（3D）封裝體或三維積體電路裝置的驗證測試。測試結構可包括例如形成於重佈線層中或基底上的測試墊，所述測試墊使得能夠測試3D封裝體或3DIC、使用探針（probe）及/或探針卡（probe card）等。可對中間結構及最終結構執行驗證測試。另外，本文中所公開的結構及方法可接合包括對已知良好晶粒（known good dies）的中間驗證的測試方法一起使用，以提高良率（yield）及降低成本。

圖1A至圖1E是根據第一實施例的形成晶粒堆疊結構的方法的剖視圖。

參照圖1A，提供第一晶粒100。舉例來說，第一晶粒100可為特殊應用積體電路（application-specific integrated circuit，ASIC）晶片、類比晶片、感測器晶片、無線與射頻晶片、電壓調節器晶片或記憶體晶片。第一晶粒100包括第一半導體基底102、第一元件區103、第一內連線結構104、第一鈍化層110及第一測試墊112。

在一些實施例中，半導體基底102可包括矽或其他半導體材料。作為另外一種選擇，或另外地，第一半導體基底102可包括其他元素半導體材料，例如鍺。在一些實施例中，第一半導體基底102是由例如碳化矽、砷化鎵、砷化銦或磷化銦等化合物半導體製成的。在一些實施例中，第一半導體基底102是由例如矽鍺、碳化矽鍺、磷化鎵砷或磷化鎵銦等合金半導體製成的。在一些實施例中，第一半導體基底102包括磊晶層。舉例來說，第一半導體基底102具有上覆在塊狀半導體上的磊晶層。

在一些實施例中，以前段（front-end-of-line，FEOL）製程在第一半導體基底102上形成第一元件區103。第一元件區103包括各種各樣的元件。在一些實施例中，元件包括主動元件、被動元件或其組合。在一些實施例中，元件可包括積體電路元件。舉例來說，元件為電晶體、電容器、電阻器、二極體、光二極體、熔絲元件（fuse device）或其他相似的元件。在一些實施例中，第一元件區103包括閘極結構、源極/汲極區及隔離結構（例如，淺溝渠隔離（shallow trench isolation，STI）結構（圖中未示出））。圖1A所示第一元件區103僅為實例，且在第一元件區103中可形成有其他結構。在第一元件區103中，可形成各種N型金屬氧化物半導體（N-type metal-oxide semiconductor，NMOS）元件及/或P型金屬氧化物半導體（P-type metal-oxide semiconductor，PMOS）元件（例如，電晶體或記憶體等），且可將所述元件內連在一起以執行一種或多種功能。在第一半導體基底102上還可形成其他元件，例如電容器、電阻器、二極體、光二極體、熔絲等。所述元件的功能可包括記憶體、處理器、感測器、放大器、功率分配（power distribution）、輸入/輸出電路系統等。

參照圖1A，在第一半導體基底102之上形成第一內連線結構104。詳細來說，第一內連線結構104包括第一絕緣材料106及多個第一金屬特徵108。第一金屬特徵108形成在第一絕緣材料106中且彼此電性連接。第一金屬特徵108的一部分（例如，頂部金屬特徵108a及108b）被第一絕緣材料106暴露出。在一些實施例中，第一絕緣材料106包括位於第一半導體基底102上的層間介電（inner-layer dielectric，ILD）層、以及位於層間介電層之上的至少一個金屬間介電（inter-metal dielectric，IMD）層。在一些實施例中，第一絕緣材料106包括氧化矽、氮氧化矽、氮化矽、低介電常數（低k）材料或其組合。在一些替代實施例中，第一絕緣材料106可為單一層或多個層。在一些實施例中，第一金屬特徵108包括插塞及金屬線。插塞可包括形成在層間介電層中的接觸窗以及形成在金屬間介電層中的通孔。接觸窗形成在基底102與底部金屬線之間，且連接基底102及底部金屬線。通孔形成在兩條金屬線之間，且連接所述兩條金屬線。第一金屬特徵108可由鎢（W）、銅（Cu）、銅合金、鋁（Al）、鋁合金或其組合製成。在一些替代實施例中，可在第一金屬特徵108與第一絕緣材料106之間形成阻障層（圖中未示出）以防止第一金屬特徵108的材料遷移到第一元件區103。舉例來說，阻障層的材料包括鉭、氮化鉭、鈦、氮化鈦、鈷鎢（cobalt-tungsten，CoW）或其組合。

參照圖1A，在第一內連線結構104之上形成第一鈍化層110。第一鈍化層110覆蓋第一絕緣材料106及頂部金屬特徵108a。另外，頂部金屬特徵108b的一部分被第一鈍化層110覆蓋，且頂部金屬特徵108b的另一部分被第一鈍化層110暴露出，使得頂部金屬特徵108b的另一部分可與待形成的第一測試墊112電性連接。在一些實施例中，第一鈍化層110包括氧化矽、氮化矽、苯並環丁烯（benzocyclobutene，BCB）聚合物、聚醯亞胺（polyimide，PI）、聚苯並惡唑（polybenzoxazole，PBO）或其組合且藉由例如旋轉塗布、化學氣相沉積（chemical vapor deposition，CVD）等合適的製程形成。

參照圖1A，在第一鈍化層110之上形成第一測試墊112且使第一測試墊112延伸至覆蓋頂部金屬特徵108b。第一測試墊112的材料不同於第一金屬特徵108的材料。在一些實施例中，第一測試墊112的材料比第一金屬特徵108的材料更柔軟。在一些實施例中，第一測試墊112包括金屬材料，例如鋁、銅、鎳、金、銀、鎢或其組合。第一測試墊112可藉由以下步驟形成：藉由例如電化學鍍覆製程、化學氣相沉積、原子層沉積（atomic layer deposition，ALD）、物理氣相沉積（physical vapor deposition，PVD）等合適的製程沉積金屬材料層；然後將金屬材料層圖案化。

應注意，第一晶粒100是已知良好晶粒（known good die，KGD）。也就是說，對第一晶粒100的第一測試墊112進行晶粒性能測試以識別或選擇已知良好晶粒。在一些實施例中，晶粒性能測試是使用插入到第一測試墊112中的晶粒性能探針（圖中未示出）進行的。在執行晶粒性能測試之後，在第一測試墊112的上部部分處形成第一探針標記114。第一探針標記114可形成在第一鈍化層110之上、頂部金屬特徵108b之上或其組合之上。在一些實施例中，第一探針標記114包括第一凹洞部114a、第一突出部114b及第一平面部114c。第一突出部114b位於第一凹洞部114a與第一平面部114c之間。第一凹洞部114a位於第一突出部114b中。在一些實施例中，第一突出部114b可為環繞第一凹洞部114a的環形結構。第一突出部114b被第一平面部114c環繞。在一些實施例中，第一突出部114b可具有單一高度H1。高度H1是第一平面部114c與第一突出部114b之間的高度差。在一些其他實施例中，第一突出部114b可具有高度H1及高度H2。高度H1是位於第一平面部114c與第一突出部114b之間的最大高度差，且高度H2是位於第一平面部114c與第一突出部114b之間的最小高度差。在一些示例性實施例中，高度差H1是0.1 μm到1.5 μm，且高度差H2是0.1 μm到1.0 μm。在一些實施例中，第一凹洞部114a的底表面低於第一平面部114c的頂表面。

參照圖1B及圖1C，在第一晶粒100的正面100a之上形成第一接合結構115。詳細來說，如圖1B所示，在將第一晶粒100識別為已知良好晶粒之後，在第一晶粒100的正面100a之上設置接合介電材料116a（或被稱為第一接合介電材料）。接合介電材料116a覆蓋且接觸第一測試墊112及第一鈍化層110。在一些實施例中，接合介電材料116a包括氧化矽、氮化矽、聚合物或其組合。接合介電材料116a是藉由以下步驟形成：藉由例如旋轉塗布、化學氣相沉積等合適的製程沉積介電材料；接著對介電材料執行平坦化製程。在一些實施例中，平坦化製程包括化學機械研磨（chemical mechanical polish，CMP）製程、回蝕刻製程或其組合。在一些實施例中，在平坦化製程期間，所述介電材料的一部分被移除，且最頂部的第一突出部114b也被移除。也就是說，如圖1B所示，第一突出部114b與接合介電材料116a處於實質上相同的水平高度。在一些其他實施例中，在平坦化製程期間，所述介電材料的一部分被移除，而第一突出部114b未被移除，且仍被所述介電材料覆蓋。

在本文中，當將元件闡述為「處於實質上相同的水平高度」時，元件在同一層中形成實質上相同的高度，或者元件嵌置在相同的層中的相同位置。在一些實施例中，處於實質上相同的水平高度的元件是由相同的材料且利用相同的製程步驟來形成。在一些實施例中，處於實質上相同的水平高度的元件的頂部實質上共平面。舉例來說，如圖1B所示，第一突出部114b的頂部與接合介電材料116a的頂部實質上共平面。

參照圖1C，以毯覆方式形成第一阻擋層118以覆蓋接合介電材料116a及第一測試墊112的第一突出部114b。在一些實施例中，第一阻擋層118包括介電材料（例如，氧化矽、氮化矽、氮氧化矽或其組合）且藉由例如化學氣相沉積、原子層沉積等合適的製程形成。在一些實施例中，第一阻擋層118的厚度是0.1 μm到0.5 μm。

參照圖1C，在第一阻擋層118之上形成另一種接合介電材料116b（或被稱為第二接合介電材料）。也就是說，第一阻擋層118設置在接合介電材料116a與接合介電材料116b之間。第一阻擋層118的材料不同於接合介電材料116a的材料及接合介電材料116b的材料。接合介電材料116a及116b可被稱為第一接合介電層116。接合介電材料116b的材料及形成方法與接合介電材料116a的材料及形成方法相似。因此，於此便不再贅述。

參照圖1C，在第一接合介電層116中形成第一虛擬金屬層120及第一接合金屬層122。第一虛擬金屬層120形成在第一阻擋層118之上。第一虛擬金屬層120對應於第一測試墊112。第一虛擬金屬層120設置在接合介電材料116b中且外露於接合介電材料116b。在本文中，當將元件闡述為「虛擬的」時，元件是電性浮置或與其他元件電性隔離。舉例來說，如圖1C所示，第一虛擬金屬層120是電性浮置。在一些實施例中，第一虛擬金屬層120是藉由單鑲嵌（single damascene）方法形成。

第一接合金屬層122形成在第一虛擬金屬層120旁邊，且形成在接合介電材料116a及116b、第一阻擋層118及第一鈍化層110中。在一些實施例中，第一接合金屬層122包括通孔插塞124及導電線126。在一些其他實施例中，導電線126可視為一種通孔插塞，其面積大於通孔插塞124的面積。

通孔插塞124穿過第一阻擋層118、接合介電材料116a及第一鈍化層110，且連接第一金屬特徵108。導電線126設置在第一阻擋層118之上且與通孔插塞124連接。換句話說，導電線126藉由通孔插塞124電性連接到第一金屬特徵108。在一些實施例中，第一虛擬金屬層120與導電線126（或第一接合金屬層122）處於實質上相同的水平高度。也就是說，第一虛擬金屬層120的頂部及導電線126（或第一接合金屬層122）的頂部與接合介電材料116b的頂表面實質上共平面。在一些實施例中，第一接合金屬層122是藉由雙鑲嵌（dual damascene）方法形成。

在一些實施例中，第一虛擬金屬層120可包括銅、銅合金、鎳、鋁、鎢或其組合。第一接合金屬層122可包括銅、銅合金、鎳、鋁、鎢或其組合。在一些實施例中，第一虛擬金屬層120的材料與第一接合金屬層122的材料可為相同的。在一些替代實施例中，第一虛擬金屬層120的材料可不同於第一接合金屬層122的材料。

在一些實施例中，第一虛擬金屬層120與導電線126同時形成。在一些其他實施例中，第一虛擬金屬層120與導電線126相繼形成。第一虛擬金屬層120及第一接合金屬層122是藉由溝渠優先製程（trench first process）、通孔開口優先製程（via hole first process）或自對準製程（self-aligned process）形成。

在一些實施例中，第一虛擬金屬層120及第一接合金屬層122按照以下步驟（被稱為溝渠優先製程）形成。藉由微影製程及蝕刻製程將介電層116b圖案化，以在介電層116b中形成溝渠119a及119b。溝渠119a對應第一測試墊112。溝渠119b對應頂部金屬特徵108a及108b。在蝕刻製程期間，第一阻擋層118用作蝕刻停止層，且因此第一阻擋層118外露於溝渠119a及119b。接下來，藉由微影製程及蝕刻製程，將外露於溝渠119b的第一阻擋層118的一部分以及位於第一阻擋層118下方的接合介電材料116a及第一鈍化層110圖案化，以在其中形成通孔開口117。通孔開口117暴露出頂部金屬特徵108a及108b。之後，在介電層116b上形成導電材料層，且導電材料層填入到溝渠119a及119b及通孔開口117中。接著藉由平坦化製程（例如，化學機械研磨製程）將接合介電材料116b上的導電材料層移除，且由此在溝渠119a中形成第一虛擬金屬層120，且在通孔開口117及溝渠119b中分別形成通孔插塞124及導電線126。

在一些其他實施例中，第一虛擬金屬層120及第一接合金屬層122按照以下步驟（被稱為通孔開口優先製程）形成。藉由微影製程及蝕刻製程，將接合介電材料116a及116b、第一阻擋層118及第一鈍化層110圖案化，以形成通孔開口117。接下來，藉由微影製程及蝕刻製程將接合介電材料116b圖案化，以在接合介電材料116b中形成溝渠119a及119b。在蝕刻製程期間，第一阻擋層118用作蝕刻停止層，且因此第一阻擋層118外露於溝渠119a及119b。之後，形成導電材料層且執行平坦化製程。

在替代實施例中，第一虛擬金屬層120及第一接合金屬層122按照以下步驟（被稱為自對準製程）形成。在形成接合介電材料116a之後，形成第一阻擋層118且藉由微影製程及蝕刻製程，將第一阻擋層118圖案化，以在第一阻擋層118中形成通孔開口圖案。接下來，利用通孔開口圖案在第一阻擋層118之上形成接合介電材料116b。接合介電材料116b填入到第一阻擋層118的通孔開口圖案中且接觸接合介電材料116a。之後，藉由微影製程，在接合介電材料116b上形成具有溝渠圖案的圖案化掩模，溝渠圖案中的一些溝渠圖案對應於第一阻擋層118的通孔開口圖案。之後，藉由使用第一阻擋層118作為蝕刻停止層來對接合介電材料116b執行蝕刻製程，以使得形成溝渠119a及119b。同時，利用通孔開口圖案作為硬掩模來使用第一阻擋層118對接合介電材料116a進行蝕刻，以使得通孔開口117形成在接合介電材料116a中且與溝渠119b自對準。之後，形成導電材料層且執行平坦化製程。

應注意，第一虛擬金屬層120藉由第一阻擋層118來與第一測試墊112電性隔離。因此，能夠避免由於從一個測試墊藉由虛擬金屬層到另一個測試墊的電連接而導致的洩漏電流，並且可防止電短路。因此，元件的可靠性相應地得到提升。

參照圖1D，提供第二晶粒200。舉例來說，第二晶粒200可為特殊應用積體電路（ASIC）晶片、類比晶片、感測器晶片、無線與射頻晶片、電壓調節器晶片或記憶體晶片。第二晶粒200與第一晶粒100可為相同類型的晶粒或不同類型的晶粒。在一些實施例中，第二晶粒200可為主動元件或被動元件。

在一些實施例中，第二晶粒200相似於第一晶粒100。也就是說，第二晶粒200包括第二半導體基底202、第二元件區203、第二內連線結構204、第二鈍化層210及第二測試墊212。第二晶粒200的配置、材料及形成方法與第一晶粒100的配置、材料及形成方法相似。因此，此處將省略其細節。第二晶粒200與第一晶粒100之間的差異在於第二晶粒200的尺寸大於第一晶粒100的尺寸。本文中的用語「尺寸」是指長度、寬度或面積。舉例來說，如圖1D所示，第二晶粒200的長度大於第一晶粒100的長度。

參照圖1D，在第二晶粒200的正面200a之上形成第二接合結構215。詳細來說，第二接合結構215包括第二接合介電層216、第二虛擬金屬層220及第二接合金屬層222。第二虛擬金屬層220藉由單鑲嵌方法形成在第二接合介電層216中。第二虛擬金屬層220對應於第二測試墊212。第二接合金屬層222藉由雙鑲嵌方法形成在第二虛擬金屬層220旁邊且形成在第二接合介電層216中。第二接合金屬層222包括通孔插塞224以及設置在通孔插塞224之上的導電線226。第一接合結構115與第二接合結構215之間的差異在於在第二接合結構215中未設置有阻擋層。因此，第二測試墊212的第二突出部214b延伸到第二接合結構215中。在一些實施例中，第二測試墊212的第二突出部214b連接到第二虛擬金屬層220。在一些其他實施例中，第二測試墊212的第二突出部214b不連接到第二虛擬金屬層220。在形成第二接合結構215之後，如圖1D所示，第二虛擬金屬層220與導電線226（或第二接合金屬層222）處於實質上相同的水平高度。

參照圖1D，將第一晶粒100進一步上下翻轉，並安裝到第二晶粒200上。詳細來說，藉由第一接合結構115及第二接合結構215將第一晶粒100與第二晶粒面對面地接合在一起。在一些實施例中，在第一晶粒100接合到第二晶粒200之前，將第一接合結構115與第二接合結構215對準，以使得第一虛擬金屬層120可接合到第二虛擬金屬層220，第一接合金屬層122可接合到第二接合金屬層222，且第一接合介電層116可接合到第二接合介電層216。在一些實施例中，可使用光學感測方法（optical sensing method）實現第一接合結構115與第二接合結構215的對準。在實現所述對準之後，藉由混合接合法將第一接合結構115與第二接合結構215接合在一起，以形成混合接合結構15。混合接合結構15包括第一虛擬金屬層120、第二虛擬金屬層220、第一接合金屬層122、第二接合金屬層222及接合絕緣層55。接合絕緣層55包括第一阻擋層118、第一接合介電層116及第二接合介電層216。

第一接合結構115與第二接合結構215藉由施加壓力及熱而混合接合在一起。應注意，混合接合法涉及至少兩種類型的接合法，所述至少兩種類型的接合法包括金屬對金屬接合法以及非金屬對非金屬接合法（例如，介電質對介電質接合法或熔融接合法）。如圖1D所示，混合接合結構15包括藉由金屬對金屬接合法而接合在一起的第一虛擬金屬層120與第二虛擬金屬層220、藉由金屬對金屬接合法而接合在一起的第一接合金屬層122與第二接合金屬層222、藉由非金屬對非金屬接合法而接合在一起的第一接合介電層116與第二接合介電層216。

參照圖1E，在第一晶粒100旁邊形成絕緣包封體128。更具體來說，絕緣包封體128形成在第一晶粒100周圍且與第二晶粒200的正面200a重疊。在一些實施例中，絕緣包封體128的材料包括模塑化合物。模塑化合物可包括樹脂及填料。在一些替代實施例中，絕緣包封體128的材料包括氧化物或氮化物，例如氧化矽、氮化矽或其組合。絕緣包封體128可藉由旋轉塗布、疊層、沉積等來形成。舉例來說，絕緣包封體128可藉由首先在第一晶粒100之上形成包封體材料（圖中未示出）並覆蓋第一晶粒100來形成。之後，藉由平坦化製程（例如，化學機械研磨製程）將第一晶片100之上的包封體材料移除。在一些實施例中，移除包封體材料的一部分，以在平坦化製程之後暴露出第一晶粒100的背面100b。因此，第一晶粒100的背面100b與絕緣包封體128的頂表面實質上共平面。

參照圖1E，在形成絕緣包封體128之後，形成至少一個基底穿孔（through-substrate via，TSV）130。基底穿孔130穿透第一半導體基底102且與第一內連線結構104的第一金屬特徵108電性連接在一起。基底穿孔130用於提供第一晶粒100與待形成的重佈線路結構140之間的電性連接。在一些實施例中，基底穿孔130包括導電通孔。導電通孔是由銅、銅合金、鋁、鋁合金或其組合製成。在一些其他實施例中，基底穿孔130還包括環繞導電通孔的擴散阻障層（圖中未示出）。擴散阻障層是由Ta、TaN、Ti、TiN、CoW或其組合製成，且可藉由例如電化學鍍覆製程、化學氣相沉積、原子層沉積（ALD）、物理氣相沉積等合適的製程形成。

參照圖1E，在絕緣包封體128中形成至少一個介電穿孔（through dielectric via，TDV）132以與第二內連線結構204及待形成的重佈線路結構140電性連接。在一些實施例中，介電穿孔132包括導電通孔。導電通孔是由銅、銅合金、鋁、鋁合金或其組合製成。在一些其他實施例中，介電穿孔132還包括環繞導電通孔的擴散阻障層（圖中未示出）。擴散阻障層是由Ta、TaN、Ti、TiN、CoW或其組合製成，且可藉由例如電化學鍍覆製程、化學氣相沉積、原子層沉積（ALD）、物理氣相沉積等合適的製程形成。

參照圖1E，在形成基底穿孔130及介電穿孔132之後，在第一晶粒100的背面100b之上及絕緣包封體128之上形成重佈線路結構140。重佈線路結構140包括交替堆疊的多個介電層140a及多個重佈線導電層140b。重佈線導電層140b的一個部分與基底穿孔130電性連接。重佈線導電層140b的另一個部分與介電穿孔132電性連接。此外，最頂部重佈線導電層140b包括多個接墊。在一些實施例中，上述接墊包括用於安裝導電性連接件的多個接合墊140b1（例如，金屬柱、微凸塊或其組合）、凸塊以及/或用於進行晶粒背側性能測試的至少一個測試墊140b2。接合墊140b1及測試墊140b2的數目在本揭露中並無限制。接合墊140b1的材料包括金屬或金屬合金。接合墊140b1是例如鋁、銅、鎳或其合金。接合墊140b1的材料可相同於或不同於測試墊140b2的材料。在一些實施例中，測試墊140b2包括金屬材料，例如鋁、銅、鎳、金、銀、鎢或其組合。

參照圖1E，在重佈線路結構140之上形成鈍化層150且使鈍化層150局部地覆蓋接合墊140b1及測試墊140b2之後，晶粒堆疊結構10便已完成。鈍化層150包括氧化矽、氮化矽、苯並環丁烯（BCB）聚合物、聚醯亞胺（PI）、聚苯並惡唑（PBO）或其組合，且藉由例如旋轉塗布、化學氣相沉積等合適的製程形成。

參照圖1C、圖1D及圖1E，晶粒堆疊結構10包括藉由混合接合結構15面對面地接合在一起的第一晶粒100與第二晶粒200。混合接合結構15包括藉由金屬對金屬接合法而接合在一起的第一虛擬金屬層120與第二虛擬金屬層220、藉由金屬對金屬接合法而接合在一起的第一接合金屬層122與第二接合金屬層222、藉由非金屬對非金屬接合法而接合在一起的第一接合介電層116與第二接合介電層216。混合接合結構15還包括第一阻擋層118。第一阻擋層118形成在第一接合介電層116中，且設置在第一測試墊112的第一突出部114b與第一虛擬金屬層120之間。第一阻擋層118能夠防止第一測試墊112的第一突出部114b延伸到第一虛擬金屬層120中，以使第一測試墊112與第二測試墊212電性隔離。因此，能夠避免由於從一個測試墊藉由虛擬金屬層到另一個測試墊的電連接而導致的洩漏電流，並且可防止電短路。因此，晶粒堆疊結構10的可靠性相應地得到提升。

圖2是根據第二實施例的晶粒堆疊結構的剖視圖。

參照圖2，第二實施例的晶粒堆疊結構20與第一實施例的晶粒堆疊結構10相似。晶粒堆疊結構20與晶粒堆疊結構10之間的差異在於，在混合接合結構25的第二接合結構215中設置有第二阻擋層218，以進一步防止第一晶粒100與第二晶粒200之間的洩漏電流。第二阻擋層218形成在第二接合介電層216中及第二測試墊212的第二突出部214b與第二虛擬金屬層220之間。第二接合介電層216包括第三接合材料216a及第四接合材料216b。第二阻擋層218設置在第三接合材料216a與第四接合材料216b之間。因此，第二測試墊212的第二突出部214b與第二虛擬金屬層220並未彼此接觸，而是藉由位於其間的第二阻擋層218隔開且電性隔離。

在本實施例中，混合接合結構25包括第一虛擬金屬層120、第二虛擬金屬層220、第一接合金屬層122、第二接合金屬層222及接合絕緣層155。接合絕緣層155包括第一阻擋層118、第二阻擋層218、第一接合介電層116及第二接合介電層216。

在一些其他實施例中，晶粒堆疊結構10包括藉由混合接合結構面對面地接合在一起的第一晶粒100與第二晶粒200。混合接合結構包括第二阻擋層218而不具有第一阻擋層118，也就是說，接合絕緣層可包括第一接合介電層116以及具有第二阻擋層218在其中的第二接合介電層216，而在第一接合介電層116中未形成阻擋層。

圖3是根據第三實施例的晶粒堆疊結構的剖視圖。

參照圖3，第三實施例的晶粒堆疊結構30與第一實施例的晶粒堆疊結構10相似。晶粒堆疊結構30與晶粒堆疊結構10之間的差異在於在晶粒堆疊結構30的混合接合結構35中不存在虛擬金屬層及阻擋層。換句話說，第一接合介電層116覆蓋且接觸第一測試墊112的頂表面及側壁，且第二接合介電層216覆蓋且接觸第二測試墊212的頂表面及側壁。

因此，第一測試墊112與第二測試墊212藉由混合接合結構35的第一接合介電層116及第二接合介電層216彼此電性隔離。換句話說，位於第一測試墊112的第一突出部114b與第二測試墊212的第二突出部214b之間的區不含金屬。

在本實施例中，混合接合結構35包括第一接合金屬層122、第二接合金屬層222及接合絕緣層255。接合絕緣層255包括第一接合介電層116及第二接合介電層216。

在以上實施例中，一個第一晶粒100接合到一個第二晶粒200，但本揭露並非僅限於此。在一些其他實施例中，兩個或更多個晶粒可接合到更大的晶粒，且所述晶粒可為相同類型的晶粒或不同類型的晶粒。

圖4是根據一個實施例的封裝體的剖視圖。

參照圖4，具有彼此相對的第一表面40a與第二表面40b的晶粒堆疊結構40藉由黏合層21安裝在介電層11之上。晶粒堆疊結構40的第一表面40a朝上，而晶粒堆疊結構40的第二表面40b朝向介電層11。在一些實施例中，晶粒堆疊結構40可為晶粒堆疊結構10、20及30中的一者。晶粒堆疊結構40包括面對面地接合在一起的第一晶粒100與第二晶粒200。在實施例中，晶粒堆疊結構40還包括多個連接件18及鈍化層19。連接件18形成在未被鈍化層150覆蓋的接合墊140b1之上且電性連接到接合墊140b1。連接件18包括焊料凸塊、金凸塊、銅凸塊、銅柱（copper post）、銅樁（copper pillar）等。鈍化層19形成在鈍化層150之上及連接件18旁邊以覆蓋連接件18的側壁。

參照圖4，在晶粒堆疊結構40旁邊形成有絕緣包封體22，以對晶粒堆疊結構40進行包封。在絕緣包封體22中形成有多個導電柱14，且所述多個導電柱14環繞晶粒堆疊結構40。在晶粒堆疊結構40及導電柱14之上形成有重佈線層（redistribution layer，RDL）結構23，且重佈線層結構23電性連接到晶粒堆疊結構40及導電柱14。在一些實施例中，重佈線層結構23包括交替堆疊的多個聚合物層PM1、PM2、PM3及PM4以及多個重佈線層RDL1、RDL2、RDL3及RDL4。聚合物層或重佈線層的數目不受本揭露限制。

換句話說，重佈線層RDL1穿過聚合物層PM1且電性連接到晶粒堆疊結構40的連接件18及導電柱14。重佈線層RDL2穿過聚合物層PM2且電性連接到重佈線層RDL1。重佈線層RDL3穿過聚合物層PM3且電性連接到重佈線層RDL2。重佈線層RDL4穿過聚合物層PM4且電性連接到重佈線層RDL3。在一些實施例中，聚合物層PM1、PM2、PM3及PM4中的每一者包括感光性材料，例如聚苯並惡唑（PBO）、聚醯亞胺（PI）、苯並環丁烯（BCB）、其組合等。在一些實施例中，重佈線層RDL1、RDL2、RDL3及RDL4中的每一者包括導電材料。導電材料包括金屬（例如，銅、鎳、鈦、其組合等），且藉由電鍍製程形成。在一些實施例中，重佈線層RDL1、RDL2、RDL3及RDL4分別包括晶種層（圖中未示出）以及形成在晶種層上的金屬層（圖中未示出）。晶種層可為金屬晶種層，例如銅晶種層。在一些實施例中，晶種層包括第一金屬層（例如，鈦層）及位於第一金屬層之上的第二金屬層（例如，銅層）。金屬層可為銅或其他合適的金屬。在一些實施例中，重佈線層RDL1、RDL2、RDL3及RDL4分別包括連接到彼此的多個通孔與多條跡線。通孔對跡線進行連接，且跡線分別位於聚合物層PM1、PM2、PM3及PM4上，且分別在聚合物層PM1、PM2、PM3及PM4的頂表面上延伸。

在一些實施例中，最頂部重佈線層RDL4包括RDL4a及RDL4b。重佈線層RDL4a還被稱為用於植球安裝的球下金屬（under-ball metallurgy，UBM）層。重佈線層RDL4b可為微凸塊，用於連接到在後續製程中形成的整合被動元件（integrated passive device，IPD）26。

之後，在重佈線層結構23的重佈線層RDL4a之上形成多個連接件24且所述多個連接件24電性連接到重佈線層結構23的重佈線層RDL4a。在一些實施例中，連接件24是由具有低電阻率的導電材料（例如，Sn、Pb、Ag、Cu、Ni、Bi或其合金）製成的且藉由例如蒸鍍、鍍覆、置球（ball drop）或網版印刷（screen printing）等合適的製程形成。整合被動元件26形成在重佈線層結構23的重佈線層RDL4b之上，且藉由焊料凸塊28電性連接到重佈線層結構23的重佈線層RDL4b。整合被動元件26可為電容器、電阻器、電感器等或其組合。整合被動元件26的數目並非僅限於圖4所示數目，而是可根據產品的設計進行調整。在整合被動元件26與聚合物層PM4之間形成底部填充層27，且底部填充層27環繞並覆蓋暴露出的RDL4b、焊料凸塊28及整合被動元件26的底表面。

如圖4所示，接著將介電層11圖案化，以使得導電柱14的下表面被介電層11暴露出。在分別在導電柱14的下表面之上形成導電端子32之後，具有雙側端子的整合扇出型封裝體1便已完成。接著提供另一個封裝體2。在一些實施例中，封裝體2為例如記憶體元件。封裝體2堆疊在整合扇出型封裝體1之上並藉由導電端子32電性連接到整合扇出型封裝體1，以製作出疊層封裝體（POP）結構P1。

圖5是根據另一個實施例的封裝體的剖視圖。

參照圖5，另一個實施例的疊層封裝體結構P2與一個實施例的疊層封裝體結構P1相似。疊層封裝體結構P2與疊層封裝體結構P1之間的差異在於晶粒堆疊結構50包括在第二晶粒200之上平行地排列的多個第一晶粒100c及100d。第一晶粒100c及100d的數目在本揭露中並無限制。

圖6是根據本揭露一些實施例的晶粒堆疊結構的製造方法的流程圖。參照圖6，在步驟S100中，在第一晶粒的正面之上形成第一接合結構。步驟S100包括步驟S102、S104及S106。在步驟S102中，在第一晶粒的第一測試墊上形成第一接合介電材料。在步驟S104中，在第一接合介電材料之上形成第一阻擋層。在步驟S106中，在第一阻擋層之上形成第二接合介電材料及第一虛擬金屬層。之後，在步驟S200中，在第二晶粒的正面之上形成第二接合結構。在步驟S300中，藉由第一接合結構及第二接合結構對第一晶粒與第二晶粒進行接合。

根據一些實施例，一種晶粒堆疊結構包括第一晶粒及第二晶粒。所述第一晶粒與所述第二晶粒藉由混合接合結構接合在一起。所述第一晶粒的第一測試墊或所述第二晶粒的第二測試墊中的至少一者具有突出部，且所述混合接合結構的接合絕緣層覆蓋且接觸所述第一測試墊或所述第二測試墊中的所述至少一者的所述突出部，使得所述第一測試墊與所述第二測試墊彼此電性隔離。

在一些實施例中，所述接合絕緣層包括：第一接合介電層，設置在所述第一晶粒的正面之上且覆蓋所述第一測試墊；以及第二接合介電層，設置在所述第二晶粒的正面之上且覆蓋所述第二測試墊，並與所述第一接合介電層接合在一起。

在一些實施例中，所述混合接合結構設置在所述第一測試墊與所述第二測試墊之間。所述接合絕緣層還包括第一阻擋層，所述第一阻擋層設置在所述第一測試墊與所述混合接合結構的第一虛擬金屬層之間，以電性隔離所述第一測試墊與所述第一虛擬金屬層。

在一些實施例中，所述第一阻擋層的材料不同於所述第一接合介電層的材料。

在一些實施例中，所述接合絕緣層還包括第二阻擋層，所述第二阻擋層設置在所述第二測試墊與所述混合接合結構的第二虛擬金屬層之間，以電性隔離所述第二測試墊與所述第二虛擬金屬層。

在一些實施例中，所述第二阻擋層的材料不同於所述第二接合介電層的材料。

在一些實施例中，所述第一測試墊與所述第二測試墊之間的區域不具有金屬。

在一些實施例中，所述混合接合結構包括：第一接合結構，設置在所述第一晶粒的所述正面之上；以及第二接合結構，設置在所述第二晶粒的所述正面之上。所述第一接合結構包括：所述第一接合介電層；以及第一接合金屬層，設置在所述第一接合介電層中。所述第二接合結構包括：所述第二接合介電層；以及第二接合金屬層，設置在所述第二接合介電層中且與所述第一接合金屬層接合在一起。

在一些實施例中，所述第一阻擋層及所述第二阻擋層中的一者包括介電材料，且所述介電材料包括氧化矽、氮化矽、氮氧化矽或其組合。

在一些實施例中，所述第一晶粒及所述第二晶粒是已知良好晶粒（KGD）。

根據一些實施例，一種晶粒堆疊結構的製造方法包括以下步驟。在第一晶粒的正面之上形成第一接合結構。形成所述第一接合結構的所述方法包括以下步驟。在所述第一晶粒的第一測試墊上形成第一接合介電材料。在所述第一接合介電材料之上形成第一阻擋層。在所述第一阻擋層之上形成第二接合介電材料及第一虛擬金屬層。所述第一虛擬金屬層與所述第一測試墊藉由所述第一阻擋層彼此電性隔離。之後，在第二晶粒的正面之上形成第二接合結構。藉由所述第一接合結構及所述第二接合結構對所述第一晶粒與所述第二晶粒進行接合。

在一些實施例中，在形成所述第一阻擋層之前，所述的方法還包括對所述第一測試墊執行晶粒性能測試。

在一些實施例中，在形成所述第一阻擋層之前且在執行所述晶粒性能測試之後，所述的方法還包括：移除所述第一測試墊的第一突出部的一部分。

在一些實施例中，所述第一測試墊的所述第一突出部的所述一部分是藉由平坦化製程移除。

在一些實施例中，形成所述第二接合介電材料及所述第一虛擬金屬層包括：在所述第一阻擋層上形成所述第二接合介電材料；以所述第一阻擋層作為蝕刻停止層，圖案化所述第二接合介電材料，以形成溝渠；以及將導電材料填入所述溝渠。

在一些實施例中，對所述第一晶粒與所述第二晶粒進行接合包括混合接合法。

在一些實施例中，形成所述第二接合結構包括：在所述第二晶粒的第二測試墊上形成第三接合介電材料；在所述第三接合介電材料之上形成第二阻擋層；以及在所述第二阻擋層之上形成第四接合介電材料及第二虛擬金屬層，其中所述第二虛擬金屬層及所述第二測試墊藉由所述第二阻擋層彼此電性隔離。

根據一些實施例，一種封裝體包括晶粒堆疊結構、絕緣包封體及重佈線層（RDL）結構。所述晶粒堆疊結構包括第一晶粒、第二晶粒及混合接合結構。所述第一晶粒與所述第二晶粒藉由接合結構面對面地接合在一起，且所述第一晶粒的第一測試墊與所述第二晶粒的第二測試墊藉由所述混合接合結構中的阻擋層彼此電性隔離。絕緣包封體包封所述晶粒堆疊結構。重佈線層結構設置在所述晶粒堆疊結構及所述絕緣包封體之上。

在一些實施例中，所述混合接合結構包括虛擬金屬層，且所述虛擬金屬層藉由所述阻擋層以電性隔離所述第一測試墊及所述第二測試墊中的一者。

在一些實施例中，所述第一晶粒的數目是多個，多個第一晶粒平行地排列在所述第二晶粒之上。

以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本發明的各個方面。所屬領域中的技術人員應知，其可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下對其作出各種改變、代替及變更。

1‧‧‧整合扇出型封裝體

2‧‧‧封裝體

10、20、40、50‧‧‧晶粒堆疊結構

11、140a‧‧‧介電層

14‧‧‧導電柱

15、25、35‧‧‧混合接合結構

18、24‧‧‧連接件

19、150‧‧‧鈍化層

21‧‧‧黏合層

22、128‧‧‧絕緣包封體

23‧‧‧重佈線層結構

26‧‧‧整合被動元件

27‧‧‧底部填充層

28‧‧‧焊料凸塊

30‧‧‧晶粒堆疊結構

32‧‧‧導電端子

40a‧‧‧第一表面

40b‧‧‧第二表面

55、155、255‧‧‧接合絕緣層

100、100c、100d‧‧‧第一晶粒

100a‧‧‧正面

100b‧‧‧背面

102‧‧‧第一半導體基底

103‧‧‧第一元件區

104‧‧‧第一內連線結構

106‧‧‧第一絕緣材料

108‧‧‧第一金屬特徵

108a、108b‧‧‧頂部金屬特徵

110‧‧‧第一鈍化層

112‧‧‧第一測試墊

114‧‧‧第一探針標記

114a‧‧‧第一凹洞部

114b‧‧‧第一突出部

114c‧‧‧第一平面部

115‧‧‧第一接合結構

116‧‧‧第一接合介電層

116a、116b‧‧‧接合介電材料

117‧‧‧通孔開口

118‧‧‧第一阻擋層

119a、119b‧‧‧溝渠

120‧‧‧第一虛擬金屬層

122‧‧‧第一接合金屬層

124、224‧‧‧通孔插塞

126、226‧‧‧導電線

130‧‧‧基底穿孔

132‧‧‧介電穿孔

140‧‧‧重佈線路結構

140b‧‧‧重佈線導電層

140b1‧‧‧接合墊

140b2‧‧‧測試墊

200‧‧‧第二晶粒

200a‧‧‧正面

202‧‧‧第二半導體基底

203‧‧‧第二元件區

204‧‧‧第二內連線結構

210‧‧‧第二鈍化層

212‧‧‧第二測試墊

214b‧‧‧第二突出部

215‧‧‧第二接合結構

216‧‧‧第二接合介電層

216a‧‧‧第三接合材料

216b‧‧‧第四接合材料

218‧‧‧第二阻擋層

220‧‧‧第二虛擬金屬層

222‧‧‧第二接合金屬層

H1、H2‧‧‧高度

P1、P2‧‧‧疊層封裝體結構

PM1、PM2、PM3、PM4‧‧‧聚合物層

RDL1、RDL2、RDL3、RDL4、RDL4a、RDL4b‧‧‧重佈線層

S100、S102、S104、S106、S200、S300‧‧‧步驟

結合附圖閱讀以下詳細說明，會最好地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。圖1A至圖1E是根據第一實施例的形成晶粒堆疊結構的方法的剖視圖。圖2是根據第二實施例的晶粒堆疊結構的剖視圖。圖3是根據第三實施例的晶粒堆疊結構的剖視圖。圖4是根據一實施例的封裝體的剖視圖。圖5是根據另一實施例的封裝體的剖視圖。圖6是根據本揭露一些實施例的晶粒堆疊結構的製造方法的流程圖。

Claims

一種晶粒堆疊結構，包括：第一晶粒與第二晶粒，藉由混合接合結構接合在一起，其中所述第一晶粒的第一測試墊或所述第二晶粒的第二測試墊中的至少一者具有突出部，且所述混合接合結構的接合絕緣層覆蓋且接觸所述第一測試墊或所述第二測試墊中的所述至少一者的所述突出部，使得所述第一測試墊與所述第二測試墊彼此電性隔離。