TWI845940B

TWI845940B - 電子封裝件及其電子結構

Info

Publication number: TWI845940B
Application number: TW111118102A
Authority: TW
Inventors: 李泳達; 黃柏凱
Original assignee: 矽品精密工業股份有限公司
Priority date: 2022-05-13
Filing date: 2022-05-13
Publication date: 2024-06-21
Also published as: US12532766B2; US20230369268A1; TW202345321A; CN117096124A

Abstract

一種電子封裝件，係將電子結構以複數導電元件接合於一承載結構上，其中，各該導電元件係以複數導電柱連接該電子結構之單一接點，以於其中一個導電柱失效時，各該導電元件仍可利用其它導電柱電性連接各該接點，藉以增加電性導通率。

Description

電子封裝件及其電子結構

本發明係有關一種半導體裝置，尤指一種可提升封裝可靠度之電子封裝件及其電子結構。

傳統覆晶式(flip chip)半導體封裝技術主要係於半導體晶片之接點上形成銲料元件(solder bump)，再透過該銲料元件直接與封裝基板電性連接，故相較於打線(wire bonding)方式而言，覆晶技術的電路路徑較短，且具有較佳的電性品質，同時因可設計為晶背裸露形式，亦可提高該半導體晶片之散熱性。

如圖1A及圖1B所示之半導體晶片1，其晶片本體11形成有積體電路，且於最外側設有電極墊12，並將如鈍化層之絕緣層13形成於該晶片本體11及該積體電路上(但外露該電極墊12)，且將導電元件15形成於該電極墊12上，以供結合至封裝基板上，其中，該絕緣層13上形成有一外露該電極墊12之開孔130，以令該導電元件15延伸至該開孔130中，供作為導電柱14，使該導電元件15藉由該導電柱14電性連接該電極墊12。

惟，習知半導體晶片1中，該導電柱14之深度D與寬度R的比值(即深寬比)極小，導致該導電元件15無法穩固設於該電極墊12上，故當封裝基板與半導體晶片1之導電元件15進行覆晶接合時，該導電元件15容易因擠壓而應力集中於該導電柱14之處，導致該導電元件15於該導電柱14處發生碎裂之問題。

再者，當該導電柱14因碎裂而電性失效時，該導電元件15與該電極墊12之間即斷路，導致該半導體晶片1之電性導通率不佳。

因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種電子結構，係包括：電子本體；複數接點，係設於該電子本體上；絕緣層，係設於該電子本體上且具有複數開孔，以令各該接點之部分表面外露於該複數開孔；複數導電柱，係設於該複數開孔中並電性連接該複數接點；以及複數導電元件，係設於該複數導電柱上，且令單一該導電元件與單一該接點之間藉由該複數導電柱相連接。

前述之電子結構中，該複數開孔之其中至少一者之深寬比係大於0.38。

前述之電子結構中，該複數導電柱的深寬比均相同。

前述之電子結構中，該複數導電柱之其中至少兩者的深寬比不相同。

前述之電子結構中，該絕緣層於該電子本體上為非連續佈設，使相鄰之該複數導電元件之間的絕緣層互不相連。

本發明亦提供一種電子封裝件，係包括：承載結構，係包含一具有線路層之基板本體、設於該基板本體上之絕緣保護層、及設於絕緣保護層上之複數電性接觸墊，且該複數電性接觸墊係藉由複數導電盲孔電性連接該線路層；以及前述之電子結構，係以其複數導電元件接合該複數電性接觸墊。

前述之電子封裝件中，單一該電性接觸墊係藉由複數該導電盲孔電性連接該線路層。

前述之電子封裝件中，該複數導電盲孔之深寬比與該複數導電柱之深寬比係不相同。

前述之電子封裝件中，單一該電性接觸墊之垂直投影面積係大於單一該導電元件之垂直投影面積。

前述之電子封裝件中，該複數導電元件之其中至少兩者所對應之導電柱之深寬比係不相同。

由上可知，本發明之電子封裝件及其電子結構中，主要藉由單一該導電元件與單一該接點之間藉由該複數導電柱相連接，以提高各該導電柱的深寬比，因而可提升電鍍該導電柱之良率，使該導電元件可穩固設於該接點上，進而增加整個電子結構的可靠性，故相較於習知技術，當本發明之電子結構以其導電元件接合於一承載結構上時，該導電元件於擠壓時可藉由該複數導電柱分散應力，以避免該導電元件於該導電柱處發生碎裂之問題。

再者，單一該導電元件與單一該接點之間藉由該複數導電柱作為電性連接途徑，以於其中一個導電柱失效時，仍可利用其它導電柱進行電性連接，故可增加電性導通率。

1:半導體晶片

11:晶片本體

12:電極墊

13,23,33:絕緣層

130,230,330:開孔

14,24,24a,44a:導電柱

15,25,25a,25b,45a:導電元件

2a,3a,5a:電子結構

21:電子本體

22:接點

4,5:電子封裝件

4a,90:承載結構

40,901:基板本體

41,91:銲錫材料

42,902:線路層

43,903:絕緣保護層

44,904:導電盲孔

45,905:電性接觸墊

510:導電穿孔

52:導電體

53:絕緣膜

93:導電結構

95:封裝層

96:佈線結構

960:介電層

961:線路重佈層

A:覆蓋區域

D,d,h:深度

R,W,W1,W2,r:寬度

t:間距

P1,P2:垂直投影面積

圖1A係為習知半導體晶片之局部剖面示意圖。

圖1B係為圖1A之局部上視示意圖。

圖2A係為本發明之電子結構之局部剖面示意圖。

圖2B係為圖2A之局部放大示意圖。

圖2C係為圖2B之局部上視示意圖。

圖2D係為圖2C之另一態樣之上視示意圖。

圖3A係為圖2B之另一態樣之剖面示意圖。

圖3B係為圖2A之另一態樣之剖面示意圖。

圖4A係為本發明之電子封裝件之第一實施例之局部剖面示意圖。

圖4B係為圖4A之另一態樣之局部上視示意圖。

圖4B-1係為圖4B之另一態樣之上視示意圖。

圖4B-2及圖4B-3係為圖4B-1之其它態樣之上視示意圖。

圖4C及圖4D係為圖4B之其它不同態樣之局部上視示意圖。

圖5係為本發明之電子封裝件之第二實施例之剖面示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A、圖2B及圖2C係為本發明之電子結構2a之剖面及上視示意圖。如圖2A至圖2C所示，本發明之電子結構2a係包括一電子本體21、複數接點22、至少一絕緣層23、複數導電柱24以及複數導電元件25。

所述之電子本體21係為半導體基材，其內配置有複數層積體電路，以形成晶片規格。

所述之複數接點22係配置於最外層之積體電路上。

所述之絕緣層23係為鈍化層，如氮化矽或氧化矽，但並不限於此。

於本實施例中，該絕緣層23於單一該接點22上形成有複數開孔230，以令單一該接點22之部分表面外露於該複數開孔230。例如，該絕緣層23可形成有三個如圓孔之開孔230，其直徑大小相同且相互等距間隔排設，如圖2C所示。應可理解地，有關該開孔230之數量及排列方式可依需求設計，如圖2D所示之兩個圓孔，並不限於上述。

再者，各該開孔230的深寬比可相同，如各該開孔230之深度d與寬度W之比值大於0.38。或者，該複數開孔230,330之其中至少兩者之深寬比可相異，如圖3A所示之不同寬度W1,W2或如圖4B-1所示之導電元件25b上之導電柱24,24a之配置。

又，該絕緣層23可形成於該電子本體21之整版面上。於另一實施例中，該絕緣層33可依需求僅對應形成於該接點22及其周圍處，如圖3B所示，以形成複數相互間隔(如圖3B所示之間距t)之覆蓋區域A。

所述之複數導電元件25係藉由複數導電柱24電性連接該複數接點22，其中，各該導電柱24係形成於各該開孔230中以電性連接該接點22。

於本實施例中，各該導電元件25與複數該導電柱24係一體成形，且於單一接點22上係配置多個導電柱24，供作多條電性連接的途徑，以當其中一個導電柱24失效時，仍可利用其它導電柱24進行電性連接。其中，該元件可為銅柱(Cu pillar)、凸塊(Bump)及其組合等。

因此，本發明之電子結構2a藉由該複數導電柱24連接單一接點22之設計，使各該導電柱24具有較大的深寬比，故相較於習知技術，本發明之導電元件25能穩固設於該接點22上而不易形變。例如，當該電子結構2a作為半導體晶片並以複數導電元件25覆晶接合於一如封裝基板之承載結構4a上時，如圖4A所示之電子封裝件4，各該導電元件25於擠壓時能藉由該複數導電柱24分散應力，以避免該導電元件25於該複數導電柱24處發生碎裂之問題。

所述之承載結構4a係包含一具有線路層42之基板本體40、一形成於該基板本體40上之絕緣保護層43、及複數形成於絕緣保護層43上之電性接觸墊45，如圖4A所示，且各該電性接觸墊45係藉由複數導電盲孔44電性連接該線路層42。

於本實施例中，該電性接觸墊45係採用微墊(u-pad)規格，且該導電元件25係屬於微元件(u-bump)規格，以藉由銲錫材料41接合該導電元件25與該電性接觸墊45或導電元件25與電性接觸墊45以金屬對金屬(Metal-to-Metal Bonding)方式接合。例如，單一該電性接觸墊45係藉由多個導電盲孔44連接至單一線路層42上，且各該導電盲孔44的深度h與寬度r之比值(即深寬比)均相同，較佳之深寬比為0.63。應可理解地，該導電盲孔44之深寬比與該導電柱24之深寬比係相異。

再者，該電性接觸墊45之垂直投影面積P1可大於該導電元件25之垂直投影面積P2，以避免因該導電元件25於回銲作業時偏位而造成焊接不良之問題。

又，該複數導電元件25之其中至少兩者所對應之導電柱24之深寬比係不相同。例如，當該電子結構2a為矩形體時，不同位置之導電元件25所對應之導電柱24之深寬比可依需求調整。較佳地，如圖4B及圖4B-1所示，該電子結構2a之角落處之應力較大，故位於角落處之導電元件25a,25b所對應之導電柱24a之深寬比較小(即該導電柱24a之端面之面積較大)，而該電子結構2a之其它處之應力較小，故其它導電元件25所對應之導電柱24之深寬比較大(即該導電柱24之端面之面積較小)，甚至於該導電元件25a,25b所對應之不同大小之導電柱24,24a可依應力大小之方向作配置，如圖4B-2及圖4B-3所示之朝該電子結構2a之中心處配置較小端面之導電柱24。進一步，該導電元件25a,25b及/或其所對應之導電柱24a可依需求改變形狀，如圖4C及圖4D所示之長條狀(或類橢圓形)之導電柱44a及導電元件45a，以利於分散應力。因此，可依據該電子結構2a於封裝時所產生之應力大小，調整該導電元件25,25a,25b,45a所對應之導電柱24,24a,44a之深寬比之大小。

另外，如圖5所示，電子結構5a亦可作為中介板結構，其復包括複數形成於電子本體21中且電性連接接點22之如矽穿孔(Through Silicon Via，簡稱TSV)規格之導電穿孔510、複數設於該電子本體21相對該接點22之另一側且電性連接該導電穿孔510之導電體52、及一包覆該複數導電體52之絕緣膜53。

進一步，該電子結構5a可應用於一電子封裝件5中。如圖5所示，該電子封裝件5復包括一用以承載該電子結構5a之承載結構90、複數設於該承載結構90上之導電結構93、包覆該電子結構5a與複數導電結構93之封裝層95、以及形成於該封裝層95上之佈線結構96。

所述之承載結構90係例如為具有核心層之封裝基板(substrate)或無核心層(coreless)式載板，其基板本體901係於絕緣材上形成複數線路層902，如扇出型(fan out)重佈線路層(redistribution layer，簡稱RDL)，且於最外側之線路層902上形成有絕緣保護層903，並於絕緣保護層903上形成電性接觸墊905，以令該電性接觸墊905藉由複數導電盲孔904電性連接該線路層902。例如，形成該線路層902、電性接觸墊905與導電盲孔904之材質係為銅，且該絕緣材係如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)或其它等之介電材。

於本實施例中，該電子結構5a以其導電元件25藉由銲錫材料91接合該電性接觸墊905。

再者，該導電盲孔904之深寬比與該導電柱24之深寬比係不相同。

所述之複數導電結構93係為柱體並電性連接該線路層902，且形成該複數導電結構93之材質係為如銅之金屬材或銲錫材。

所述之封裝層95係形成於該承載結構90上，且藉由整平製程，使該封裝層95之表面齊平該複數導電結構93之端面與該電子結構5a之絕緣膜53(或該複數導電體52之端面)，令該複數導電結構93之端面與該電子結構5a之絕緣膜53(或該複數導電體52之端面)外露出該封裝層95之表面。於本實施例中，該封裝層95係為絕緣材，如環氧樹脂之封裝膠體，其可用壓合(lamination)或模壓(molding)之方式形成於該承載結構90上。

所述之佈線結構96係電性連接該複數導電結構93與該電子結構5a之複數導電體52。於本實施例中，該佈線結構96係包括複數介電層960、及設於該介電層960上之複數線路重佈層(RDL)961，且最外層之介電層960可作為防銲層，以令最外層之線路重佈層961部分外露出該防銲層。應可理解地，該佈線結構96亦可僅包括單一介電層960及單一線路重佈層961。因此，於後續製程中，可於最外層之線路重佈層961上接置至少一半導體晶片(圖略)或其它電子元件。

因此，於該電子封裝件5進行熱處理期間(thermal cycle)，該導電元件25能將應力分散於該些導電柱24，使該些導電柱24不會因應力集中而發生碎裂之問題，以有效電性連接該接點22。

綜上所述，本發明之電子結構2a,3a,5a中，主要藉由該接點22與該導電元件25,25a,25b之間係藉由複數導電柱24,24a相接，以提高各該導電柱24,24a的深寬比，因而能提升電鍍該導電柱24,24a之良率，進而增加整個電子結構2a,3a,5a的可靠性。較佳地，各該導電柱24,24a之深寬比係大於0.38，以避免該導電元件25,25a之頂面形成凹盤(dish)之問題，因而能防止該導電元件25,25a,25b發生形變。

再者，藉由複數導電柱24,24a電性連接該接點22與該導電元件25,25a,25b，使該接點22與該導電元件25,25a,25b之間具有多條電性連接的途徑，故於封裝後，若其中一導電柱24,24a失效時，仍可利用其它導電柱24,24a達到電性連接之目的，因而增加電性導通率。

又，藉由該絕緣層33為非連續佈設，如圖3B所示，使相鄰之導電元件25之間的絕緣層33為非連續結構，以形成應力緩衝機制，故能避免該電子結構3a發生翹曲，以提升可靠性及導電良率。

另外，於封裝時，本發明之電子封裝件4,5藉由該複數導電柱24連接單一接點22之設計，以將該導電元件25之應力分散於複數導電柱24中，故能避免該導電元件25於該導電柱24處發生碎裂之問題。同理地，亦可將該電性接觸墊45,905之應力分散於複數導電盲孔44,904中，以避免該電性接觸墊45,905於該導電盲孔44,904處發生碎裂之問題。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2a:電子結構

21:電子本體

22:接點

23:絕緣層

230:開孔

24:導電柱

25:導電元件

d:深度

W:寬度

Claims

一種電子封裝件，係包括：承載結構，係包含一具有線路層之基板本體、設於該基板本體上之絕緣保護層、及設於絕緣保護層上之複數電性接觸墊，且單一該電性接觸墊係藉由複數導電盲孔電性連接該線路層；電子本體；複數接點，係設於該電子本體上；絕緣層，係設於該電子本體上且具有複數開孔，以令各該接點之部分表面外露於該複數開孔；複數導電柱，係設於該複數開孔中並電性連接該複數接點，其中，該複數導電盲孔之深寬比與該複數導電柱之深寬比係不相同；及複數導電元件，係設於該複數導電柱上並接合該複數電性接觸墊，且令單一該導電元件與單一該接點之間藉由該複數導電柱相連接。
如請求項1所述之電子封裝件，其中，該複數開孔之其中至少一者之深寬比係大於0.38。
如請求項1所述之電子封裝件，其中，該複數導電柱的深寬比均相同。
如請求項1所述之電子封裝件，其中，該複數導電柱之其中至少兩者的深寬比不相同。
如請求項1所述之電子封裝件，其中，該絕緣層於該電子本體上為非連續佈設，使相鄰之該複數導電元件之間的絕緣層互不相連。
如請求項1所述之電子封裝件，其中，單一該電性接觸墊之垂直投影面積係大於單一該導電元件之垂直投影面積。
如請求項1所述之電子封裝件，其中，該複數導電元件之其中至少兩者所對應之導電柱之深寬比係不相同。