TWI815562B

TWI815562B - 封裝基板之製法

Info

Publication number: TWI815562B
Application number: TW111126888A
Authority: TW
Inventors: 張垂弘; 陳敏堯; 林松焜
Original assignee: 大陸商芯愛科技（南京）有限公司
Priority date: 2022-07-18
Filing date: 2022-07-18
Publication date: 2023-09-11
Also published as: US20240021438A1; CN117457500A; TW202406063A

Abstract

一種封裝基板之製法，其形成一第一線路層於第一金屬層上；形成一介電層於該第一金屬層及該第一線路層上，且形成一第二金屬層於該介電層上；形成一第二線路層於該第二金屬層上，且形成複數導電盲孔於該介電層中，以令該複數導電盲孔電性連接該第一線路層與第二線路層；以及同時移除該第一金屬層及部分之該第二金屬層。因此，該製法僅需進行一次蝕刻製程，即可移除該第一金屬層與第二金屬層，因而能大幅縮減製程時間，以提升產能。

Description

封裝基板之製法

本發明係有關一種半導體封裝製程，尤指一種具有內埋式線路之封裝基板之製法。

於半導體封裝發展中，早期使用導線架(lead frame)作為承載主動元件之承載件，其主要原因係其具有較低製造成本與較高可靠度之優點。然而，隨著電子產業的蓬勃發展，電子產品在型態上趨於輕薄短小，在功能上則朝高性能、高功能、高速化的研發方向。因此，為滿足半導體裝置之高積集度(Integration)及微型化(Miniaturization)需求，現階段封裝製程漸以具有高密度及細間距之線路的封裝基板取代導線架。

目前封裝基板之規格種類繁多，如內埋式線路基板(Embedded trace substrate，簡稱ETS)，其製法如下所述。

如圖1A所示，提供一銅箔基板1a，其包含有一絕緣板體10及配置於該絕緣板體10相對兩側之第一銅層11。接著，於各該第一銅層11上分別形成第一線路層12。

如圖1B所示，於該第一銅層11及該第一線路層12上壓合一具有第二銅層14之介電層13，以令該第二銅層14外露於一側。

如圖1C所示，形成第二線路層15於該第二銅層14上，且形成複數導電盲孔16於該介電層13中以電性連接該第一線路層12與第二線路層15。

如圖1D所示，蝕刻移除外露之第二銅層14，以露出該介電層13，且保留該第二線路層15下之第二銅層14，以令該第二線路層15與該第二銅層14形成線路結構。

如圖1E所示，形成一保護層17於該介電層13上以包覆該第二銅層14及該第二線路層15上。

如圖1F所示，移除該絕緣板體10。

如圖1G所示，蝕刻移除全部之第一銅層11，以令該第一線路層12外露於該介電層13。

如圖1H所示，移除該保護層17，以獲取該封裝基板1。

惟，習知封裝基板1之製法中，於移除該絕緣板體10前，需進行第一次蝕刻製程以移除該第二銅層14，而於移除該絕緣板體10後，需再進行第二次蝕刻製程以移除該第一銅層11，故習知封裝基板1之製法需進行兩次蝕刻製程以分別移除該第一銅層11及該第二銅層14，因而造成製程時間冗長，進而導致產能不佳。

再者，由於需進行兩次蝕刻製程，故於第二次蝕刻製程前，需形成保護層17以保護該第二線路層15，因而需增加該保護層17之材料成本，進而導致該封裝基板1之製作成本難以降低。

因此，如何克服上述習知製法的種種問題，實已成目前亟欲解決的課題。

鑑於上述習知技術之種種缺失，本發明係提供一種封裝基板之製法，係包括：形成一第一線路層於該第一金屬層上；形成一介電層於第一金屬層及該第一線路層上，且形成一第二金屬層於該介電層上；形成一第二線路層於該第二金屬層上，且形成複數導電盲孔於該介電層中，以令該複數導電盲孔電性連接該第一線路層與第二線路層；以及同時移除該第一金屬層及部分之該第二金屬層。

前述之製法中，該第一金屬層係結合於一絕緣板體之至少一側上，以令該第一金屬層與該絕緣板體形成一承載板。例如，該承載板係為銅箔基板。進一步，復包括先移除該絕緣板體，再同時移除該第一金屬層及部分之該第二金屬層。

前述之製法中，該第一金屬層係包含銅材。

前述之製法中，該第一金屬層及該第二金屬層係藉由蝕刻方式同時移除之。

前述之製法中，該第二金屬層之厚度係小於或等於該第一金屬層之厚度。

前述之製法中，該第二金屬層係包含銅材。

由上可知，本發明之封裝基板之製法中，主要藉由同時移除該第一金屬層與部分之第二金屬層，以獲取該封裝基板，故相較於習知技術，本發明僅需進行一次蝕刻製程，即可移除該第一金屬層與第二金屬層，因而可大幅縮減製程時間，以提升產能。

再者，本發明之封裝基板之製法係同時移除該第一金屬層與部分之第二金屬層，因而會蝕刻該第二線路層之部分材質，故本發明無需形成習知用以保護該第二線路層之保護層，因而可節省保護層之材料成本，進而降低該封裝基板之製作成本。

1,2:封裝基板

1a:銅箔基板

10,20:絕緣板體

11:第一銅層

12,22:第一線路層

13,23:介電層

14:第二銅層

15,25:第二線路層

16,26:導電盲孔

17:保護層

2a:承載板

2b:線路結構

21:第一金屬層

24:第二金屬層

260:盲孔

T1,T2:厚度

圖1A至圖1H係為習知封裝基板之製法之剖面示意圖。

圖2A至圖2E係為本發明之封裝基板之製法之剖面示意圖。

以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。

須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「下」、「第一」、「第二」、「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。

圖2A至圖2E係為本發明之封裝基板2之製法的剖面示意圖。

如圖2A所示，提供一承載板2a，再進行圖案化佈線製程，以形成一第一線路層22於該承載板2a上。

於本實施例中，該承載板2a係為銅箔基板，其包含絕緣板體20及分別形成於絕緣板體20相對兩側之第一金屬層21(即銅箔)。應可理解地，該承載板2a為耗材，故於其它實施例中，可依需求選用其它規格之載板作為該承載板2a。

再者，因本實施例之承載板2a為一雙面對稱結構，其可於各該第一金屬層21上進行加工，故本實施例中，該承載板2a之相對兩側上的製程均相同。因此，以下僅以絕緣板體20的其中一側之製程進行說明，而不再贅述另一側之製程。

又，形成該絕緣板體20之材質可選自如ABF(Ajinomoto Build-up Film)、聚乙烯醚(PPE)、聚四氟乙烯(PTFE)、FR4、FR5、雙順丁醯二酸醯亞胺/三氮阱(Bismaleimide triazine，簡稱BT)、液晶聚合物(Liquid Crystal Polymer)、聯二苯環丁二烯(benzocyclo-butene，簡稱BCB)、聚醯亞胺(Polyimide，簡稱PI)、芳香尼龍(Aramide)、環氧樹脂以及玻璃纖維等感光或非感光有機樹脂材料，但不限於上述。

另外，該第一金屬層21係作為晶種層(seed layer)，以利用如是電鍍方法形成該第一線路層22。

如圖2B所示，形成一介電層23於該第一金屬層21及該第一線路層22上，且形成一第二金屬層24於該介電層23上。

於本實施例中，該介電層23之材料可選自為預浸材(Prepreg，簡稱PP)、味之素增層膜(Ajinomoto Build-up Film，簡稱ABF)、光感介電材料(photoimageable dielectric，PID)或聚亞醯胺(polyimide，簡稱PI)等介電材，亦不限於上述材料種類，且該介電層23可藉由層壓(Lamination)、塗佈、或其它合適的製程形成於第一金屬層21及該第一線路層22上。

再者，該第二金屬層24可藉由化學沈積(chemical precipitation)、無電鍍(electroless plating)、物理氣相沈積(physical vapor deposition)、或化學氣相沈積(chemical vapor deposition)、濺鍍(sputter)等方式形成。或者，該第二金屬層24可為銅箔，其先形成於該介電層23上，再將該介電層23壓合於該第一金屬層21及該第一線路層22上。

又，基於後續蝕刻製程之需求，該第二金屬層24之厚度T2係等於該第一金屬層21之厚度T1。應可理解地，可依線路於蝕刻後之態樣需求，令該第二金屬層24之厚度T2小於或大於該第一金屬層21之厚度T1。

如圖2C所示，形成一第二線路層25於該第二金屬層24上，且形成複數導電盲孔26於該介電層23中，以令該導電盲孔26電性連接該第一線路層22與該第二線路層25。

於本實施例中，該導電盲孔26與該第二線路層25係一體形成，如一次電鍍製程。例如，該導電盲孔26之製程可先藉由雷射或機械鑽孔等技術貫穿該第二金屬層24而延伸至該第一線路層22以形成盲孔，使該第一線路層22外露於該盲孔，再將該第二金屬層24作為晶種層，並利用電鍍、化學沉積(chemical precipitation)或其它方式形成導電材於該盲孔中及該介電層23上，以形成該導電盲孔26與該第二線路層25。

於其它實施例中，亦可分開製作該導電盲孔26與該第二線路層25。例如，先於該第一線路層22上製作如銅柱結構之金屬柱，以作為該導電盲孔26，再於該介電層23上製作該第二線路層25。

如圖2D所示，移除該絕緣板體20，以外露該第一金屬層21。

如圖2E所示，同時移除外露之該第一金屬層21及部分之該第二金屬層24，以獲取該封裝基板2，其第一線路層22係嵌埋於該介電層23中。

於本實施例中，採用蝕刻方式移除外露之該第一金屬層21及部分之該第二金屬層24，故會移除該第二線路層25之部分材質，但不會移除該第二線路層25下之第二金屬層24，使該第二線路層25及其下之第二金屬層24作為線路結構2b。例如，該第二金屬層24之厚度T2係等於該第一金屬層21之厚度T1，故於移除外露之該第一金屬層21及該第二金屬層24後，不會略蝕該第一線路層22，因而該第一線路層22之表面會齊平該介電層23之表面。或者，若該第二金屬層24之厚度T2小於該第一金屬層21之厚度T1，則於完全移除該第一金屬層21前，會進一步移除該第二線路層25之部分材質，但不會完全移除該線路結構2b。

應可理解地，若該第二金屬層24之厚度T2大於該第一金屬層21之厚度T1，則於完全移除該第二金屬層24前，會先後移除該第一金屬層21及該第一線路層22之部分材質，使該第一線路層22之表面會凹入該介電層23之表面，但不會完全移除該第一線路層22。

綜上所述，本發明之封裝基板2之製法，係藉由先移除該絕緣板體20，再同時移除該第一金屬層21與部分之第二金屬層24，以獲取該封裝基板2，故相較於習知技術，本發明僅需進行一次蝕刻製程，即可移除該第一金屬層21與第二金屬層24，因而能大幅縮減製程時間，以有效提升產能。

再者，本發明之封裝基板2之製法係同時移除該第一金屬層21與部分之第二金屬層24，因而會蝕刻該第二線路層25之部分材質，故本發明無需形成習知用以保護該第二線路層25之保護層，因而可節省保護層之材料成本，進而降低該封裝基板2之製作成本。

上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

2:封裝基板

2b:線路結構

22:第一線路層

23:介電層

24:第二金屬層

25:第二線路層

26:導電盲孔

Claims

一種封裝基板之製法，係包括：

形成一第一線路層於第一金屬層上；

形成一介電層於該第一金屬層及該第一線路層上，且形成一第二金屬層於該介電層上；

形成一第二線路層於該第二金屬層上，且形成複數導電盲孔於該介電層中，以令該複數導電盲孔電性連接該第一線路層與第二線路層；以及

同時移除該第一金屬層及部分之該第二金屬層。
如請求項1所述之封裝基板之製法，其中，該第一金屬層係結合於一絕緣板體之至少一側上，以令該第一金屬層與該絕緣板體形成一承載板。
如請求項2所述之封裝基板之製法，其中，該承載板係為銅箔基板。
如請求項2所述之封裝基板之製法，復包括先移除該絕緣板體，再同時移除該第一金屬層及部分之該第二金屬層。
如請求項1所述之封裝基板之製法，其中，該第一金屬層係包含銅材。
如請求項1所述之封裝基板之製法，其中，該第一金屬層及部分之該第二金屬層係藉由蝕刻方式同時移除之。
如請求項1所述之封裝基板之製法，其中，該第二金屬層之厚度係小於或等於該第一金屬層之厚度。
如請求項1所述之封裝基板之製法，其中，該第二金屬層係包含銅材。