TW201916248A

TW201916248A - 介電層之製造方法

Info

Publication number: TW201916248A
Application number: TW107129821A
Authority: TW
Inventors: 彭羽筠; 柯忠祁; 林耕竹
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2017-09-29
Filing date: 2018-08-27
Publication date: 2019-04-16
Also published as: US11935752B2; US20190103276A1; US20240249947A1; US10957543B2; CN109585357A; US20210202254A1

Abstract

一種方法，此方法包括在基板上方形成層間介電質及閘極結構。閘極結構由層間介電質圍繞。蝕刻閘極結構以形成凹槽。使用第一含矽前驅物在凹槽之側壁及底部上方以及層間介電質之頂表面上方沉積第一介電層。使用與第一含矽前驅物不同的第二含矽前驅物在第一介電層上方且與第一介電層接觸沉積第二介電層。使用第一含矽前驅物在第二介電層上方且與第二介電層接觸沉積第三介電層。移除層間介電質之頂表面上方的第一、第二及第三介電層之部分。

Description

介電層之製造方法

本揭露是關於一種介電層之製造方法。

隨著半導體技術的進步，對高儲存容量、快速處理系統、高效能及低成本的需求不斷增加。為了滿足此等需求，半導體工業不斷按比例縮小諸如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors；MOSFETs)及finFET之半導體元件之尺寸，且亦增加積體電路(integrated circuit；IC)上的此等半導體元件之封裝密度以在IC上容納更多數量的半導體元件。此類按比例縮小增加了IC中半導體元件之處理及製造的複雜性。

一種方法，此方法包括在基板上方形成層間介電質(interlayer dielectric；ILD)及閘極結構。閘極結構由層間介電質圍繞。蝕刻閘極結構以形成凹槽。使用第一含矽前驅物在凹槽之側壁及底部上方以及層間介電質之頂表面上方沉積第一介電層。使用與第一含矽前驅物不同的第二含矽前驅物在第一介電層上方且與第一介電層接觸沉積第二介電層。使用第一含矽前驅物在第二介電層上方且與第二介電層接觸沉積第三介電層。移除層間介電質之頂表面上方的第一、第二及第三介電層之部分。

110‧‧‧基板

112‧‧‧頂表面

114‧‧‧溝槽

114b‧‧‧底部

114s‧‧‧側壁

116‧‧‧半導體鰭片

120‧‧‧經圖案化遮罩層

122‧‧‧開口

130‧‧‧保護層

132‧‧‧開口

140‧‧‧複合介電層

142‧‧‧第一介電層

144‧‧‧第二介電層

145‧‧‧複合介電層/襯墊層

146‧‧‧部分

147‧‧‧第一表面

148‧‧‧第二表面

150‧‧‧介電材料

155‧‧‧隔離結構

310‧‧‧基板

320‧‧‧虛設閘極堆疊

322‧‧‧虛設閘極介電質

324‧‧‧虛設閘電極

326‧‧‧開口

330‧‧‧間隔結構

340‧‧‧源極/汲極特徵

350‧‧‧層間介電質(ILD)

360‧‧‧金屬閘極結構

365‧‧‧凹槽

510‧‧‧晶圓

512‧‧‧第一層間介電質

514‧‧‧導體

520‧‧‧第二層間介電質

522‧‧‧開口

524‧‧‧溝槽

532‧‧‧通孔

534‧‧‧導線

560‧‧‧抗反射塗層(ARL)

570‧‧‧硬遮罩層

P1‧‧‧第一前驅物

P2‧‧‧第二前驅物

當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本揭示案之態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵之尺寸。

第1A圖至第1G圖為根據本揭示案之一些實施例的用於在各個階段製造半導體結構的方法之橫截面視圖。

第2圖為根據本揭示案之一些實施例的半導體結構之橫截面視圖。

第3A圖至第3E圖為根據本揭示案之一些實施例的用於在各個階段製造半導體結構的方法之橫截面視圖。

第4圖為根據本揭示案之一些實施例的半導體結構之橫截面視圖。

第5A圖至第5E圖為根據本揭示案之一些實施例的用於在各個階段製造半導體結構的方法之橫截面視圖。

第6圖為根據本揭示案之一些實施例的半導體結構之橫截面視圖。

以下揭露內容提供許多不同實施例或實例，以便實施所提供之標的之不同特徵。下文描述部件及佈置之特定實例以簡化本揭示案。當然，此等僅為實例且不欲為限制性。舉例而言，在下文的描述中，第一特徵形成於第二特徵上方或第二特徵上可包括以直接接觸形成第一特徵與第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不處於直接接觸的實施例。另外，本揭示案可在各實例中重複元件符號及/或字母。此重複係出於簡化與清楚目的，且本身並不指示所論述之各實施例及/或配置之間的關係。

此外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可類似解讀本文所使用之空間相對性描述詞。

本揭示案之實施例係關於半導體結構及用於形成包括複合介電層的半導體結構的方法。可藉由調諧前驅物之材料、製程氣體之材料、介電層之沉積循環、介電層之層、沉積溫度、碳添加、電漿處理及/或其他適宜參數來調變複合介電層之特性。

第1A圖至第1G圖為根據本揭示案之一些實施例的用於在各個階段製造半導體結構的方法之橫截面視圖。在一些實施例中，第1A圖至第1G圖所示之半導體結構可為在積體電路(IC)或積體電路的一部分之處理期間製造的中間元件，可包括靜態隨機存取記憶體(static random access memory；SRAM)、邏輯電路、被動部件(諸如電阻器、電容器及電感器)及/或主動部件(諸如p型場效電晶體(p-type field effect transistors；PFETs)、n型FETs(n-type FETs；NFETs)、多閘極FETs、金屬氧化物半導體場效電晶體(MOSFETs)、互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他記憶體單元及上述之組合)。

參照第1A圖。提供基板110。在一些實施例中，基板110可包括矽(Si)。或者，基板110可包括鍺(Ge)、矽鍺、砷化鎵(GaAs)或其他適宜半導體材料。在一些替代實施例中，基板110可包括磊晶層。此外，基板110可包括其中具有內埋介電層的絕緣體上半導體(semiconductor-on-insulator；SOI)結構。內埋介電層可例如為內埋氧化物(buried oxide；BOX)層。可藉由稱為氧注入分離(separation by implantation of oxygen；SIMOX)技術的方法、晶圓鍵合、選擇性磊晶生長(selective epitaxial growth；SEG)或其他適宜方法來形成SOI結構。

在基板110之頂表面112上方形成經圖案化遮罩層120(可為硬遮罩層)。在一些實施例中，經圖案化遮罩層210包括氮化物。例如，遮罩層120由氮化矽(SiN)製成。然而，亦可使用其他材料，諸如氮氧化矽、碳化矽或上述之組合。可藉由諸如化學氣相沉積(chemical vapor deposition；CVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)或低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)之製程來形成遮罩層120。或者，遮罩層120可由氧化矽製成且隨後藉由氮化轉換為氮化矽。

在一些實施例中，在基板110之頂表面112上方及在遮罩層120與基板110之間形成保護層130。保護層130保護頂表面112避免與遮罩層120直接接觸。例如，保護層130可保護基板110中形成的主動區域。主動區域用於形成元件(諸如電晶體、電阻器等)。取決於待形成之元件，主動區域可包括由設計條件決定的n阱或p阱任一者。在一些實施例中，保護層130由熱氧化物製成。一旦形成，經由適宜光微影及蝕刻製程圖案化遮罩層120及保護層130以在頂表面112上方形成開口122及132。

參照第1B圖。藉由諸如反應性離子蝕刻(reactive ion etching；RIE)之蝕刻製程來移除基板110經由開口122及132的暴露部分，以便在基板110內形成溝槽114。溝槽114具有底部114b及側壁114s。在一些實施例中，溝槽114之至少一者具有寬度W及深度D。溝槽114之深寬比可處於約6至約12範圍內，深寬比為深度D(有時在本文中稱為溝槽高度)除以寬度W。然而，熟習此項技術者將認識到，貫穿描述敘述的尺寸及值為實例，且可經改變以適應半導體元件之不同尺度。

在一些實施例中，半導體元件可為鰭式場效電晶體(fin field effect transistor；FinFET)，且溝槽114經配置以分離基板110中形成的相鄰兩個半導體鰭片116。換言之，半導體鰭片116之一者介於兩相鄰溝槽114之間。

參照第1C圖。在第1B圖之結構上方保形形成第一介電層142。使用可形成保形(conformal)介電層的沉積方法(諸如原子層沉積(atomic layer deposition；ALD))來形成第一介電層142。原子層沉積(ALD)為填充介電質的方法，涉及在基板110上方沉積單層前驅物，淨化腔室，及引入與前驅物反應的反應物以留下單層產物。循環可重複許多次以構建具有足夠厚度的層來發揮作用。在第1C圖中，第一介電層142具有厚度T1，此厚度由第一原子層沉積製程之沉積循環數來決定。在一些實施例中，藉由執行第一原子層沉積製程之m個循環以達到厚度T1來形成第一介電層142。

在第一原子層沉積製程期間，在原子層沉積製程腔室中的夾盤上安置第1B圖之結構。隨後將真空應用於原子層沉積製程腔室以移除氧氣及水分，並將溫度升高至適合於原子層沉積製的可接受位準。隨後將第一前驅物P1饋送至原子層沉積製程腔室中。第一前驅物P1在第1B圖之結構上方形成保形單層，亦即，在基板110及經圖案化遮罩層120上方及在溝槽114中。第一前驅物P1為含矽前驅物且具有寫為Si_wR_xH_yCl_z的主鏈式，其中R可為CH₃、C₂H₅或其他適宜胺，w=1或2，(x+y+z)=2w+2，且(x+y+z)≧0。例如，第一前驅物P1具有Si-Si主鏈，且本揭示案在此方面不受限制。在一些實施例中，第一前驅物P1可為Si(CH₃)HCl₂、Si₂Cl₆或Si₂(CH₃)₂Cl₄。

在一些實施例中，將製程氣體饋送至原子層沉積製程腔室中。製程氣體可為含氮化物氣體，諸如NH₃、N₂/H₂或其他適宜氣體。因此，第一介電層142進一步包括氮化物，且為含氮化物介電層。在一些其他實施例中，製程氣體為含氧氣體，諸如O₂、H₂O及/或其他適宜氣體。因此，第一介電層142進一步包括氧，且為含氧介電層。在又一些其他實施例中，含氮化物氣體及含氧氣體依次饋送至原子層沉積製程腔室中以調變第一介電層142之N/O比。在一些實施例中，第一原子層沉積製程可為電漿增強原子層沉積製程。亦即，第一原子層沉積製程包括電漿處理，例如在約25瓦特至約800瓦特範圍內的功率及約1M Hz至約100M Hz範圍內的頻率下。

在一些實施例中，第一前驅物P1並未包含碳。在第一前驅物P1不包含碳的實施例中，可提供一些其他含碳材料(諸如碳源或有機烴)。碳添加導致對濕式蝕刻製程具有更大抵抗力的層，以使得增加濕式蝕刻選擇性。在一些實施例中，含碳材料可為鏈型烴，寫為C_xH_y，2≦x≦4且包括至少一個C=C鍵。C=C鍵的碳可鍵合至Si或第一介電層142之其他元素。在使用不包含碳的第一前驅物P1的情況下，可不添加含碳材料，但亦可添加含碳材料以增加第一介電層142之碳含量。上述製程(第一前驅物P1饋送製程、製程氣體饋送製程、電漿處理及/或碳添加製程)藉由個別淨化時段分開。

參照第1D圖。在第一介電層142上方保形形成第二介電層144。使用可形成保形介電層的沉積方法(諸如原子層沉積(ALD))來形成第二介電層144。在第1D圖中，第二介電層144具有厚度T2，此厚度由第二原子層沉積製程之沉積循環數來決定。在一些實施例中，藉由執行第二原子層沉積製程之n個循環以達到厚度T2來形成第二介電層144。在一些實施例中，n大於m，以使得厚度T2大於厚度T1。在一些其他實施例中，n小於m，以使得厚度T2小於厚度T1。在又一些其他實施例中，n等於m，以使得厚度T2與厚度T1實質上相同。在一些實施例中，m/n處於約0.25至約4範圍內。本文所使用之術語「實質上」可應用於修改任何定量表示，從而可允許變化而不會導致與其相關的基本功能的變化。

在第二原子層沉積製程期間，將第二前驅物P2饋送至原子層沉積製程腔室中。第二前驅物P2在第一介電層142上方形成保形單層。第二前驅物P2為與第一前驅物P1(參看第1C圖)不同的含矽前驅物且在一些實施例中具有寫為Si(CH₂)SiR_xH_yCl_z的主鏈式，其中R可為CH₃、C₂H₅ 或其他適宜胺，(x+y+z)=6，且(x+y+z)≧0。或者，第二前驅物P2具有寫為Si_wR_xH_yCl_z的主鏈式，其中R可為CH₃、C₂H₅或其他適宜胺，w=1或2，(x+y+z)=2w+2，且(x+y+z)≧0。例如，第二前驅物P2具有Si-C-Si主鏈或Si-Si主鏈，且本揭示案在此方面不受限制。在一些實施例中，第二前驅物P2可為Si(CH₂)Si(CH₃)Cl₅、(CH₂)Si₂Cl₆或Si₂(CH₃)₂Cl₄。

在一些實施例中，將製程氣體饋送至原子層沉積製程腔室中。製程氣體可為含氧氣體，諸如O₂、H₂O及/或其他適宜氣體。因此，第二介電層144進一步包括氧，且為含氧介電層。在一些實施例中，第二原子層沉積製程可為電漿增強原子層沉積製程。亦即，第二原子層沉積製程包括電漿處理，例如在約25瓦特至約800瓦特範圍內的功率及約1M Hz至約100M Hz範圍內的頻率下。上述製程(第二前驅物P2饋送製程、製程氣體饋送製程及/或電漿處理)藉由個別淨化時段分開。

參照第1C圖及第1D圖。在一些實施例中，第一及/或第二前驅物P1及/或P2包括氯矽烷。亦即，第一及/或第二前驅物P1及/或P2為氯矽烷系前驅物。例如，氯矽烷系前驅物包括至少一個Si-Cl鍵。氯矽烷系前驅物中的矽數目可為1或2。氯矽烷系前驅物中的氯含量與第一原子層沉積製程及第二原子層沉積製程之操作溫度關聯。藉由調諧第一前驅物P1及第二前驅物P2中的氯含量，可在相似的溫度範圍或相同溫度下且因此在相同原子層沉積製腔室中執行第一原子層沉積製程及第二原子層沉積製程。因此，第一原子層沉積製程及第二原子層沉積製程為原位沉積製程。

參照第1E圖。在基板110上方交替形成複數個第一介電層142及複數個第二介電層144，以使得保形形成複合介電層140。亦即，複合介電層140包括交替堆疊的第一介電層142及第二介電層144。在第1E圖中，複合介電層140包括三層第一介電層142及兩層第二介電層144。亦即，最頂層與最底層皆為第一介電層142。應注意，第1E圖中的第一介電層142及第二介電層144的層為說明性的，且不應限制本揭示案所主張之範疇。本領域中的一般技術者可根據實際情況選擇用於第一介電層142及第二介電層144的適宜層。

在一些實施例中，第一前驅物P1(參看第1C圖)為Si₂Cl₆，且藉由執行原子層沉積製程來形成第一介電層142，諸如熱ALD、PEALD、脈衝PEALD或其他適宜沉積製程，以使得第一介電層142包括至少一個Si-Si主鏈。用於形成第一介電層142的製程氣體為NH₃及O₂、NH₃及H₂O，或其他適宜氣體。亦即，第一介電層142為富氮化物層及富氧層，以及第一介電層142包括至少一個Si-N鍵及/或至少一個Si-O鍵。在一些實施例中，將諸如C₃H₆或其他適宜材料之含碳材料添加至原子層沉積製腔室，以使得第一介電層142進一步包括碳，且包括至少一個Si-C-N主鏈及/或至少一個Si-C-O主鏈。執行之沉積溫度處於約300℃至約600℃範圍內的溫度下。在一些實施例中，藉由執行原子層沉積製程之m個循環來形成第一介電層142之至少一者，其中m≧1。

此外，第二前驅物P2(參看第1D圖)為(CH₂)Si₂Cl₆，且藉由執行原子層沉積製程來形成第二介電層144，諸如熱ALD、PEALD、脈衝PEALD或其他適宜沉積製程，以使得第二介電層144包括至少一個Si-C-Si主鏈。用於形成第二介電層144的製程氣體為O₂、H₂O及/或其他適宜氣體。亦即，第二介電層144為富氧層，以及第二介電層144包括至少一個Si-O鍵。執行之沉積溫度處於約300℃至約600℃範圍內的溫度下。因此，可在相同腔室中形成第一介電層142及第二介電層144。在一些實施例中，藉由執行原子層沉積製程之n個循環來形成第二介電層144之至少一者，其中n≧1。

因此，複合介電層140由SiC_xO_yN_z製成。由於第一介電層142及第二介電層144包括Si、C、O及N之不同組合物，複合介電層140中的Si、C、O及N之濃度並不均勻且在堆疊方向D上週期性變化，其中堆疊方向D為第一介電層142與第二介電層144交替堆疊的方向。具體而言，第一介電層142中的Si濃度與第二介電層144中的Si濃度不同，第一介電層142中的C濃度(若在第一介電層142之形成期間不添加含碳材料，則可為零)與第二介電層144中的C濃度不同，第一介電層142中的N濃度與第二介電層144中的N濃度(實質上為零)不同，且第一介電層142中的O濃度與第二介電層144中的O濃度不同。以複合介電層140之部分146 與溝槽114之底部接觸為例，Si、C及O之濃度隨著複合介電層140之深度增加而變化，且第一介電層142中的N濃度大於第二介電層144中的N濃度。此外，若第一介電層142不存在碳，則第一介電層142中的C濃度小於第二介電層144中的C濃度。亦即，C濃度增加，同時N濃度減小，且C濃度減小，同時N濃度增加。

所得複合介電層140具有約3%至約15%範圍內的碳濃度及約15%至約28%範圍內的氮濃度。複合介電層140具有約120GPa至約190GPa範圍內的楊氏模數。複合介電層140對氧化物具有約6.67至約10範圍內的(NF₃+NH₃)蝕刻選擇性。在本揭示案中，對氧化物的蝕刻選擇性由所選蝕刻劑(亦即，在此情況中為(NF₃+NH₃))蝕刻氧化物之速率除所選蝕刻劑蝕刻複合介電層140之速率來界定。

在一些其他實施例中，第一前驅物P1(參看第1C圖)為Si₂Cl₆，且藉由執行原子層沉積製程來形成第一介電層142，諸如熱ALD、PEALD、脈衝PEALD或其他適宜沉積製程，以使得第一介電層142包括至少一個Si-Si主鏈。用於形成第一介電層142的製程氣體為NH₃及O₂、NH₃及H₂O，或其他適宜氣體。亦即，第一介電層142為富氮化物層及富氧層，以及第一介電層142包括至少一個Si-N鍵及/或至少一個Si-O鍵。在一些實施例中，將諸如C₃H₆或其他適宜材料之含碳材料添加至原子層沉積製腔室，以使得第一介電層142進一步包括碳，且包括至少一個Si-C-N主鏈及/ 或至少一個Si-C-O主鏈。執行之沉積溫度處於約350℃至約550℃範圍內的溫度下。在一些實施例中，藉由執行原子層沉積製程之m個循環來形成第一介電層142之至少一者，其中m≧1。

此外，第二前驅物P2(參看第1D圖)為Si₂(CH₃)₂Cl₄，且藉由執行原子層沉積製程來形成第二介電層144，諸如熱ALD、PEALD、脈衝PEALD或其他適宜沉積製程，以使得第二介電層144包括至少一個Si-Si主鏈。用於形成第二介電層144的製程氣體為O₂、H₂O或其他適宜氣體。亦即，第二介電層144為富氧層，以及第二介電層144包括至少一個Si-O鍵。執行之沉積溫度處於約350℃至約550℃範圍內的溫度下。因此，可在相同腔室中形成第一介電層142及第二介電層144。在一些實施例中，藉由執行原子層沉積製程之n個循環來形成第二介電層144之至少一者，其中n≧1。

因此，複合介電層140由SiC_xO_yN_z製成。由於第一介電層142及第二介電層144包括Si、C、O及N之不同組合物，複合介電層140中的Si、C、O及N之濃度並不均勻且在堆疊方向D上週期性變化。具體而言，第一介電層142中的Si濃度與第二介電層144中的Si濃度不同，第一介電層142中的C濃度(若在第一介電層142之形成期間不添加含碳材料，則可為零)與第二介電層144中的C濃度不同，第一介電層142中的N濃度與第二介電層144中的N濃度(實質上為零)不同，且第一介電層142中的O濃度與第二介電層144 中的O濃度不同。以複合介電層140之部分146與溝槽114之底部接觸為例，Si、C及O之濃度隨著複合介電層140之深度增加而變化，且第一介電層142中的N濃度大於第二介電層144中的N濃度。此外，若第一介電層142不存在碳，則第一介電層142中的C濃度小於第二介電層144中的C濃度。亦即，C濃度增加，同時N濃度減小，且C濃度減小，同時N濃度增加。

所得複合介電層140具有約5%至約20%範圍內的碳濃度及約10%至約20%範圍內的氮濃度。複合介電層140具有約60GPa至約120GPa範圍內的楊氏模數。複合介電層140具有約3.4至約5範圍內的介電常數。複合介電層140對氮化物具有約5至約8範圍內的(CH_xF_y+O₂)電漿乾式蝕刻選擇性。在本揭示案中，對氮化物的蝕刻選擇性由所選蝕刻劑(亦即，在此情況中為(CH_xF_y+O₂))蝕刻氮化物之速率除所選蝕刻劑蝕刻複合介電層140之速率來界定。

在又一些其他實施例中，第一前驅物P1(參看第1C圖)為Si₂(CH₃)₂Cl₄，且藉由執行原子層沉積製程來形成第一介電層142，諸如熱ALD、PEALD、脈衝PEALD或其他適宜沉積製程，以使得第一介電層142包括至少一個Si-Si主鏈。用於形成第一介電層142的製程氣體為O₂、H₂O及/或其他適宜氣體。亦即，第一介電層142為富氧層，以及第一介電層142包括至少一個Si-O鍵及/或至少一個Si-C-O鍵。執行之沉積溫度處於約300℃至約500℃範圍內的溫度下。在一些實施例中，藉由執行原子層沉積製程之m個循環來形成第一介電層142之至少一者，其中m≧1。

此外，第二前驅物P2(參看第1D圖)為(CH₂)Si₂Cl₆，且藉由執行原子層沉積製程來形成第二介電層144，諸如熱ALD、PEALD、脈衝PEALD或其他適宜沉積製程，以使得第二介電層144包括至少一個Si-C-Si主鏈。用於形成第二介電層144的製程氣體為O₂、H₂O及/或其他適宜氣體。亦即，第二介電層144為富氧層，以及第二介電層144包括至少一個Si-O鍵。執行之沉積溫度處於約300℃至約500℃範圍內的溫度下。因此，可在相同腔室中形成第一介電層142及第二介電層144。在一些實施例中，藉由執行原子層沉積製程之n個循環來形成第二介電層144之至少一者，其中n≧1。

因此，複合介電層140由SiC_xO_y製成。由於第一介電層142及第二介電層144包括Si、C及O之不同組合物，複合介電層140中的Si、C及O之濃度並不均勻且在堆疊方向D上週期性變化。具體而言，第一介電層142中的Si濃度與第二介電層144中的Si濃度不同，第一介電層142中的C濃度與第二介電層144中的C濃度不同，且第一介電層142中的O濃度與第二介電層144中的O濃度不同。以複合介電層140之部分146與溝槽114之底部接觸為例，Si、C及O之濃度隨著複合介電層140之深度增加而變化。

複合介電層140具有約16%至約21%範圍內的碳濃度。複合介電層140具有約5GPa至約80GPa範圍內的楊氏模數。複合介電層140具有約3.0至約4.5範圍內的介電常數及約1.5至約1.8範圍內的折射率。複合介電層140之介電常數介於第一介電層142與第二介電層144之介電常數之間，以及複合介電層140之折射率介於第一介電層142與第二介電層144之折射率之間。複合介電層140對氧化物具有約10至約13範圍內的(NF₃+NH₃)蝕刻選擇性。

複合介電層140之特性與前驅物之材料、製程氣體之材料、第一介電層142及第二介電層144之沉積循環、第一介電層142及第二介電層144之層、沉積溫度、碳添加、電漿處理及/或其他適宜參數有關。因此，可藉由調諧上述參數及根據實際情況來調變複合介電層140之化學、機械及/或光學特性。

參照第1F圖。介電材料150過度填充溝槽114。藉由使用旋塗介電質(spin on dielectric；SOD)形成製程，或藉由化學氣相沉積(CVD)製程(諸如自由基組份CVD)沉積可流動介電質來形成介電材料150。可流動氧化矽前驅物之實例包括矽酸鹽、矽氧烷、甲基倍半矽氧烷(methyl Silses Quioxane；MSQ)、三氧化矽烷(hydrogen SisesQuioxane；HSQ)、MSQ/HSQ、全氫矽氮(perhydrosilazane；TCPS)、全氫聚矽氮(perhydro-polysilazane；PSZ)、正矽酸四乙酯(tetraethyl orthosilicate；TEOS)或甲矽烷基胺(silyl-amine；SA)。

在沉積介電材料150之後，可對剛沉積的介電材料150執行原位固化製程。原位意謂在用於沉積介電材料150的製程腔室中執行固化製程。在一些實施例中，在不同腔室中(或非原位)執行固化製程。

參照第1G圖。執行平坦化製程以移除溝槽114外側的介電材料150及複合介電層140來形成隔離結構155及複合介電層145。在此實施例中，複合介電層145可稱為襯墊層145，第一介電層142可稱為第一襯墊層142，以及第二介電層144可稱為第二襯墊層144。襯墊層145具有面向基板110的第一表面147及背離基板110的第二表面148。如上所述，碳濃度、矽濃度、氮濃度及氧濃度自第一表面147至第二表面148變化。可改良平坦化結構之效能，因為複合介電層140經調變為具有良好機械強度及化學選擇性。在一些實施例中，平坦化製程為化學機械研磨(chemical mechanical polishing；CMP)製程。在一些實施例中，平坦化製程亦移除遮罩層120及保護層130(參看第1F圖)。在一些實施例中，可在半導體鰭片116上或上方形成閘極介電質及閘電極(未圖示)以形成FinFET。

第2圖為根據本揭示案之一些實施例的半導體結構之橫截面視圖。第2圖與第1G圖之半導體結構之間的差異在於複合介電層145的層。在第2圖中，複合介電層140包括兩層第一介電層142及兩層第二介電層144。亦即，複合介電層145之最頂層與最底層為不同的。複合介電層145之最頂層為第二介電層144，且複合介電層145之最底層為第一介電層142。可根據其上形成的層決定複合介電層145之最頂層的選擇。例如，最頂層可對其上形成的層具有高選擇性，以使得最頂層可在後續製程中用作蝕刻中止層。或者，最頂層可對其上形成的層具有良好黏附性。第2圖之半導體結構之其他相關結構細節與第1G圖之半導體元件相似，且因此，下文將不重複此方面的描述。

第3A圖至第3E圖為根據本揭示案之一些實施例的用於在各個階段製造半導體結構的方法之橫截面視圖。在一些實施例中，第3A圖至第3E圖所示之半導體結構可為在積體電路(IC)或積體電路的一部分之處理期間製造的中間元件，可包括靜態隨機存取記憶體(SRAM)、邏輯電路、被動部件(諸如電阻器、電容器及電感器)及/或主動部件(諸如p型場效電晶體(PFETs)、n型FETs(NFETs)、多閘極FETs、金屬氧化物半導體場效電晶體(MOSFETs)、互補金屬氧化物半導體(CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他記憶體單元及上述之組合)。

參照第3A圖。提供基板310。在一些實施例中，基板310可包括矽(Si)。或者，基板310可包括鍺(Ge)、矽鍺、砷化鎵(GaAs)或其他適宜半導體材料。在一些替代實施例中，基板310可包括磊晶層。此外，基板310可包括其中具有內埋介電層的絕緣體上半導體(SOI)結構。內埋介電層可例如為內埋氧化物(BOX)層。可藉由稱為氧注入分離(SIMOX)技術的方法、晶圓鍵合、選擇性磊晶生長(SEG)或其他適宜方法來形成SOI結構。

在基板310上方形成虛設閘極堆疊320。虛設閘極堆疊320包括虛設閘極介電質322及虛設閘極介電質322上方的虛設閘電極324。在一些實施例中，可在基板310上方依次形成介電層(未圖示)及虛設閘極層(未圖示)。虛設閘極層及介電層隨後經圖案化以分別形成虛設閘電極324及虛設閘極介電質322。在一些實施例中，虛設閘電極324可由多晶矽(polycrystalline-silicon；poly-Si)、多晶矽鍺(poly-crystalline silicon-germanium；poly-SiGe)或其他適宜材料製成。虛設閘極介電質322可由二氧化矽或其他適宜材料製成。

在虛設閘極堆疊320之相對側上至少形成間隔結構330。間隔結構330包括一或更多種介電材料，諸如氧化矽、氮化矽、氮氧化矽、SiCN、SiC_xO_yN_z或上述之組合。可使用沉積方法形成間隔結構330，諸如電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition；SACVD)或類似者。間隔結構330之形成可包括毯覆式形成間隔層及隨後執行蝕刻操作以移除間隔層的水平部分。間隔層的剩餘垂直部分形成間隔結構330。

在基板310中且鄰近於間隔結構330(部分地)形成複數個源極/汲極特徵340。在一些實施例中，源極/汲極特徵340可為摻雜區域。在一些其他實施例中，源極/汲極特徵340可為磊晶結構。例如，可在基板310中形成複數個凹槽，且半導體材料隨後磊晶生長在凹槽中以形成磊晶結構。在一些其他實施例中，可在不形成凹槽的情況下形成磊晶結構。

在基板110、虛設閘極堆疊320、間隔結構330及源極/汲極特徵340上方形成層間介電質(interlayer dielectric；ILD)350。可藉由化學氣相沉積(CVD)、高密度電漿CVD、旋塗、濺射或其他適宜方法來形成ILD 350。在一些實施例中，ILD 350包括氧化矽。在一些其他實施例中，ILD 350可包括氮氧化矽、氮化矽或低介電常數材料。

參照第3B圖。採用置換閘極(replacement gate；RPG)製程方案。在RPG製程方案中，預先形成虛設多晶矽閘極(在此情況中為虛設閘電極324(參看第3A圖))且稍後由金屬閘極替換。在一些實施例中，移除虛設閘電極324以形成開口326，其中間隔結構330作為開口的側壁。在一些其他實施例中，亦移除虛設閘極介電質322(參看第3A圖)。或者，在一些實施例中，移除虛設閘電極324，同時保留虛設閘極介電質322。可藉由乾式蝕刻、濕式蝕刻或乾式與濕式蝕刻之組合來移除虛設閘電極324(及虛設閘極介電質322)。例如，濕式蝕刻製程可包括對含氫氧化物溶液(例如，氫氧化銨)、去離子水及/或其他適宜蝕刻劑溶液暴露。

在開口326中且在間隔結構330之間形成金屬閘極結構360。藉由沉積包括諸如鋁、銅、鎢、鈦之導電金屬或其他適宜材料的金屬層來形成金屬閘極結構360。在一些實施例中，沉積開口326包括在沉積金屬填充層之前沉積高介電常數介電層及至少一個功函數層。

參照第3C圖。移除金屬閘極結構360的一部分。亦即，金屬閘極結構360經回蝕以在其上形成凹槽365。藉由間隔結構330及金屬閘極結構360界定凹槽365。在一些實施例中，可藉由執行至少一個蝕刻製程來移除金屬閘極結構360。蝕刻製程可包括濕式蝕刻、乾式蝕刻及/或上述之組合。在一些實施例中，選擇蝕刻製程以選擇性蝕刻金屬閘極結構360而無需實質上蝕刻ILD 350及間隔結構330。

參照第3D圖。在第3C圖之結構上方形成複合介電層140。複合介電層140包括複數個第一介電層142及複數個第二介電層144。例如，複合介電層140包括九層第一介電層142及八層第二介電層144。亦即，最頂層與最底層皆為第一介電層142。應注意，第3D圖中的第一介電層142及第二介電層144的層為說明性的，且不應限制本揭示案所主張之範疇。本領域中的一般技術者可根據實際情況選擇用於第一介電層142及第二介電層144的適宜層。第3D圖與第1C圖中的第一介電層142具有相同或相似的製造製程及/或材料，且第3D圖與第1C圖中的第二介電層144具有相同或相似的製造製程及/或材料。因此，在下文中將不再重複此方面的描述。

參照第3E圖。執行平坦化製程以移除凹槽365外側的複合介電層140來形成複合介電層145。在一些實施例中，平坦化製程為化學機械研磨(CMP)製程。平坦化製程移除凹槽365外側的複合介電層140。因此，複合介電層145充當覆蓋金屬閘極結構360的硬遮罩，以保護金屬閘極結構360免受後續製程(諸如蝕刻製程)中的損傷。在此實施例中，複合介電層145可稱為硬遮罩層145，第一介電層142可稱為第一硬遮罩層142，以及第二介電層144可稱為第二硬遮罩層144。硬遮罩層145具有面向金屬閘極結構360的第一表面147及背離金屬閘極結構360的第二表面148。如上所述，碳濃度、矽濃度、氮濃度及氧濃度自第一表面147至第二表面148變化。

第4圖為根據本揭示案之一些實施例的半導體結構之橫截面視圖。第4圖與第3E圖之半導體結構之間的差異在於複合介電層145的層。在第4圖中，複合介電層145包括兩層第一介電層142及兩層第二介電層144。亦即，複合介電層145之最頂層與最底層為不同的。複合介電層145之最頂層為第二介電層144，且複合介電層145之最底層為第一介電層142。可根據其上形成的層決定複合介電層145之最頂層的選擇。例如，最頂層可對其上形成的層具有高選擇性，以使得最頂層可在後續製程中用作蝕刻中止層。或者，最頂層可對其上形成的層具有良好黏附性。第4圖之半導體結構之其他相關結構細節與第3E圖之半導體元件相似，且因此，下文將不重複此方面的描述。

第5A圖至第5E圖為根據本揭示案之一些實施例的用於在各個階段製造半導體結構的方法之橫截面視圖。在一些實施例中，第5A圖至第5E圖所示之半導體結構可為在積體電路(IC)或積體電路的一部分之處理期間製造的中間元件，可包括靜態隨機存取記憶體(SRAM)、邏輯電路、被動部件(諸如電阻器、電容器及電感器)及/或主動部件(諸如p型場效電晶體(PFETs)、n型FETs(NFETs)、多閘極FETs、金屬氧化物半導體場效電晶體(MOSFETs)、互補金屬氧化物半導體(CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他記憶體單元及上述之組合)。

參照第5A圖。提供晶圓510。晶圓510包括第一層間介電質512。晶圓510可包括第一介電層512下層的基板(未明確圖示)，且可包括例如塊體矽，摻雜或未摻雜，或絕緣體上半導體(SOI)基板之主動層。在一些實施例中，SOI基板包括絕緣體層上形成的諸如矽之半導體材料的層。絕緣體層可例如為內埋氧化物(BOX)層或氧化矽層。在基板上提供絕緣體層且絕緣體層可為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。

在一些實施例中，電路系統形成於基板上且可為適用於特定應用的一些電路系統類型。在一些實施例中，電路系統包括形成於基板上的電元件，其中一或更多個介電層覆蓋此等電元件。可在覆蓋介電層之間形成金屬層，諸如本文所論述之彼等，以在電元件之間路由電訊號。亦可在一或更多個介電層中形成電元件。

例如，電路系統可包括各種N型金屬氧化物半導體(N-type metal-oxide semiconductor；NMOS)及/或P型金屬氧化物半導體(P-type metal-oxide semiconductor；PMOS)元件，諸如電晶體、電容器、電阻器、二極體、光電二極體、熔線及類似者，此等經互連以執行一或更多個功能。此等功能可包括記憶體結構、處理結構、感測器、放大器、功率分配、輸入/輸出電路系統或類似者。本領域中的一般技術者將瞭解，僅出於說明性目的提供上文實例以進一步解釋一些說明性實施例之應用且不欲以任何方式限制本揭示案。可視情況針對給定應用使用其他電路系統。

第一層間介電質512可例如由低介電常數介電材料(具有比二氧化矽低的介電常數的材料)藉由適宜方法形成，材料諸如氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass；FSG)、SiO_xC_y、SiO_xC_yH_z、旋塗玻璃、旋塗聚合物、矽碳材料、上述之化合物、上述之複合物、上述之組合或類似者，方法諸如旋塗、化學氣相沉積(CVD)及電漿增強CVD(PECVD)。亦可使用其他材料，諸如超低介電常數材料(例如，具有小於約2.9的介電常數)，諸如介電常數=2.5-2.6。提供此等材料及製程作為實例，且可使用其他材料及製程。

在第一層間介電質512中形成導體514。可藉由例如使用光微影技術在第一層間介電質512中產生開口來形成導體514。在一些實施例中，光微影技術涉及應用光阻劑材料(未圖示)及根據所需圖案暴露光阻劑材料。隨後顯影光阻劑材料以移除光阻劑材料的一部分，從而根據所需圖案暴露下層材料。剩餘光阻劑材料保護下層材料免受後續處理操作，諸如蝕刻，此等後續處理操作經執行以形成開口，其中將在第一層間介電質512中形成導體514。蝕刻製程可為濕式或乾式、各向異性或各向同性蝕刻製程，諸如各向異性乾式蝕刻製程。在第一層間介電質512中形成開口之後，可沉積導電材料以填充開口。導體514可包括金屬、基本金屬、過渡金屬或類似者，諸如銅互連。

參照第5B圖。在第5A圖之結構上方形成複合介電層140。複合介電層140經配置為蝕刻中止層(etch stop layer；ESL)，當其上形成通孔及/或觸點時提供用以中止蝕刻製程的機制。複合介電層140包括複數個第一介電層142及複數個第二介電層144。例如，複合介電層140包括三層第一介電層142及兩層第二介電層144。亦即，最頂層與最底層皆為第一介電層142。應注意，第5B圖中的第一介電層142及第二介電層144的層為說明性的，且不應限制本揭示案所主張之範疇。本領域中的一般技術者可根據實際情況選擇用於第一介電層142及第二介電層144的適宜層。此外，可藉由選擇第一介電層142與第二介電層144之光學反射率來調諧複合介電層140之光學反射率。例如，第一介電層142具有第一光學反射率，且第二介電層144具有第二光學反射率。因此，複合介電層140具有介於第一介電層142之第一光學反射率與第二介電層144之第二光學反射率之間的光學反射率。具有經調諧光學反射率的複合介電層140 可改良在後續圖案化(微影)製程期間的光學效能。第5B圖與第1C圖中的第一介電層142具有相同或相似的製造製程及/或材料，且第5B圖與第1C圖中的第二介電層144具有相同或相似的製造製程及/或材料。因此，在下文中將不再重複此方面的描述。

參照第5C圖。根據一些實施例，在複合介電層140上方形成第二層間介電質520。第二層間介電質520係隨後將經圖案化以例如形成導線及/或通孔的層。例如。第二層間介電質520可經圖案化以形成延伸至導體514的通孔及以形成導線來互連各電氣元件。

第二層間介電質520可使用與用以形成第一層間介電質512相似的製程由相似材料形成；然而，可使用不同材料及製程。另外，第二層間介電質520可由與用以形成第一層間介電質512相同或不同的材料形成。

在第二層間介電質520上方形成層。在第二層間介電質520上方形成抗反射塗層(Anti-Reflective coating Layer；ARL)560。ARL 560可為無氮ARL(Nitrogen-Free ARL；NFARL)，可由根據一些示例性實施例的氧化物形成。例如，NFARL可包括使用電漿增強化學氣相沉積(PECVD)形成的氧化矽。在ARL 560上方形成遮罩層570。遮罩層570在下文中亦稱為硬遮罩層570。根據一些實施例，硬遮罩層570包括金屬，此金屬可呈金屬氮化物的形式。硬遮罩層570亦可由諸如氮化矽之非金屬氮化物、諸如氮氧化矽之氮氧化物或類似者形成。可在硬遮罩層 570上方進一步形成另一ARL。ARL亦可為NFARL，此NFARL可由氧化物形成，諸如使用PECVD形成的氧化矽。

ARL及硬遮罩層570經圖案化以形成開口。根據一些實施例，使用雙圖案化雙蝕刻(two-patterning-two-etching；2P2E)製程形成開口。經圖案化ARL及硬遮罩層570用作蝕刻遮罩來蝕刻ARL 560及第二層間介電質520。因此，開口延伸至第二層間介電質520中以形成開口522。當開口522暴露複合介電層140時，蝕刻完成。在蝕刻期間，可消耗硬遮罩層570上方形成的ARL，留下硬遮罩層570作為頂層，如第5C圖所示。

複合介電層140充當蝕刻中止層以便蝕刻開口522。藉由調諧複合介電層140之機械/化學特性(諸如選擇性地蝕刻)，可良好地控制開口522之深度。例如，若第二層間介電質520為氮化物層，第一介電層142(富O層)可為複合介電層140之最頂層。因此，蝕刻製程在第二層間介電質520與複合介電層140之間具有高選擇性。

參照第5D圖。在第二層間介電質520中形成溝槽524之至少一者。在一些實施例中，溝槽524可互連開口522。此外，開口522穿過複合介電層140以分別暴露導體514。在一些實施例中，可藉由執行多個蝕刻製程來形成開口522及溝槽524。在形成開口522及溝槽524之後，移除硬遮罩層570及ARL 560(參看第5C圖)。

參照第5E圖。在開口522及溝槽524中形成導電材料。導電材料至少包括金屬元素，例如，銅(Cu)。導電材料可包括其他適宜材料，諸如Ru、W、Ti、Al、Co或上述之組合。

在形成導電材料之後執行化學機械研磨(CMP)製程，以移除溝槽524外側的導電材料之過量部分，從而暴露第二層間介電質520之頂表面及實現平坦化表面。導電材料在開口522中的的部分稱為通孔532，且導電材料在溝槽524中的部分稱為導線534。亦即，通孔532與導線534為導體。通孔532與導體514接觸。在一些實施例中，導線534互連通孔532，且本揭示案在此方面不受限制。在此實施例中，複合介電層145可稱為蝕刻中止層145，第一介電層142可稱為第一蝕刻中止層142，以及第二介電層144可稱為第二蝕刻中止層144。蝕刻中止層145具有面向第一層間介電質510的第一表面147及背離層間介電質510的第二表面148。如上所述，碳濃度、矽濃度、氮濃度及氧濃度自第一表面147至第二表面148變化。

第6圖為根據本揭示案之一些實施例的半導體結構之橫截面視圖。第6圖與第5D圖之半導體結構之間的差異在於複合介電層140的層。在第6圖中，複合介電層140包括兩層第一介電層142及兩層第二介電層144。亦即，複合介電層140之最頂層與最底層為不同的。複合介電層140之最頂層為第二介電層144，且複合介電層140之最底層為第一介電層142。可根據其上形成的層決定複合介電層140之最頂層的選擇。例如，最頂層可對其上形成的層(亦即，在此情況中為第二層間介電質520)具有高選擇性，以使得最頂層可在後續製程中用作蝕刻中止層。或者，最頂層可對其上形成的層具有良好黏附性。第6圖之半導體結構之其他相關結構細節與第5E圖之半導體元件相似，且因此，下文將不重複此方面的描述。

在一些其他實施例中，複合介電層可應用為使用三層堆疊遮罩界定圖案區域的遮罩，此三層堆疊包括光阻劑(photoresist；PR)、含矽抗反射塗層(silicon containing anti-reflective coating；SiARC)(或稱為中間層(middle layer；ML))及光學平坦化層(或稱為底層(bottom layer；BL))。在一些實施例中，可在中間層上方形成介電抗反射塗層(dielectric anti-reflective coating；DARC)。在又一些其他實施例中，在具有或不具有電漿處理的情況下，具有NF₃系、NH₃系、F系、CH_xF_y系、CF_x系、Cl系、Br系、BCl₃系化學品的乾式蝕刻製程可適用於複合介電層。

根據一些實施例，保形複合介電層包括交替堆疊的第一介電層及第二介電層。用不同含矽前驅物形成第一介電層及第二介電層。複合介電層之特性與前驅物之材料、製程氣體之材料、第一介電層及第二介電層之沉積循環、第一介電層及第二介電層之層、沉積溫度、碳添加、電漿處理及/或其他適宜參數有關。因此，可藉由調諧上述參數及根據實際情況來調變複合介電層之化學、機械及/或光學特性。

根據一些實施例，方法包括在基板上方形成層間介電質(ILD)及閘極結構。閘極結構由層間介電質圍繞。蝕刻閘極結構以形成凹槽。使用第一含矽前驅物在凹槽之側壁及底部上方以及層間介電質之頂表面上方沉積第一介電層。使用與第一含矽前驅物不同的第二含矽前驅物在第一介電層上方且與第一介電層接觸沉積第二介電層。使用第一含矽前驅物在第二介電層上方且與第二介電層接觸沉積第三介電層。移除層間介電質之頂表面上方的第一、第二及第三介電層之部分。

根據一些實施例，在相同腔室中沉積第一、第二及第三介電層。

根據一些實施例，在實質上相同溫度下沉積第一、第二及第三介電層。

根據一些實施例，使用含氮製程氣體執行沉積第一介電層。

根據一些實施例，使用含氧製程氣體執行沉積第二介電層。

根據一些實施例，使用含氮製程氣體執行沉積第三介電層。

根據一些實施例，第一介電層實質上無Si-C-Si。

根據一些實施例，第二介電層包含Si-C-Si。

根據一些實施例，方法進一步包括使用第二含矽前驅物在第三介電層上方且與第三介電層接觸形成第四介電層。

根據一些實施例，方法進一步包括將碳添加至第一介電層中。

根據一些實施例，方法包括蝕刻半導體基板以形成自半導體基板之頂表面延伸至半導體基板中的溝槽。使用第一含矽前驅物在溝槽之側壁及底部上方沉積第一襯墊層。使用與第一含矽前驅物不同的第二含矽前驅物在第一襯墊層上方保形沉積第二襯墊層。使用第一含矽前驅物在第二襯墊層上方保形沉積第三襯墊層。將介電材料填充至溝槽中及第三襯墊層上方。移除半導體基板之頂表面上方的介電材料之過量部分。

根據一些實施例，方法進一步包括使用第二含矽前驅物在第三襯墊層上方保形沉積第四襯墊層以將介電材料填充至溝槽中。

根據一些實施例，第一含矽前驅物包含矽-Si。

根據一些實施例，第二含矽前驅物包含Si-C-Si。

根據一些實施例，元件包括第一介電層、第一導體、蝕刻中止層、第二介電層及第二導體。第一導體位於第一介電層中。蝕刻中止層位於第一介電層上方。蝕刻中止層具有面向第一介電層的第一表面及背離第一介電層的第二表面，且蝕刻中止層中的碳濃度自第一表面至第二表面週期性變化。第二介電層位於蝕刻中止層上方。第二導體位於第二介電層及蝕刻中止層中且電連接至第一導體。

根據一些實施例，蝕刻中止層中的氧濃度自第一表面至第二表面週期性變化。

根據一些實施例，蝕刻中止層中的氮濃度自第一表面至第二表面週期性變化。

根據一些實施例，蝕刻中止層包含Si-C-Si及Si-Si。

根據一些實施例，蝕刻中止層進一步包含Si-C-O。

根據一些實施例，蝕刻中止層進一步包含Si-C-N。

前文概述了數個實施例之特徵，使得熟習此項技術者可更好地理解本揭示案之態樣。熟習此項技術者應瞭解，可易於使用本揭示案作為設計或修改其他製程及結構的基礎以便實施本文所介紹的實施例之相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案之精神及範疇，並且可在不脫離本揭示案之精神及範疇的情況下在本文中實施各種變化、取代及修改。

Claims

一種介電層的製造方法，包含以下步驟：在一基板上方形成一層間介電質及一閘極結構，其中該閘極結構由該層間介電質圍繞；蝕刻該閘極結構以形成一凹槽；使用一第一含矽前驅物在該凹槽之側壁及一底部上方以及該層間介電質之一頂表面上方沉積一第一介電層；使用與該第一含矽前驅物不同的一第二含矽前驅物在該第一介電層上方且與該第一介電層接觸沉積一第二介電層；使用該第一含矽前驅物在該第二介電層上方且與該第二介電層接觸沉積一第三介電層；以及移除該層間介電質之該頂表面上方的該第一、第二及第三介電層之過量部分。