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TWI872560B - 半導體結構及其形成方法 - Google Patents

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TWI872560B
TWI872560B TW112120272A TW112120272A TWI872560B TW I872560 B TWI872560 B TW I872560B TW 112120272 A TW112120272 A TW 112120272A TW 112120272 A TW112120272 A TW 112120272A TW I872560 B TWI872560 B TW I872560B
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gate stack
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gate
liner
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盧柏全
江欣哲
黃泰鈞
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

一種半導體結構的形成方法包括：在一半導體區上形成一閘極堆疊；蝕刻閘極堆疊以形成一第一溝槽，第一溝槽將閘極堆疊分離成一第一閘極堆疊部分及一第二閘極堆疊部分；及形成填充第一溝槽的一閘極隔離區。閘極隔離區包括一氮化矽襯裡；及一氧化矽填充區，其覆蓋氮化矽襯裡之一第一底部部分。方法更包括蝕刻閘極堆疊以形成一第二溝槽且顯露一突出半導體鰭片；及蝕刻突出半導體鰭片以使第二溝槽延伸至塊體半導體基板中。一鰭片隔離區經形成以填充第二溝槽。鰭片隔離區包括一氧化矽襯裡，及覆蓋氧化矽襯裡之一第二底部部分的一氮化矽填充區。

Description

半導體結構及其形成方法
本揭露是關於一種半導體結構與其形成方法。
積體電路(Integrated Circuit，IC)材料及設計之技術進步已產生數代IC，其中每一代相較於先前一代具有更小且更複雜的電路。在IC演進過程中，功能密度(例如，每晶片面積上互連裝置之數目)通常已增大，同時幾何尺寸已減小。此按比例縮放製程藉由增大生產效率並減低關聯成本來提供益處。
此按比例縮放亦已增大了處理及製造IC的複雜性，且對於待實現之這些進步，需要IC處理及製造上的類似發展。舉例而言，鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)已經引入以替換平面電晶體。FinFET之結構及製造FinFET之方法正在進行開發。
FinFET之形成通常包括形成長的半導體鰭片及長的閘極堆疊，且接著形成隔離區以切割長的半導體鰭片及長的閘極堆疊為較短部分，使得較短部分可充當鰭片及FinFET的閘極堆疊。
根據本揭露之一些實施例，一種半導體結構的形成方法包含：在一半導體區上形成一閘極堆疊，其中半導體區位在一塊體半導體基板上方；蝕刻閘極堆疊以形成一第一溝槽，其中第一溝槽將閘極堆疊分離成一第一閘極堆疊部分及一第二閘極堆疊部分；形成填充第一溝槽的一閘極隔離區，其中閘極隔離區包含一氮化矽襯裡，及覆蓋氮化矽襯裡之一第一底部部分的一氧化矽填充區；蝕刻閘極堆疊以形成一第二溝槽，其中一突出半導體鰭片經顯露至第二溝槽；蝕刻突出半導體鰭片以使第二溝槽延伸至塊體半導體基板中；及形成填充第二溝槽的一鰭片隔離區，其中鰭片隔離區包含一氧化矽襯裡，及一氮化矽填充區，其覆蓋氧化矽襯裡之一第二底部部分。
根據本揭露之一些實施例，一種半導體結構包含：一半導體區上的一第一閘極堆疊，其中第一閘極堆疊包含一第一閘極堆疊部分及一第二閘極堆疊部分；第一閘極堆疊部分與第二閘極堆疊部分之間的一閘極隔離區，其中閘極隔離區包含一第一介電襯裡及覆蓋第一介電襯裡之一第一底部部分的一第一填充區；及一鰭片隔離區，其穿過一第二閘極堆疊且穿過下伏於第二閘極堆疊的一淺溝槽隔離區，其中鰭片隔離區包含一第二介電襯裡，其中第一介電襯裡具有不同於第二介電襯裡的一氮原子百分比；及覆蓋第二介電襯裡之一第二底部部分的一第二填充區，其中第 一填充區具有不同於第二填充區的一氧原子百分比。
根據本揭露之一實施例，一種半導體結構包含：一半導體區上的一閘極堆疊，其中閘極堆疊具有一第一縱向方向；閘極堆疊之相對側上的一源極區及一汲極區；接觸閘極堆疊之一末端的一閘極隔離區，其中閘極隔離區具有垂直於第一縱向方向的一第二縱向方向，且其中閘極隔離區包含一氮化矽襯裡及覆蓋氮化矽襯裡之一第一底部部分的一氧化矽填充區；及一鰭片隔離區，其具有平行於第一縱向方向的一第三縱向方向，其中閘極堆疊及鰭片隔離區接觸閘極隔離區的相對側壁，且其中鰭片隔離區包含一氧化矽襯裡及覆蓋氧化矽襯裡之一第二底部部分的一氮化矽填充區。
10:晶圓
20:基板
22:隔離區/淺溝槽隔離(STI)區
22’:淺溝槽隔離(STI)殘餘部分
22T:頂表面/線
22B:線
24:半導體條帶
24’:突出鰭片
32:虛設閘極介電質
34:虛設閘極電極
36:硬遮罩層
38:閘極間隔物
40:凹陷
41:磊晶區
42:磊晶區/源極/汲極區/磊晶半導體材料
46:接觸蝕刻終止層(CESL)
48:層間介電質(ILD)
50:替換閘極堆疊
52:閘極介電質
52A:介面層
52B:高k介電層
54:閘極電極/金屬閘極
56:硬遮罩層
56A:氮化矽層
56B:矽層
56C:氮化矽層
58:蝕刻遮罩
60:開口
62:溝槽
64:介電層
64’:閘極隔離區/介電插塞/切割金屬閘極(CMG)區
64A:介電襯裡
64B:介電填充區
65:縫隙
67:位準
68:蝕刻遮罩
70:開口
72:溝槽
74:區
75:溝槽
76:介電層
76’:鰭片隔離區/介電插塞/擴散邊緣上連續金屬(CMODE)區
76A:介電襯裡
76B:介電填充區
77:介電硬遮罩
78:蝕刻終止層
79:縫隙
80:層間介電質(ILD)
82:閘極接觸插塞
84:源極/汲極觸點插塞
86:源極/汲極矽化物區
88:源極/汲極觸點插塞
90:鰭式場效電晶體(FinFET)
200:製程流程
202:製程
204:製程
206:製程
208:製程
210:製程
212:製程
214:製程
216:製程
218:製程
220:製程
222:製程
224:製程
226:製程
228:製程
230:製程
232:製程
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
T6:厚度
本揭露之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。請注意，根據行業標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。
第1圖至第4圖、第5A圖、第5B圖、第6圖至第7圖、第8A圖、第8B圖、第8C圖、第8D圖、第9A圖、第9B圖、第9C圖、第10A圖、第10B圖、第11圖、第12A圖、第12B圖、第13A-1圖、第13A-2圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第15C圖、第15D圖、第16A圖及第16B圖圖示根據一些 實施例的形成鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)中及隔離區之中間階段的橫截面圖、透視圖及俯視圖。
第17圖圖示根據一些實施例的用於形成FinFET及隔離區的製程流程。
以下揭示內容提供用於實施本揭露之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，這些組件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中，第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係處於簡單且清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
另外，空間相對術語，諸如「下伏」、「下方」、「下部」、「上覆」、「上部」及類似者本文中可出於易於描述來使用以描述如諸圖中圖示的一個元素或特徵與另一(些)元素或特徵的關係。空間相對術語意欲涵蓋裝置在使用或操作中除了描繪於諸圖中之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。
提供一種形成用於隔離電晶體之隔離區的方法。根據一些實施例，隔離區包括閘極隔離區及鰭片隔離區。閘極隔離區藉由切割閘極堆疊且用氮化物襯裡及氧化物填充區填充對應溝槽來形成。由於閘極隔離區中之大部分材料為氧化物而非氮化物，因此閘極隔離區的介電常數(k值)被減小，此情形可導致減小之電容變化及改良的環形振盪器效能。鰭片隔離區藉由切割突出半導體鰭片(且上覆閘極堆疊)且用氧化物襯裡及氮化物填充區填充對應溝槽來形成。藉由形成氧化物襯裡外加氮化物填充區，鰭片隔離區具有更好的防洩漏能力，且鰭片隔離區之擊穿電壓經增大。
在所圖示實施例中，鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)之形成用作實例以解釋本揭露之概念。其他類型之電晶體，諸如平面電晶體、全環繞閘極(Gate-All-Around，GAA)電晶體或類似者亦可採用本揭露之概念。本文中論述之實施例提供實例以使得能夠製造或使用本揭露之標的物，且熟習此項技術者將易於理解可進行同時保持在不同實施例之預期範疇內的修改。貫穿各種視圖及圖示性實施例，類似參考數字用以指定類似元件。儘管方法實施例可論述為以特定次序執行，但其他方法實施例可以任何邏輯次序執行。
第1圖至第4圖、第5A圖、第5B圖、第6至第7圖、第8A圖、第8B圖、第8C圖、第8D圖、第9A圖、第9B圖、第9C圖、第10A圖、第10B圖、第11 圖、第12A圖、第12B圖、第13A-1圖、第13A-2圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第15C圖、第15D圖、第16A圖及第16B圖圖示根據本揭露之一些實施例的形成FinFET中之中間階段的透視圖、俯視圖及橫截面圖。對應製程亦示意性地反映於如第17圖中繪示的製程流程200中。
第1圖圖示初始結構之透視圖。初始結構包括晶圓10，該晶圓10進一步包括基板20。基板20可為半導體基板，該半導體基板可為矽基板、矽鍺基板，或由其他半導體材料形成的基板。基板20可摻雜有p型或n型雜質。隔離區22，諸如淺溝槽隔離(Shallow Trench Isolation，STI)區可經形成以自基板20之頂表面延伸至基板20中。基板20之在相鄰STI區22之間的部分被稱為半導體條帶24。半導體條帶24之頂表面及STI區22之頂表面根據一些實施例可彼此實質上齊平。
根據本揭露之一些實施例，半導體條帶24為初始基板20之多個部分，且因此半導體條帶24的材料與基板20之材料相同。根據本揭露之替代性實施例，半導體條帶24為藉由蝕刻基板20在STI區22之間的部分以形成凹陷且在凹陷中執行磊晶以重新生長另一半導體材料形成的替換條帶。因此，半導體條帶24由不同於基板20之材料的半導體材料形成。根據一些實施例，半導體條帶24由矽鍺、碳摻雜矽或III-V族化合物半導體材料形成。
STI區22可包括襯裡氧化物(圖中未示)，襯裡氧 化物可為經由基板20之表面層的熱氧化形成的熱氧化物。襯裡氧化物亦可為使用例如原子層沈積(Atomic Layer Deposition，ALD)、高密度電漿化學氣相沈積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)、化學氣相沈積(Chemical Vapor Deposition，CVD)或類似者形成的所沈積氧化矽層。STI區22亦可包括襯裡氧化物上方的介電材料，其中介電材料可使用流動式化學氣相沈積(Flowable Chemical Vapor Deposition，FCVD)、旋塗或類似者來形成。
參看第2圖，STI區22經凹入，使得半導體條帶24的頂部部分突出高於STI區22之剩餘部分的頂表面22T，以形成突出鰭片24’。個別製程圖示為如於第17圖中繪示之製程流程200中的製程202。蝕刻可使用乾式蝕刻製程來執行，其中HF及NH3可例如用作蝕刻氣體。在蝕刻製程期間，可產生電漿。亦可包括氬。根據本揭露之替代性實施例，STI區22的凹入使用濕式蝕刻製程來執行。舉例而言，蝕刻化學物質可包括HF。
參看第3圖，虛設閘極堆疊30形成於(突出)鰭片24’的頂表面及側壁上。個別製程圖示為如於第17圖中繪示之製程流程200中的製程204。虛設閘極堆疊30可包括虛設閘極介電質32，及虛設閘極介電質32上方的虛設閘極電極34。虛設閘極介電質32可由氧化矽形成或包含氧化矽。虛設閘極電極34可例如使用多晶矽或非晶矽形成， 且亦可使用其他材料。虛設閘極堆疊30中的每一者亦可包括虛設閘極電極34上方的一個(或複數個)硬遮罩層36。硬遮罩層36可由以下各者形成：氮化矽、氧化矽、碳氮化矽，或其多層。虛設閘極堆疊30可橫越複數個突出鰭片24’及STI區22。虛設閘極堆疊30亦具有垂直於突出鰭片24’之縱向方向的縱向方向。
接著，閘極間隔物38形成於虛設閘極堆疊30的側壁上。根據本揭露之一些實施例，閘極間隔物38由介電材料形成，該介電材料係諸如氮化矽(SiN)、碳氮化矽(SiCN)或類似者，且可具有單層結構或包括複數個介電層的多層結構。
凹入製程接著經執行以蝕刻突出鰭片24’的並未由虛設閘極堆疊30及閘極間隔物38覆蓋的部分，從而產生繪示於第4圖中的結構。凹入可為各向異性的，且因此突出鰭片24’的直接下伏於虛設閘極堆疊30及閘極間隔物38的部分受到保護，且並未經蝕刻。凹入半導體條帶24之頂表面根據一些實施例可低於STI區22的頂表面22T。凹陷40因此形成於STI區22之間。凹陷40位於虛設閘極堆疊30的相對側上。
接著，磊晶區(源極/汲極區)42藉由自凹陷40選擇性地生長半導體材料來形成，從而產生第5A圖中的半導體。個別製程圖示為如於第17圖中繪示之製程流程200中的製程206。取決於下上文，源極/汲極區個別或共同地可指源極或汲極。根據一些實施例，磊晶區42包括矽 鍺、碳摻雜矽或矽。取決於所得FinFET為p型FinFET抑或n型FinFET，p型或n型雜質可藉由進行磊晶製程來進行原位摻雜。舉例而言，當所得FinFET為p型FinFET時，可生長矽鍺硼(SiGeB)。相反，當所得FinFET為n型FinFET時，可生長磷化矽(SiP)或碳磷化矽(SiCP)。在磊晶區42充分填充凹陷40之後，磊晶區42開始水平地擴展，且可形成小刻面。
在磊晶製程之後，磊晶區42可進一步由p型或n型雜質進行佈植以形成源極及汲極區，源極及汲極區亦使用參考數字42標明。根據本揭露之替代性實施例，在磊晶區42在磊晶期間由p型或n型雜質進行原位摻雜以形成源極/汲極區時，跳過佈植製程。磊晶材料的源極/源極區42包括形成於STI區22中的下部部分，及形成於STI區22之頂表面上方的上部部分。
第5B圖圖示根據本揭露之替代性實施例的源極/汲極區42的形成。根據這些實施例，如第3圖中所繪示的突出鰭片24’並未凹入，且磊晶區41生長於突出鰭片24’上。取決於所得FinFET為p型抑或n型FinFET，磊晶區41的材料可類似於如第5A圖中所繪示之磊晶半導體材料42的材料。因此，源極/汲極區42包括突出鰭片24’及磊晶區41。佈植製程可經執行以佈植n型雜質或p型雜質。
第6圖圖示形成接觸蝕刻終止層(Contact Etch Stop Layer，CESL)46及層間介電質(Inter-Layer Dielectric，ILD)48之後結構的各別透視圖。個別製程圖示為如於第17圖中繪示之製程流程200中的製程208。根據本揭露之一些實施例，CESL 46可由以下各者形成或包含以下各者：氧化矽、氮化矽、碳化矽、碳氮化矽或類似者，或其組合。舉例而言，CESL 46可使用諸如ALD或CVD的保形沈積方法來形成。ILD 48可包括介電材料，該介電材料使用例如FCVD、旋塗、CVD或另一沈積方法來形成。ILD 48亦可由含氧介電材料形成，該含氧介電材料可為氧化矽類介電材料，諸如氧化矽、磷矽玻璃(Phospho-Silicate Glass，PSG)、硼矽玻璃(Boro-Silicate Glass，BSG)、硼磷矽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)或類似者。諸如化學機械拋光(Chemical Mechanical Polish，CMP)製程或機械研磨製程的平坦化製程可經執行以使ILD 48、虛設閘極堆疊30及閘極間隔物38的頂表面齊平。
第7圖圖示替換閘極堆疊50的形成。個別製程圖示為如於第17圖中繪示之製程流程200中的製程210。形成製程包括移除虛設閘極堆疊30以形成溝槽，且在所得溝槽中形成替換閘極堆疊50。根據一些實施例，替換閘極堆疊50包括閘極介電質52(包括介面層52A及高k介電層52B，第8D圖)及閘極電極54。介面層52A可包括氧化矽。高k介電層52B可包括氧化鉿、氧化鋯、氧化鑭及/或類似者。閘極電極54可包括TiN、TiSiN、TaN、 TiAlN、TiAl、鈷、鎢及/或類似者。因此，閘極電極54亦被稱作金屬閘極54。
接著，形成製程繼續進行至切割替換閘極堆疊50及切割突出鰭片24’以便形成隔離電晶體。切割替換閘極堆疊50被稱作切割金屬閘極(Cut Metal Gate，CMG)製程。切割半導體材料的突出鰭片24’被稱作擴散邊緣上連續金屬(Continuous Metal On-Diffusion Edge，CMODE)製程，或有時被稱作擴散邊緣上切割金屬(Cut Metal on-Diffusion Edge，CMODE)製程。應瞭解，在所圖示之實例實施例中，執行CMODE製程，其中切割半導體材料的突出鰭片24’在形成替換閘極堆疊50之後執行。根據替代性實施例，切割半導體材料的突出鰭片24’在形成替換閘極堆疊50之前執行，且切割虛設閘極堆疊30(第6圖)。對應製程因此被稱作擴散邊緣上連續多晶矽(Continuous Poly On Diffusion Edge，CPODE)製程或擴散邊緣上切割多晶矽(Cut Poly On Diffusion Edge，CPODE)製程。在所圖示之CMG製程及CMDOE製程中，切割位置的一些實例經圖示，如第8B圖中所繪示。應瞭解，取決於電晶體之設計，切割製程可在不同位置處且以不同大小執行。
第8A圖及第8B圖分別圖示形成硬遮罩層56、蝕刻遮罩58及蝕刻遮罩58中之對應開口60中的透視圖及俯視圖。第8C圖圖示自第8B圖中之橫截面8C-8C獲得的橫截面圖。第8D圖圖示自第8B圖中之橫截面8D-8D 獲得的橫截面圖。如第8B圖中所繪示，複數個突出鰭片24’及源極/汲極區42具有平行於X方向延伸的縱向方向且替換閘極堆疊50具有平行於Y方向的縱向方向。突出鰭片24’直接在替換閘極堆疊50下方。源極/汲極區42形成於替換閘極堆疊50之間。ILD 48及CESL 46以及閘極間隔物38(第7圖)並未繪示於第8A圖中。根據一些實施例，取決於電路設計，開口60中之每一者延伸以覆蓋單一替換閘極堆疊50或複數個替換閘極堆疊50。
根據一些實施例，硬遮罩層56經沈積，且包括多層結構。個別製程圖示為如於第17圖中繪示之製程流程200中的製程212。舉例而言，第8C圖及第8D圖圖示硬遮罩層56包括氮化矽層56A、矽層56B及氮化矽層56C的實例。根據替代性實施例，使用單層硬遮罩層56，硬遮罩層56可由氮化矽形成或包含氮化矽。
接著形成蝕刻遮罩58，如第8A圖、第8C圖及第8D圖中所繪示。個別製程圖示為如於第17圖中繪示之製程流程200中的製程214。蝕刻遮罩58亦可具有單層結構(其可包括光阻劑)，或包括底部抗反射塗層(Bottom Anti-reflective Coating，BARC)及光阻劑的雙層結構。替代地，蝕刻遮罩58可具有可包括底部層、底部層上方的中間層及頂部層的三層，該頂部層可為圖案化光阻劑。開口60形成於蝕刻遮罩58中。在第8C圖及第8D圖且一些後續圖中，線22T表示STI區22之頂表面的位準，且線22B表示STI區22之底表面的位準。STI區22處 於線22T與22B之間的位準，線22T及22B分別表示STI區22的頂表面及底表面。
接著，蝕刻遮罩58用以蝕刻硬遮罩層56。個別製程圖示為如於第17圖中繪示之製程流程200中的製程216。根據一些實施例，蝕刻製程包括主蝕刻製程繼之以過度蝕刻製程。取決於硬遮罩層56之材料，主蝕刻製程可使用選自以下各者的製程氣體來執行：CH2F2、CF4、O2、Ar及其組合。過度蝕刻製程可使用選自以下各者的製程氣體來執行：CH3F、O2、Ar及其組合。蝕刻可為各向異性的。
接著，蝕刻替換閘極堆疊50的暴露部分。個別製程圖示為如於第17圖中繪示之製程流程200中的製程218。所得結構繪示於圖示橫截面圖之第9A圖及第9B圖中。溝槽62因此形成於替換閘極堆疊50中，如第9A圖及第9B圖中所繪示，第9A圖及第9B圖分別自與第8C圖及第8D圖相同的平面獲得。溝槽62因此延伸至替換閘極堆疊50中。在蝕刻替換閘極堆疊50之後，蝕刻遮罩58可被(或可不被)移除。蝕刻替換閘極堆疊50為各向異性的。根據一些實施例，蝕刻經執行，直至STI區22經蝕刻穿過，且蝕刻製程在半導體基板20之塊體部分的頂表面上終止。根據替代性實施例，蝕刻終止於STI區22的頂表面上。在蝕刻製程之後，若蝕刻遮罩58在前述製程中尚未被移除，則蝕刻遮罩58經移除。第9C圖圖示繪示溝槽62之形成的晶圓10之透視圖。
在蝕刻製程中，閘極間隔物38及ILD 48亦可經蝕刻，如第9B圖及第9C圖中所繪示。根據一些實施例，如第9B圖中所繪示，可存在歸因於拓撲(topology)結構剩餘的STI區22之一些殘餘部分(標記為22’)。STI殘餘部分22’相較於並未蝕刻之STI區22的厚度T1可具有較小的減小之厚度T2。舉例而言，比率T2/T1根據一些實施例可小於約0.7。根據替代性實施例，STI區22之直接下伏於溝槽62的部分皆被移除，且所圖示之STI殘餘部分22’並未剩餘。
第9C圖圖示根據一些實施例的溝槽62之透視圖。硬遮罩層56並未繪示於第9C圖中(儘管硬遮罩層56在此時存在)，使得溝槽62與諸如替換閘極堆疊50、CESL 46、ILD 48及閘極間隔物38之其他結構的關係可經檢視。
在後續製程中，介電層64(包括介電襯裡64A及介電填充區64B)經沈積，如第10A圖及第10B圖中所繪示，第10A圖及第10B圖亦自分別與第9A圖及第9B圖相同的平面獲得。個別製程圖示為如於第17圖中繪示之製程流程200中的製程220。介電層64包括延伸至溝槽62中(第9A圖及第9B圖)以形成隔離區的一些部分及硬遮罩層56、ILD 48及閘極間隔物38之頂表面上方的一些水平部分(繪示於第9C圖中)。
根據一些實施例，介電層64包括介電襯裡64A，及介電襯裡64A上方的介電填充區64B。介電襯裡64A及介電填充區64B的材料彼此不同。介電襯裡64A相較 於介電填充區64B可具有較高氮原子百分比，且介電填充區64B相較於介電襯裡64A可具有較高氧原子百分比。根據一些實施例，介電襯裡64A由氮化矽形成，且其中實質上不含氧，且介電填充區64B由氧化矽形成，且其中不含氮。在介電填充區64B中可能形成或可能不形成縫隙65。
根據替代性實施例，介電襯裡64A及介電填充區64B兩者包含氧氮化矽，且介電襯裡64A中之氮原子百分比高於介電填充區64B中的氮原子百分比。舉例而言，介電襯裡64A中之氧原子百分比可位在約5%與約40%之間的範圍內，且介電填充區64B中之氧原子百分比可位在約40%與約70%之間的範圍內。另一方面，介電襯裡64A中之氮原子百分比可位在約40%與約70%之間的範圍內，且介電填充區64B中之氧原子百分比可位在5%與約40%之間的範圍內。
根據一些實施例，介電襯裡64A及介電填充區64B中之一者或兩者沈積為具有均一組成物，該組成物具有均一矽原子百分比、均一氧原子百分比及均一氮原子百分比。根據替代性實施例，介電襯裡64A及介電填充區64B中之任一者或兩者包括一部分，該部分具有逐漸改變之氮及氧原子百分比。舉例而言，介電襯裡64A可由氮化矽(或SiON)形成，且製程氣體逐漸改變以增大前驅物流量從而添加氧使得更多氧可經添加，且減小前驅物流量從而添加氮。可能存在或可能不存在待形成的氮化矽或SiON 底部層(具有均一組成物)。製程條件可經改變，直至最頂部層為氧化矽層或SiON層。根據這些實施例，逐漸改變之層及頂部氧化矽層或SiON層可被共同視為介電填充區64B的部分，而底部氮化矽層或SiON層可被視為介電襯裡64A。
根據一些實施例，介電襯裡64A及介電填充區64B中之每一者可使用ALD、CVD或類似者來形成。用於形成氮化矽之前驅物可包括含氮氣體，諸如NH3、N2及/或類似者；及含矽氣體，諸如矽烷(SiH4)、乙矽烷(Si2H4)、二氯甲矽烷(DCS，SiH2Cl2)及/或類似者。用於形成氧化矽的前驅物可包括SiCl4、H2O、聚矽氮烷、三矽烷胺(trisilylamine，TSA)、有機氨基矽烷、O2及/或類似者。用於形成SiON之前驅物可包括用於形成氧化矽的上述前驅物，及用於形成氮化矽的前驅物。
在採用包括在約350℃與約450℃之範圍內之晶圓溫度的製程條件，可執行氮化矽之形成。沈積室之腔室壓力可位在約2托與約5托之間的範圍內。RF功率可位在約400瓦至約500瓦的範圍內。在採用包括在約200℃與約300℃之範圍內之晶圓溫度的製程條件下，可執行氧化矽之形成。沈積室之腔室壓力可位在約2.5托與約5托之間的範圍內。RF功率可位在約150瓦與約500瓦的範圍內。
根據一些實施例，介電襯裡64A之厚度經控制以並不過薄且並不過厚。若介電襯裡64A(其可包含相較於 氧化矽具有較高k值的SiN)過厚，或整個溝槽62填充有SiN，則所得到的閘極隔離區64’(第12A圖)的k值將過高。此情形使得電容變化過高，且環形振盪器效能被降級。若介電襯裡64A過薄(或不存在介電襯裡64A且氧化矽佔據整個溝槽62)，則相鄰FinFET的臨限電壓將非所要地經移位。根據一些實施例，厚度比率T3/T4(第10A圖)可小於約0.1，或可小於約0.05，其中厚度T3為介電襯裡64A之厚度，且厚度T4為介電襯裡64A及介電填充區64B的總厚度。厚度T3及T4在與替換閘極堆疊50與STI區22之間的介面相同的位準量測。
在沈積介電襯裡64A及介電填充區64B之後，執行諸如CMP製程或機械研磨製程的平坦化製程。平坦化製程可終止於介電襯裡64A的頂部水平部分上，且第10A圖及第10B圖圖示平坦化製程終止所在的位準67。介電襯裡64A及介電填充區64B的剩餘部分下文被共同稱作閘極隔離區64’，且可被替代地稱作介電插塞64’。
接著，如圖示俯視圖及橫截面圖的第11圖、第12A圖及第12B圖中所繪示，蝕刻遮罩68經形成以覆蓋晶圓10，繼之以圖案化蝕刻遮罩68以形成開口70。個別製程圖示為如於第17圖中繪示之製程流程200中的製程222。第12A圖圖示繪示於第11圖中之結構的橫截面圖，其中橫截面圖自第11圖中之橫截面12A-12A獲得。第12B圖圖示第11圖中的橫截面12B-12B。類似地，蝕刻遮罩68可為包括光阻劑之單層蝕刻遮罩、包括光阻劑及底 部抗反射塗層的雙層蝕刻遮罩，或三層蝕刻遮罩。開口70中之每一者經形成，從而覆蓋替換閘極堆疊50的一部分，替換閘極堆疊50的暴露部分可位在兩個相鄰閘極隔離區64’之間。參看第12A圖，蝕刻遮罩68的邊緣可垂直對準至閘極隔離區64’的邊緣。根據替代性實施例，閘極隔離區64’的邊緣部分亦可覆蓋閘極隔離區64’以提供一定的製程餘裕。
如第11圖、第12A圖及第12B圖中所繪示之蝕刻遮罩68接著用以蝕刻下伏介電襯裡64A、硬遮罩層56及替換閘極堆疊50，使得溝槽72經形成、延伸至替換閘極堆疊50中。個別製程圖示為如於第17圖中繪示之製程流程200中的製程224。所得結構繪示於第13A-1圖中。半導體材料的突出鰭片24’因此被暴露。根據一些實施例，介電襯裡64A及硬遮罩層56的蝕刻可包括主蝕刻製程繼之以過度蝕刻製程。主蝕刻製程可使用選自以下各者的製程氣體來執行：CH2F2、CF4、O2、Ar及其組合。過度蝕刻製程可使用選自以下各者的製程氣體來執行：CH3F、O2、Ar及其組合。蝕刻為各向異性的。
替換閘極堆疊50之蝕刻係基於替換閘極堆疊50的材料，且可包括第一蝕刻製程及第一蝕刻製程之後的第二蝕刻製程。第一蝕刻製程可使用HCl、H2O2及H2O作為化學物質來執行(經由乾式蝕刻來移除閘極電極)。第一蝕刻製程可在例如在約50℃與約80℃之間的高溫下執行。蝕刻持續時間可位在約150秒與約200秒之間的範圍內。 第二蝕刻製程可使用H2SO4作為蝕刻化學物質來執行(經由濕式蝕刻來移除閘極介電質)。第二蝕刻製程可在例如在約150℃與約200℃之間的高溫下執行歷時在約20秒與約100秒之間的範圍內之持續時間。
根據一些實施例，區74中之介電襯裡64A的部分在蝕刻製程之後剩餘。根據替代性實施例，區74中之介電襯裡64A的部分可被移除。區74中介電襯裡64A的部分的移除或剩餘受諸如以下各者的若干因素影響：蝕刻遮罩68之邊緣的位置、製程變化及類似者、材料及蝕刻化學物質。又，有可能的是一些區74中介電襯裡64A的部分的一些被移除，而一些其他區74中的一些其他介電襯裡64A的部分並未被移除。舉例而言，繪示於第13A-1圖中之區74中的介電襯裡64A的部分在一實例中可剩餘，而繪示於第13A-1圖中之右側區74中的介電襯裡64A的部分可被移除，從而暴露對應介電填充區64B的側壁。
接著，蝕刻突出鰭片24’。個別製程圖示為如於第17圖中繪示之製程流程200中的製程226。在移除了突出鰭片24’之後，位在STI區22之間的下伏半導體條帶24亦被蝕刻，從而產生溝槽75。所得結構繪示於第13A-2圖中。蝕刻可經執行，直至所得溝槽75相較於STI區22之底表面22B具有較低底部。因此，溝槽75延伸至基板20的下伏於STI區22的塊體部分中。
第13B圖圖示繪示於第13A-2圖中之結構的橫截面圖，且橫截面圖自與第12B圖採用之垂直平面相同的 垂直平面獲得。
如繪示於第13A-2圖及第13B圖中之溝槽72及75的剩餘部分接著填充有介電層76，如第14A圖及第14B圖中所繪示。個別製程圖示為如於第17圖中繪示之製程流程200中的製程228。根據一些實施例，介電層76包括介電襯裡76A，及介電襯裡76A上方的介電填充區76B。在介電填充區76B中可能形成或可能不形成縫隙79。介電襯裡76A及介電填充區76B的材料彼此不同。根據一些實施例，介電襯裡76A及介電填充區76B之組成物相較於介電襯裡64A及介電填充區64B之組成物分別顛倒，如在隨後段落中將詳細地論述。
根據一些實施例，介電襯裡64A在區74中的部分經移除，介電襯裡76A可與介電填充區76B實體接觸，以形成垂直介面。否則，當介電襯裡64A在區74中的部分並未經移除時，介電襯裡64A及介電層76彼此接觸以形成垂直介面。
介電襯裡76A相較於介電填充區76B可具有較高氧原子百分比，且介電填充區76B相較於介電襯裡76A可具有較高氮原子百分比。此情形相較於介電層64經顛倒。根據一些實施例，介電襯裡76A由氧化矽形成，且其中實質上不含氮，且介電填充區76B由氮化矽形成，且其中不含氧。根據替代性實施例，介電襯裡76A及介電填充區76B兩者包含氧氮化矽，且介電襯裡76A中之氮原子百分比低於介電填充區76B中的氮原子百分比，而介電襯裡 76A中之氧原子百分比高於介電填充區76B中的氧原子百分比。舉例而言，介電襯裡76A中之氮原子百分比可位在約5%與約40%之間的範圍內，且介電填充區76B中之氮原子百分比可位在約40%與約70%之間的範圍內。另一方面，介電襯裡76A中之氧原子百分比可位在約40%與約70%之間的範圍內，且介電填充區76B中之氧原子百分比可位在約5%與約40%之間的範圍內。
根據一些實施例，介電襯裡76A及介電填充區76B中之一者或兩者沈積為具有均一組成物，該均一組成物具有均一矽原子百分比、均一氧原子百分比及均一氮原子百分比。根據替代性實施例，介電襯裡76A及介電填充區76B中之任一者或兩者包括一部分，該部分具有逐漸改變之氮及氧原子百分比。舉例而言，介電襯裡76A可由氧化矽(或SiON)形成，且製程氣體逐漸改變以增大前驅物流量從而添加氮，使得更多氮可經添加，且減小前驅物流量從而添加氧。可能存在(或可能不存在)具有均一組成物的底部層，其中底部層為氧化矽層或SiON層。處理條件可經改變，直至最頂部層為氮化矽層或氧氮化矽層。根據這些實施例，逐漸改變之層及頂部氧化矽層(或SiON層)可被共同視為介電填充區76B的部分，而底部氧化矽層(或SiON層)可被視為介電襯裡。
根據一些實施例，介電襯裡76A及介電填充區76B中之每一者可使用ALD、CVD或類似者來形成。介電襯裡76A及介電填充區76B的前驅物及形成製程條件 可發現為分別指介電填充區64B及介電襯裡64A的形成，且因此本文中不再重複。
根據一些實施例，介電襯裡76A之厚度經控制以並不過厚且並不過薄。若介電襯裡76A(其可包含氧化矽)過厚(或整個溝槽72及75填充有氧化矽)，則相鄰FinFET之臨限電壓將經非所要地移位。若介電襯裡76A過薄(或並未形成)，則由於氮化矽在無由氧化矽介電襯裡提供之洩漏隔離能力的情況下具有高洩漏，因此洩漏電流可非所要地增大。
根據一些實施例，厚度比率T5/T6(第14A圖)可小於約0.1，或可小於約0.05，其中厚度T5為介電襯裡76A之厚度，且厚度T6為介電襯裡76A及介電填充區76B的總厚度。厚度T5及T6可在STI區22的中間高度處量測。
在沈積介電襯裡76A及介電填充區76B之後，諸如CMP製程或機械研磨製程的平坦化製程經執行。個別製程圖示為如於第17圖中繪示之製程流程200中的製程230。平坦化製程在ILD 48、CESL 46及替換閘極堆疊50經暴露時可終止。所得結構繪示於第15A圖及第15B圖中。介電襯裡76A及介電填充區76B的剩餘部分下文被共同稱作鰭片隔離區76’，且可被替代地稱作介電插塞76’。第15C圖圖示在第15A圖及第15B圖中圖示之結構的俯視圖。
第15A圖圖示第15C圖中的橫截面15A-15A。 第15B圖圖示第15C圖中的橫截面15B-15B。第15D圖圖示在第15A圖、第15B圖及第15C圖中圖示之結構的一部分之透視圖。在第15D圖中，閘極隔離區64’緊接且接合至鰭片隔離區76’。又，介電襯裡64A之一些部分可經移除所自的區74亦經標記。
第16A圖及第16B圖圖示一些上部特徵的形成，上部特徵包括介電硬遮罩77、蝕刻終止層78、ILD 80、閘極接觸插塞82(第16A圖)、源極/汲極觸點插塞84及88(第16B圖)及源極/汲極矽化物區86。因此形成FinFET 90。個別製程圖示為如於第17圖中繪示之製程流程200中的製程232。
如第16A圖中所繪示，FinFET 90由閘極隔離區64’(亦被稱作CMG區64’)及鰭片隔離區76’(亦稱作CMODE區76’)彼此隔離，兩者可為雙層區。閘極隔離區64’相較於鰭片隔離區76’可具有氧及氮的經顛倒組成物。此外，如第16A圖中所繪示，區74中之介電襯裡64的部分可存在，或可被移除。在經移除時，介電填充區64B及介電襯裡76A將彼此實體接觸以形成垂直介面。
本揭露之實施例具有一些有利特徵。在鰭片隔離區中使用氧化矽類介電襯裡(CMODE)可有助於減小洩漏電流且增大擊穿電壓，而在CMODE中將SiN類材料用於對應介電填充區可防止近旁電晶體之臨限電壓經非所要地移位。將氧化矽類材料用於CMG區中的對應介電填充區可減小CMG區的k值，且有助於防止近旁電晶體的臨限電 壓經非所要地移位。將SiN類介電材料用於閘極隔離區可改良至替換閘極堆疊的黏著。
根據本揭露之一些實施例，一種半導體結構的形成方法包含：在一半導體區上形成一閘極堆疊，其中半導體區位在一塊體半導體基板上方；蝕刻閘極堆疊以形成一第一溝槽，其中第一溝槽將閘極堆疊分離成一第一閘極堆疊部分及一第二閘極堆疊部分；形成填充第一溝槽的一閘極隔離區，其中閘極隔離區包含一氮化矽襯裡，及覆蓋氮化矽襯裡之一第一底部部分的一氧化矽填充區；蝕刻閘極堆疊以形成一第二溝槽，其中一突出半導體鰭片經顯露至第二溝槽；蝕刻突出半導體鰭片以使第二溝槽延伸至塊體半導體基板中；及形成填充第二溝槽的一鰭片隔離區，其中鰭片隔離區包含一氧化矽襯裡，及一氮化矽填充區，其覆蓋氧化矽襯裡之一第二底部部分。
在一實施例中，閘極隔離區中之氮化矽襯裡包含一第一側壁，第一側壁接觸鰭片隔離區中之氧化矽襯裡的一第二側壁。在一實施例中，當第二溝槽形成時，閘極隔離區中之氮化矽襯裡的一垂直部分經移除，且其中閘極隔離區中之氧化矽填充區與鰭片隔離區中的氧化矽襯裡接觸以形成一垂直介面。在一實施例中，當形成第一溝槽時，複數個閘極堆疊經同時蝕刻，其中複數個閘極堆疊包含閘極堆疊。在一實施例中，蝕刻閘極堆疊以形成第一溝槽的步驟包含：形成複數個硬遮罩層；及圖案化硬遮罩層，其中第一溝槽使用硬遮罩層作為一蝕刻遮罩來形成。在一實施 例中，方法進一步包含在蝕刻閘極堆疊以形成第二溝槽的步驟之前蝕刻穿過硬遮罩層。
在一實施例中，硬遮罩層包含一第一氮化矽層；第一氮化矽層上方的一矽層；及矽層上方的一第二氮化矽層。在一實施例中，第一溝槽穿過一淺溝槽隔離區，且第一溝槽終止於塊體半導體基板上。在一實施例中，當形成第一溝槽時，蝕刻相鄰於閘極堆疊的額外閘極堆疊，且第一溝槽連續地延伸至由閘極堆疊及額外閘極堆疊之移除部分剩餘的空間中；及由淺溝槽隔離區之頂部部分剩餘的空間中。在一實施例中，在形成第一溝槽之後，淺溝槽隔離區之一底部部分剩餘。
根據本揭露之一些實施例，一種半導體結構包含：一半導體區上的一第一閘極堆疊，其中第一閘極堆疊包含一第一閘極堆疊部分及一第二閘極堆疊部分；第一閘極堆疊部分與第二閘極堆疊部分之間的一閘極隔離區，其中閘極隔離區包含一第一介電襯裡及覆蓋第一介電襯裡之一第一底部部分的一第一填充區；及一鰭片隔離區，其穿過一第二閘極堆疊且穿過下伏於第二閘極堆疊的一淺溝槽隔離區，其中鰭片隔離區包含一第二介電襯裡，其中第一介電襯裡具有不同於第二介電襯裡的一氮原子百分比；及覆蓋第二介電襯裡之一第二底部部分的一第二填充區，其中第一填充區具有不同於第二填充區的一氧原子百分比。
在一實施例中，第一介電襯裡包含一第一側壁，第一側壁接觸第二介電襯裡的一第二側壁以形成一垂直介面。 在一實施例中，第一填充區接觸第二介電襯裡以形成一垂直介面。在一實施例中，第一介電襯裡包含氮化矽，且第二介電襯裡包含氧化矽，第一填充區包含氧化矽，且第二填充區包含氮化矽。在一實施例中，第一介電襯裡及第二填充區在其中實質上不含氧，且第一填充區及第二介電襯裡在其中實質上不含氮。在一實施例中，第一介電襯裡、第二介電襯裡、第一填充區及第二填充區中的每一者包含氧氮化矽。在一實施例中，第一閘極堆疊及第二閘極堆疊為一同一狹長閘極堆疊的多個部分。
根據本揭露之一實施例，一種半導體結構包含：一半導體區上的一閘極堆疊，其中閘極堆疊具有一第一縱向方向；閘極堆疊之相對側上的一源極區及一汲極區；接觸閘極堆疊之一末端的一閘極隔離區，其中閘極隔離區具有垂直於第一縱向方向的一第二縱向方向，且其中閘極隔離區包含一氮化矽襯裡及覆蓋氮化矽襯裡之一第一底部部分的一氧化矽填充區；及一鰭片隔離區，其具有平行於第一縱向方向的一第三縱向方向，其中閘極堆疊及鰭片隔離區接觸閘極隔離區的相對側壁，且其中鰭片隔離區包含一氧化矽襯裡及覆蓋氧化矽襯裡之一第二底部部分的一氮化矽填充區。在一實施例中，閘極堆疊及鰭片隔離區在一直線上對準。在一實施例中，氮化矽襯裡及氧化矽襯裡兩者為多個保形層。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解， 其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的精神及範疇。
10:晶圓
20:基板
22:隔離區/淺溝槽隔離(STI)區
22T:頂表面/線
22B:線
24:半導體條帶
24’:突出鰭片
50:替換閘極堆疊
52:閘極介電質
54:閘極電極/金屬閘極
64’:閘極隔離區/介電插塞/切割金屬閘極(CMG)區
64A:介電襯裡
64B:介電填充區
65:縫隙
74:區
76’:鰭片隔離區/介電插塞/擴散邊緣上連續金屬 (CMODE)區
76A:介電襯裡
76B:介電填充區
77:介電硬遮罩
78:蝕刻終止層
80:層間介電質(ILD)
82:閘極接觸插塞
90:鰭式場效電晶體(FinFET)

Claims (10)

  1. 一種半導體結構的形成方法，包含以下步驟：在一半導體區上形成一閘極堆疊，其中該半導體區位在一塊體半導體基板上方；蝕刻該閘極堆疊以形成一第一溝槽，其中該第一溝槽將該閘極堆疊分離成一第一閘極堆疊部分及一第二閘極堆疊部分；形成填充該第一溝槽的一閘極隔離區，包含逐漸增大製程氣體中氧的流量，其中該閘極隔離區包含：一氮化矽襯裡；及一氧化矽填充區，覆蓋該氮化矽襯裡之一第一底部部分，其中該氧化矽填充區的最頂部不含氮；蝕刻該閘極堆疊以形成一第二溝槽，其中一突出半導體鰭片經顯露至該第二溝槽；蝕刻該突出半導體鰭片以使該第二溝槽延伸至該塊體半導體基板中；及形成填充該第二溝槽的一鰭片隔離區，其中該鰭片隔離區包含：一氧化矽襯裡；及一氮化矽填充區，覆蓋該氧化矽襯裡之一第二底部部分。
  2. 如請求項1所述之方法，其中該閘極隔離區中之該氮化矽襯裡包含一第一側壁，該第一側壁接觸該鰭 片隔離區中之該氧化矽襯裡的一第二側壁。
  3. 如請求項1所述之方法，其中當該第二溝槽形成時，該閘極隔離區中之該氮化矽襯裡的一垂直部分經移除，且該閘極隔離區中之該氧化矽填充區與該鰭片隔離區中的該氧化矽襯裡接觸以形成一垂直介面。
  4. 如請求項1所述之方法，其中當該第一溝槽經形成時，相鄰於該閘極堆疊的一額外閘極堆疊經蝕刻，且該第一溝槽連續地延伸至：由該閘極堆疊及該額外閘極堆疊之多個經移除部分留下的多個空間中；及由一淺溝槽隔離區之一頂部部分留下的一空間中。
  5. 如請求項4所述之方法，其中在該第一溝槽經形成之後，該淺溝槽隔離區之一底部部分剩餘。
  6. 一種半導體結構，包含：一半導體區上的一第一閘極堆疊，其中該第一閘極堆疊包含一第一閘極堆疊部分及一第二閘極堆疊部分；該第一閘極堆疊部分與該第二閘極堆疊部分之間的一閘極隔離區，其中該閘極隔離區包含：一第一介電襯裡；及一第一填充區，覆蓋該第一介電襯裡的一第一底部部 分；及一鰭片隔離區，穿過一第二閘極堆疊且穿過下伏於該第二閘極堆疊的一淺溝槽隔離區，其中該鰭片隔離區包含：一第二介電襯裡，其中該第一介電襯裡具有不同於該第二介電襯裡的一氮原子百分比；及覆蓋該第二介電襯裡之一第二底部部分的一第二填充區，其中該第一填充區具有不同於該第二填充區的一氧原子百分比。
  7. 如請求項6所述之半導體結構，其中該第一介電襯裡包含氮化矽，且該第二介電襯裡包含氧化矽，該第一填充區包含氧化矽，且該第二填充區包含氮化矽。
  8. 如請求項7所述之半導體結構，其中該第一介電襯裡及該第二填充區實質上其中不含氧，且該第一填充區及該第二介電襯裡其中實質上不含氮。
  9. 如請求項6所述之半導體結構，其中該第一閘極堆疊及該第二閘極堆疊為一同一狹長閘極堆疊的多個部分。
  10. 一種半導體結構，包含：一半導體區上的一閘極堆疊，其中該閘極堆疊具有一第一縱向方向； 該閘極堆疊之多個相對側上的一源極區及一汲極區；接觸該閘極堆疊之一末端的一閘極隔離區，其中該閘極隔離區具有垂直於該第一縱向方向的一第二縱向方向，且其中該閘極隔離區包含：一氮化矽襯裡；及一氧化矽填充區，其覆蓋該氮化矽襯裡的一第一底部部分，其中該氧化矽填充區中具有一縫隙；及一鰭片隔離區，具有平行於該第一縱向方向的一第三縱向方向，其中該閘極堆疊及該鰭片隔離區接觸該閘極隔離區的多個相對側壁，且其中該鰭片隔離區包含：一氧化矽襯裡；及一氮化矽填充區，覆蓋該氧化矽襯裡之一第二底部部分。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210313181A1 (en) * 2020-04-01 2021-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate refill with void
US20220059685A1 (en) * 2018-07-31 2022-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Cut-Fin Isolation Regions and Method Forming Same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9490176B2 (en) * 2014-10-17 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
US11171236B2 (en) * 2018-07-31 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-fin isolation regions and method forming same
US11264287B2 (en) * 2020-02-11 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with cut metal gate and method of manufacture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220059685A1 (en) * 2018-07-31 2022-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Cut-Fin Isolation Regions and Method Forming Same
US20210313181A1 (en) * 2020-04-01 2021-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate refill with void

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