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TW201903857A - 半導體元件及其製造方法 - Google Patents

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TW201903857A
TW201903857A TW106129805A TW106129805A TW201903857A TW 201903857 A TW201903857 A TW 201903857A TW 106129805 A TW106129805 A TW 106129805A TW 106129805 A TW106129805 A TW 106129805A TW 201903857 A TW201903857 A TW 201903857A
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蔡勁
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台灣積體電路製造股份有限公司
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Abstract

半導體元件與其形成方法係揭露。方法包含取得半導體基材，以及使鰭片從半導體基材延伸；形成複數介電層，介電層共形地覆蓋鰭片，介電層包含具有複數固定淨第一種類電荷的第一帶電介電層與具有複數固定淨第二種類電荷的第二帶電介電層，第二種類電荷係相反於第一種類電荷，第一種類電荷具有第一面密度，第二種類電荷具有第二面密度，第一帶電介電層係位於於鰭片與第二帶電介電層之間；圖案化介電層，以露出鰭片的第一部分，其中鰭片的第二部分被第一帶電介電層的至少一部分所環繞；以及形成閘極結構，閘極結構接合鰭片的第一部分。

Description

半導體元件及其製造方法
本揭露係關於半導體元件，且特別係關於具有像是鰭式場效電晶體的場效電晶體的半導體元件。
半導體積體電路(integrated circuit；IC)產業具有指數性的成長，積體電路材料與設計的先進技術促使一代又一代的積體電路產生，而新一代擁有比前一世代更小與更複雜的電路。在積體電路發展的過程中，功能密度(例如每晶片面積的互連元件數目)的增加通常伴隨幾何尺寸(例如使用製程可製造的最小的元件(或線路))的縮小。此縮小過程有益於增加生產效率與降低相關成本，這樣的縮小過程亦增加處理和製造積體電路的複雜性。
舉例而言，場效電晶體(field effect transistor；FET)(例如鰭式場效電晶體(Fin FET))比起傳統平面式電晶體具有較高的驅動電流與較低的數位足跡而長足發展。在部分方法中，鰭式場效電晶體係形成於塊狀基材上以降低製造成本，然而，典型的塊狀鰭式場效電晶體遭遇擊穿的問題，即漏電流可能流入不被閘極控制的區域。為 了克服擊穿的問題，傳統方法植入摻雜物雜質於鰭片通道與塊狀基材之間的區域中，在後續製程步驟中的熱處理可能導致所植入的摻雜物雜質擴散。這些方法不可避免地導致摻雜物雜質被引入整個鰭片，而造成降低載子遷移率的反效果。此外，摻雜物雜質的植入亦可能對鰭片的通道應變產生負面的影響，因此，儘管現有的擊穿改善方法一般足夠達到其預期目的，但未能滿足所有層面的需求。
於部分實施例中，本揭露係針對一方法。此方法包含取得一半導體基材與一鰭片，該鰭片從此半導體基材延伸；形成複數介電層，此些介電層共形地覆蓋此鰭片，此些介電層包含具有複數固定淨第一種類電荷的一第一帶電介電層與具有複數固定淨第二種類電荷的一第二帶電介電層，此些第二種類電荷係相反於此些第一種類電荷，此些第一種類電荷具有一第一面密度，此些第二種類電荷具有一第二面密度，此第一帶電介電層係位於此鰭片與此第二帶電介電層之間。此方法進一步地包含圖案化此些介電層，以露出此鰭片的一第一部分，其中此鰭片的一第二部分被此第一帶電介電層的至少一部分所環繞；以及形成一閘極結構，此閘極結構接合此鰭片的此第一部分。
於其他實施例中，本揭露係針對形成一半導體元件的一方法。此方法包含使一基材包含一第一及一第二鰭片，此第一及此第二鰭片從此基材延伸；沉積一第一介電 層，此第一介電層包含複數淨第一種類電荷，此第一介電層覆蓋此第一及此第二鰭片；以及蝕刻此第一介電層的一部分，以露出此第二鰭片。此方法進一步地包含沉積一第二介電層，此第二介電層包含複數淨第二種類電荷，此些淨第二種類電荷係相反於此些淨第一種類電荷，此第二介電層覆蓋此第二鰭片；形成一隔離特徵，此隔離特徵覆蓋此第一及此第二介電層；以及凹陷此隔離特徵與此第一及此第二介電層，以露出此第一鰭片的一第一部分與此第二鰭片的一第一部分。
於其他實施例中，本揭露係針對一半導體元件。此半導體元件包含一基材；一隔離結構，此隔離結構係位於此基材上方；一第一鰭片，此第一鰭片從此基材延伸，其中此第一鰭片的一第一部分係位於此隔離結構上方，且此第一鰭片的一第二部分被此隔離結構所環繞；以及一第一介電層，此第一介電層係位於此隔離結構與此第一鰭片的此第二部分之間，其中此第一介電層包含複數固定第一種類電荷。此半導體元件進一步地包含一第二鰭片，此第二鰭片從此基材延伸，其中此第二鰭片的一第一部分係位於此隔離結構上方，此第二鰭片的一第二部分被此隔離結構所環繞；以及一第二介電層，此第二介電層係位於此隔離結構與此第二鰭片的此第二部分之間，其中此第二介電層包含複數固定第二種類電荷，其中此些第一種類電荷係相反於此些第二種類電荷。
100‧‧‧半導體元件
100a、100b、100c‧‧‧元件
102‧‧‧基材
104a、104b‧‧‧鰭片
106‧‧‧隔離結構
108a、108b‧‧‧介電層
108c‧‧‧介電間隔物層
110a、110b‧‧‧閘極結構
120a‧‧‧n型鰭式場效電晶體
120b‧‧‧p型鰭式場效電晶體
200‧‧‧方法
202、202、204、206、206a、208、210、212、214、214a、216‧‧‧步驟
400‧‧‧方法
閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個樣態。需留意的是，圖式中的多個特徵並未依照該業界領域之標準作法繪製實際比例。事實上，所述之特徵的尺寸可以任意的增加或減少以利於討論的清晰性。
第1A、1B及1C圖繪示根據部分實施方式之半導體元件的剖面圖；第2圖顯示根據本揭露之各種態樣的製造半導體元件的方法流程圖；第3A、3B、3C、3D、3E、3F、3G及3H圖為根據部分實施方式中，根據第2圖的方法來形成半導體元件的剖面圖；第4圖顯示根據本揭露之各種態樣的製造半導體元件的其他方法流程圖；以及第5A、5B、5C、5D、5E及5F圖為根據部分實施方式中，根據第4圖的方法來形成半導體元件的剖面圖。
以下將以圖式及詳細說明清楚說明本揭露之精神，任何所屬技術領域中具有通常知識者在瞭解本揭露之實施例後，當可由本揭露所教示之技術，加以改變及修飾，其並不脫離本揭露之精神與範圍。舉例而言，敘述「第一特徵形成於第二特徵上方或上」，於實施例中將包含第一特徵及第二特徵具有直接接觸；且也將包含第一特徵和第二特徵為 非直接接觸，具有額外的特徵形成於第一特徵和第二特徵之間。此外，本揭露在多個範例中將重複使用元件標號以和/或文字。重複的目的在於簡化與釐清，而其本身並不會決定多個實施例以和/或所討論的配置之間的關係。
此外，方位相對詞彙，如「在…之下」、「下面」、「下」、「上方」或「上」或類似詞彙，在本文中為用來便於描述繪示於圖式中的一個元件或特徵至另外的元件或特徵之關係。方位相對詞彙除了用來描述裝置在圖式中的方位外，其包含裝置於使用或操作下之不同的方位。當裝置被另外設置(旋轉90度或者其他面向的方位)，本文所用的方位相對詞彙同樣可以相應地進行解釋。
本揭露主要係關於半導體元件，且特別係關於具有場效電晶體(例如鰭式場效電晶體)的半導體元件。本揭露之目標係提供一種半導體元件的方法與結構，此半導體元件提供卓越的載子遷移率與對短通道效應的高控制力，而有效地克服場效電晶體中擊穿的問題。
第1A、1B及1C圖顯示根據本揭露之各種態樣所建構的半導體元件100(例如元件100a、100b及100c)之不同實施方式的剖面圖。接著，元件100繪示基材的一區域中的n型鰭式場效電晶體與p型鰭式場效電晶體。為求簡化與容易了解，不必要限制實施方式中的任何元件數量、任何區域數量、或是任何區域的設計。此外，鰭式場效電晶體元件100可為積體電路製程期間的中間元件或其一部分並可包含：靜態隨機處理記憶體(static random access memory；SRAM)及/或其他邏輯電路、被動元件(像是電阻、電容與電感)與主動元件(像是p型場效電晶體、n型場效電晶體、雙閘極場效電晶體、三閘極場效電晶體、鰭式場效電晶體、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極性電晶體、高壓電晶體、高頻電晶體、其他記憶體單元與以上之組合。
參照第1A圖，元件100a包含基材102與隔離結構106，隔離結構106係位於基材102上方。於本實施方式中，元件100a包含n型鰭式場效電晶體120a與P型鰭式場效電晶體120b，n型鰭式場效電晶體120a與p型鰭式場效電晶體120b係形成於基材102上方。鰭式場效電晶體120a及120b具有相似的結構且在接下來將被同時描述。鰭式場效電晶體120a(120b)包含鰭片104a(104b)，鰭片104a(104b)向上穿過隔離結構106而從基材102突出。鰭式場效電晶體120a(120b)更包含閘極結構110a(110b)，閘極結構110a(110b)係位於隔離結構106上方且在鰭片104a(104b)的三側(頂面與複數側壁)上與其接合。於部分實施方式中，閘極結構110a(110b)可僅接合相對應的鰭片的兩側，像是僅接合複數鰭片的複數側壁。鰭式場效電晶體120a(120b)更包含具有複數固定淨電荷的介電層108a(108b)，介電層108a(108b)係位於鰭片104a(104b)與隔離結構106之間。元件100a的各種元件將進一步地在以 下小節被敘述。
於本實施方式中，基材102係矽基材。或者，基材102可包含另一元素型半導體，例如鍺；一化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或以上之組合。
隔離結構106可由以下所形成：氧化矽、摻雜氟的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、低k介電材料、及/或其他適合的絕緣材料。隔離結構106可為淺溝槽隔離(shallow trench isolation；STI)特徵，其他的隔離結構亦可做作為使用。隔離結構106可包含多層結構，舉例而言，隔離結構106可具有一或多個熱氧化物墊層。
於部分實施方式中，各個閘極結構110a及110b包含閘極堆疊。各個閘極堆疊可包含閘極介電層與閘極電極層，閘極電極層係位於閘極介電層上。閘極介電層包含介電材料，例如氧化矽、氧化鍺、高k介電材料層或以上之組合。於其他實施方式中，閘極介電層包含界面層(例如氧化矽或氧化鍺層)與位於界面層上的高k介電材料層。閘極電極層包含導電材料層，例如摻雜的多晶矽、金屬、金屬合金或以上之組合。閘極堆疊可由形成閘極介電層、形成閘極電極層於閘極介電層上、圖案化閘極電極層與閘極介電層的製程所形成。閘極堆疊之形成更包含取代閘極製程，取代閘極製程係以高k介電質與金屬來取代事先形成的閘極堆疊。取代閘極 可包含閘極後製製程或高k後製製程，即閘極介電質與閘極電極在後來的製程階段會被取代。其他的閘極堆疊實施方式也是可能的。各個閘極結構110a及110b亦可包含複數閘極間隔物，此些閘極間隔物係形成於閘極堆疊之複數側壁上並係由包含沉積與非等向性蝕刻之製程所形成。
閘極結構110a(110b)接合隔離結構106上方的鰭片104a(104b)的一部分並定義出通道區於閘極結構110a(110b)下方。於鰭式場效電晶體120a(120b)之製程的實施例中，藉由對閘極結構110a(110b)施加電壓，電流可受閘極結構110a(110b)所控制而經由通道區在兩源極/汲極區(未繪示)之間流動。
於本實施方式中，鰭片104a及104b係由包含光微影與蝕刻之製程所形成。鰭片104a(104b)被分割為至少兩個垂直部分(或區塊)，一部分係位於隔離結構106上方，另一部分被介電層108a(108b)與隔離結構106所環繞。於部分實施方式中，僅有位於隔離結構106上方的鰭片部分被相對應的閘極結構110a及110b直接控制。被鰭片下方的基材102的一部分及隔離結構106所環繞的鰭片之底部不被閘極結構110a及110b直接控制，其可定義為相對應的鰭式場效電晶體之子鰭片區域。在傳統的鰭式場效電晶體中，電流可流入不被閘極直接控制的子鰭片區域，導致不想要的擊穿。鰭式場效電晶體120a及120b克服此問題。
繼續參照第1A圖，介電層108a(108b)係位於隔離結構106與鰭片104a(104b)之間。介電層108a(108b) 係共形於鰭片104a(104b)的輪廓，因而亦相當於墊膜108a(108b)，墊膜108a(108b)包含複數固定淨電荷。於本實施方式中，鰭式場效電晶體120a係具有p型摻雜通道區的n型鰭式場效電晶體，且墊膜108a包含複數固定淨負電荷。墊膜108a中的面電荷載子密度係夠高以排斥電子流入複數子鰭片區域，因而阻止複數子鰭片區域之間的擊穿電流。進一步來說，於本實施方式中，墊膜108a係具有介於約2x1011個/平方公分至約1x1013個/平方公分之間的固定負電荷面密度的氧化鋁(aluminum oxide；AlOx)介電層。於部分實施方式中，墊膜108a之厚度為約1奈米至約5奈米。
於本實施方式中，鰭式場效電晶體120a係具有n型摻雜通道區的p型鰭式場效電晶體，且墊膜108b包含複數固定淨正電荷。墊膜108b中的面電荷載子密度係夠高以排斥電洞流入複數子鰭片區域，因而阻止複數子鰭片區域之間的擊穿電流。進一步來說，於本實施方式中，墊膜108b係具有介於約2x1011個/平方公分至約1x1013個/平方公分之間的固定正電荷面密度的氮化矽(silicon nitride；SiNx)介電層。墊膜108b之厚度為約1奈米至約5奈米。於部分實施方式中，墊膜108a及108b中的面電荷載子密度係不同。舉例而言，具有固定正電荷的墊膜之面電荷載子密度係低於具有固定負電荷的墊膜之面電荷載子密度，反之亦然，相關細節在接下來會被討論。
第1B圖及第1C圖繪示其他部分實施方式中的半導體元件100的剖面圖。此些其他實施方式係相似於半導 體元件100a。因此，元件100a的元件符號係重複以分別顯示元件100b及100c中複數相同或相似的特徵。此外，為求簡明易懂，此些相同或相似的特徵可由參照元件100a的描述而被簡短化或省略。
如第1B圖所示，墊膜108b延伸至鰭式場效電晶體120a並覆蓋墊膜108a。於本實施方式中，鰭式場效電晶體120a為具有p型摻雜通道區的n型鰭式場效電晶體，且墊膜108a包含固定淨負電荷，而鰭式場效電晶體120b為具有n型摻雜通道區的p型鰭式場效電晶體，且墊膜108b包含固定淨正電荷。墊膜108a比墊膜108b具有更高的足夠高的面電荷載子密度。因此，被視為整體的墊膜108a及108b仍呈現帶有固定淨負電荷於鰭式場效電晶體120a的複數子鰭片區域中，且此固定淨負電荷仍高到足以排斥電子流入複數子鰭片區域。進一步來說，於本實施方式中，墊膜108a係氧化鋁膜，且墊膜108b係氮化矽膜。因此，鰭片104a的底部以遠離鰭片104a的順序依序被氧化鋁膜、氮化矽膜、以及隔離結構106所環繞。於其他實施方式中，鰭式場效電晶體120a係p型鰭式場效電晶體，且墊膜108a包含固定淨正電荷，而鰭式場效電晶體120b係n型鰭式場效電晶體，且墊膜108b包含固定淨負電荷。在如此的設計中，介電層108a比介電層108b具有更高的足夠高的面電荷載子密度，使被視為整體的介電層108a及108b可呈現帶有固定淨正電荷於鰭式場效電晶體120a的複數子鰭片區域，以排斥電洞流入複數子鰭片區域。進一步來說，於其他實施方式中，鰭片104a 的底部以遠離鰭片104a的順序依序被氮化矽膜、氧化鋁膜、以及淺溝槽隔離特徵所環繞。
如第1C圖所示，鰭片104a的底部被墊膜108a及108b所環繞，且介電間隔物層108c係位於墊膜108a及108b之間。墊膜108b的固定淨電荷係相反於墊膜108a的固定淨電荷。介電間隔物層108c本身不具有固定淨電荷而可被視為電中性，介電間隔物層108c可做為間隔物，以擴大墊膜108b與鰭片104a之間的間距，以減弱鰭片104a的子鰭片區域內且來自墊膜108b的固定淨電荷的電場強度。因此，儘管墊膜108a的面電荷載子密度並非遠高於墊膜108b的面電荷載子密度，或甚至等於或略低於墊膜108b的面電荷載子密度，鰭片104a的子鰭片區域內且來自墊膜108a及108b的合併電場的種類仍呈現與來自墊膜108a獨立電場的種類相同，以排斥電荷流入複數子鰭片區域。介電間隔物層108c係共形於墊膜108a且亦相當於間隔物膜108c。間隔物膜108c可包含氮氧化矽、氮碳化矽、氮碳氧化矽、或以上之組合。間隔物膜108c之厚度為約0.5奈米至約2奈米。於部分實施方式中，墊膜108a與間隔物膜108c之堆疊因為具有間隔物膜108c所提供的厚度而厚於墊膜108b。於本實施方式中，鰭式場效電晶體120a係n型鰭式場效電晶體，且墊膜108a包含固定淨負電荷，而鰭式場效電晶體120b係p型鰭式場效電晶體，且墊膜108b包含固定淨正電荷。進一步來說，於本實施方式中，墊膜108a係氧化鋁膜，墊膜108b係氮化矽膜，且間隔物膜108c係氮氧化矽膜。因此，鰭片 104a的底部係以遠離鰭片104a的順序依序被氧化鋁膜、氮氧化矽膜、氮化矽膜、及隔離結構106所環繞。於其他實施方式中，鰭式場效電晶體120a係p型鰭式場效電晶體，且墊膜108a包含固定淨正電荷，而鰭式場效電晶體120b係n型鰭式場效電晶體，且墊膜108b包含固定淨負電荷。進一步來說，於其他實施方式中，鰭片104a的底部係以遠離鰭片104a的順序依序被氮化矽膜、氮氧化矽膜、氧化鋁膜、及淺溝槽隔離特徵所環繞。
於元件100a、100b、100c及100d的部分實施方式中，鰭片104a及104b實質上不具有摻雜物雜質。因此，在各個鰭片部分中的載子遷移率與適當的通道應力(壓應力或張應力)係有效地保持，此設計大大地提升鰭式場效電晶體120a及120b的電性表現。形成元件100的方法將參照第2圖與繪示半導體元件100之製程的剖面圖的第3A至3H圖一同在以下做討論。
現在參照第2圖，方法200的流程圖係根據本揭露於形成半導體元件(例如第1A圖與第1B圖的半導體元件100)之各種態樣來繪示。方法200僅為示例，並非用於限制本揭露範圍。額外的步驟可在方法200之前、之中及之後被提供，且所述之部分步驟在此方法的額外實施方式中可被替代、刪去、或移動。
於步驟202中，方法200(第2圖)使基材102具有各種特徵形成於其中及/或其上方。參照第3A圖，元件100包含基材102，基材102具有鰭片104a及104b，鰭片104a 及104b從基材102向上突出。兩鰭片104a及104b係位於兩鰭式場效電晶體120a及120b將形成於其中的元件100的兩區域中。於部分實施方式中，兩鰭片104a及104b係由包含光微影及蝕刻製程的合適製程所製造。光微影製程可包含形成光阻層於基材102上；將光阻曝光成圖案；執行後曝光烘烤製程；以及將光阻顯影以形成光阻圖案。光阻圖案接著被用於蝕刻硬遮罩層，以形成圖案化的硬遮罩。接著，基材102由圖案化的硬遮罩被蝕刻成蝕刻遮罩，留下鰭片104a及104b於基材102上。鰭片104a及104b亦可由先進的間距分割(pitch splitting)技術來製造，像是側壁圖像轉移或雙側壁圖像轉移，以達到高圖案密度。各種蝕刻製程可包含乾式蝕刻、濕式蝕刻、反應性離子蝕刻(reactive ion etching；RIE)、及/或其他適合的製程。
於步驟204中，方法200(第2圖)形成具有固定淨電荷的介電層(或墊膜)108a。再次參照第3A圖，墊膜108a係共形地沉積於元件100上，墊膜108a係共形地沉積於元件100上，並做為基材102的頂面與鰭片104a及104b的頂面與複數側壁上的毯覆式的材料層。於部分實施方式中，鰭式場效電晶體120a係p型鰭式場效電晶體，且墊膜108a包含固定淨正電荷。於本實施方式中，鰭式場效電晶體120a係n型鰭式場效電晶體，且墊膜108a係包含固定負電荷的氧化鋁層。於部分實施方式中，氧化鋁層係由原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)或其他適合的方法所 沉積，且厚度為約數個奈米(例如介於約1奈米至約5奈米)。於使用原子層沉積法之實施例中，三甲基鋁(trimethylaluminum；(Al(CH3)3))係做為原子層沉積製程的第一半循環中的鋁前驅物。在第二半循環期間，水或氧氣電漿兩者其一係做為使用。複數膜係以介於約50℃至約400℃的基材溫度在介於約100mTorr至約300mTorr的製程壓力下所沉積。在其他實施方式中，氧化鋁層係由電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)製程所沉積。電漿輔助化學氣相沉積製程使用連續性的氧氣/氬氣電漿與做為鋁前驅物的三甲基鋁並使用介於約50℃至約300℃的沉積溫度。不同於原子層沉積法，電漿輔助化學氣相沉積法的沉積速率與被引進反應器的三甲基鋁的流量成比例。在電漿輔助化學氣相沉積製程之後可進行退火，舉例而言，退火製程可為在氮氣中於約400℃進行10分鐘。
在氧化鋁層的沉積期間，氧化鋁塊體中離子型點缺陷可捕獲負電荷。鋁與氧空缺、間隙、以及懸鍵引入受體型態的缺陷能階。缺陷可捕獲靠近氧化鋁價帶的深層受體型態能階的電子，因而做為固定負電荷的中心。此外，帶負電的四面體AlO4亦有助於固定負電荷。沉積條件與膜厚係設計並調整為可達到所預期的面電荷載子密度。於部分實施方式中，墊膜108a之面電荷載子密度係介於約2x1011個/平方公分至約1x1013個/平方公分。於部分實施方式中，墊膜108a之厚度為約1奈米至約5奈米。
於步驟206中，方法200(第2圖)移除墊膜108a的一部分，以露出鰭片104b(第3B圖)。於部分實施方式中，在毯覆式的材料層108a係形成後，蝕刻製程係執行以從鰭片104b的表面與複數側壁部分地移除毯覆式的材料。覆蓋鰭片104a的毯覆式的材料實質上保留。墊膜108a與鰭片104b由於具有不同的材料成分，兩者之間呈現蝕刻選擇性。於部分實施方式中，步驟206使用具有蝕刻劑的蝕刻製程，以選擇性移除墊膜108a而不實質上蝕刻鰭片104b。蝕刻製程可包含一或多個乾式蝕刻製程、濕式蝕刻製程、以及其他適合的蝕刻技術。
於步驟208中，方法200(第2圖)形成具有相反於介電層108a之固定淨電荷的固定淨電荷的介電層104b。參照第3C圖，墊膜108b係共形地沉積於元件100上，並做為鰭式場效電晶體120a區域中的墊膜108a、以及鰭式場效電晶體120b區域中的鰭片104b的複數側壁與頂面上的毯覆式的材料層。於部分實施方式中，鰭式場效電晶體120b係n型鰭式場效電晶體，且墊膜108b包含固定淨負電荷。於本實施方式中，鰭式場效電晶體120b係p型鰭式場效電晶體，且墊膜108b係包含固定正電荷的氮化矽層。舉例而言，氮化矽層可由常壓化學氣相沉積(atmospheric pressure chemical vapor deposition；APCVD)、電漿輔助化學氣相沉積、原子層沉積、或其他適合的方法所沉積，且可具有約數個奈米(例如介於約1奈米至約5奈米之間)的厚度。於部分實施方式中，氮化矽層係由電漿輔助化學氣相沉積製程所 沉積，沉積功率係介於約5W至約30W之間，沉積溫度係介於約300℃至約900℃之間，沉積壓力係介於約500mTorr至約1200mTorr之間。矽烷(氬氣中含10%甲矽烷(SiH4))與氨係做為製程氣體使用且氣體的比例可做為製程參數並經由調控以調整固定淨正電荷濃度。在部分實施例中，氨/矽烷氣體流速係介於約30/300sccm至約100/30sccm。於其他實施方式中，氮化矽層係由使用氯矽烷(chlorosilane)做為矽來源以及氨做為氮來源的原子層沉積製程所沉積。沉積溫度係介於約300℃至約600℃。固定正電荷係從具有氮化矽中的三個氮原子(+Si≡N)(亦稱為K+中心)的矽懸鍵所引起。於部分實施方式中，墊膜108b之面電荷載子密度係介於約2x1011個/平方公分至約1x1013個/平方公分。上述沉積條件與後沉積處理可調整面電荷載子密度。
於步驟210中，方法200(第2圖)移除墊膜108b的一部分，以露出墊膜108a(第3D圖)。墊膜108a與墊膜108b由於具有不同的材料成分，兩者之間呈現蝕刻選擇性。於部分實施方式中，步驟210使用具有蝕刻劑的蝕刻製程，以選擇性移除墊膜108b，並實質上留下墊膜108a。步驟210可使用乾式蝕刻、濕式蝕刻、或其他適合的蝕刻製程。舉例而言，乾式蝕刻製程可施加含氧氣體、含氯氣體(例如四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、及/或六氟乙烷(C2F6))、含氯氣體(例如Cl2(氯氣)、CHCl3(三氯甲烷)、CCl4(四氯化碳)及/或BCl3(三氯化硼))、含溴氣體(例如溴化氫(HBr)及/或三溴 甲烷(CHBr3))、含碘氣體、其他適合的氣體及/或電漿、及/或以上之組合。舉例而言，濕式蝕刻製程可包含在稀釋的氫氟酸(diluted hydrofluoric acid；DHF)、氫氧化鉀(potassium hydroxide；KOH)溶液、氨水(ammonia)、包含氫氟酸、硝酸(nitric acid；HNO3)及/或醋酸(acetic acid；CH3COOH)的溶液、或其他適合的濕式蝕刻劑中蝕刻。步驟210係非必須的。於部分實施方式中，儘管兩不同層108a及108b中的電荷係相反的，當墊膜108a的面電荷載子密度高於墊膜108b的面電荷載子密度，鰭片104a之複數側壁上的固定淨電荷的導電種類仍呈現與墊膜108a的固定淨電荷的導電種類相同。若固定淨電荷密度係足夠高以排斥電荷流入複數子鰭片區域中，則步驟210可被略過，因此，方法200可從步驟208進行至步驟212。
於步驟212中，方法200(第2圖)形成隔離特徵106，隔離特徵106覆蓋元件100。為求簡化，被執行步驟210的元件100係標示為元件100a(第3E圖)，略過步驟210的元件100係標示為元件100b(第3F圖)。隔離特徵106可由沉積氧化物、摻雜氟的矽酸鹽玻璃、低k介電材料、及/或其他適合的絕緣材料所形成。隔離結構106可為淺溝槽隔離特徵。在沉積隔離材料後，平坦化製程係執行以移除隔離特徵106的多餘部分，像是化學機械平坦化(chemical mechanical planarization；CMP)製程，以平坦化元件100的頂面。
於步驟214中，方法200(第2圖)凹陷隔離特徵 106、以及墊膜108a及108b，以露出鰭片104a及104b的頂部，如第3G圖及第3H圖所示。由於步驟214，鰭片104a及104b的頂部突出於隔離特徵106，而鰭片104a及104b的底部仍被帶電的墊膜108a及108b、以及隔離特徵106所環繞。隔離特徵106及墊膜108a及108b以單一步驟或分開進行的蝕刻步驟所蝕刻而凹陷係取決於隔離特徵與複數墊膜的成分。任何適合的蝕刻技術可被用於凹陷隔離特徵106及墊膜108a及108b，包含乾式蝕刻、濕式蝕刻、反應性離子蝕刻、及/或其他蝕刻方法。各種蝕刻參數可被調整以進行選擇性蝕刻，像是蝕刻劑成分、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、能源功率、射頻偏壓電壓、射頻偏壓功率、蝕刻劑流速、其他適合的蝕刻參數或以上之組合。
於步驟216中，方法200(第2圖)執行進一步的製程，以完成鰭式場效電晶體120a及120b的製造。於部分實施方式中，步驟216使用「閘極先製」或「閘極後製」製程來形成閘極結構110a及110b(第1A圖及第1B圖)。此外，步驟216可形成磊晶源極/汲極特徵於源極/汲極區中，且可形成層間介電(inter-layer dielectric；ILD)層於隔離結構106、鰭片104a及104b以及閘極結構110a及110b上方。此外，步驟216可形成各種導電特徵，例如接觸孔、通孔以及內連接，以將鰭式場效電晶體120a及120b連接至元件100的其他部分，以形成完整的積體電路。
第4圖顯示根據本揭露於形成半導體元件的各種態樣的另一方法400的流程圖，像是第1C圖中所描述的半 導體元件100。方法400的步驟與方法200的步驟相似。因此，方法200的步驟符號係重複以表示與元件400中相同或相似的步驟，例如步驟202、204、208、212及216。方法400僅為示例，並非用於限制本揭露範圍。額外的步驟可在方法400之前、之中及之後被提供，且所述之部分步驟於此方法的額外實施方式可被替代、刪去、或移動。方法400將與繪示半導體元件100之製程的剖面圖的第5A至5F圖一同在以下做討論。此外，為求簡化，方法400中的步驟之部分敘述可由參照方法200之敘述而被簡短化或忽略。
於步驟202中，方法400(第4圖)取得元件100。元件100包含基材102及兩鰭片104a及104b，此些特徵係與第3A圖中的特徵相同或相似。於步驟204中，方法400(第4圖)共形地形成墊膜104a於具有固定淨電荷(第5A圖)的元件100上，墊膜108a具有用於p型鰭式場效電晶體的固定正電荷(例如氮化矽膜)或是用於n型鰭式場效電晶體的固定負電荷(例如氧化鋁膜)係取決於要形成的鰭式場效電晶體120a之種類。於本實施方式中，鰭式場效電晶體120a係n型鰭式場效電晶體，且墊膜108a可由在適合的製程中沉積氧化鋁所形成，例如原子層沉積或電漿輔助化學氣相沉積。於部分實施方式中，墊膜108a之厚度為約1奈米至約5奈米。
於步驟205中，方法400(第4圖)沉積介電間隔物層108c共形於元件100上方，介電間隔物層108c係做為毯覆式的材料層(第5B圖)。介電間隔物層108c本身不具有 固定淨電荷而可被視為電中性。介電間隔物層108c可做為間隔物，以增加將形成於其上的的墊膜108b到子鰭片區域的間距，以減弱子鰭片區域內且來自墊膜108b的固定淨電荷的電場強度。為求簡化，介電間隔物層108c亦相當於間隔物膜108c。間隔物膜108c可包含氮氧化矽、氮碳化矽、氮碳氧化矽、或以上之組合。間隔物膜108c可由電漿輔助化學氣相沉積、原子層沉積、或其他適合的製程所形成。間隔物膜108c之厚度可為約0.5奈米至約2奈米。
於步驟206a中，方法400(第4圖)蝕刻墊膜108a及間隔物膜108c的一部分，以露出鰭片104b(第5C圖)。蝕刻製程可包含一或多個乾式蝕刻製程、濕式蝕刻製程、及其他適合的蝕刻技術。
於步驟208中，方法400(第4圖)形成墊膜108b共形於元件100上，墊膜108b的固定淨電荷係相反於介電層108a的固定淨電荷。如第5D圖所示，墊膜108b係做為毯覆式的材料層而沉積於元件100上，以覆蓋間隔物膜108c與鰭片104b。於本實施方式中，鰭式場效電晶體120b係p型鰭式場效電晶體，且墊膜108b可由在適合的製程中沉積氮化矽所形成，例如原子層沉積或電漿輔助化學氣相沉積。於部分實施方式中，墊膜108b之厚度為約1奈米至約5奈米。儘管兩不同墊膜108a及108b中的固定電荷係相反，間隔物膜108c降低鰭片104a內且來自墊膜108b的固定淨電荷的電場強度，因此，鰭片104a內部的合併電場的種類仍呈現與鰭片104a內部且來自墊膜108a的獨立電場的種類相同。於 部分實施方式中，墊膜108a之面電荷載子密度高於墊膜108b之面電荷載子密度。於部分實施方式中，當間隔物膜108c存在，墊膜108a之面電荷載子密度可等於或甚至略低於墊膜108b之面電荷載子密度。
於部分實施方式中，鰭式場效電晶體120a係p型鰭式場效電晶體，且鰭式場效電晶體120b係n型鰭式場效電晶體。因此，墊膜108a及108b分別包含固定淨正電荷與固定淨負電荷。進一步來說，於部分實施方式中，墊膜108a包含氮化矽，且墊膜108b包含氧化鋁。
於步驟212中，方法400(第4圖)形成隔離特徵106，隔離特徵106覆蓋元件100。為了清楚起見，具有間隔物膜108c沉積的元件100係標示為元件100c(第5E圖)。於步驟214a中，方法400(第4圖)凹陷隔離特徵106、墊膜108a及108b、以及間隔物膜108c，以露出鰭片104a及104b的頂部，如第5F圖所示。於步驟216中，方法400(第4圖)執行進一步的製程，以完成用於元件100c之鰭式場效電晶體120a及120b的製造。
本揭露的一或多個實施方式提供許多益處給半導體元件與其形成方法，但無意去限制本揭露。舉例而言，本揭露之實施方式提供塊狀鰭式場效電晶體之結構與方法，此結構與方法具有位於通道鰭片下方的擊穿阻擋物。擊穿阻擋物係由維持通道鰭片純度的介電墊膜所形成。進一步來說，帶負電的介電墊膜係用於n型場效電晶體，以排斥電子流入子鰭片區域，帶正電的介電墊膜係用於p型場效電晶 體，以排斥電洞流入子鰭片區域。介電墊膜中的固定電荷密度可由調整沉積條件或由實施後沉積處理被彈性調整。本揭露之各種實施方式可使用低複雜度與低製程成本來實現。
以上概述數個實施方式或實施例的特徵，使所屬領域中具有通常知識者可以從各個方面更加瞭解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到在此介紹的實施方式或實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未悖離本揭露的揭露精神與範圍。在不悖離本揭露的精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

Claims (10)

  1. 一種製造半導體元件的方法，包含：取得一半導體基材與一鰭片，該鰭片從該半導體基材延伸；形成複數介電層，該些介電層共形地覆蓋該鰭片，該些介電層包含一第一帶電介電層與一第二帶電介電層，該第一帶電介電層具有複數固定淨第一種類電荷，該第二帶電介電層具有複數固定淨第二種類電荷，該些第二種類電荷係相反於該些第一種類電荷，該些第一種類電荷具有一第一面密度，該些第二種類電荷具有一第二面密度，該第一帶電介電層係位於該鰭片與該第二帶電介電層之間；圖案化該些介電層，以露出該鰭片的一第一部分，其中該鰭片的一第二部分被該第一帶電介電層的至少一部分所環繞；以及形成一閘極結構，該閘極結構接合該鰭片的該第一部分。
  2. 如請求項1所述之方法，其中：該第一面密度係高於該第二面密度；以及該圖案化該些介電層包含：形成一隔離特徵，該隔離特徵覆蓋且直接接觸該第二帶電介電層；以及凹陷該隔離特徵與該第一及該第二帶電介電層，以露出該鰭片的該第一部分。
  3. 如請求項1所述之方法，其中：該第一面密度係低於該第二面密度；以及該圖案化該些介電層包含：移除該第二帶電介電層；形成一隔離特徵，該隔離特徵覆蓋且直接接觸該第一帶電介電層；以及凹陷該隔離特徵與該第一帶電介電層，以露出該鰭片的該第一部分。
  4. 如請求項1所述之方法，其中：該鰭片的該第一部分提供用於n型場效電晶體的一通道；該些第一種類電荷係複數負電荷；以及該些第二種類電荷係複數正電荷。
  5. 如請求項1所述之方法，其中該些介電層亦包含一間隔物層，該間隔物層係共形於該鰭片，該間隔物層係位於該第一帶電介電層與該第二帶電介電層之間，該間隔物層係電中性。
  6. 一種製造半導體元件的方法，包含：使一基材包含一第一鰭片及一第二鰭片，該第一及該第二鰭片從該基材延伸；沉積一第一介電層，該第一介電層包含複數第一種類淨電荷，該第一介電層覆蓋該第一及該第二鰭片； 蝕刻該第一介電層的一部分，以露出該第二鰭片；沉積一第二介電層，該第二介電層包含複數第二種類淨電荷，該些第二種類淨電荷係相反於該些第一種類淨電荷，該第二介電層覆蓋該第二鰭片；形成一隔離特徵，該隔離特徵覆蓋該第一及該第二介電層；以及凹陷該隔離特徵與該第一及該第二介電層，以露出該第一鰭片的一第一部分與該第二鰭片的一第一部分。
  7. 如請求項6所述之方法，其中該第二介電層覆蓋該第一鰭片與該第二鰭片，且其中該第一介電層的一面電荷載子密度係高於該第二介電層的一面電荷載子密度。
  8. 如請求項6所述之方法，其中：該第一鰭片的該第一部分提供用於n型場效電晶體的一通道，且該些第一種類電荷係複數負電荷；以及該第二鰭片的該第一部分提供用於p型場效電晶體的一通道，且該些第二種類電荷係複數正電荷。
  9. 一種半導體元件，包含：一基材；一隔離結構，位於該基材上方；一第一鰭片，從該基材延伸，其中該第一鰭片的一第一部分係位於該隔離結構上方，該第一鰭片的一第二部分 被該隔離結構所環繞；一第一介電層，位於該隔離結構與該第一鰭片的該第二部分之間，其中該第一介電層包含複數固定第一種類電荷；以及一第二鰭片，從該基材延伸，其中該第二鰭片的一第一部分係位於該隔離結構上方，該第二鰭片的一第二部分被該隔離結構所環繞；以及第二介電層，位於該隔離結構與該第二鰭片的該第二部分之間，其中該第二介電層包含複數固定第二種類電荷，其中該些第一種類電荷係相反於該些第二種類電荷。
  10. 如請求項9所述之半導體元件，其中：該第一鰭片的該第一部分包含一用於一n型場效電晶體的一通道，且該些第一種類電荷係複數負電荷；以及該第二鰭片的該第一部分包含一用於一p型場效電晶體的一通道，且該些第二種類電荷係複數正電荷。
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