TW201901846A - 半導體模組及其製造方法 - Google Patents

Abstract

半導體模組包括：基材(10)、設於基材(10)的表面的對準標記(M)、以及與對準標記(M)並置而分別設於基材(10)的表面且彼此分離的複數個半導體元件(21a、21b)。由此，提供一種能夠防止對準標記剝離而作為異物殘留、且能夠提高可靠度的半導體模組及半導體模組的製造方法。

Description

半導體模組及其製造方法

本申請對已在2017年5月26日所提出申請的日本申請的特願2017-104763主張優先權權益，且援用該日本申請中記載的所有記載內容。

本發明關於包括有對準標記的半導體模組及其製造方法。

作為習知的半導體模組，存在有在LSI晶片上搭載複數個LED晶片者(疊晶(chip-on-chip))。例如為，在驅動控制LED晶片的LSI晶片上，搭載了RGB的各LED晶片的半導體模組。

作為如所述的半導體模組的製造方法，為在LSI晶片上個別或者逐次複數個地拾取放置(pick up)LED晶片，在LSI晶片上搭載例如100個LED晶片。

專利文獻1：日本特開2009-164521號公報。

在如上述的習知的半導體模組的製造方法中，LSI晶片與LED晶片的位置對準(對齊)精度是重要的。

即，在半導體模組中，也有因位置偏移而各LED晶片的位置精度變低而對視覺賦與不協調感的情況。又，為了使多個LED全部按照設計以不造成上述不協調感，必須要有高位置對準精度，從而變得非常地高價。

又，即使在半導體模組的製造方法中，使多個LED全部按照設計而進行位置對準也是困難的，且也會有因其後的兩晶片的接合步驟而引起位置偏移的不良情況。

因此，考慮將複數個LED晶片預先搭載於第二基材，在將其與LSI晶片接合後，剝除第二基材。此時，在複數個LED晶片與LSI晶片的位置對準中，使用對準標記(alignment mark)(設於LED晶片側的第一對準標記片與設於LSI晶片側的第二對準標記片)。

在如所述的上述半導體模組的製造步驟中，對準標記在一側的半導體晶片與另一側的半導體晶片的位置對準、連接結束後便不需要。

然而，存在有如下問題：由於對準標記片彼此未連接，而在其後置步驟中將搭載有上述一側的半導體晶片的第二基材剝除時，無法與該第二基材一起地排除對準標記，從而對準標記自該第二基材剝離、懸浮、落下，而作為異物殘留，因此可靠度降低。

另外，專利文獻1(日本特開2009-164521號公報)中雖揭示有可防止於進行切割時加工標記(process mark)飛散的半導體裝置與其製造方法，但並非為將預先形成於基材的複數個半導體元件貼合在基材，而在僅剝除搭載有複數個半導體元件的基材時防止對準標記剝離。

本發明鑒於上述，目的在於提供一種能夠防止對準標記剝離而作為異物殘留、且能夠提高可靠度的半導體模組及該半導體模組的製造方法。

本發明的一態樣的半導體模組，其特徵在於，包括： 基材、 設於該基材的表面的對準標記、以及 與該對準標記並置而分別設於該基材的表面、且彼此分離的複數個半導體元件。

又，本發明的一態樣的半導體模組的製造方法，使用有： 第一基材，在表面設有第一對準標記片；以及 第二基材，在表面設有第二對準標記片、及與該第二對準標記片並置且彼此分離的複數個半導體元件， 其特徵在於，具有： 位置對準步驟，使用該第一對準標記片與該第二對準標記片的重合來進行該第一基材與該複數個半導體元件的位置對準；以及 接合步驟，在該位置對準步驟之後，將該第二基材的該複數個半導體元件與該第一基材進行接合，並且將該第一基材與該第二對準標記片進行接合。

如由以上可明瞭，根據本發明，目的在於提供一種能夠防止對準標記剝離而作為異物殘留、且能夠提高可靠度的半導體模組及半導體模組的製造方法。

以下，藉由圖示的實施形態來詳細地說明本發明的半導體模組及其製造方法。

〔第一實施形態〕 圖1～圖7為說明本發明的第一實施形態的半導體模組的製造方法的各步驟的圖，以下依據圖1～圖7來說明半導體模組的製造方法。

在該第一實施形態的半導體模組的製造方法中，如圖1所示，首先，在作為第二基材的一例的藍寶石基板20上，藉由磊晶成長(epitaxial growth)形成包含發光層的半導體積層21。

接著，如圖2所示，在藍寶石基板20的半導體積層21上形成複數個電極22及成為第二對準標記片25的一部分的金屬層23。電極22為第二連接圖案的一例。

接著，如圖3所示，藉由對藍寶石基板20的半導體積層21進行圖案化而形成分離槽26。該分離槽26呈格子狀地形成於電極22間的中間。由此，在藍寶石基板20上形成彼此隔有間隔地呈格子狀地配置的複數個發光元件21a。此時，藉由半導體積層21的圖案化，而形成與複數個發光元件21a並置的第二對準標記片25。該第二對準標記片25包含半導體積層、及由與電極22相同導電性材料構成的金屬層23。

該第一實施形態的複數個發光元件21a為使用GaN系半導體的發光元件。

接著，如圖4所示，在作為第一基材的一例的Si電路基板10的表面形成複數個電極11與第一對準標記片15。電極11為第一連接圖案的一例。

在該複數個電極11與第一對準標記片15形成時，於Si電路基板10的表面形成配線(未圖示)。在該Si電路基板10，形成有驅動控制複數個發光元件21a的積體電路。

接著，在Si電路基板10上形成絕緣膜12，以複數個電極11的一部分露出的方式，藉由乾式蝕刻、濕式蝕刻等而對絕緣膜12進行圖案化。

接著，以覆蓋Si電路基板10的複數個電極11的一部分的露出區域的方式，分別形成凸塊(bump)。

接著，如圖5所示，貼合藍寶石基板20與Si電路基板10。此時，使用藍寶石基板20側的第二對準標記片25和Si電路基板10的第一對準標記片15，對藍寶石基板20側的電極22與Si電路基板10的電極11進行了位置對準後，將藍寶石基板20側的電極22與Si電路基板10的電極11藉由加熱壓接法、超音波接合法等且經由凸塊13連接。

此處，藍寶石基板20側的第二對準標記片25和Si電路基板10的電極11經由凸塊13而連接。由此，以第一對準標記片15和第二對準標記片25構成對準標記M。

接著，如圖6所示，在藍寶石基板20側的發光元件21a與Si電路基板10之間藉由毛細管現象填充液狀固化性樹脂(底部填充(underfill)步驟)。

作為上述底部填充條件，較佳為溫度範圍50℃～200℃。進而，更佳為溫度範圍80℃～170℃，最佳為溫度範圍100℃～150℃。

然後，使已填充的液狀固化性樹脂熱固化，而形成樹脂層30。

接著，如圖7所示，將Si電路基板10上的藍寶石基板20剝離。此處，在藍寶石基板20的剝離中，使用雷射剝離法等。由此，完成半導體模組的基本構成，且於後置步驟中進行對準標記M的位置偏移的檢查、形成保護膜等，而完成半導體模組。

圖8示出上述Si電路基板10的第一對準標記片15與藍寶石基板20的第二對準標記片25的俯視圖。

如圖8所示，第一對準標記片15形成為正方形的框形狀，第二對準標記片25形成為十字形狀。

在藍寶石基板20與Si電路基板10的貼合中，藉由成為第二對準標記片25位於第一對準標記片15內的中央，進行藍寶石基板20側的電極22與Si電路基板10的電極11的位置對準。

在上述第一實施形態的半導體模組的製造方法中，利用一組的第一、第二對準標記片15、25來對100個發光元件21a進行位置對準，由此能夠確保100個發光元件21a的位置精度，且防止發光元件21a的配置不均。由此，使用了上述半導體模組的顯示裝置不會對人的視覺賦與不協調感。又，能夠以低成本高精度地實現發光元件21a的位置對準。

可以將組合了上述第一對準標記片15和第二對準標記片25的圖案作為複數個步驟的定位手段而共享。

又，可藉由將組合了上述第一對準標記片15和第二對準標記片25的圖案，在後續的檢查步驟中使用作為檢查用圖案而共享。例如，如圖8所示，對第一對準標記片15的對向的邊與第二對準標記片25的凸部分的邊的間隔X1、X2進行測量，根據該間隔X1、 X2來檢查第一對準標記片15與第二對準標記片25的位置偏移。

根據上述構成的半導體模組，由於包括有Si電路基板10(第一基材)、設置於Si電路基板10的表面的對準標記M、以及與對準標記M並置而分別設置在Si電路基板10的表面且彼此分離的複數個發光元件21a(半導體元件)，因此能夠防止作為異物而剝離的對準標記M殘留於半導體模組，且能夠提高可靠度。

又，由於藉由上述第一對準標記片15與第二對準標記片25形成對準標記M，因此在將預先搭載有複數個發光元件21a的藍寶石基板20(第二基材)與Si電路基板10(第一基材)進行了接合時，設置在藍寶石基板20的第二對準標記片25接合於形成有第一對準標記片15的Si電路基板10，藉由第一、第二對準標記片15、25而形成對準標記M。由此，在僅剝離藍寶石基板20的製造步驟中，能夠確實地防止對準標記M自Si電路基板10剝離。

又，藉由上述對準標記M的表面與複數個發光元件21a的表面成為大致同一平面上，而在表面形成例如保護膜等時，可將已連接的第一、第二對準標記片15、25活用作為階差防止手段。

又，根據上述半導體模組的製造方法，在使用第一對準標記片15與第二對準標記片25的重合進行了Si電路基板10(第一基材)與複數個發光元件21a(半導體元件)的位置對準後，將藍寶石基板20(第二基材)的複數個發光元件21a與Si電路基板10進行接合，並且將Si電路基板10與第二對準標記片25進行接合。由此，在之後的將藍寶石基板20剝離的步驟中，能夠防止第一、第二對準標記片15、25的飛散。

又，能夠使用第一、第二對準標記片15、25正確地進行Si電路基板10的電極11與複數個發光元件21a的位置對準，且能夠防止複數個發光元件21a的配置不均。

另外，圖5中，第二對準標記片25與電極22的側面為大致相同，相對於此，圖9所示的第一變形例中，電極23的側面相對於第二對準標記片25的側面位於內側。

又，圖5中，第一對準標記片15被絕緣膜12覆蓋，但在圖10所示的第二變形例中，對絕緣膜12進行圖案化而使第一對準標記片15的一部分露出，在第一對準標記片15的露出部分上形成凸塊13。

又，圖10中，第二對準標記片25與電極23的側面為大致相同，相對於此，圖11所示的第三變形例中，電極23的側面相對於第二對準標記片25的側面位於內側。

另外，圖10、圖11的情形時，圖8的俯視圖中，取代第一對準標記片15而成為正方形的框形狀的凸塊13。另外，凸塊13除了正方形的框形狀以外，也可以是長方形等的框形狀。

上述第一實施形態的半導體模組中，基材10與複數個發光元件21a(半導體元件)藉由電極11(第一連接圖案)與電極22(第二連接圖案)而連接而形成電流路徑。相對於此，第一對準標記片15與第二對準標記片25之間為非電流路徑。

〔第二實施形態〕 上述第一實施形態中，已針對利用一組第一、第二對準標記片15、25而將100個發光元件21a進行位置對準的半導體模組及其製造方法進行了說明，但本發明的第二實施形態的半導體模組及其製造方法中，利用一組的第一、第二對準標記片來對一萬個、二萬個、三萬個或者五萬個發光元件進行位置對準。

另外，也可以利用複數組的第一、第二對準標記片來對一萬個、二萬個、三萬個或者五萬個發光元件進行位置對準。

上述第二實施形態的半導體模組的製造方法，具有與第一實施形態的半導體模組的製造方法相同的效果。

〔第三實施形態〕 上述第一、第二實施形態中，針對作為半導體元件而將發光元件21a搭載於Si電路基板10(第一基材)上的半導體模組及其製造方法進行了說明，但本發明的第三實施形態的半導體模組及其製造方法中，將複數個發光元件以外的其他構成的半導體元件搭載於第一基材上。例如，也可以為在記憶體晶片(第一基材)上搭載了控制IC晶片的堆疊構造。

上述第三實施形態的半導體模組的製造方法，具有與第一實施形態的半導體模組的製造方法相同的效果。

雖針對本發明的具體的實施形態進行了說明，但本發明並不限定於上述第一～第三實施形態，可以在本發明的範圍內進行各種變更並加以實施。例如，也可以將適當地組合了上述第一～第三實施形態中記載的內容而成者，作為本發明的一實施形態。

又，更不用說當然也可複數個上述對準標記位在複數個半導體元件的外周部。

例如，如圖12所示，可以在複數個半導體元件呈格子狀排列成的半導體模組中，設置水平方向排列的一對對準標記M1、M1，並且設置垂直方向排列的一對對準標記M2、M2，如圖13所示，也可以沿著斜方向設置一對對準標記M3、M3(圖13中相對於水平方向大致45deg傾斜方向)。

進而，更不用說當然也可以為以下構成：在不與上述對準標記重疊的位置，於位於複數個半導體元件的外周部的基材上，另外具備由與組合了第一對準標記片15與第二對準標記片25的圖案相同的材料構成的檢查圖案。

總結本發明及實施形態，如以下說明。

本發明的一態樣的半導體模組，其特徵在於，包括： 基材10、 設於該基材10的表面的對準標記M、以及 與該對準標記M並置而分別設於該基材10的表面、且彼此分離的複數個半導體元件21a。

根據上述構成，由於包括有基材10、設於基材10的表面的對準標記M、以及與對準標記M並置而分別設於基材10的表面且彼此分離的複數個半導體元件21a，因此能夠防止作為異物而剝離的對準標記M殘留於半導體模組，能夠提高可靠度。

又，一實施形態的半導體模組中， 該對準標記M由第一對準標記片15與第二對準標記片25構成。

根據上述實施形態，由於藉由第一對準標記片15與第二對準標記片25而構成對準標記M，因此在將預先搭載有複數個半導體元件21a的基板與基材10進行了接合時，藉由基板與設置在基材10的第一、第二對準標記片15、25彼此接合，而能夠在僅剝離基板的製造步驟中確實地防止對準標記從基材10剝離。

又，一實施形態的半導體模組中， 該對準標記M上的表面與該複數個半導體元件21a的表面位於大致同一平面上。

根據上述實施形態，藉由使對準標記M的表面與複數個半導體元件21a的表面成為大致同一平面上，而在表面形成例如保護膜等時，可將對準標記M活用作為階差防止手段。

又，本發明的一態樣的半導體模組的製造方法，使用有： 第一基材10，在表面設有第一對準標記片15；以及 第二基材20，在表面設有第二對準標記片25、及與該第二對準標記片25並置且彼此分離的複數個半導體元件21a， 其特徵在於，具有： 位置對準步驟，使用該第一對準標記片15與該第二對準標記片25的重合來進行該第一基材10與該複數個半導體元件21a的位置對準；以及 接合步驟，在該位置對準步驟之後，將該第二基材20的該複數個半導體元件21a與該第一基材10進行接合，並且將該第一基材10與該第二對準標記片25進行接合。

根據上述構成，由於在使用該第一對準標記片15與該第二對準標記片25的重合來進行第一基材10與複數個半導體元件21a的位置對準之後，將第二基材20的複數個半導體元件21a與第一基材10進行接合，並且將第一基材10與第二對準標記片25進行接合，因此在之後的將第二基板20剝離的步驟中能夠防止第一、第二對準標記片15、25的飛散。因此，能夠防止對準標記剝離而作為異物殘留，能夠提高可靠度。

又，能夠使用第一、第二對準標記片15、25正確地進行基材與複數個半導體元件21a的位置對準，且能夠防止複數個半導體元件21a的配置不均。

又，一實施形態的半導體模組的製造方法中， 在後置步驟中使用組合了該第一對準標記片15與該第二對準標記片25的圖案。

根據上述實施形態，可使用組合了第一對準標記片15與第二對準標記片25的圖案作為複數個步驟的定位手段而共享。

又，一實施形態的半導體模組的製造方法中， 該後置步驟具有使用組合了該第一對準標記片15與該第二對準標記片25的圖案作為檢查用圖案的檢查步驟。

根據上述實施形態，可藉由將組合了第一對準標記片15與第二對準標記片25的圖案，在後面的檢查步驟中使用作為檢查用圖案而共享。

又，本發明的一態樣的半導體模組， 由基材10、配置於該基材10的表面的複數個半導體元件21a及對準標記M構成，其特徵在於， 在該基材10的表面設置第一連接圖案11，在該複數個半導體元件21a的該基材10側設置第二連接圖案22， 該基材10與該複數個半導體元件21a藉由該第一連接圖案11與該第二連接圖案22而連接， 在該基材10的表面，設置由與該第一連接圖案11相同的材料形成的第一對準標記片15，在該第一對準標記片15上，形成由與該第二連接圖案22及該半導體元件21a相同的材料構成的第二對準標記片25， 該對準標記M由該第一對準標記片15與該第二對準標記片25構成。

根據該構成，能夠防止作為異物而剝離的對準標記M殘留於半導體模組，能夠提高可靠度。

又，一實施形態的半導體模組中， 該基材10與該複數個半導體元件21a藉由該第一連接圖案11與該第二連接圖案22而連接並形成電流路徑， 該第一對準標記片15與該第二對準標記片25之間為非電流路徑。

又，一實施形態的半導體模組中， 在該複數個半導體元件21a的外周部配置複數個該對準標記M1～M3。

10‧‧‧Si電路基板(第一基材、基材)

11‧‧‧電極

12‧‧‧絕緣膜

13‧‧‧凸塊

15‧‧‧第一對準標記片

20‧‧‧藍寶石基板(第二基材)

21‧‧‧半導體積層

21a‧‧‧發光元件(半導體元件)

22‧‧‧電極

23‧‧‧金屬層

25‧‧‧第二對準標記片

M、M1～M3‧‧‧對準標記

圖1為示出本發明的第一實施形態的半導體模組的製造方法中於藍寶石基板上形成半導體積層的步驟的剖面圖。 圖2為示出在上述藍寶石基板的半導體積層形成電極的步驟的剖面圖。 圖3為示出在上述藍寶石基板的半導體積層形成分離槽的步驟的圖。 圖4為Si電路基板的剖面圖。 圖5為示出將上述藍寶石基板與Si電路基板貼合的步驟的剖面圖。 圖6為示出在上述藍寶石基板與Si電路基板之間填充液狀固化性樹脂的步驟的剖面圖。 圖7為示出將上述Si電路基板上的藍寶石基板進行剝離的步驟的剖面圖。 圖8為上述Si電路基板的對準標記與藍寶石基板的對準標記的俯視圖。 圖9為上述第一實施形態的半導體模組的第一變形例。 圖10為上述半導體模組的第二變形例。 圖11為上述半導體模組的第三變形例。 圖12為上述第一實施形態的半導體模組的對準標記的配置例。 圖13為上述半導體模組的對準標記的其他配置例。

Claims (9)

1. 一種半導體模組，其特徵在於，包括： 基材、 設於該基材的表面的對準標記、以及 與該對準標記並置而分別設於該基材的表面、且彼此分離的複數個半導體元件。
2. 如申請專利範圍第1項的半導體模組，其中，該對準標記由第一對準標記片與第二對準標記片構成。
3. 如申請專利範圍第1項的半導體模組，其中，該對準標記的表面與該複數個半導體元件的表面位於大致同一平面上。
4. 一種半導體模組的製造方法，使用有： 第一基材，在表面設有第一對準標記片；以及 第二基材，在表面設有第二對準標記片、及與該第二對準標記片並置且彼此分離的複數個半導體元件， 其特徵在於，具有： 位置對準步驟，使用該第一對準標記片與該第二對準標記片的重合來進行該第一基材與該複數個半導體元件的位置對準；以及 接合步驟，在該位置對準步驟之後，將該第二基材的該複數個半導體元件與該第一基材進行接合，並且將該第一基材與該第二對準標記片進行接合。
5. 如申請專利範圍第4項的半導體模組的製造方法，其中，在後置步驟中使用組合了該第一對準標記片與該第二對準標記片的圖案。
6. 如申請專利範圍第5項的半導體模組的製造方法，其中，該後置步驟具有使用組合了該第一對準標記片與該第二對準標記片的圖案作為檢查用圖案的檢查步驟。
7. 一種半導體模組，由基材、配置於該基材的表面的複數個半導體元件及對準標記構成，其特徵在於， 在該基材的表面設置第一連接圖案，在該複數個半導體元件的該基材側設置第二連接圖案， 該基材與該複數個半導體元件藉由該第一連接圖案與該第二連接圖案而連接， 在該基材的表面，設置由與該第一連接圖案相同的材料形成的第一對準標記片，在該第一對準標記片上，形成由與該第二連接圖案及該半導體元件相同的材料構成的第二對準標記片， 該對準標記由該第一對準標記片與該第二對準標記片構成。
8. 如申請專利範圍第7項的半導體模組，其中，該基材與該複數個半導體元件藉由該第一連接圖案與該第二連接圖案而連接並形成電流路徑， 該第一對準標記片與該第二對準標記片之間為非電流路徑。
9. 如申請專利範圍第1至3、7、8項中任一項的半導體模組，其中，在該複數個半導體元件的外周部配置複數個該對準標記。