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TW201909398A - 固體攝像元件及其製造方法 - Google Patents

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TW201909398A
TW201909398A TW107115834A TW107115834A TW201909398A TW 201909398 A TW201909398 A TW 201909398A TW 107115834 A TW107115834 A TW 107115834A TW 107115834 A TW107115834 A TW 107115834A TW 201909398 A TW201909398 A TW 201909398A
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interlayer insulating
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後藤洋太郎
國清辰也
佐藤英則
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日商瑞薩電子股份有限公司
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Abstract

本發明提供一種固體攝像元件及其製造方法，在具有縱向堆疊2片以上半導體基板之固體攝像元件中，藉由微小的插栓將半導體基板彼此之間電性連接。本發明之固體攝像元件，將覆蓋具備光接收元件之半導體基板SB1的第1背面之絕緣膜IF1、與覆蓋搭載半導體元件之半導體基板SB2的第2主面之層間絕緣膜IL2彼此接合。在該接合面，將貫通絕緣膜IF1的插栓PG1，與嵌入至層間絕緣膜IL2的頂面之連接孔內的插栓PG2接合；該光接收元件與該半導體元件，經由插栓PG1、 PG2而電性連接。

Description

固體攝像元件及其製造方法
本發明係關於一種固體攝像元件及其製造方法，特別是關於應用在縱向堆疊2片以上的半導體基板之固體攝像元件的有效技術。
已知一種技術，將在半導體基板上形成有半導體元件或配線等之晶圓堆疊複數片，從藉此形成之疊層半導體基板獲得半導體晶片，藉而改善半導體晶片的密集度。
於非專利文獻1記載：在SOI基板的背面形成插栓，形成於SOI基板上之配線層的頂面露出之配線，藉以將形成有元件及配線的複數基板，彼此電性連接而堆疊。 [先前技術文獻] [非專利文獻]
[非專利文獻1]「三維積體電路之製造技術」國際品質電子設計研討會(ISQE D)，2002年，33頁~37頁(Fabrication technologies for three-dimensional integrated circuits. International Symposium on Quality Electronic Design (ISQED), 2002, pp. 33-37)
[本發明所欲解決的問題]
將形成有光接收元件之半導體晶圓與其他半導體晶圓貼合，藉以形成具備疊層基板之固體攝像元件的情況，考慮將各個半導體晶圓的主面側彼此接合。然則，僅以將半導體晶圓的主面側彼此接合之技術，無法將半導體晶圓堆疊3片以上。
此外，作為將堆疊之半導體晶圓彼此電性連接的導電性連接部，考慮使用從一方之半導體晶圓內形成至另一方之半導體晶圓內的Si(矽)貫通電極(Throug h-Silicon Via，TSV)。然則，TSV直徑大，難以配置於畫素排列的畫素陣列內，因而若以TSV將半導體晶圓彼此電性連接，則產生電流路徑變長之問題等。
其他目的與新特徵，應可自本說明書之記述內容及附圖明暸。 [解決問題之技術手段]
若對本申請案中揭露之實施形態裡的代表性形態之概要簡單地說明，則其內容如同下述。
一實施形態之固體攝像元件，具備：第1半導體基板、第2半導體基板、覆蓋第1半導體基板的背面之絕緣膜、覆蓋第2半導體基板的主面之層間絕緣膜、貫通絕緣膜之第1導電性連接部、及嵌入至層間絕緣膜的頂面之連接孔內的第2導電性連接部；將絕緣膜與層間絕緣膜接合，將第1導電性連接部與第2導電性連接部接合。 [本發明之效果]
依本申請案中揭露之一實施形態，則可改善固體攝像元件的性能。
以下實施形態中，雖為了方便在必要時分割為複數個部分或實施形態而予以說明，但除了特別指出之情況以外，其等並非彼此全無關聯，而係具有一方為另一方之部分或全部的變形例、細節、補充說明等關係。此外，以下實施形態中，在提及要素的數目等(包括個數、數值、量、範圍等)之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定於該提及的數目，可為提及的數目以上亦可為以下。
進一步，以下實施形態中，其構成要素(亦包含要素步驟等)，除了特別指出之情況及原理上明顯被視為必須之情況等以外，自然可說是並非為必要。同樣地，以下實施形態中，在提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被視為並非如此之情況等以外，包含實質上與該形狀等近似或類似者等。此一條件，對於上述數值及範圍亦相同。
以下，依據附圖詳細地說明實施形態。另，在用於說明實施形態的全部附圖中，對具有同一功能的構件給予同一符號，並省略其重複的說明。此外，以下實施形態中，除了特別必要時以外，原則上不重複同一或相同部分的說明。
(實施形態1) 本實施形態的固體攝像元件，包含具備各畫素之光接收元件(光電轉換部、光電轉換元件)即光電二極體的半導體基板，將形成於各畫素的周邊電晶體，形成於與該半導體基板堆疊之另一半導體基板。此外，本實施形態的固體攝像元件，將在一方之半導體基板的主面側中露出之絕緣膜及插栓，與在另一方之半導體基板的背面側之面中露出的絕緣膜及插栓接合。
＜固體攝像元件的構造及畫素的運作＞ 以下，利用圖1及圖2，說明本實施形態1之固體攝像元件的構造、及構成固體攝像元件之畫素的運作。圖1為，顯示本實施形態的固體攝像元件之剖面圖。圖2為，顯示本實施形態的固體攝像元件之等效電路圖。於圖2，顯示包含1個畫素中之1個光接收元件與該光接收元件的周邊電晶體之等效電路圖。於圖1，從左側依序顯示畫素區PER及周邊電路區CR，於畫素區PER，僅顯示2個畫素PE。
此處作為畫素之一例，假設為CMOS影像感測器中作為畫素實現電路使用的4電晶體型畫素而進行說明，但並未限定於此一形態。亦即，各畫素具備光接收元件，於具備1個光接收元件即光電二極體之1個畫素內，配置轉換電晶體，與周邊電晶體之3個電晶體。此處，周邊電晶體，分別指重置電晶體、放大電晶體、及選擇電晶體。
本實施形態的固體攝像元件，為CMOS(Complementary Metal Oxide Semicon ductor，互補式金屬氧化物半導體)影像感測器。半導體晶片即固體攝像元件，具備圖1所示的畫素區(畫素陣列區)PER、及俯視時包圍畫素區PER之周圍的周邊電路區CR。於畫素區PER，將複數畫素PE配置為俯視時呈行列狀。亦即，於構成固體攝像元件之半導體基板SB1的主面(頂面)，將複數畫素PE，在沿著構成固體攝像元件之半導體基板SB1的主面之X方向及Y方向陣列狀地排列。X方向，對Y方向垂直。
俯視時，光接收部(光接收元件)即光電二極體PD1佔據各畫素PE之面積的大部分。畫素區PER、畫素PE、及光電二極體PD1，俯視時具有矩形形狀。周邊電路區CR，例如具備畫素讀取電路、輸出電路、列選擇電路、及控制電路等。
各個複數畫素PE，為生成反應所照射之光線強度的訊號之部分。列選擇電路，以列單位選擇複數畫素PE。藉由列選擇電路選擇出之畫素PE，將生成的訊號往輸出線輸出。讀取電路，讀取從畫素PE輸出的訊號而往輸出電路輸出。讀取電路，讀取複數畫素PE的訊號。輸出電路，將讀取電路讀取到之畫素PE的訊號，往固體攝像元件之外部輸出。控制電路，整合管理固體攝像元件全體的運作，控制固體攝像元件之其他構成要素的運作。
本實施形態中，1個畫素PE具備光電二極體PD1，其形成於縱向堆疊之第1半導體基板及第2半導體基板中的第1半導體基板；於第2半導體基板，具備在各畫素PE內與光電二極體PD1相連接之周邊電晶體。
接著，於圖2，顯示包含形成於1個畫素的光接收元件(光電轉換部、光電二極體)之電路。亦即，複數畫素，分別具備圖2所示之電路。
如圖2所示，畫素，具備：光電二極體PD1，施行光電轉換；以及轉換電晶體TX，傳遞在光電二極體產生的電荷。此外，畫素，具備：浮動擴散電容部(浮動擴散區)FD，貯存從轉換電晶體TX傳遞的電荷；以及放大電晶體AMI，將浮動擴散電容部FD的電位放大。畫素，進一步具備：選擇電晶體SEL，選擇是否將以放大電晶體AMI放大的電位，往與讀取電路(未圖示)連接之輸出線OL輸出；以及重置電晶體RST，將光電二極體PD1之陰極及浮動擴散電容部FD的電位，初始化為既定電位。
轉換電晶體TX、重置電晶體RST、放大電晶體AMI、及選擇電晶體SEL，例如各自為n型MOSFET。對光電二極體PD1之陽極，施加負側電源電位Vss，即接地電位；光電二極體PD1之陰極，與轉換電晶體TX之源極相連接。浮動擴散電容部FD，與轉換電晶體TX之汲極、重置電晶體RST之源極、放大電晶體AMI之閘極相連接。對重置電晶體RST之汲極、放大電晶體AMI之汲極，施加正側電源電位Vdd。放大電晶體AMI之源極，與選擇電晶體SEL之汲極相連接。選擇電晶體SEL之源極，與輸出線OL相連接。
接著對畫素的運作予以說明。首先，對轉換電晶體TX及重置電晶體RST之閘極電極施加既定電位，使轉換電晶體TX及重置電晶體RST皆成為開啟(ON)狀態。如此一來，則留在光電二極體PD1的電荷及貯存在浮動擴散電容部FD的電荷朝向正側電源電位Vdd流動，使光電二極體PD1及浮動擴散電容部FD的電荷初始化。其後，重置電晶體RST成為關閉(OFF)狀態。
接著，對光電二極體PD1之PN接合照射入射光，在光電二極體PD1製造光電轉換。此一結果，在光電二極體PD1產生電荷。此等電荷，藉由轉換電晶體TX全部往浮動擴散電容部FD傳遞。浮動擴散電容部FD貯存傳遞至的電荷。藉此，改變浮動擴散電容部FD的電位。
接著，若選擇電晶體SEL成為開啟狀態，則改變後之浮動擴散電容部FD的電位，藉由放大電晶體AMI放大，其後，往輸出線OL輸出。而後，讀取電路，讀取輸出線OL的電位。如此地，從在畫素陣列部形成複數個之畫素分別讀取電荷資訊，而可獲得藉由攝像元件拍攝到的影像。
接著，利用圖1，對本實施形態的固體攝像元件之剖面構造具體地說明。本申請案中，有將由半導體構成的基板、與形成於該基板上的磊晶層(磊晶成長層、半導體層)，一同稱作半導體基板之情況。然則，即便為從由堆疊基板與磊晶層而形成的半導體基板將基板去除之情況，仍將留下的磊晶層稱作半導體基板。
上述光電二極體，形成於包含磊晶層之半導體基板的頂面；構成上述各種電路之電場效應電晶體的源極/汲極區及通道，形成於包含磊晶層之半導體基板的主面。
此外，此處，茲就如同下述地形成之固體攝像元件予以說明：準備具備第1主面及第1主面之相反側的第1背面之第1半導體基板、以及具備第2主面及第2主面之相反側的第2背面之第2半導體基板，將第2半導體基板的第2主面側，與第1半導體基板的第1背面側接合而形成。
另，此處所述之半導體基板的主面，係指半導體基板之面中，形成光電二極體及電晶體等半導體元件之側的面，此處，將該主面之相反側的面稱作半導體基板的背面。此外，此處所述之半導體基板的主面側之面，在將包含層間絕緣膜之配線層形成於半導體基板的主面上之情況，係指該配線層之面中，與半導體基板的主面側為相反側之面，即該配線層的最頂面。此外，此處所述之半導體基板的背面側之面，在形成覆蓋半導體基板的背面之絕緣膜的情況，係指該絕緣膜之面中，與半導體基板的背面側為相反側之面，即該絕緣膜的最底面。
於圖1，顯示包含畫素區PER及周邊電路區CR之固體攝像元件的剖面。如圖1所示，固體攝像元件，具備：p- 型半導體基板SB1，即第1半導體基板；以及p- 型半導體基板SB2，即第2半導體基板。半導體基板SB1，由磊晶層EP1構成；半導體基板SB2，由以Si(矽)形成之基板S2(參考圖3)及其上方之磊晶層EP2(參考圖3)所構成。圖1所示之固體攝像元件中，半導體基板SB1係指磊晶層EP1，半導體基板SB2係指基板S2與其上方之磊晶層EP2。另，圖中將基板S2及磊晶層EP2一併作為半導體基板SB2表示。
半導體基板SB1，具備第1主面、及第1主面之相反側的第1背面；半導體基板SB2，具備第2主面、及第2主面之相反側的第2背面。半導體基板SB1，由磊晶成長層(半導體層)構成，例如由Si(矽)層構成。
半導體基板SB1的第1背面，由與第1背面接觸之絕緣膜IF1覆蓋。絕緣膜IF1， 例如由氧化矽膜構成。於畫素區PER，將複數畫素PE在橫向排列，圖1顯示其中的1個畫素PE。此處所述之橫向，係沿著半導體基板SB1的第1主面或半導體基板SB2的第2主面之方向(水平方向)。畫素區PER及周邊電路區CR中，在第1半導體基板SB1的頂面(第1主面)，形成將元件彼此分離之元件隔離區(元件隔離部、元件隔離膜)EI1。元件隔離區EI1，由嵌入至形成於半導體基板SB1的頂面之溝內的氧化矽膜等絕緣膜構成。
元件隔離區EI1，貫通半導體基板SB1。亦即，元件隔離區EI1，從半導體基板SB1的頂面(第1主面)形成至底面(第1背面)；元件隔離區EI1的底面，與絕緣膜IF1接觸。此外，元件隔離區EI1的頂面，與後述層間絕緣膜IL1的底面接觸。元件隔離區EI1的頂面之高度(位置)，與半導體基板SB1的頂面之高度(位置)略相同。元件隔離區EI1具有STI(Shallow Trench Isolation，淺溝槽隔離)構造。
於畫素PE內，在從元件隔離區EI1露出的區域之半導體基板SB1的頂面(主動區)，形成光電二極體PD1。光電二極體PD1，具備：p+ 型半導體區PR，形成於半導體基板SB1的頂面；以及n型半導體區NR，與p+ 型半導體區PR的底面接觸，形成於p+ 型半導體區PR下方之半導體基板SB1內。亦即，光電二極體PD1，由p+ 型半導體區PR及n型半導體區NR的PN接合構成。n型半導體區NR之n型雜質(例如P(磷)或As(砷))的濃度，較半導體基板SB1的雜質濃度更高。
於畫素PE中，在形成有光電二極體PD1的主動區內之半導體基板SB1的第1主面，與光電二極體PD1分隔而形成n型半導體區即浮動擴散電容部FD。浮動擴散電容部FD之深度，較n型半導體區NR之深度更淺。此外，於半導體基板SB1的第1主面中，在相鄰的浮動擴散電容部FD及n型半導體區NR間之該第1主面的正上方，隔著閘極絕緣膜而形成閘極電極GT。閘極電極GT、浮動擴散電容部FD、 及n型半導體區NR，構成轉換電晶體TX。n型半導體區NR構成轉換電晶體TX之源極區，浮動擴散電容部FD構成轉換電晶體TX之汲極區。
周邊電路區CR，於半導體基板SB1的頂面形成具備通道區之電晶體Q1。此處，雖以使電晶體Q1為n通道型MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半場效電晶體)的情況予以說明，但電晶體Q1亦可為p通道型MISFET。實際上，於周邊電路區CR，形成n通道型及p通道型之各自的電晶體。電晶體Q1，在以元件隔離區EI1界定出之主動區中，具備隔著閘極絕緣膜而形成於半導體基板SB1的頂面上方之閘極電極G1。在閘極電極G1旁之半導體基板SB1的頂面，以俯視時包夾閘極電極G1之方式，形成源極/汲極區SD。電晶體Q1，由閘極電極G1及源極/汲極區SD構成。
周邊電路區CR中，在形成有電晶體Q1之半導體基板SB1的第1主面，形成導入有p型雜質(例如B(硼))之p型半導體區，即井W1。井W1之深度，較源極/汲極區SD更深。此外，於周邊電路區CR，形成複數電晶體Q1、及其他種類的半導體元件，將此等元件彼此之間，藉由元件隔離區EI1分離。元件隔離區EI1，與形成於畫素PE的元件隔離區EI1具有相同深度。
轉換電晶體TX及電晶體Q1各自的閘極絕緣膜，例如由氧化矽膜構成；閘極電極GT、G1，例如由多晶矽膜構成。源極/汲極區SD，由對半導體基板SB1的頂面導入有n型雜質(例如P(磷)或As(砷))之n型半導體區構成。電晶體Q1運作時，於源極/汲極區SD間之半導體基板SB1的頂面形成通道。圖示雖省略，但源極/汲極區SD及閘極電極G1之各自的頂面，以由CoSi(鈷矽化物)等構成之矽化物層覆蓋。
於半導體基板SB1上，以覆蓋元件隔離區EI1、光電二極體PD1、及電晶體Q1的方式，形成層間絕緣膜IL1。層間絕緣膜IL1，由從半導體基板SB1的第1主面側依序疊層之構成各個接觸層及配線層的層間絕緣膜所形成。亦即，層間絕緣膜IL1，包含疊層在半導體基板SB1的第1主面上之複數層間絕緣膜。此外，圖中將轉換電晶體TX及電晶體Q1各自的閘極絕緣膜與層間絕緣膜IL1一體化地圖示。
構成接觸層的層間絕緣膜，包含沉積於半導體基板SB1上之由氮化矽膜構成的襯膜(蝕刻阻擋膜)、及沉積於該襯膜上之氧化矽膜。圖中，並未顯示構成層間絕緣膜IL1之各層間絕緣膜彼此的邊界。使位於此等邊界之各層間絕緣膜的頂面，皆平坦化。此處雖對於半導體基板SB1上之配線層僅有1層的情況予以說明，但亦可將配線層疊層2層以上。
第1配線層包含配線M1。配線M1，例如主要由Cu(銅)或Al(鋁)等構成。在將接觸層即層間絕緣膜，往縱向貫通，亦即往對半導體基板SB1的第1主面垂直之方向(垂直方向)貫通的複數接觸洞內，嵌入接觸插栓CP。接觸插栓CP，例如為主要由W(鎢)構成之導電性連接部。接觸插栓CP，將配線M1，與形成於第1半導體基板的第1主面之半導體元件電性連接。圖1中，顯示與浮動擴散電容部FD及源極/汲極區SD相連接之接觸插栓CP。層間絕緣膜IL1覆蓋配線M1，層間絕緣膜IL1的頂面平坦。為了防止往光電二極體PD1照射之光線受到各配線遮蔽，在光電二極體PD1的正上方並未形成配線M1。
於畫素區PER及周邊電路區CR中，在配線M1的正下方，形成構成層間絕緣膜IL1之接觸層、元件隔離區EI1、及貫通絕緣膜IF1之插栓PG1。插栓PG1貫通元件隔離區EI1，故並未與半導體基板SB1接觸。換而言之，插栓PG1，隔著元件隔離區EI1而與半導體基板SB1分隔。插栓PG1的底面與絕緣膜IF1的底面，在略同一面中平坦化。插栓PG1，係嵌入至從絕緣膜IF1的底面側形成之連接孔(凹部、 溝)內的導電性連接部，具有梯形之截面形狀。亦即，橫向中的插栓PG1之寬度，相較於插栓PG1的底面側，在插栓PG1的頂面側更小。
於絕緣膜IF1及插栓PG1下方，配置半導體基板SB2。半導體基板SB2，縱向之厚度較半導體基板SB1更大。在半導體基板SB2的第2背面，貼附支持基板SSB。
於畫素區PER及周邊電路區CR中，在第2半導體基板SB2的頂面(第2主面)，形成將元件彼此分離之元件隔離區EI2。元件隔離區EI2，由嵌入至形成於半導體基板SB2的頂面之溝內的氧化矽膜等絕緣膜構成。元件隔離區EI2，到達至半導體基板SB2之途中深度。元件隔離區EI2的頂面之高度，與半導體基板SB2的頂面之高度略相同。元件隔離區EI2具有STI構造。
此處所述的深度，亦即，例如形成於半導體基板SB2的第2主面之溝、元件隔離區或半導體區等的深度，係指從半導體基板SB2的第2主面朝向半導體基板SB2的第2背面之向下的方向中，從半導體基板SB2的第2主面算起之距離。
於各畫素PE之半導體基板SB2的第2主面附近，形成周邊電晶體，即重置電晶體RST、放大電晶體AMI、及選擇電晶體SEL(參考圖2)。圖1中，並未顯示選擇電晶體SEL。藉由固體攝像元件進行拍攝之情況，在接收光線的光電二極體PD 1產生電荷以作為訊號，藉由轉換電晶體TX，將該電荷往與轉換電晶體TX之汲極區相連接的浮動擴散電容部FD傳遞。藉由放大電晶體及選擇電晶體，將此等訊號放大，往上述輸出線輸出。如此地，可讀取藉由拍攝而獲得的訊號。另，重置電晶體，係為了將儲存在浮動擴散電容部FD之電荷重置而使用。
此處，雖對於在各畫素PE之半導體基板SB2的第2主面附近形成重置電晶體RST及放大電晶體AMI等n通道型MISFET之情況予以說明，但亦可在各畫素PE之半導體基板SB2的第2主面附近形成p通道型MISFET。重置電晶體RST，具備：閘極電極GR，隔著閘極絕緣膜而形成於半導體基板SB2的頂面上；以及源極/汲極區SD，於閘極電極GR旁之半導體基板SB2的頂面，以俯視時包夾閘極電極GR之方式形成。此外，放大電晶體AMI，具備：閘極電極GA，隔著閘極絕緣膜而形成於半導體基板SB2的頂面上；以及源極/汲極區SD，於閘極電極GA旁之半導體基板SB2的頂面，以俯視時包夾閘極電極GA之方式形成。選擇電晶體，具備與重置電晶體RST及放大電晶體AMI相同的構造。
周邊電路區CR中，於半導體基板SB2的頂面形成具備通道區之電晶體Q2。此處，雖以使電晶體Q2為n通道型MISFET的情況予以說明，但電晶體Q2亦可為p通道型MISFET。實際上，於周邊電路區CR，形成n通道型及p通道型之各自的電晶體。電晶體Q2，在以元件隔離區EI2界定出之主動區中，具備隔著閘極絕緣膜形成於半導體基板SB2的頂面上之閘極電極G2。在閘極電極G2旁之半導體基板SB2的頂面，以俯視時包夾閘極電極G2之方式，形成源極/汲極區SD。電晶體Q2，由閘極電極G2及源極/汲極區SD構成。
畫素區PER及周邊電路區CR中，在形成有重置電晶體RST、放大電晶體AMI、選擇電晶體(未圖示)及電晶體Q2之半導體基板SB2的第2主面，形成導入有p型雜質(例如B(硼))之p型半導體區，即井W2。井W2之深度，較源極/汲極區SD及元件隔離區EI2更深。此外，井W2的底面，未到達半導體基板SB2的第2背面。另，雖未圖示，但在形成有各個重置電晶體RST及放大電晶體AMI的主動區之半導體基板SB2的第2主面，亦將p型半導體區，即井，與井W2同樣地形成。
畫素區PER及周邊電路區CR中，重置電晶體RST、放大電晶體AMI、及電晶體Q2各自的閘極絕緣膜，例如由氧化矽膜構成；閘極電極GR、GA、G2，例如由多晶矽膜構成。源極/汲極區SD，由對半導體基板SB2的頂面導入n型雜質(例如P(磷)或As(砷))之n型半導體區構成。電晶體Q2運作時，於源極/汲極區SD間之半導體基板SB2的頂面形成通道。
於半導體基板SB2上，以覆蓋元件隔離區EI2、重置電晶體RST、放大電晶體AMI、選擇電晶體(未圖示)、及電晶體Q2的方式，形成層間絕緣膜IL2。層間絕緣膜IL2，由從半導體基板SB2的第2主面側依序疊層之構成各個接觸層及複數配線層的層間絕緣膜所形成。亦即，層間絕緣膜IL2，包含疊層在半導體基板SB2的第2主面上之複數層間絕緣膜。此外，圖中將周邊電晶體及電晶體Q2各自的閘極絕緣膜與層間絕緣膜IL2一體化地圖示。
構成接觸層的層間絕緣膜，包含沉積於半導體基板SB2上之由氮化矽膜構成的襯膜(蝕刻阻擋膜)、及沉積於該襯膜上之氧化矽膜。圖中，並未顯示構成層間絕緣膜IL2之各層間絕緣膜彼此的邊界。複數配線層，例如包含從半導體基板SB2的第2主面側依序疊層之第1配線層、第2配線層、及第3配線層。疊層之配線層的數目可較3層更多，亦可更少。
第1配線層包含配線M1，第2配線層包含配置於配線M1上之配線M2，第3配線層包含配置於配線M2上之配線M3。配線M1~M3，例如主要由Cu(銅)或Al(鋁)等構成。在將接觸層即層間絕緣膜往縱向貫通的複數接觸洞內，嵌入接觸插栓CP。接觸插栓CP，例如主要由W(鎢)構成。接觸插栓CP，將配線M1，與形成於半導體基板SB2的第2主面之半導體元件電性連接。另，重置電晶體RST及放大電晶體AMI，彼此共用源極/汲極區SD中之一方。
圖1中，顯示與源極/汲極區SD連接之接觸插栓CP。配線M1與配線M2，藉由貫通配線M1與配線M2間之層間絕緣膜IL2的通孔而彼此電性連接。配線M2與配線M3，藉由貫通配線M2與配線M3間之層間絕緣膜IL2的通孔而彼此電性連接。此外，於配線M3上方，形成與配線M3的頂面連接之通孔。上述各個複數通孔，例如主要由Cu(銅)構成。層間絕緣膜IL2覆蓋配線M1~M3，層間絕緣膜IL2的頂面平坦。
於畫素區PER及周邊電路區CR中，在層間絕緣膜IL2的頂面，形成複數連接孔(凹部、溝)。在該連接孔內，嵌入插栓PG2。插栓PG2，形成於與配線M3的頂面連接之通孔的正上方；該通孔的頂面，在該連接孔的底部中從層間絕緣膜IL2露出。在連接孔的底部中，插栓PG2的底面與該通孔的頂面相連接。插栓PG2，係嵌入至從層間絕緣膜IL2的頂面側形成之連接孔(凹部、溝)內的導電性連接部， 具有倒梯形之截面形狀。亦即，橫向中的插栓PG2之寬度，相較於插栓PG2的底面側，在插栓PG2的頂面側更大。
雖未圖示，但亦可於層間絕緣膜IL1的頂面上，形成表面保護膜即鈍化膜PF、 及鈍化膜PF上之微透鏡ML。鈍化膜，例如由氧化矽膜、及配置於該氧化矽膜上的氮化矽膜形成。微透鏡ML由頂面為曲面之半球狀的膜構成，逐一形成於各畫素PE。微透鏡ML，形成於光電二極體PD1的正上方。
本實施形態的固體攝像元件，具備如下接合構造：將形成於半導體基板SB1的第1背面側之絕緣膜IF1及插栓PG1的各自之底面，與形成於半導體基板SB2的第2主面側之層間絕緣膜IL2及插栓PG2的各自之頂面接合。亦即，絕緣膜IF1的底面與層間絕緣膜IL2的頂面接合，插栓PG1的底面與插栓PG2的頂面接合。
換而言之，將絕緣膜IF1的面中，與第1背面側之面為相反側的面(底面)，和層間絕緣膜IL2的面中，與第2背面側之面為相反側的面(頂面)彼此接合。此外，將插栓PG1的面中，與第1背面側之面為相反側的面(底面)，和插栓PG2的面中，與第2背面側之面為相反側的面(頂面)彼此接合。亦即，絕緣膜IF1與層間絕緣膜IL2，在對半導體基板SB1、SB2各自的主面垂直之方向中接合；插栓PG1、PG2，在對半導體基板SB1、SB2各自的主面彼此垂直之方向中接合。
因此，形成於半導體基板SB1的第1主面附近之半導體元件，與形成於半導體基板SB2的第2主面附近之半導體元件，經由插栓PG1、PG2而電性連接。亦即，各個插栓PG1、PG2，作為接合墊而使用。插栓PG1、PG2，形成於俯視時彼此重疊的位置。
例如，構成轉換電晶體TX之汲極區即浮動擴散電容部FD，經由形成於半導體基板SB1上之接觸插栓CP與配線M1、插栓PG1與PG2、形成於層間絕緣膜IL2內之配線M1~M3、通孔及接觸插栓CP，而與重置電晶體RST之源極區及閘極電極GA電性連接。另，與閘極電極GA連接之接觸插栓CP，形成於未圖示的區域。
如此地，藉由將半導體基板SB1的第1背面側之插栓PG1，與半導體基板SB2的第2主面側之插栓PG2彼此連接，而可將疊層的半導體基板SB1、SB2間電性連接。如圖1所示，於各畫素PE中，亦可將半導體基板SB1、SB2間電性連接。
在拍攝時，往攝像元件照射的光線，依序透射過微透鏡ML、各配線層而到達光電二極體PD1。藉由對光電二極體PD1的PN接合照射入射光，而在光電二極體PD1及光電二極體PD1下方之半導體基板SB1中產生光電轉換。此一結果，產生電子，將該電子在光電二極體PD1之n型半導體區NR內儲存作為電荷。如此地， 光電二極體PD1，係在其內部生成反應入射光之光量的訊號電荷之光接收元件，亦即光電轉換元件。
另，n型半導體區NR與半導體基板SB1之間的PN接合，亦構成光電二極體PD1。此處，雖說明在半導體基板SB1的第1主面及半導體基板SB2的第2主面，形成高濃度之p+ 型半導體區PR，但光電二極體PD1，亦可不具備p+ 型半導體區PR。亦即，光電二極體PD1，亦可僅由n型半導體區NR及半導體基板SB1構成。
＜固體攝像元件之製造方法＞ 以下，利用圖3~圖10，對本實施形態的固體攝像元件之製造方法予以說明。圖3~圖10為，本實施形態的固體攝像元件之製程中的剖面圖。圖3~圖10之各圖，從左方依序顯示畫素區PER及周邊電路區CR。圖1中雖顯示在畫素區PER排列2個畫素PE的範圍，但圖3~圖8之畫素區PER中，僅顯示1個畫素的形成區域。此外，圖10中，於周邊電路區CR的右側顯示銲墊區PDR。
本實施形態的固體攝像元件之製程，例如在利用圖5說明之步驟中使第1半導體晶圓的上下方向倒置。亦即，倒置之半導體晶圓的背面朝向上方，主面朝向下方。此處，在半導體晶圓的主面向上之情況，將該半導體晶圓的主面側之方向稱作上方，將該半導體晶圓的背面側之方向稱作下方。相反地，半導體晶圓的背面向上之情況，將該半導體晶圓的背面側之方向稱作上方，將該半導體晶圓的主面側之方向稱作下方。
固體攝像元件之製程中，首先，如圖3所示，分別備製例如由單晶矽(Si)構成之p型半導體基板(半導體晶圓)SB1及SB2。半導體基板SB1，具備在後述步驟中形成光電二極體及電晶體等半導體元件的第1主面、及其相反側的第1背面。半導體基板SB2，具備在後述步驟中形成電晶體等半導體元件的第2主面、及其相反側的第2背面。
半導體基板SB1，具備由單晶矽構成之基板S1、及在基板S1上藉由磊晶成長法形成之磊晶層EP1，具有疊層構造。半導體基板SB2，具備由單晶矽構成之基板S2、及在基板S2上藉由磊晶成長法形成之磊晶層EP2，具有疊層構造。
此處，將藉由切割切削前之半導體基板稱作半導體晶圓。此外，包含半導體基板、及製程中形成於半導體基板上之元件及配線層等，稱作半導體晶圓。半導體基板SB1為第1半導體晶圓，半導體基板SB2為第2半導體晶圓。
另，半導體基板SB1、SB2分別為不同的半導體晶圓，此處，茲就在同樣時間點施行對半導體基板SB1、SB2施行之相同的各個步驟之情況予以說明。然則， 不必對半導體基板SB1、SB2分別以同時進行的方式施行處理，例如亦可在對半導體基板SB1施行利用圖3~圖8說明之步驟後，對半導體基板SB2施行利用圖3~圖8說明之步驟。亦即，至將第1半導體晶圓與第2半導體晶圓接合之步驟(參考圖9)前為止，對第1半導體晶圓及第2半導體晶圓之任一方，優先地施行元件的形成、配線層的形成、背面的研磨、及覆蓋背面之絕緣膜的形成等步驟亦可。
此外，圖3中將磊晶層與其下方之基板區別顯示，但其他圖中，將由磊晶層與其下方之基板構成的疊層基板、或僅由磊晶層構成的基板，圖示為1片半導體基板。
接著，如圖4所示，於半導體基板SB1的第1主面形成複數溝。此等溝，可藉由下述方式形成：將由形成於半導體基板SB1上之絕緣膜構成的圖案作為遮罩(硬罩)使用，施行蝕刻。對半導體基板SB2的第2主面，亦同樣地形成複數溝。
而後，在以上述步驟形成的溝內，例如利用CVD(Chemical Vapor Deposition， 化學氣相沉積)法嵌入絕緣膜後，利用CMP(Chemical Mechanical Polishing，化學機械研磨)法，將半導體基板SB1的第1主面及半導體基板SB2的第2主面各自之上方的該絕緣膜去除。藉此，藉由留在該淺溝內的該絕緣膜，於半導體基板SB1的第1主面之溝內形成元件隔離區EI1，於半導體基板SB2的第2主面之溝內形成元件隔離區EI2。此處，藉由STI(Shallow Trench Isolation，淺溝槽隔離)法形成元件隔離區EI1、EI2。元件隔離區EI1、EI2，例如由氧化矽膜構成。元件隔離區EI1、EI2，形成到達至磊晶層EP1、EP2(參考圖3)之各自的途中深度，並未貫通磊晶層EP1、EP2。
而後，利用光微影技術及離子注入法，在半導體基板SB1之周邊電路區CR的第1主面形成p型井W1，在半導體基板SB2之畫素區PER及周邊電路區CR的第2主面形成p型井W2。該離子注入，植入p型雜質(例如B(硼))。另，本實施形態中，雖對於在周邊電路區CR形成n通道型電晶體予以說明，但在周邊電路區CR之未圖示的區域，亦形成p通道型電晶體。使形成p通道型電晶體處，與形成n通道型電晶體時形成於半導體基板SB1、SB2之雜質區的導電型為不同導電型。
而後，利用光微影技術及離子注入法，在半導體基板SB1之畫素區PER的主面形成光電二極體PD1。此處，例如藉由離子注入法將n型雜質(例如P(磷)或As (砷))植入半導體基板SB1之畫素區PER的頂面，以形成n型半導體區NR；例如藉由離子注入法將p型雜質(例如B(硼))植入半導體基板SB1之畫素區PER的頂面，以形成p+ 型半導體區PR。p+ 型半導體區PR之深度，較n型半導體區NR更淺。n型半導體區NR之深度，較元件隔離區EI1更淺。光電二極體PD1，主要由n型半導體區NR構成，此處，係由p+ 型半導體區PR、與n型半導體區NR周圍之半導體基板SB1即p型半導體區構成。亦即，光電二極體PD1，由n型半導體區及p型半導體區的PN接合構成。
半導體基板SB1之畫素區PER中，俯視時排列形成複數光電二極體PD1，各光電二極體PD1，形成於以元件隔離區EI1界定出之主動區。此處，於半導體基板SB1的第1主面中，形成有複數光電二極體PD1之各個區域成為1個畫素PE。換而言之，1個畫素PE具備1個光電二極體PD1。
而後，於半導體基板SB1上，形成轉換電晶體TX，電晶體Q1，以及分別覆蓋轉換電晶體TX、電晶體Q1、及光電二極體PD1之配線層。電晶體及配線層之形成步驟中，不具有本實施形態的固體攝像元件之製造方法的主要特徵，故此處省略該形成步驟的具體說明。n通道型MISFET即轉換電晶體TX形成於畫素區PER，n通道型MISFET即電晶體Q1形成於周邊電路區CR。n型半導體區NR，構成轉換電晶體TX之源極區。
轉換電晶體TX，具備形成於半導體基板SB1的第1主面之浮動擴散電容部FD、及該第1主面上之閘極電極GT；電晶體Q1，具備形成於半導體基板SB1的第1主面之源極/汲極區SD、及該第1主面上之閘極電極G1。形成有電晶體Q1之主動區，以元件隔離區EI1界定。配線層，包含層間絕緣膜IL1、以及層間絕緣膜IL1內之接觸插栓CP及配線M1。
此外，於畫素區PER中，在半導體基板SB2的第2主面附近，形成各畫素之周邊電晶體，亦即，形成重置電晶體RST、放大電晶體AMI、及選擇電晶體(未圖示)。此外，於周邊電路區CR中，在半導體基板SB2的第2主面附近，形成電晶體Q2。
其後，形成疊層配線層，其係由分別覆蓋重置電晶體RST、放大電晶體AMI、選擇電晶體(未圖示)、及電晶體Q2之複數配線層所構成。半導體基板SB2上之重置電晶體RST，具備形成於半導體基板SB2的第2主面之源極/汲極區SD、及該第2主面上之閘極電極GR。放大電晶體AMI，具備形成於半導體基板SB2的第2主面之源極/汲極區SD、及該第2主面上之閘極電極GA。選擇電晶體，具備與放大電晶體AMI相同的構造。電晶體Q2，具備形成於半導體基板SB2的第2主面之源極/汲極區SD、及該第2主面上之閘極電極G2。形成有各電晶體之主動區，以元件隔離區EI2界定。疊層配線層，包含層間絕緣膜IL2，以及層間絕緣膜IL2內之接觸插栓CP、配線M1、M2、M3、及通孔。
層間絕緣膜IL1內之配線M1，經由接觸插栓CP，而對光電二極體PD1、轉換電晶體TX、及電晶體Q1等元件電性連接。層間絕緣膜IL2內之配線M1，經由接觸插栓CP，而對周邊電晶體及電晶體Q2等元件電性連接。層間絕緣膜IL2內之配線M1、M2及M3，經由通孔而彼此電性連接；半導體基板SB1上之配線層的頂面由層間絕緣膜IL1構成，半導體基板SB2上之疊層配線層的頂面由層間絕緣膜IL2構成。在層間絕緣膜IL2內之配線M3的正上方，形成與配線M3連接之通孔；該通孔的頂面，由構成層間絕緣膜IL2之上部的絕緣膜覆蓋。
而後，於層間絕緣膜IL2的頂面，形成複數連接孔(凹部、溝)，將嵌入此等連接孔內之插栓(導電性連接部)PG2，例如以所謂的金屬鑲嵌法形成。插栓PG2，例如主要由Cu(銅)構成。該連接孔，例如可藉由光微影技術及蝕刻法形成。插栓PG2，可藉由下述方式形成：例如，於該連接孔上依序疊層包含Ta(鉭)等之阻障導體膜及由Cu(銅)構成之種晶膜後，藉由鍍覆法形成主導體膜即銅膜，藉此完全填入連接孔內後，例如藉由CMP法將層間絕緣膜IL2的頂面上之金屬膜去除。插栓PG2的底面，與和配線M3的頂面相連接之通孔的頂面連接。此處，將插栓PG2分別形成於畫素區PER及周邊電路區CR。藉由上述CMP法所進行的金屬膜之研磨步驟，而使插栓PG2的頂面與層間絕緣膜IL2的頂面，在略同一面中平坦化。
接著，如圖5所示，於第1半導體晶圓的主面側，亦即層間絕緣膜IL1的頂面，貼附支持基板SSA。支持基板SSA，具有防止包含支持基板SSA上之配線層及半導體基板SB1的構造變形等之功能。同樣地，於第2半導體晶圓的背面，亦即半導體基板SB2的第2背面，貼附支持基板SSB。支持基板SSA、SSB，例如分別由Si(矽)基板構成。而後，將半導體基板SB1，即第1半導體晶圓上下倒置。亦即，使半導體基板SB1的第1背面朝上。另，在為了保持半導體晶圓之強度而使半導體基板SB2具有充分的厚度之情況，亦可不在半導體基板SB2貼附支持基板SSB。
接著，如圖6所示，例如以CMP法研磨(研削)半導體基板SB1的第1背面。藉此，藉由使第1背面後退，而露出元件隔離區EI1。藉由此一步驟，將基板S1(參考圖3)全部去除。半導體基板SB1的第1背面，即磊晶層EP1的背面，後退至元件隔離區EI1的頂面；半導體基板SB2的第2背面，即磊晶層EP2的背面，後退至元件隔離區EI1的頂面。此處，n型半導體區NR在第1背面中並未露出。藉由此一研磨步驟，半導體基板SB1及元件隔離區EI1之各自的膜厚，例如成為150~350nm程度。另，亦可因應必要，藉由CMP法等研磨半導體基板SB2的第2背面，使其後退。
接著，如圖7所示，例如利用電漿CVD法，形成(沉積)覆蓋第1半導體晶圓的背面，即覆蓋半導體基板SB1的第1背面之絕緣膜(氧化絕緣膜)IF1。絕緣膜IF1與元件隔離區EI1的頂面接觸，覆蓋元件隔離區EI1的該頂面。絕緣膜IF1，例如由氧化矽膜構成。
作為絕緣膜IF1之形成方法，考慮利用例如熱氧化法，但在利用熱氧化法之情況，已形成的配線M1等承受熱負載，故此處利用半導體基板SB1的溫度上升小之成膜方法，即電漿CVD法，形成絕緣膜IF1。
接著，如圖8所示，利用光微影技術及蝕刻法，於第1半導體晶圓的背面，形成複數較深之連接孔(凹部、溝)。亦即，形成從絕緣膜IF1的頂面，貫通半導體基板SB1，到達配線M1的頂面之連接孔。該連接孔，貫通絕緣膜IF1、元件隔離區EI1、及構成層間絕緣膜IL1之接觸層。在該連接孔與半導體基板SB1之間夾設有元件隔離區EI1，故半導體基板SB1並未於連接孔內露出。在連接孔的底面，露出配線M1的頂面。
而後，例如藉由所謂的金屬鑲嵌法，形成嵌入上述複數連接孔之各自的內部之插栓(導電性連接部)PG1。插栓PG1，例如主要由Cu(銅)構成。插栓PG1，例如可藉由下述方法形成：於該連接孔上依序疊層包含Ta(鉭)等之阻障導體膜及由Cu(銅)構成之種晶膜後，藉由鍍覆法形成主導體膜即銅膜，藉此完全填入連接孔內後，將絕緣膜IF1的頂面上之金屬膜例如以CMP法去除。插栓PG1的底面，與配線M1的頂面相連接。此處，將插栓PG1分別形成於畫素區PER及周邊電路區CR。藉由上述CMP法所進行的金屬膜之研磨步驟，而使插栓PG1的頂面與絕緣膜IF1的頂面，在略同一面中平坦化。
另，此處雖將插栓PG1與配線M1連接，但在半導體基板SB1下方疊層複數配線層的情況，亦可將高度和配線M1不同之配線與插栓PG1連接。
接著，如圖9所示，將第1半導體晶圓的背面與第2半導體晶圓的主面接合。亦即，將圖8所示之絕緣膜IF1的頂面，與圖8所示之層間絕緣膜IL2的頂面貼合而予以接合。此時，藉由將第1半導體晶圓上下再度倒置，而使半導體基板SB1的第1主面朝上。藉此，以半導體基板SB1的第1背面，與半導體基板SB2的第2主面相對向之狀態，形成由第1半導體晶圓及第2半導體晶圓構成的疊層晶圓。
此處，將在第1半導體晶圓的背面中露出之絕緣膜IF1、與在第2半導體晶圓的主面中露出之層間絕緣膜IL2貼合後，藉由以400℃施行熱處理而提高接合強度。若施行熱處理則產生從絕緣膜IF1及層間絕緣膜IL2之各自的表面去除水分之脫去反應。藉此，例如在由SiO(氧化矽)構成之絕緣膜IF1及層間絕緣膜IL2彼此間的邊界，使絕緣膜IF1與層間絕緣膜IL2共用氧原子。因此，絕緣膜IF1與層間絕緣膜IL2在其等間的界面共價結合，故第1半導體晶圓與第2半導體晶圓堅固地接合。
此外，該接合步驟中，將由氧化矽膜構成之絕緣膜IF1及層間絕緣膜IL2彼此接合，並將主要由Cu(銅)構成之各個插栓PG1、PG2在彼此間接合。亦即，將圖8所示之插栓PG1的頂面，與插栓PG2的頂面彼此接合。如此地，本實施形態的半導體晶圓彼此之接合步驟中，施行將氧化矽膜與Cu插栓一同接合的混合接合。
而後，從層間絕緣膜IL1的頂面剝去支持基板SSA藉以將其去除。
接著，如圖10所示，於銲墊區PDR之層間絕緣膜IL1上形成銲墊PD，而後，形成覆蓋層間絕緣膜IL1的頂面及銲墊PD之鈍化膜PF。於銲墊區PDR之層間絕緣膜IL1內，在利用圖4說明的步驟中，形成配線M1。銲墊區PDR，係在層間絕緣膜IL1上形成接合墊等的區域。圖中雖分別顯示周邊電路區CR與銲墊區PDR，但亦可將銲墊區PDR視作周邊電路區CR內之一部分。
此處，於銲墊區PDR中，形成貫通配線M1上之層間絕緣膜IL1的通孔後，於銲墊區PDR中，形成與該通孔的頂面連接之銲墊PD。銲墊PD，係由形成於層間絕緣膜IL1上的導體膜構成之圖案。銲墊PD，藉由下述方式形成：將例如以濺鍍法形成於於層間絕緣膜IL1上之金屬膜(例如Al(鋁)膜)，利用光微影技術及蝕刻法加工。
一部分之銲墊PD的底面，經由該通孔，而與形成於第1半導體晶圓之配線M1及元件電性連接。此外，一部分之銲墊PD的底面，經由該通孔、配線M1、插栓PG1及PG2，而與形成於第2半導體晶圓之配線M1及元件電性連接。
鈍化膜PF，可藉由下述方式形成：於層間絕緣膜IL1上及銲墊PD上，例如，藉由CVD法依序疊層氧化矽膜及氮化矽膜。鈍化膜PF，亦作為反射防止膜而作用。亦即，鈍化膜PF，具有防止從半導體基板SB1的第1主面側往光電二極體PD1入射之光線，在層間絕緣膜IL1上反射的功能。而後，利用光微影技術及蝕刻法將鈍化膜PF之一部分去除，藉以露出銲墊PD的頂面之一部分。另，在此一步驟將鈍化膜PF開口處，於圖中並未顯示。露出的銲墊PD，例如，作為黏接接合引線之對象即接合墊而使用。
其後，圖示雖省略，但亦可於各畫素PE之鈍化膜PF的正上方形成微透鏡。微透鏡，例如藉由下述方式形成：將形成於鈍化膜PF上之絕緣膜，加工為俯視時呈圓形的圖案後，例如將該絕緣膜加熱藉以使由該膜的頂面及側面構成之表面圓弧化，藉此將該膜加工為透鏡狀。
其後，藉由切割將由第1半導體晶圓及第2半導體晶圓構成之疊層晶圓切削， 以將其單片化，藉此，獲得各個複數半導體晶片，即固體攝像元件。藉由上述步驟，大致完成包含半導體基板SB1、SB2之本實施形態的固體攝像元件。
另，雖未圖示，但在利用圖10說明之步驟中，亦可於形成銲墊PD之步驟前，在銲墊區PDR中形成Si(矽)貫通電極(貫通通孔、上下晶片導電連接部、Through Silicon Via，TSV)，其貫通層間絕緣膜IL1、半導體基板SB1、及絕緣膜IF1，到達至層間絕緣膜IL2之途中深度。
在形成Si貫通電極時，利用光微影技術及乾蝕刻法，形成貫通孔(連接孔)，其貫通層間絕緣膜IL1、半導體基板SB1、及絕緣膜IF1，到達至層間絕緣膜IL2之途中深度。藉此，在該貫通孔的底部中，使層間絕緣膜IL2內之配線M3的頂面露出。其後，例如藉由CVD法等將由氧化矽膜構成之絕緣膜沉積於層間絕緣膜IL1上後，藉由施行乾蝕刻，而將層間絕緣膜IL1的頂面上之該絕緣膜、及覆蓋貫通孔的底面之該絕緣膜去除。藉此，僅於貫通孔的側面留下該絕緣膜，在貫通孔的底部中，使層間絕緣膜IL2內之配線M3的頂面露出。
而後，將例如包含Ta(鉭)之阻障導體膜、與例如由Cu(銅)構成之薄層種晶膜， 以覆蓋貫通孔的側面及底面之方式形成後，利用鍍覆法，於種晶膜上，例如形成由Cu(銅)構成之主導體膜，藉此完全填入貫通孔內。其後，例如藉由CMP法，將層間絕緣膜IL1上之多餘的阻障導體膜、種晶膜、及主導體膜去除，藉以使層間絕緣膜IL1的頂面露出，藉此，形成由嵌入至貫通孔之阻障導體膜、種晶膜、及主導體膜構成的Si貫通電極。
＜本實施形態的效果＞ 以下，利用圖32所示的比較例，對本實施形態的固體攝像元件之製造方法的效果予以說明。圖32為，比較例之固體攝像元件的剖面圖。
圖32所示的比較例之固體攝像元件，具有將半導體基板SB1、SB2疊層的構造，於1個畫素內具備半導體基板SB1內之光電二極體PD1、及半導體基板SB2內之光電二極體PD2。此處，半導體基板SB1的第1主面朝向下側，故係以半導體基板SB1的第1主面與半導體基板SB2的第2主面相對向之狀態，將半導體基板SB1、SB2疊層。
如圖32所示，於半導體基板SB1之畫素區PER的第1主面(底面)形成光電二極體PD1，於半導體基板SB2之畫素區PER的第2主面(頂面)形成光電二極體PD2。於周邊電路區CR的第1主面附近形成電晶體Q1，於周邊電路區CR的第2主面附近形成電晶體Q2。於半導體基板SB1的第1主面下方，形成包含覆蓋光電二極體PD1及電晶體Q1之層間絕緣膜IL1的疊層配線層。於半導體基板SB2的第2主面上方，形成包含覆蓋光電二極體PD2及電晶體Q2之層間絕緣膜IL2的疊層配線層。於半導體基板SB2的底面貼附支持基板SSB，使半導體基板SB1薄膜化。
於層間絕緣膜IL1、IL2之各自的內部，形成配線M1、M2、M3、通孔、及接觸插栓CP。藉由將層間絕緣膜IL1的底面與層間絕緣膜IL2的頂面接合，而將半導體基板SB1、SB2疊層。此處，在和層間絕緣膜IL1與層間絕緣膜IL2之界面的同一面，不存在2個連接部(插栓)彼此連接之界面。亦即，包含半導體基板SB1及層間絕緣膜IL1的第1疊層體，與包含半導體基板SB2及層間絕緣膜IL2的第2疊層體之接合，僅藉由層間絕緣膜IL1與層間絕緣膜IL2之接合，亦即氧化矽膜彼此之接合而實現。
在未圖示之銲墊區(周邊電路區)，Si貫通電極貫通半導體基板SB1及層間絕緣膜IL1，而與層間絕緣膜IL2內之配線M1相連接。Si貫通電極與層間絕緣膜IL1上之銲墊相連接。Si貫通電極，經由與該銲墊的底面相連接之通孔，而與層間絕緣膜IL1內之配線M1、M2電性連接。亦即，形成於半導體基板SB1的第1主面附近之半導體元件、及形成於半導體基板SB2的第2主面附近之半導體元件，經由層間絕緣膜IL1、IL2各自的內部之配線M1、M2、通孔、接觸插栓CP，與Si貫通電極及銲墊而電性連接。
該比較例之固體攝像元件中，例如，為了改善光電二極體PD1的敏感度性能， 而具有使1個畫素PE內之俯視時光電二極體PD1的占有面積增大之方法。為此，考慮將形成於各畫素PE之周邊電晶體全部形成於半導體基板SB2的第2主面附近。此一情況，光電二極體PD1與周邊電晶體，經由形成於銲墊區之Si貫通電極而電性連接。換而言之，若未經由Si貫通電極，則無法將1個畫素PE內之光電二極體PD1與周邊電晶體電性連接。
此係因，包含半導體基板SB1的第1疊層體，與包含半導體基板SB2的第2疊層體之接合，僅藉由氧化矽膜彼此之接合而進行，而半導體基板SB1側的元件等與半導體基板SB2側的元件等之電性連接，係由Si貫通電極進行之故。Si貫通電極的深度深，必須以保持一定寬高比之方式形成，故相較於接觸插栓CP及通孔等連接部，寬度非常大。因此，Si貫通電極，不適合作為用於將陣列狀地配置在畫素區PER的各畫素PE內之半導體基板SB1側的元件與半導體基板SB2側的元件電性連接之連接部。
因而，例如如同上述地在1個畫素PE內，若欲藉由Si貫通電極將形成於半導體基板SB1之光電二極體PD1與形成於半導體基板SB2之周邊電晶體連接，則產生固體攝像元件的面積增大之問題。此係因，將各畫素PE之光電二極體PD1與周邊電晶體連接的Si貫通電極，必須因應畫素PE之數目而形成多個。
與光電二極體PD1連接的轉換電晶體與周邊電晶體之間的電流路徑，作為暫時儲存藉由拍攝而獲得的電荷之浮動擴散電容部使用，但在上述比較例中，該電流電路包含Si貫通電極，故變得非常長，造成固體攝像元件之消耗電力增大及雜訊增大等。此外，難以將各畫素PE各自的該電流路徑之長度保持在一定，故浮動擴散電容部的電容依畫素PE而有所差異，有固體攝像元件的性能降低之問題。
為了防止浮動擴散電容部之電容依畫素PE而有所差異，雖亦考慮在各畫素PE形成Si貫通電極，但此一情況，各畫素PE的光電二極體PD1、PD2之在畫素PE內的占有面積顯著減少，固體攝像元件的敏感度性能降低。亦即，比較例之固體攝像元件，具有在疊層的半導體基板SB1、SB2的彼此間中，無法進行微小之導電性連接部所產生的電性連接之問題。
此外，比較例中，藉由將半導體基板SB1、SB2之各自的主面側彼此連接之技術，將半導體基板SB1、SB2疊層。亦即，氧化矽膜彼此之接合簡單，故比較例中，將層間絕緣膜IL1、IL2彼此接合。然則，僅以將半導體基板的主面側彼此連接之技術，無法堆疊3片以上的半導體基板。比較例中，並未以氧化矽膜覆蓋半導體基板SB1、SB2各自的背面，故難以將半導體基板SB1、SB2之任一者的背面，與形成於另一半導體基板的主面側之層間絕緣膜等接合。
在利用由矽基板、及隔著BOX(Buried Oxide，嵌入氧化層)膜形成於該矽基板上之矽層所構成的SOI(Silicon On Insulator，絕緣體上覆矽)基板之情況，若於該矽層上形成半導體元件及配線層後，將該矽基板去除，則在矽層的背面側露出BOX膜的底面。因此，考慮將該BOX的底面，與其他半導體基板上之層間絕緣膜等的頂面接合。此一情況，可將半導體基板的背面側與其他半導體基板的主面側接合，但若使用SOI基板，則產生固體攝像元件之製造成本增大的問題。
相對於此，本實施形態的固體攝像元件，如圖1所示，將半導體基板SB1的第1背面側之絕緣膜IF1，與半導體基板SB2的第2主面側之層間絕緣膜IL2接合。此處，於各畫素PE中，形成於半導體基板SB1的元件，與形成於半導體基板SB2的元件，並非藉由Si貫通電極，而係以如同下述地形成之電流路徑電性連接：將嵌入至絕緣膜IF1的底面之連接孔內的插栓PG1，與嵌入至層間絕緣膜IL2的頂面之連接孔內的插栓PG2彼此接合藉以形成。因此，即便不使用Si貫通電極，仍可在畫素PE內將半導體基板SB1側的元件等與半導體基板SB2側的元件等電性連接。同樣地，藉由在周邊電路區CR亦形成插栓PG1、PG2，而可將半導體基板SB1側的元件等與半導體基板SB2側的元件等，藉由較Si貫通電極更微小之連接部電性連接。
插栓PG1，與Si貫通電極不同，並未到達層間絕緣膜IL2內之配線及通孔。換而言之，插栓PG1，相對於層間絕緣膜IL2內之配線及通孔中的最接近半導體基板SB1側之配線M3及通孔，在半導體基板SB1側分隔。插栓PG2，與Si貫通電極不同，並未到達層間絕緣膜IL1內之接觸插栓CP、配線及通孔。換而言之，插栓PG2，相對於層間絕緣膜IL1內之接觸插栓CP、配線及通孔中的最接近半導體基板SB2側之接觸插栓CP、配線M1及通孔，在半導體基板SB2側分隔。亦即，插栓PG1位於較層間絕緣膜IL2更為上方(半導體基板SB1側)，插栓PG2位於較絕緣膜IF1更為下方(半導體基板SB2側)。
本實施形態中，藉由利用將包含氧化矽的絕緣膜彼此與插栓(接合墊)彼此一同接合之混合接合技術，而實現如同上述的基板間之電性連接。此處無須使用SOI基板，故可防止固體攝像元件之製造成本增大。
此外，在將包含1片基板的第1疊層體，與包含另1片基板的第2疊層體接合之情況，考慮使氧化矽膜及插栓(接合墊)一同存在於接合面中各自的疊層體表面。此處，在各疊層體的表面之僅將氧化矽膜彼此接合的情況，與各疊層體的表面之僅將插栓彼此接合的情況，各自有疊層體彼此之接合強度變低的疑慮。相對於此，本實施形態的固體攝像元件中，將由氧化矽膜構成之絕緣膜IF1及層間絕緣膜IL2彼此接合，並將主要由Cu(銅)構成之各個插栓PG1、PG2在彼此間接合。亦即，在包含半導體基板SB1、插栓PG1、層間絕緣膜IL1、及絕緣膜IF1的第1疊層體，與包含半導體基板SB2、插栓PG2、及層間絕緣膜IL2的第1疊層體之接合面中，將絕緣膜IF1與層間絕緣膜IL2彼此連接，並將插栓PG1、PG2彼此連接。藉此，可提高疊層體彼此之接合強度。
插栓PG1為僅貫通絕緣膜IF1、半導體基板SB1及接觸層的連接部，插栓PG2為僅貫通層間絕緣膜IL2的最上部之絕緣膜的連接部。因而，各個插栓PG1、PG2， 相較於Si貫通電極深度較淺。因此，各個插栓PG1、PG2，相較於Si貫通電極能夠以窄寬度形成。因此，藉由較Si貫通電極微小之連接部，可於畫素PE內，將半導體基板SB1側的元件等與半導體基板SB2側的元件等電性連接。藉此，可使在畫素PE內將半導體基板SB1側的元件等與半導體基板SB2側的元件等電性連接之電流路徑減短。因而，可降低固體攝像元件之消耗電力及雜訊。此外，藉由使基板間之電流路徑減短，而可改善固體攝像元件的佈置之自由度。
此外，於固體攝像元件的運作時，將在光電二極體PD1藉由光電轉換而產生的電荷，儲存於將轉換電晶體TX之汲極區、重置電晶體RST之源極區及閘極電極GA彼此連接的電流路徑，即電容部(浮動擴散電容部)。本實施形態中，將形成於半導體基板SB1的第1主面附近之轉換電晶體TX的汲極區、形成於半導體基板SB2的第2主面附近之重置電晶體RST的源極區、及閘極電極GA，經由各畫素PE內之插栓PG1、PG2而連接。因而，於各畫素PE中，可統一浮動擴散電容部即電流路徑之長度，故可防止浮動擴散電容部的電容有所差異。因而，可改善固體攝像元件的性能。
此外，於各畫素PE中，可統一浮動擴散電容部即電流路徑之長度，故可防止雜訊之大小有所差異。亦即，可防止在既定畫素PE產生的雜訊，相較於在其他畫素PE產生的雜訊變得過大。
此外，此處，在各畫素PE之半導體基板SB1形成光電二極體PD1及轉換電晶體TX，將與該轉換電晶體TX連接之周邊電晶體全部形成於半導體基板SB2。因此，相較於在1片半導體基板的各畫素形成光電二極體及周邊電晶體之情況，可增大各畫素PE內的俯視時之光電二極體PD1的占有面積。因此，可改善固體攝像元件的敏感度性能。
此外，藉由將周邊電晶體形成於半導體基板SB2側，而可減少形成於半導體基板SB1上之層間絕緣膜IL1內的配線數。因而，可減少層間絕緣膜IL1內之配線層的疊層數，故可使層間絕緣膜IL1薄膜化。此一結果，可防止對光電二極體PD1照射的光線，因層間絕緣膜IL1之厚度而衰減。此外，可防止因上層配線而造成光線之遮蔽(暈影)，而使光電二極體PD1的光接收量降低之情形。因此，可改善固體攝像元件的敏感度性能。
此外，此處形成貫通元件隔離區EI1之插栓PG1，故插栓PG1與半導體基板SB1彼此絕緣。因而，可防止插栓PG1與半導體基板SB1短路之情形，以及因流通在插栓PG1的電流等之影響，而在從光電二極體PD1獲得的訊號產生雜訊之情形。
此外，可藉由微小的插栓PG1、PG2進行疊層之半導體基板SB1、SB2彼此間的電性連接，故可將固體攝像元件微小化。此外，若如同本實施形態地，利用將半導體基板SB1的第1背面側與半導體基板SB2的第2主面側接合之技術，則亦可將半導體基板疊層3片以上。另，關於將半導體基板疊層3片以上的內容，將於之後的實施形態2中描述。
＜變形例1＞ 於圖11，顯示本實施形態的變形例1之固體攝像元件的剖面圖。圖11為，與圖1對應之處的剖面圖。此處，說明下述情形：將較與元件連接之接觸插栓更深而貫通元件隔離區的插栓，形成於第1半導體基板上之配線的正下方，縮小形成於第1半導體基板的第1背面側的插栓之深度。
如圖11所示，本變形例之固體攝像元件的構造，與圖1所示的構造幾近相同。 然則，圖11中的下述點與圖1所示的構造不同：插栓PG1之深度淺，在插栓PG1與半導體基板SB1上的配線M1間，形成貫通元件隔離區EI1之插栓(導電性連接部)DP。插栓DP，與配線M1的底面相連接，由與接觸插栓CP同樣之材料構成。插栓DP，形成為較接觸插栓CP更深，貫通構成層間絕緣膜IL1之接觸層、元件隔離區EI1而形成。
插栓PG1，嵌入至形成於絕緣膜IF1的底面之溝內而形成，貫通絕緣膜IF1。圖11所示的插栓PG1之從絕緣膜IF1的底面(底面)朝向上方之深度，較圖1所示插栓PG1之深度更小。例如，圖11所示之插栓PG1，從絕緣膜IF1的底面，形成至貫通半導體基板SB1之元件隔離區EI1的底面(底面)。插栓PG1的頂面，在元件隔離區EI1的底面附近中，與插栓DP的底面相連接。
亦即，層間絕緣膜IL1內之配線M1，與層間絕緣膜IL2內之配線M3，經由插栓DP、PG1、PG2及通孔而電性連接。另，插栓DP的底面之位置，亦可位於較元件隔離區EI1的最底面更高處。此一情況，插栓PG1之上端，到達至元件隔離區EI1之途中深度。此外，插栓PG1之一部分，亦可覆蓋插栓DP的側面之下端。
接著，利用圖12~圖14，對本變形例的固體攝像元件之製程予以說明。圖12~圖13為，本變形例的固體攝像元件之製程中的剖面圖。
首先，施行利用圖3說明之步驟後，如同利用圖4的說明般地，形成光電二極體PD1、重置電晶體RST、放大電晶體AMI、電晶體Q1及Q2等半導體元件。而後，如圖12所示，於半導體基板SB1上，形成構成層間絕緣膜IL1的接觸層後，形成貫通該接觸層之接觸插栓CP及插栓DP。
此處，例如，將用於嵌入接觸插栓CP之連接孔在接觸層開口後，將用於嵌入插栓DP之連接孔，以貫通接觸層及元件隔離區EI1的方式形成。其後，在此等連接孔內，例如嵌入主要由Cu(銅)構成之導電構件，藉而可形成接觸插栓CP及插栓DP。另，插栓DP亦可不貫通元件隔離區EI1，而形成於到達元件隔離區EI1之途中深度的深度。此外，於半導體基板SB2上，形成接觸層即層間絕緣膜IL2、及貫通接觸層之接觸插栓CP。
接著，如圖13所示，藉由施行利用圖4說明之步驟，而在接觸層上、插栓DP上、及接觸插栓CP上，形成包含層間絕緣膜IL1的配線層。此外，在半導體基板SB2上，形成包含層間絕緣膜IL2及插栓PG2的疊層配線層。此處，形成與插栓DP及接觸插栓CP各自的頂面連接之配線M1。
接著，如圖14所示，施行利用圖5~圖7說明之步驟，其後，如同利用圖8的說明般地，形成插栓PG1。然則，與利用圖8說明之步驟不同，將插栓PG1形成為淺深度。亦即，此處，將插栓PG1，從絕緣膜IF1的頂面形成至例如元件隔離區EI1的頂面。藉此，使插栓PG1的底面，與插栓DP的頂面相連接。另，在插栓DP於縱向中終止在元件隔離區EI1之途中深度的情況，於形成嵌入插栓PG1的連接孔之步驟中，將元件隔離區EI1的頂面之位置藉由蝕刻法去除，藉以在該連接孔的底面使插栓DP的頂面露出。其後，藉由將導電膜嵌入該連接孔內，而可形成與插栓DP的頂面連接之插栓PG1。
其後之步驟，與利用圖9及圖10說明之步驟同樣地施行，藉此完成圖11所示的本變形例之固體攝像元件。
本變形例，可與利用圖1~10說明之實施形態獲得同樣的效果。
此外，本變形例中，在形成半導體基板SB1上之接觸插栓CP時，形成到達元件隔離區EI1內之插栓DP。因此，相較於形成到達配線M1之插栓PG1的情況，可將從半導體基板SB1的第1背面側形成之插栓PG1的深度抑制為淺深度。深度淺之插栓PG1，相較於形成嵌入至較深的連接孔內之插栓的情況，可簡單地形成。 此外，嵌入至淺連接孔內之插栓PG1，相較於形成於較深連接孔內之插栓，可縮小寬度。因而，可使固體攝像元件微小化。
＜變形例2＞ 於圖15，顯示本實施形態的變形例2之固體攝像元件的剖面圖。圖15為，與圖1對應之處的剖面圖。此處，說明下述情形：藉由將第1半導體基板形成為厚層而改善敏感度性能，將第1半導體基板上之配線，與第1半導體基板的第1背面側之插栓(接合墊)，以DTI(Deep Trench Isolation，深溝槽隔離)內的插栓連接。另，圖15~圖18中，雖顯示具有較半導體基板SB2更厚的膜厚之半導體基板SB1，但半導體基板SB2的膜厚亦可具有半導體基板SB1的膜厚以上之大小。
如圖15所示，本變形例之固體攝像元件的構造，在下述的點中與圖1所示的構造不同：半導體基板SB1之厚度較元件隔離區EI1之厚度更大；在半導體基板SB1上方之配線M1的底面與插栓PG1之間，形成以絕緣膜IF2保護側面的深插栓DTP；而其他的構造，與圖1所示的構造幾近相同。圖15中雖未在畫素區PER顯示元件隔離區EI1，但亦可形成元件隔離區EI1。
本變形例，可與利用圖1~10說明之實施形態獲得同樣的效果。
此外，半導體基板SB1之厚度，例如為數十μm。本變形例中，藉由將半導體基板SB1之厚度維持為大的厚度，而可增大將對半導體基板SB1照射的光線予以光電轉換之區域。因此，可增大拍攝時貯存於光電二極體PD1的電荷量，故可改善固體攝像元件的敏感度性能。此處，n型半導體區NR之深度，亦可較圖1所示的n型半導體區NR之深度更大。
為了使用此等具有大的膜厚之半導體基板SB1，並將半導體基板SB1上的配線M1與插栓PG1電性連接，故形成嵌入至深絕緣部(DTI)內之插栓(導電性連接部)DTP。亦即，形成溝(連接孔)DT，使其貫通構成該配線M1下方之層間絕緣膜IL1的接觸層及半導體基板SB1，到達至插栓PG1的頂面；於溝DT內，隔著覆蓋溝DT的側面之絕緣膜IF2而完全嵌入插栓DTP。
插栓DTP之深度，較接觸插栓CP更深。插栓DTP的頂面與配線M1的底面相連接，插栓DTP的底面與插栓PG1的頂面相連接。亦即，插栓DTP的底面，位於和半導體基板SB1與絕緣膜IF1的界面幾近相同之高度。絕緣膜IF2，例如由氧化矽膜構成；插栓DTP，例如由W(鎢)構成。絕緣膜IF2，亦夾設在插栓DTP與層間絕緣膜IL1之間。
如此地，藉由在各畫素PE形成較深的插栓DTP，即便為半導體基板SB1的膜厚大之情況，仍可將半導體基板SB1側的元件等與半導體基板SB2側的元件等電性連接。此處，雖對插栓DTP未貫通元件隔離區EI1的構造予以說明，但插栓DTP亦可貫通元件隔離區EI1。插栓DTP即便未貫通元件隔離區EI1，插栓DTP與半導體基板SB1之間仍以絕緣膜IF2絕緣，故可防止插栓DTP與半導體基板SB1短路。
此外，此處與利用圖11~圖14說明之插栓PG1同樣地形成淺插栓PG1。因而，與本實施形態的上述變形例1同樣地，能夠以較小的寬度形成插栓PG1。
接著，利用圖16~圖18，對本變形例的固體攝像元件之製程予以說明。圖16~圖18為，本變形例的固體攝像元件之製程中的剖面圖。
首先，施行利用圖3說明之步驟後，如同利用圖4的說明般地，形成光電二極體PD1、重置電晶體RST、放大電晶體AMI、電晶體Q1及Q2等半導體元件。而後，如圖16所示，於半導體基板SB1上，形成構成層間絕緣膜IL1的接觸層後，形成貫通該接觸層之接觸插栓CP。
而後，利用光微影技術及蝕刻法，形成到達至半導體基板SB1之途中深度的深溝DT。溝DT，到達至較元件隔離區EI1的底面更深之位置，具有數十μm程度之深度。而後，例如利用CVD法，在包含溝DT內的層間絕緣膜IL1上形成絕緣膜IF2。其後，藉由施行乾蝕刻，而將層間絕緣膜IL1上之絕緣膜IF2、與溝DT的底部之絕緣膜IF2去除。藉由此一乾蝕刻，使溝DT的底面露出或不露出皆可。
而後，利用濺鍍法，例如以由W(鎢)構成之導體膜完全嵌入溝DT內。另，亦可在形成該導體膜前，將例如由Ti(鈦)或TiN(氮化鈦)等構成之阻障導體膜，以覆蓋絕緣膜IF2的表面之方式形成。形成該導體膜後，例如利用CMP法，將層間絕緣膜IL1上之上述阻障導體膜及上述導體膜去除，使層間絕緣膜IL1的頂面露出。藉此，於溝DT內，隔著絕緣膜IF2，形成由上述阻障導體膜及上述導體膜構成之插栓DTP。
接著，如圖17所示，藉由施行利用圖4說明之步驟，而形成覆蓋接觸層、接觸插栓CP及插栓DTP，包含層間絕緣膜IL1的配線層。此處，形成與插栓DTP及接觸插栓CP分別連接之配線M1。此外，於半導體基板SB2上，形成包含層間絕緣膜IL2及插栓PG2之疊層配線層。
而後，將半導體基板SB1上下倒置後，例如藉由CMP法研磨半導體基板SB1的第1背面。此處之研磨所產生的第1背面之後退量(研磨量)，較利用圖6說明之半導體基板SB1的第1背面之研磨量更小。藉此，使半導體基板SB1之厚度成為數十μm。藉由該研磨步驟，在與第1背面略同一面內露出插栓DTP的頂面。
接著，如圖18所示，施行利用圖7說明之步驟，其後，如同利用圖8的說明般地，形成插栓PG1。然則，插栓PG1，與利用圖14說明之步驟同樣地形成為淺深度。藉此，形成底面與插栓DTP的頂面相連接之插栓PG1。
其後之步驟，與利用圖9及圖10說明之步驟同樣地施行，藉此完成圖15所示的本變形例之固體攝像元件。
本變形例的固體攝像元件之製程，可獲得利用圖15說明的效果。
＜變形例3＞ 於圖19，顯示本實施形態的變形例3之固體攝像元件的剖面圖。圖19為，與圖1對應之處的剖面圖。此處，對於下述情況予以說明：與利用圖15~圖18說明之本實施形態的上述變形例2之固體攝像元件同樣地，在經由深絕緣部(DTI)內之插栓將第1半導體基板與第2半導體基板連接的情況中，於該深溝的側面即第1半導體基板，形成由p型半導體區構成之保護層。
如圖19所示，本變形例之固體攝像元件的構造，與圖15所示的構造幾近相同。然則，圖19中的下述點與圖15所示的構造不同：對溝DT的側面之半導體基板SB1，導入p型雜質(例如B(硼))。亦即，例如在與由氧化矽膜構成之絕緣膜IF2接觸的半導體基板SB1，形成p型半導體區PR1。
接著，利用圖20~圖21，對本變形例的固體攝像元件之製程予以說明。圖20~圖21為，本變形例的固體攝像元件之製程中的剖面圖。
首先，施行利用圖3說明之步驟後，如同利用圖4的說明般地，形成光電二極體PD1、重置電晶體RST、放大電晶體AMI、電晶體Q1及Q2等半導體元件。而後，如圖20所示，於半導體基板SB1上，形成構成層間絕緣膜IL1的接觸層後，形成貫通該接觸層之接觸插栓CP。
而後，利用光微影技術及蝕刻法，形成到達至半導體基板SB1之途中深度的深溝DT。而後，例如利用離子注入法，對溝DT的側面植入p型雜質(例如B(硼))。藉此，於溝DT的側面形成p型半導體區PR1。此處，於溝DT的底面亦形成p型半導體區PR1。而後，與利用圖16說明之步驟同樣地，於溝DT內隔著絕緣膜IF2形成插栓DTP。
接著，如圖21所示，藉由施行利用圖17及圖18說明之步驟，而形成包含層間絕緣膜IL1之配線層、絕緣膜IF1、及插栓PG1。此外，於半導體基板SB2上，形成包含層間絕緣膜IL2及插栓PG2之疊層配線層。
其後之步驟，與利用圖9及圖10說明之步驟同樣地施行，藉此完成圖19所示的本變形例之固體攝像元件。
本變形例中，藉由在溝DT的側面形成p型半導體區PR1作為保護層，而可防止在半導體基板SB1內產生的電荷往插栓DTP側移動，可防止插栓DTP內的電流對光電二極體PD1給予影響。此一結果，可防止固體攝像元件的敏感度性能降低， 可抑制雜訊的產生。
此外，在具備光電二極體之矽層內，於該矽層與絕緣膜接觸的界面中容易產生電子，由於此等電子的存在，而有產生暗電流之問題。暗電流，係指固體攝像元件之畫素區裡未照射光線之畫素中，因該電子的產生而產生之電流。因此，一旦產生暗電流，則固體攝像元件的攝像性能降低。
本變形例之固體攝像元件中，可藉由p型半導體區PR1內的正電洞，捕獲、消滅在半導體基板SB1與絕緣膜IF2的界面產生之電子。因而，可防止暗電流的產生，故可改善固體攝像元件的性能。
＜變形例4＞ 於圖22，顯示本實施形態的變形例4之固體攝像元件的剖面圖。圖22為，與圖1對應之處的剖面圖。此外，於圖23，顯示本變形例之固體攝像元件的各畫素之等效電路圖。此處，對於與利用圖19~圖21說明之本實施形態的上述變形例3之固體攝像元件具備幾近相同的構造之固體攝像元件予以說明，該固體攝像元件具有整體快門(Global Shutter)功能。
如圖22所示，本變形例之固體攝像元件的構造，與圖19所示的構造幾近相同。然則，本變形例之固體攝像元件具有整體快門功能。在利用固體攝像元件的攝像方式，具有使用滾動快門(Rolling Shutter)之方法、及使用整體快門之方法。
滾動快門，亦稱作線性曝光依序讀取，其係將在固體攝像元件之畫素區行列狀地排列的複數畫素中之1列或複數列畫素作為1區塊，依序對每個各區塊拍攝影像，將在各區塊獲得之影像合併而獲得1個影像的方式。拍攝並非在全部區塊同時進行，而係將各區塊以時間差方式進行拍攝。因此，在攝像對象移動的情況，有藉由拍攝獲得的影像內之該攝像對象的形狀歪曲之情況。
相對於此，整體快門，亦稱作同時曝光一併讀取，其係在畫素區內之全部畫素同時進行拍攝的方式。因此，即便拍攝移動之攝像對象，仍可防止如同滾動快門方式地在影像內攝像對象歪曲之情況。
如圖23所示，本變形例之固體攝像元件的畫素，與圖2所示的畫素不同，在光電二極體PD1與重置電晶體RST及放大電晶體AMI之間，具備彼此串聯連接的2個轉換電晶體TX1、TX2。換而言之，於光電二極體PD1之陰極，依序將轉換電晶體TX1、TX2串聯連接。亦即，使源極區與光電二極體PD1連接的轉換電晶體TX1之汲極區DR(參考圖22)，和轉換電晶體TX2之源極區相連接；使轉換電晶體TX2之汲極區即浮動擴散電容部FD，和重置電晶體RST之源極電極、及放大電晶體AMI之閘極電極相連接。
此外，使轉換電晶體TX1之汲極區(汲極電極)DR及轉換電晶體TX2之源極區(源極電極)，和電容元件CP1之電極的1個相連接；使轉換電晶體TX2之汲極區(汲極電極)即浮動擴散電容部FD、重置電晶體RST之源極電極、及放大電晶體AMI之閘極電極，和電容元件CP2之電極的1個相連接。對電容元件(電容器)CP1、CP2， 分別施加負側電源電位Vss，即接地電位。亦即，將連結轉換電晶體TX2之汲極區、電容元件CP2、重置電晶體RST之源極電極、及放大電晶體AMI之閘極電極的電流路徑，作為浮動擴散電容部FD使用。記憶節點(記憶體部)即電容元件CP1， 係用於暫時保存藉由拍攝而以光電二極體PD1獲得的電荷之元件。
如圖22所示，光電二極體PD1，與形成於半導體基板SB1的第1主面附近之轉換電晶體TX1相連接。此外，在半導體基板SB2的第2主面附近，形成重置電晶體RST、及具備與重置電晶體RST相同的構造之轉換電晶體TX2。構成轉換電晶體TX2之源極/汲極區SD中的汲極區(浮動擴散電容部FD)，與重置電晶體RST之源極區成為一體。n通道型電場效應電晶體即轉換電晶體TX2，具備隔著閘極絕緣膜而形成於半導體基板SB2上方的閘極電極GT。另，附圖並未顯示形成於畫素PE內之放大電晶體及選擇電晶體。
轉換電晶體TX1之汲極區DR，經由半導體基板SB1上之接觸插栓CP與配線M1，及插栓DTP、PG1與PG2，而與半導體基板SB2側電性連接。雖未圖示，但於汲極區DR與轉換電晶體TX2之源極區間的電流路徑，連接電容元件CP1(參考圖23)；電容元件CP1，例如形成於半導體基板SB2的主面附近或層間絕緣膜IL2內。此外，雖未圖示，但於轉換電晶體TX2與重置電晶體RST所共用之源極/汲極區SD(浮動擴散電容部FD)，連接電容元件CP2(參考圖23)；電容元件CP2，例如形成於半導體基板SB2的主面附近或層間絕緣膜IL2內。
在半導體基板SB2形成電容元件CP1、CP2之情況，考慮使電容元件CP1、CP2，為藉由對半導體基板SB2的第2主面導入p型或n型雜質而形成之擴散區(半導體區)所構成的擴散區。此外，關於在層間絕緣膜IL2內形成電容元件CP1、CP2之情況，在本實施形態之變形例5中利用圖24於後續內容描述。
此外，於各畫素PE之絕緣膜IF1的底面形成溝(凹部)，在該溝內嵌入金屬膜MF1。此外，於各畫素PE之層間絕緣膜IL2的頂面形成溝(凹部)，在該溝內嵌入金屬膜MF2。金屬膜MF1、MF2，形成於俯視時彼此重疊之位置。此外，金屬膜MF1、MF2，形成於俯視時與光電二極體PD1重疊之位置。金屬膜MF1、MF2，俯視時占有各畫素PE的大部分，在水平方向延展形成。
金屬膜MF1，例如可在插栓PG1之形成步驟中形成；金屬膜MF2，例如可在插栓PG2之形成步驟中形成。因此，金屬膜MF1，例如具有與插栓PG1相同之深度；金屬膜MF2，例如具有與插栓PG2相同之深度。金屬膜MF1、MF2，例如主要由Cu(銅)構成。
金屬膜MF1、MF2，具有作為遮光膜(反射膜)的功能，用於防止儲存在與記憶節點相連接之電容元件CP1、及與浮動擴散電容部FD相連接之電容元件CP2的電荷(訊號、資訊)，因從絕緣膜IF1之上方往層間絕緣膜IL2側進入的光線而變動。因此，金屬膜MF1、MF2，以覆蓋電容元件CP1、CP2的方式，形成於電容元件CP1、CP2各自的正上方。金屬膜MF1、MF2，並未與配線等連接，呈電性浮動狀態。亦即，金屬膜MF1、MF2並未構成電路。
本變形例中，可獲得與本實施形態之上述變形例3同樣的效果。此外，在具有整體快門功能之固體攝像元件中，可將各畫素PE之電容元件CP1、CP2、轉換電晶體TX2、及周邊電晶體，形成於半導體基板SB2的主面附近及層間絕緣膜IL2內。因而，不必將此等元件與光電二極體PD1一同形成於1片半導體基板上，故可增大各畫素PE中的光電二極體PD1之俯視時的占有面積。因而，可改善固體攝像元件的敏感度性能。
此外，利用較Si貫通電極更微小之連接部即插栓DTP、PG1、及PG2，將半導體基板SB1側的元件等與半導體基板SB2側的元件等電性連接，故於各畫素PE中，可防止構成記憶節點及浮動擴散電容部FD的電流路徑之長度有所差異的情形。
此外，利用圖32說明的比較例之固體攝像元件中，使半導體基板SB1、SB2各自的主面彼此相對向而形成疊層基板。將此等固體攝像元件，例如利用在接觸式影像感測器(Contact Image Sensor，CSI)的情況，上側之光電二極體PD1成為BSI(Back Side Illumination、背面照射型、內面照射型)，故產生對於藍色光之敏感度變低的問題。接觸式影像感測器，係光源與固體攝像元件成為一體的裝置。
相對於此，本變形例中如圖22所示，使半導體基板SB1的第1背面與半導體基板SB2的第2主面相對向而形成疊層基板。因而，全部的光電二極體PD1成為FSI(Front Side Illumination、表面照射型)，故可防止對於藍色光之敏感度變低。
另，考慮僅形成金屬膜MF1、MF2中之任一方，不形成另一方。此一情況，在疊層體彼此的接合面中，金屬膜與絕緣膜接觸，故有疊層體彼此之接合強度變低的疑慮。因而，此處藉由形成金屬膜MF1、及與金屬膜MF1相對向之金屬膜MF2，而將金屬膜MF1、MF2彼此接合，藉此，提高包含半導體基板SB1的第1疊層體，與包含半導體基板SB2的第2疊層體之接合強度。
＜變形例5＞ 於圖24，顯示本實施形態的變形例5之固體攝像元件的剖面圖。圖24為，與圖1對應之處的剖面圖。此處，對於下述情況予以說明：與利用圖22及圖23說明之本實施形態的上述變形例4之固體攝像元件具備幾近相同的構造之固體攝像元件，在第2半導體基板側之配線層內設置電容元件。
如圖24所示，本變形例之固體攝像元件的構造，與圖22所示的構造幾近相同，在各畫素PE具備與圖23所示之等效電路圖同樣的電路。亦即，本變形例之固體攝像元件具有整體快門功能。
與圖22所示的構造不同，於圖24顯示形成於層間絕緣膜IL2內之電容元件CP 1。電容元件CP1，於各畫素PE之層間絕緣膜IL2內，形成於配線M1上方，且位於金屬膜MF2的正下方之區域。電容元件CP1，由配線M2、及隔著絕緣膜形成於配線M2上方之金屬膜MF3構成。該絕緣膜，例如由氧化矽膜構成。此外，金屬膜MF3，由Cu(銅)膜或Al(鋁)膜構成。另，圖中將該絕緣膜與層間絕緣膜IL2一體化顯示。
形成此等電容元件CP1之情況，例如，在利用圖4說明之步驟的途中，形成包含配線M2的配線層。亦即，形成將配線M2嵌入至頂面之溝內的層間絕緣膜IL2。此時，配線M2的頂面露出。接著，利用CVD法及濺鍍法等，於配線M2上依序形成絕緣膜及金屬膜MF3。其後，利用光微影技術及蝕刻法，將金屬膜MF3加工。藉此，形成由配線M2及金屬膜MF3構成之電容元件CP1。其後，在金屬膜MF3上方形成包含配線M3及通孔等之層間絕緣膜IL2。雖未圖示，但可將電容元件CP2(參考圖23)亦與電容元件CP1同樣地形成於層間絕緣膜IL2內。
電容元件CP1，構成記憶節點，經由與金屬膜MF3的頂面相連接之通孔、及與該通孔的頂面相連接之配線M3，而與構成轉換電晶體TX1之汲極區DR及轉換電晶體TX2之源極區電性連接。
本變形例中，可獲得與本實施形態之上述變形例4同樣的效果。此外，藉由在半導體基板SB2上之層間絕緣膜IL2內形成電容元件CP1，而可不在半導體基板SB1上形成電容元件CP1。因而，在半導體基板SB1的第1主面附近及第1主面上之層間絕緣膜IL1內，無須形成光電二極體PD1及轉換電晶體TX1以外的元件，故可增大各畫素PE的俯視時之光電二極體PD1的占有面積。因而，可改善固體攝像元件的敏感度性能。
＜變形例6＞ 於圖25，顯示本實施形態的變形例6之固體攝像元件的剖面圖。圖25為，與圖1對應之處的剖面圖。此處，對於下述情況予以說明：與利用圖15~圖18說明之本實施形態的上述變形例2之固體攝像元件同樣地，在經由深溝(DTI)內之插栓將第1半導體基板與第2半導體基板連接的情況中，於該深溝的側面與絕緣膜IF2之間形成高介電常數膜。
如圖25所示，本變形例之固體攝像元件的構造，與圖15所示的構造幾近相同。然則，圖25中的下述點與圖15所示的構造不同：在溝DT的側面與絕緣膜IF2之間，形成絕緣膜HK。亦即，於溝DT內，從溝DT的側面依序形成絕緣膜HK、絕緣膜IF2、及插栓DTP。絕緣膜HK，不僅形成於絕緣膜IF2與半導體基板SB1之間，亦形成於絕緣膜IF2與層間絕緣膜IL1之間，覆蓋溝DT的側面。絕緣膜HK，為介電常數較氧化矽及氮化矽之任一者皆更高的膜(高介電常數膜、high-k膜)。絕緣膜HK，例如包含Hf(鉿)。
接著，利用圖26，對本變形例的固體攝像元件之製程予以說明。圖26為，本變形例的固體攝像元件之製程中的剖面圖。
首先，施行利用圖3說明之步驟後，如同利用圖4的說明般地，形成光電二極體PD1、重置電晶體RST、放大電晶體AMI、電晶體Q1及Q2等半導體元件。而後，如圖26所示，於半導體基板SB1上，形成構成層間絕緣膜IL1的接觸層後，形成貫通該接觸層之接觸插栓CP。
而後，利用光微影技術及蝕刻法，形成到達至半導體基板SB1之途中深度的深溝DT。而後，例如利用CVD法，在包含溝DT內之半導體基板SB1上形成絕緣膜HK。藉此，形成覆蓋溝DT的側面及底面之絕緣膜HK。而後，與利用圖16說明之步驟同樣地，於溝DT內隔著絕緣膜IF2形成插栓DTP。亦即，在以絕緣膜IF2及導體膜嵌入溝DT內後，例如利用CMP法將層間絕緣膜IL1上的絕緣膜HK、IF2及導體膜去除，藉以於溝DT內，依序隔著絕緣膜HK、IF2，而形成由上述導體膜構成之插栓DTP。
接著，藉由施行利用圖17及圖18說明之步驟，而形成包含層間絕緣膜IL1的配線層及絕緣膜IF1、及與插栓DTP連接的插栓PG1。此外，於半導體基板SB2上，形成包含層間絕緣膜IL2及插栓PG2的疊層配線層。
其後之步驟，與利用圖9及圖10說明之步驟同樣地施行，藉此完成圖25所示的本變形例之固體攝像元件。
本變形例中，可獲得與利用圖15~圖18說明之本實施形態的上述變形例2同樣的效果。
此外，本變形例中，藉由形成絕緣膜HK作為覆蓋溝DT的側面之保護膜，而可防止在半導體基板SB1內產生的電荷往插栓DTP側移動，可防止插栓DTP內的電流對光電二極體PD1給予影響。此一結果，可防止固體攝像元件的敏感度性能降低，可抑制雜訊的產生。
(實施形態2) 於圖27，顯示本實施形態2之固體攝像元件的剖面圖。圖27僅顯示畫素區PER，省略周邊電路區之圖示。於圖27之畫素區PER，顯示橫向排列的2個畫素PE。此處，對於將具備光電二極體之半導體基板重疊疊層3片的情況予以說明。
如圖27所示，本實施形態之固體攝像元件的構造，具有將主面具備光電二極體，背面朝向上方之半導體基板疊層3片的構造。此處，於半導體基板SB3上疊層半導體基板SB2，於半導體基板SB2上疊層半導體基板SB1。半導體基板SB1，具有第1主面、及第1主面之相反側的第1背面。半導體基板SB2，具有第2主面、及第2主面之相反側的第2背面。半導體基板SB3，具有第3主面、及第3主面之相反側的第3背面。
半導體基板SB3、形成於第3主面附近之半導體元件、及覆蓋該半導體元件之層間絕緣膜IL3的構造，係將利用圖1說明的半導體基板SB1、形成於半導體基板SB1的第1主面附近之半導體元件、及覆蓋該半導體元件之層間絕緣膜IL1的構造上下倒置之構造。亦即，於半導體基板SB3的第3主面形成各畫素PE之光電二極體PD3，於半導體基板SB3的第3背面上形成絕緣膜IF1。此外，形成插栓PG1，其貫通絕緣膜IF1、貫通半導體基板SB3的元件隔離區EI3、及層間絕緣膜IL3的一部分，而與層間絕緣膜IL3內之配線M1的頂面相連接。插栓PG1，經由層間絕緣膜IL3內之配線M1及接觸插栓CP，而與半導體基板SB3的第3主面附近之轉換電晶體TX電性連接。在層間絕緣膜IL3的底面，貼附支持基板SSB。
半導體基板SB2、形成於第2主面附近之半導體元件、及覆蓋該半導體元件之層間絕緣膜IL2的構造，除了一部分，亦即，層間絕緣膜IL2內之較配線M1更下方的構造以外，與半導體基板SB3、形成於第3主面附近之半導體元件、及覆蓋該半導體元件之層間絕緣膜IL3的構造相同。亦即，於半導體基板SB2的第2主面形成各畫素PE之光電二極體PD2，於半導體基板SB2的第2背面上形成絕緣膜IF1。此外，形成插栓PG1，其貫通絕緣膜IF1、貫通半導體基板SB2之元件隔離區EI2、及層間絕緣膜IL2之一部分，而與層間絕緣膜IL2內之配線M1的頂面相連接。插栓PG1，經由層間絕緣膜IL2內之配線M1及接觸插栓CP，而與半導體基板SB2的第2主面附近之轉換電晶體TX電性連接。
此外，於層間絕緣膜IL2內，在配線M1下方形成配線M2。另，亦可於層間絕緣膜IL3內，亦形成高度與配線M1不同之配線M2、M3等。於層間絕緣膜IL2內，在配線M2之底面連接通孔；該通孔之底面，與嵌入至形成於層間絕緣膜IL2的底面之連接孔(溝)內的插栓PG2之頂面相連接。亦即，圖27所示之插栓PG2，具備將圖1所示之插栓PG2倒置的構造。
半導體基板SB1、形成於第1主面附近之半導體元件、及覆蓋該半導體元件之層間絕緣膜IL1的構造，與半導體基板SB2、形成於第2主面附近之半導體元件、 及覆蓋該半導體元件之層間絕緣膜IL2的構造相同。亦即，於半導體基板SB1的第1主面形成各畫素PE之光電二極體PD1，於半導體基板SB1的第1背面上形成絕緣膜IF1。此外，形成插栓PG1，其貫通絕緣膜IF1、貫通半導體基板SB1之元件隔離區EI1、及層間絕緣膜IL1之一部分，而與層間絕緣膜IL1內之配線M1的頂面相連接。插栓PG1，經由層間絕緣膜IL1內之配線M1及接觸插栓CP，而與半導體基板SB1的第1主面附近之轉換電晶體TX電性連接。於層間絕緣膜IL1內，在配線M1下方形成配線M2；配線M2的底面，經由通孔而與插栓PG2相連接。
使形成有各個光電二極體PD1~PD3之半導體基板SB1~SB3，背面側皆朝上。 亦即，光電二極體PD1~PD3皆為背面照射型的光接收元件(光電轉換部)。亦即，在使用固體攝像元件之拍攝時，在各個光電二極體PD1~PD3中接收從各半導體基板SB1~SB3的背面側照射之光線，施行光電轉換。
各畫素PE，具備縱向堆疊的3個光電二極體PD1、PD2、及PD3。光電二極體PD1~PD3，各自為將波長彼此不同的光線予以光電轉換之光接收部。例如，光電二極體PD1將藍色光予以光電轉換，光電二極體PD2將綠色光予以光電轉換，光電二極體PD3將紅色光予以光電轉換。本實施形態中，藉由在1個畫素內堆疊設置複數光電二極體，而可在1個畫素中分別接收複數種波長的各光線。因而，相較於在1片半導體基板的主面，排列配置複數個將波長彼此不同的光線予以光電轉換之畫素的情況，使固體攝像元件的敏感度特性改善、畫素的高密集化、固體攝像元件的微小化變得簡單。因而，可改善固體攝像元件的性能。
另，此處雖未圖示周邊電晶體，但放大電晶體等周邊電晶體，於各畫素PE內中，形成於與各個光電二極體PD1~PD3相同之半導體基板SB1~SB3的主面附近，或形成於半導體基板SB1~SB3之任一個的主面附近。亦即，例如將經由轉換電晶體TX而與光電二極體PD1連接之周邊電晶體，形成於半導體基板SB1的第1主面附近。
此處，於各畫素PE中，嵌入至形成於層間絕緣膜IL1的底面之溝內的插栓PG2之底面，與貫通和半導體基板SB2的第2背面接觸之絕緣膜IF1及元件隔離區EI2的插栓PG1之頂面相連接。此外，於各畫素PE中，嵌入至形成於層間絕緣膜IL2的底面之溝內的插栓PG2之底面，與貫通和半導體基板SB3的第3背面接觸之絕緣膜IF1及元件隔離區EI3的插栓PG1之頂面相連接。如此地，經由插栓PG1、PG2， 而將半導體基板SB1的第1主面附近之半導體元件及層間絕緣膜IL1內之配線M 1、M2，與半導體基板SB2的第2主面附近之半導體元件及層間絕緣膜IL2內之配線M1、M2，與半導體基板SB3的第3主面附近之半導體元件及層間絕緣膜IL3內之配線M1，彼此電性連接。
如此地，可將具備在背面側露出之插栓PG1及在主面側露出之插栓PG2的半導體基板，於縱向堆疊3片以上。
本實施形態的固體攝像元件，可藉由下述方式形成：將具備半導體基板SB1、 覆蓋半導體基板SB1的第1背面之絕緣膜IF1、覆蓋半導體基板SB1的第1主面之層間絕緣膜IL1、在第1背面側露出之插栓PG1、及在第1主面側露出之插栓PG2的第1疊層體，與具有與第1疊層體相同之構造的複數疊層體彼此重疊接合。此等疊層體彼此之接合面中，將由氧化矽膜構成之層間絕緣膜IL1或IL2，與由氧化矽膜構成之絕緣膜IF1接合，將插栓PG1與插栓PG2接合。藉由此等混合接合，而實現一方之半導體基板的背面側，與另一半導體基板的主面側之接合，在每個畫素PE實現微小之連接部所產生的疊層體彼此間之電性連接。
亦即，即便不使用Si貫通電極，仍可於畫素PE內，藉由微小的插栓PG1、PG2， 將包含半導體基板SB1的第1疊層體、包含半導體基板SB2的第2疊層體、及包含半導體基板SB3的第3疊層體電性連接。因而，可使固體攝像元件微小化。此外，可使畫素PE內將各半導體基板SB1~SB3彼此之間電性連接的電流路徑減短，故可降低固體攝像元件之消耗電力及雜訊。
此外，此處形成貫通元件隔離區EI1、EI2或EI3之插栓PG1，故插栓PG1與半導體基板SB1~SB3彼此絕緣。因而，可防止插栓PG1與半導體基板SB1~SB3短路之情形，以及因流通在插栓PG1的電流等之影響，而在從光電二極體PD1~PD3獲得的訊號產生雜訊之情形。
此外，本實施形態的固體攝像元件之製程中，無須使用SOI基板，故可防止固體攝像元件之製造成本增大。
另，亦可如同利用圖11說明之上述實施形態1的變形例1之固體攝像元件般地，於各疊層體中，在配線M1與插栓GP1之間，設置貫通元件隔離區EI1、EI2或EI3的插栓DP。
此外，此處雖對於將各個光電二極體PD1~PD3作為背面照射型的光接收元件使用之情況予以說明，但亦可使圖27所示的構造上下倒置，將支持基板SSB，貼附於覆蓋半導體基板SB1的第1背面之絕緣膜IF1，藉以將各個光電二極體PD 1~PD3作為表面照射型的光接收元件使用。
＜變形例＞ 於圖28，顯示本實施形態的變形例之固體攝像元件的剖面圖。圖28為，與圖27對應之處的剖面圖。此處，對於下述情況予以說明：在與圖28所示之固體攝像元件同樣地包含3片以上的疊層基板之構造中，一部分之包含半導體基板的疊層體，具備深溝(DTI)內之插栓。
如圖28所示，本變形例之固體攝像元件的構造，除了下述點以外，與圖27所示的構造相同：形成較半導體基板SB2之厚度更大，而貫通半導體基板SB2的深插栓DTP。從覆蓋半導體基板SB2的第2主面(底面)之層間絕緣膜IL2內的配線M1，至覆蓋半導體基板SB2的第2背面(頂面)之絕緣膜IF1間的構造，與將圖15所示之從覆蓋半導體基板SB1的第1主面(頂面)之層間絕緣膜IL1內的配線M1，至覆蓋半導體基板SB1的第1背面(底面)之絕緣膜IF1間的構造上下倒置之構造相同。
亦即，圖28所示的半導體基板SB2之厚度、溝DT及插栓DTP之深度，為數十μm程度；插栓DTP的頂面，與形成於覆蓋半導體基板SB2的第2背面之絕緣膜IF1的連接孔內之插栓PG1的底面相連接，而插栓DTP的底面，與層間絕緣膜IL2內之配線M1的頂面相連接。
本變形例中，可獲得圖27所示之固體攝像元件的效果。此外，藉由大幅確保半導體基板SB2的膜厚，而可增大將照射至半導體基板SB2的光線予以光電轉換之區域。因此，可增大拍攝時貯存在光電二極體PD2的電荷量，故可改善固體攝像元件的敏感度性能。此外，亦可配合例如光電二極體PD2中光電轉換之對象即光線的波長，而調整半導體基板SB2之厚度。
另，不僅半導體基板SB2，亦可使其他半導體基板SB1或SB3亦具有數十μm程度的膜厚，具備深插栓DTP。
(實施形態3) 於圖29，顯示本實施形態3之固體攝像元件的剖面圖。圖29為，與圖1對應之處的剖面圖。此處，對於使2片半導體基板的背面側彼此相對向並將該2片半導體基板疊層之情況予以說明。
如圖29所示，本變形例之固體攝像元件，具有在支持基板SSB上，疊層有半導體基板SB2、半導體基板SB2上之半導體基板SB1的構造。於各畫素PE中，在半導體基板SB2的第2主面形成光電二極體PD2，在半導體基板SB1的第1主面形成光電二極體PD1。亦即，1個畫素PE，具備縱向排列的2個光電二極體PD1、PD2。 半導體基板SB1的第1主面朝向上側，相對於此，半導體基板SB2的第2主面朝向下側。亦即，光電二極體PD1為表面照射型(FSI)之光接收元件，光電二極體PD2為背面照射型(BSI)之光接收元件。
具備半導體基板SB1、覆蓋半導體基板SB1的第1背面之絕緣膜IF1、覆蓋半導體基板SB1的第1主面之層間絕緣膜IL1、及在第1背面側露出之插栓PG1的第1疊層體之構造，為具有與圖1所示之形成於層間絕緣膜IL2上，包含半導體基板SB1、絕緣膜IF1、及層間絕緣膜IL1的第1疊層體相同之構造的疊層體。此外，圖29之具備半導體基板SB2、覆蓋半導體基板SB2的第2背面之絕緣膜IF3、及覆蓋半導體基板SB2的第2主面之層間絕緣膜IL2、及在第2背面側露出之插栓PG3的第2疊層體之構造，具有與將圖15所示之形成於層間絕緣膜IL2上的疊層體上下倒置之構造相同的構造。亦即，第2疊層體之構造，具備與將包含半導體基板SB1、絕緣膜IF1、及層間絕緣膜IL1的第1疊層體上下倒置之構造相同的構造。亦即，圖15所示之絕緣膜IF3，對應於圖1所示之絕緣膜IF1；圖15所示之插栓PG3， 對應於圖1所示之插栓PG1。
如圖29所示，貫通具有數十μm之厚度的半導體基板SB2之插栓DTP的頂面， 與嵌入至貫通覆蓋半導體基板SB2的第2背面(頂面)之絕緣膜IF3的連接孔內之插栓(導電性連接部)PG3的底面相連接。絕緣膜IF3，例如由氧化矽膜構成。在覆蓋半導體基板SB2的第2主面(底面)之層間絕緣膜IL2的底面，貼附支持基板SSB。
另，此處雖未圖示周邊電晶體，但放大電晶體等周邊電晶體，於各畫素PE內中，形成於與各個光電二極體PD1、PD2相同之半導體基板SB1、SB2的主面附近，或形成於半導體基板SB1、SB2之任一個的主面附近。亦即，例如將經由轉換電晶體TX而與光電二極體PD1連接之周邊電晶體，形成於半導體基板SB1的第1主面附近。
例如，既定畫素PE中，藉由光電二極體PD1將藍色光予以光電轉換，藉由光電二極體PD2將紅色光予以光電轉換。此外，與該畫素PE相鄰之其他畫素PE中，藉由光電二極體PD1將藍色光予以光電轉換，藉由光電二極體PD2將綠色光予以光電轉換。如此地，藉由在各個光電二極體PD1、PD2中將不同波長的光線予以光電轉換，而以2個畫素PE，將紅、藍、綠之3種光線予以光電轉換。亦即，相較於僅使用形成於1片半導體基板的主面之光接收元件的情況，可利用少畫素數之固體攝像元件，藉由拍攝獲得按照波長的訊號。因而，固體攝像元件的敏感度性能改善、微小化、及高畫素化變得簡單。
插栓PG3的頂面，與插栓PG1的底面相連接(接合)。藉此，於各畫素PE中，半導體基板SB2側之半導體元件及配線M1，經由插栓DTP、PG3、及PG1，而與半導體基板SB1側之半導體元件及配線M1電性連接。
本實施形態的固體攝像元件，可藉由下述方式形成：將具備半導體基板SB1、 絕緣膜IF1、層間絕緣膜IL1、及第1背面側之插栓PG1的第1疊層體，與具備半導體基板SB2、絕緣膜IF3、層間絕緣膜IL2、及第1背面側之插栓PG3的第2疊層體，彼此重疊接合。在此等疊層體彼此之接合面中，由氧化矽膜構成之絕緣膜IF1、IF3分別相互接合，插栓PG1與插栓PG3彼此接合。藉由此等混合接合，而實現上側之半導體基板SB1的第1背面側，與下側之半導體基板SB2的第2背面側之接合，在每個畫素PE實現微小之連接部所產生的疊層體彼此間之電性連接。
亦即，即便不使用Si貫通電極，仍可於畫素PE內，藉由微小的插栓PG1、PG3， 將包含半導體基板SB1的第1疊層體，與包含半導體基板SB2的第2疊層體電性連接。因而，可使固體攝像元件微小化。此外，由於半導體基板SB1、SB2之彼此間的連接不使用Si貫通電極，因而可使畫素PE內將各半導體基板SB1、SB2彼此之間電性連接的電流路徑減短，故可降低固體攝像元件之消耗電力及雜訊。
如同利用圖32說明之比較例般地，將基板的主面側彼此接合的情況，形成於疊層於上側之半導體基板SB1的第1主面之光電二極體PD1，成為背面照射型的光接收元件。此處，若欲利用上層之該光電二極體PD1將藍色光予以光電轉換， 則相較於利用表面照射型的光接收元件將藍色光予以光電轉換之情況，具有敏感度性能降低的問題。
相對於此，本實施形態中，並非將基板的主面側彼此接合，而係藉由使半導體基板SB1、SB2各自的背面彼此相對向並接合，而使形成於上側之半導體基板SB1的光電二極體PD1成為表面照射型的光接收元件。因而，相較於形成於上側之半導體基板SB1的光電二極體PD1係背面照射型之情況，可防止光電二極體PD1將藍色光予以光電轉換之情況的敏感度性能變低。
此外，此處形成貫通元件隔離區EI1之插栓PG1，故插栓PG1與半導體基板SB1彼此絕緣。因而，可防止插栓PG1與半導體基板SB1短路之情形，以及因流通在插栓PG1的電流等之影響，而在從光電二極體PD1獲得的訊號產生雜訊之情形。
此外，半導體基板SB2之厚度為數十μm程度的大厚度，故可增大將照射至半導體基板SB2的光線予以光電轉換之區域。因此，可增大拍攝時貯存在光電二極體PD2的電荷量，故可改善固體攝像元件的敏感度性能。此處，構成光電二極體PD2的n型半導體區NR之深度，亦可較構成光電二極體PD1的n型半導體區NR之深度更大。
此外，本實施形態的固體攝像元件之製程中，無須使用SOI基板，故可防止固體攝像元件之製造成本增大。
另，亦可如同利用圖11說明之上述實施形態1的變形例1之固體攝像元件般地，在配線M1與插栓GP1之間，設置貫通元件隔離區EI1的插栓DP。
＜變形例1＞ 於圖30，顯示本實施形態的變形例1之固體攝像元件的剖面圖。圖30為，與圖29對應之處的剖面圖。此處，茲就下述情況予以說明：利用使2片半導體基板的背面側彼此相對向而堆疊該2片半導體基板之技術、以及使半導體基板的主面側與另一半導體基板的背面側相對向而堆疊該2片半導體基板之技術，堆疊3片以上的半導體基板。
如圖30所示，本變形例之固體攝像元件，具有在支持基板SSB上，疊層有半導體基板SB3、半導體基板SB3上之半導體基板SB2、半導體基板SB2上之半導體基板SB1的構造。於各畫素PE中，在半導體基板SB3的第2主面形成光電二極體PD3，在半導體基板SB2的第2主面形成光電二極體PD2，在半導體基板SB1的第1主面形成光電二極體PD1。亦即，1個畫素PE，具備縱向排列的3個光電二極體PD1~PD3。半導體基板SB1的第1主面及半導體基板SB2的第2主面朝向上側，相對於此，半導體基板SB3的第3主面朝向下側。亦即，光電二極體PD1、PD2為表面照射型(FSI)之光接收元件，光電二極體PD3為背面照射型(BSI)之光接收元件。
圖30所示的具備半導體基板SB1、覆蓋半導體基板SB1的第1背面之絕緣膜IF1、覆蓋半導體基板SB1的第1主面之層間絕緣膜IL1、及在第1背面側露出之插栓PG1的第1疊層體之構造，具有與圖29所示之形成於層間絕緣膜IL2上，包含半導體基板SB1、絕緣膜IF1、及層間絕緣膜IL1的第1疊層體相同之構造。
圖30所示的具備半導體基板SB2、覆蓋半導體基板SB2的第2背面之絕緣膜IF1、覆蓋半導體基板SB2的第2主面之層間絕緣膜IL2、及在第2背面側露出之插栓PG1的第2疊層體之構造，與圖29所示之形成於層間絕緣膜IL2上，包含半導體基板SB1、絕緣膜IF1、及層間絕緣膜IL1的第1疊層體之構造相同。然則，在圖30所示的層間絕緣膜IL2內，於配線M1之頂面連接通孔；該通孔之頂面，與嵌入至形成於層間絕緣膜IL2的頂面之連接孔的插栓PG2之底面相連接。
此外，圖30的具備半導體基板SB3、覆蓋半導體基板SB3的第3背面之絕緣膜IF3、覆蓋半導體基板SB3的第3主面之層間絕緣膜IL3、及在第3背面側露出之插栓PG3的第3疊層體之構造，與圖29所示的絕緣膜IF1與支持基板SSB間之包含半導體基板SB2的第2疊層體之構造相同。
亦即，如圖30所示，半導體基板SB3具有較各個半導體基板SB1、SB2更大之膜厚，其膜厚例如為數十μm。貫通半導體基板SB3之插栓DTP的頂面，與插栓PG3的底面相連接。在包含半導體基板SB3之第3疊層體，與包含半導體基板SB2之第2疊層體的接合面中，將由氧化矽膜構成之絕緣膜IF1、IF3分別相互接合，將第2疊層體側之插栓PG1與第3疊層體側之插栓PG3彼此接合。此外，在包含半導體基板SB2之第2疊層體，與包含半導體基板SB1之第1疊層體的接合面中，將由氧化矽膜構成之絕緣膜IF1與層間絕緣膜IL2相互接合，將第1疊層體側之插栓PG1與第2疊層體側之插栓PG2彼此接合。
藉由此等混合接合，實現半導體基板SB1的第1背面側，與半導體基板SB2的第2主面側之接合，實現半導體基板SB2的第2背面側，與半導體基板SB3的第3背面側之接合，在每個畫素PE實現微小之連接部所產生的疊層體彼此間之電性連接。此處，經由插栓DTP、PG3、及PG1，將半導體基板SB3側的元件等與半導體基板SB2側的元件等電性連接；經由插栓PG2、PG1，將半導體基板SB2側的元件等與半導體基板SB1側的元件等電性連接。
本變形例中，可獲得與利用圖29說明之固體攝像元件同樣的效果。此外，藉由利用將基板的背面側彼此接合之技術、及將基板的主面側與基板的背面側接合之技術，而可在1個畫素PE內形成疊層3個以上的光接收元件，可將各光接收元件中波長彼此不同的光線予以光電轉換。
本變形例中，例如，光電二極體PD1將藍色光予以光電轉換，光電二極體PD2將綠色光予以光電轉換，光電二極體PD3將紅色光予以光電轉換。如此地，在1個畫素中接收複數種波長的各光線，可獲得從此等光線轉換出之個別的電訊號。 因而，相較於在1片半導體基板的主面，排列配置複數個將波長彼此不同的光線予以光電轉換之畫素的情況，固體攝像元件的敏感度特性改善、畫素的高密集化、固體攝像元件的微小化變得簡單。因而，可改善固體攝像元件的性能。
此外，藉由利用使基板的背面側彼此相對向而堆疊2片基板之技術、及使基板的主面側與另一基板的背面側相對向而堆疊2片基板之技術，堆疊3片以上的半導體基板，而可在由疊層基板構成之固體攝像元件內，任意配置表面照射型之光接收元件與背面照射型之光接收元件。
另，不僅是具備背面照射型之光電二極體PD3的半導體基板SB3，亦可使具備表面照射型之光電二極體PD1或PD2的半導體基板SB1或SB2，亦具有數十μm程度的膜厚，具備深插栓DTP。
另，此處雖將半導體基板SB2的第2背面側與包含半導體基板SB3之第3疊層體接合，但第3疊層體，亦可位於第1疊層體與第2疊層體之間。此一情況，將與插栓PG2相同之插栓形成於層間絕緣膜IL3的底面，將該插栓，與第2疊層體的頂面之插栓PG2連接。此外，將插栓PG3，與包含半導體基板SB1之第1疊層體的底面之插栓PG1連接。藉此，可分別將3個疊層體電性連接。
＜變形例2＞ 於圖31，顯示本實施形態之變形例2的固體攝像元件之剖面圖。圖31中，從圖的左側依序顯示畫素區PER、周邊電路區CR、及配線區MR。附圖中雖將畫素區PER及周邊電路區CR與配線區MR分離顯示，但此等區域，係構成由同一疊層基板形成之1個固體攝像元件的區域。此處雖將周邊電路區CR及配線區MR各自分開顯示，但配線區MR亦可為周邊電路區CR之一部分。此處，對於在配線區MR形成低電阻之配線的情況予以說明。
圖31所示之畫素區PER及周邊電路區CR的構造，與圖30所示之畫素區PER及周邊電路區CR的構造相同。因而，本變形例中，可獲得與利用圖30說明之固體攝像元件同樣的效果。
在固體攝像元件等具備疊層配線之半導體裝置中，將上層的通孔(插栓)及配線之寬度或厚度，設定為較下層的通孔(插栓)及配線等更大，因此，有在疊層配線層內之上部形成低電阻的通孔(插栓)及配線之情況。亦即，例如在具備形成於半導體元件上，包含最接近半導體元件之第1層配線的第1配線層，以及包含第1配線層上之第2層配線的第2配線層之半導體裝置中，有在第2配線層上，形成較第2層配線更厚的低電阻之半全域配線，在半全域配線上，形成較半全域配線更厚的低電阻之全域配線的情況。
然則，若將固體攝像元件之上部的通孔及配線之厚度增大，則裝置的最上部之層間絕緣膜厚膜化，故往光接收元件照射的光線衰減，具有敏感度性能降低之問題。相對於此，本變形例中，在具有將半導體基板堆疊的構造之固體攝像元件中，並未將低電阻配線疊層在半導體元件的上方，而係在畫素區之橫向排列形成低電阻配線。
如圖31所示，作為上述低電阻配線，此處不使用Si貫通電極，而係於配線區MR形成與用於在畫素PE內將疊層基板間電性連接之插栓相同構造的插栓。於配線區MR，形成半全域配線SM、全域配線GM。半全域配線SM及全域配線GM，由從下側依序形成的層間絕緣膜IL3內之配線M1，插栓DTP、PG3、PG1，層間絕緣膜IL2內之配線M1，層間絕緣膜IL2內之通孔，插栓PG2、PG1，及層間絕緣膜IL1內之配線M1構成。
構成半全域配線SM的層間絕緣膜IL3內之配線M1，與層間絕緣膜IL2內之配線M1，藉由從層間絕緣膜IL3側朝向層間絕緣膜IL2側依序串聯連接之插栓DTP、 PG3、及PG1而電性連接。由將層間絕緣膜IL3內之配線M1與層間絕緣膜IL2內之配線M1連接的此等插栓DTP、PG3、及PG1構成之電流路徑，在層間絕緣膜IL3內之配線M1與層間絕緣膜IL2內之配線M1間，並聯連接複數條。此外，構成半全域配線SM的層間絕緣膜IL2內之配線M1與插栓PG2，藉由複數通孔而並聯連接。此外，構成半全域配線SM之插栓PG2與層間絕緣膜IL1內之配線M1，藉由複數插栓PG1而並聯連接。
藉由半全域配線SM，將層間絕緣膜IL3內之配線M1與層間絕緣膜IL1內之配線M1，經由插栓DTP、PG3、PG1，層間絕緣膜IL2內之配線M1，層間絕緣膜IL2內之通孔，插栓PG2及PG1而電性連接。
全域配線GM，亦具有與半全域配線SM同樣的構成。然則，構成全域配線GM之插栓PG1、PG3、DTP及通孔的數目，較構成半全域配線SM之插栓PG1、PG3、DTP及通孔的數目更多。因此，全域配線GM中的層間絕緣膜IL3內之配線M1與層間絕緣膜IL2內之配線M1間的電阻，較半全域配線SM中的層間絕緣膜IL3內之配線M1與層間絕緣膜IL2內之配線M1間的電阻更低。
如此地，利用以與用於在各畫素PE內將基板彼此間電性連接而設置之插栓等相同的步驟形成之配線M1、插栓PG1~PG3、DTP及通孔，而可在配線區MR設置低電阻之配線(導電性連接部)。本變形例中，藉由變更插栓PG1、PG3、DTP及通孔的數目，而可簡單地形成具有期望電阻值的低電阻之配線。
另，圖31的剖面中雖顯示在1方向排列之複數插栓PG1、PG3、DTP及通孔，但構成半全域配線SM及全域配線GM的複數插栓PG1、PG3、DTP及通孔，亦可在俯視時，例如行列狀地排列而與各配線M1相連接。
此外，圖31中雖顯示使插栓PG2與配線M1同地往橫向延伸之形狀，但亦可與插栓PG3同樣地藉由配置複數個插栓PG2而構成半全域配線SM或全域配線GM。相反地，亦可使插栓PG3如圖31所示的插栓PG2般地往橫向延伸，將1個插栓PG3與複數插栓PG1及DTP連接。
以上，雖依據上述實施形態具體地說明本案發明人所提出之發明，但本發明並未限定於上述實施形態，自然可在不脫離其要旨之範圍內進行各種變更。
其他，以下記載實施形態所記載之內容的一部分。
(附註1) 一種固體攝像元件，具備排列於畫素區之複數畫素，其包含： 第1半導體基板，具備第1主面、及該第1主面之相反側的第1背面； 該複數畫素各自之第1光接收元件，形成於該第1半導體基板的該第1主面； 第1絕緣膜，覆蓋該第1半導體基板的該第1背面； 第1導電性連接部，貫通該第1絕緣膜，與該第1光接收元件電性連接； 第2半導體基板，具備第2主面、及該第2主面之相反側的第2背面； 半導體元件，形成於該第2半導體基板的該第2主面附近； 第2絕緣膜，覆蓋該第2半導體基板的該第2背面；以及 第2導電性連接部，貫通該第2絕緣膜，與該半導體元件電性連接； 在包含該第1半導體基板、該第1導電性連接部及該第1絕緣膜之第1疊層體， 與包含該第2半導體基板、該第2導電性連接部及該第2絕緣膜之第2疊層體的接合面，將該第1絕緣膜與該第2絕緣膜彼此接合，將該第1導電性連接部與該第2導電性連接部彼此接合。
(附註2) 一種固體攝像元件之製造方法，製造具備排列於畫素區之複數畫素的固體攝像元件，其包含如下步驟： (a) 準備具有第1主面及該第1主面之相反側的第1背面之第1半導體基板，該第1半導體基板具備形成於該第1主面之第1光接收元件、覆蓋該第1主面之第1層間絕緣膜、及覆蓋該第1背面之第1絕緣膜； (b) 準備具有第2主面及該第2主面之相反側的第2背面之第2半導體基板，該第2半導體基板具備形成於該第2主面附近之半導體元件、及覆蓋該第2主面之第2層間絕緣膜； (c) 形成第1導電性連接部，其貫通該第1絕緣膜，與該第1光接收元件電性連接； (d) 在該第2層間絕緣膜的頂面形成第1連接孔後，於該第1連接孔內，形成與該半導體元件電性連接之第2導電性連接部；以及 (e) 於該(c)步驟及該(d)步驟後，藉由將該第1絕緣膜的底面與該第2層間絕緣膜的該頂面彼此接合，將該第1導電性連接部的底面與該第2導電性連接部的頂面彼此接合，而將該第1半導體基板及該第2半導體基板疊層； 複數該畫素，分別具備該第1光接收元件。
(附註3) 在如(附註2)記載的固體攝像元件之製造方法中， 該(a)步驟，包含如下步驟： (a2) 準備該第1半導體基板，其具備該第1光接收元件、及嵌入至形成於該第1主面之溝內的元件隔離區； (a3) 在該第1主面上形成該第1層間絕緣膜； (a4) 形成貫通該第1層間絕緣膜及該元件隔離區之第3連接孔； (a5) 在該第3連接孔內，嵌入第3導電性連接部； (a6) 在該第3導電性連接部上，形成將該第3導電性連接部與該第1光接收元件電性連接之第1配線； (a7) 藉由研磨該第1背面，而使該第3導電性連接部及該元件隔離區露出； (a8) 於該(a7)步驟後，形成覆蓋該第1背面之該第1絕緣膜；以及 (a9) 形成貫通該第1絕緣膜，而與該第3導電性連接部連接之該第1導電性連接部。
(附註4) 在如(附註2)記載的固體攝像元件之製造方法中， 該(a)步驟，包含如下步驟： (a2) 準備具備該第1光接收元件之該第1半導體基板； (a3) 於該第1主面上形成該第1層間絕緣膜； (a4) 形成貫通該第1層間絕緣膜及該第1半導體基板之第2連接孔； (a5) 在該第2連接孔內，隔著第2絕緣膜而嵌入第4導電性連接部； (a6) 在該第4導電性連接部上，形成將該第4導電性連接部與該第1光接收元件電性連接之第1配線； (a7) 藉由研磨該第1背面，而使該第4導電性連接部及該第2絕緣膜露出； (a8) 於該(a7)步驟後，形成覆蓋該第1背面之該第1絕緣膜；以及 (a9) 形成貫通該第1絕緣膜，而與該第4導電性連接部連接之該第1導電性連接部。
(附註5) 在如(附註4)記載的固體攝像元件之製造方法中， 更包含如下步驟： (a10) 於該(a4)步驟後，該(a5)步驟前，藉由將p型雜質導入在該第2連接孔內露出之該第1半導體基板的表面，而形成p型半導體區； 該第1半導體基板之導電型為p型。
(附註6) 在如(附註4)記載的固體攝像元件之製造方法中， 更包含如下步驟： (a11) 於該(a4)步驟後，該(a5)步驟前，形成覆蓋該第2連接孔的側面之第3絕緣膜； 該第3絕緣膜的介電常數，較氮化矽的介電常數更高。
AMI‧‧‧放大電晶體
CP1、CP2‧‧‧電容元件
CP‧‧‧接觸插栓
CR‧‧‧周邊電路區
DP、DTP、GP1、PG1~PG3‧‧‧插栓
DR‧‧‧汲極區
DT‧‧‧溝
EI1~EI3‧‧‧元件隔離區
EP1、EP2‧‧‧磊晶層
FD‧‧‧浮動擴散電容部
GM‧‧‧全域配線
G1、G2、GA、GR、GT‧‧‧閘極電極
HK、IF1~IF3‧‧‧絕緣膜
IL1~IL3‧‧‧層間絕緣膜
M1~M3‧‧‧配線
MF1~MF3‧‧‧金屬膜
ML‧‧‧微透鏡
MR‧‧‧配線區
NR‧‧‧n型半導體區
OL‧‧‧輸出線
PD‧‧‧銲墊
PD1~PD3‧‧‧光電二極體
PDR‧‧‧銲墊區
PE‧‧‧畫素
PER‧‧‧畫素區
PR‧‧‧p+型半導體區
PR1‧‧‧p型半導體區
Q1、Q2‧‧‧電晶體
RST‧‧‧重置電晶體
PF‧‧‧鈍化膜
S1、S2‧‧‧基板
SB1~SB3‧‧‧半導體基板
SD‧‧‧源極/汲極區
SEL‧‧‧選擇電晶體
SM‧‧‧半全域配線
SSA、SSB‧‧‧支持基板
TX、TX1、TX2‧‧‧轉換電晶體
W1、W2‧‧‧井
【圖1】係顯示本發明之實施形態1的固體攝像元件之剖面圖。 【圖2】係構成本發明之實施形態1的固體攝像元件之畫素的等效電路圖。 【圖3】係本發明之實施形態1的固體攝像元件之製程中的剖面圖。 【圖4】係接續圖3的固體攝像元件之製程中的剖面圖。 【圖5】係接續圖4的固體攝像元件之製程中的剖面圖。 【圖6】係接續圖5的固體攝像元件之製程中的剖面圖。 【圖7】係接續圖6的固體攝像元件之製程中的剖面圖。 【圖8】係接續圖7的固體攝像元件之製程中的剖面圖。 【圖9】係接續圖8的固體攝像元件之製程中的剖面圖。 【圖10】係接續圖9的固體攝像元件之製程中的剖面圖。 【圖11】係顯示本發明的實施形態1之變形例1的固體攝像元件之剖面圖。 【圖12】係顯示本發明的實施形態1之變形例1的固體攝像元件之製程中的剖面圖。 【圖13】係接續圖12的固體攝像元件之製程中的剖面圖。 【圖14】係接續圖13的固體攝像元件之製程中的剖面圖。 【圖15】係顯示本發明的實施形態1之變形例2的固體攝像元件之剖面圖。 【圖16】係本發明的實施形態1之變形例2的固體攝像元件之製程中的剖面圖。 【圖17】係接續圖16的固體攝像元件之製程中的剖面圖。 【圖18】係接續圖17的固體攝像元件之製程中的剖面圖。 【圖19】係顯示本發明的實施形態1之變形例3的固體攝像元件之剖面圖。 【圖20】係本發明的實施形態1之變形例3的固體攝像元件之製程中的剖面圖。 【圖21】係接續圖20的固體攝像元件之製程中的剖面圖。 【圖22】係顯示本發明的實施形態1之變形例4的固體攝像元件之剖面圖。 【圖23】係構成本發明的實施形態1之變形例4的固體攝像元件之畫素的等效電路圖。 【圖24】係顯示本發明的實施形態1之變形例5的固體攝像元件之剖面圖。 【圖25】係顯示本發明的實施形態1之變形例6的固體攝像元件之剖面圖。 【圖26】係本發明的實施形態1之變形例6的固體攝像元件之製程中的剖面圖。 【圖27】係顯示本發明之實施形態2的固體攝像元件之剖面圖。 【圖28】係顯示本發明的實施形態2之變形例的固體攝像元件之剖面圖。 【圖29】係顯示本發明之實施形態3的固體攝像元件之剖面圖。 【圖30】係顯示本發明的實施形態3之變形例1的固體攝像元件之剖面圖。 【圖31】係顯示本發明的實施形態3之變形例2的固體攝像元件之剖面圖。 【圖32】係顯示比較例的固體攝像元件之剖面圖。

Claims (15)

  1. 一種固體攝像元件，具備排列於畫素區之複數畫素，其包含： 第1半導體基板，具備第1主面、及該第1主面之相反側的第1背面； 該複數畫素各自之第1光接收元件，形成於該第1半導體基板的該第1主面； 第1絕緣膜，覆蓋該第1半導體基板的該第1背面； 第1導電性連接部，貫通該第1絕緣膜，與該第1光接收元件電性連接； 第2半導體基板，具備第2主面、及該第2主面之相反側的第2背面； 半導體元件，形成於該第2半導體基板的該第2主面附近； 第2層間絕緣膜，覆蓋該第2半導體基板的該第2主面；以及 第2導電性連接部，嵌入至該第2層間絕緣膜的頂面之第1連接孔內，與該半導體元件電性連接； 在包含該第1半導體基板、該第1導電性連接部及該第1絕緣膜之第1疊層體，與包含該第2半導體基板、該第2導電性連接部及該第2層間絕緣膜之第2疊層體的接合面，該第1絕緣膜與該第2層間絕緣膜係彼此接合，且該第1導電性連接部與該第2導電性連接部係彼此接合。
  2. 如申請專利範圍第1項之固體攝像元件，其中， 該半導體元件，係放大電晶體、選擇電晶體、或重置電晶體； 該半導體元件、該第1導電性連接部、及該第2導電性連接部，形成於該複數畫素中的各個。
  3. 如申請專利範圍第1項之固體攝像元件，其中，更包含： 元件隔離區，貫通該第1半導體基板； 第1層間絕緣膜，覆蓋該第1半導體基板的該第1主面； 第1配線，形成於該第1層間絕緣膜內；以及 第3導電性連接部，與該第1配線及該第1導電性連接部連接，且貫通該元件隔離區； 該第1導電性連接部，經由該第3導電性連接部及該第1配線，而與該第1光接收元件電性連接。
  4. 如申請專利範圍第1項之固體攝像元件，其中，更包含： 第1層間絕緣膜，覆蓋該第1半導體基板的該第1主面； 第1配線，形成於該第1層間絕緣膜內； 第4導電性連接部，與該第1配線及該第1導電性連接部連接，且貫通該第1半導體基板；以及 第2絕緣膜，夾設在該第4導電性連接部與該第1半導體基板之間、及該第4導電性連接部與該第1層間絕緣膜之間； 該第1導電性連接部，經由該第4導電性連接部及該第1配線，而與該第1光接收元件電性連接。
  5. 如申請專利範圍第4項之固體攝像元件，其中， 更包含p型半導體區，其形成於與該第2絕緣膜接觸之該第1半導體基板的面； 該第1半導體基板之導電型為p型。
  6. 如申請專利範圍第4項之固體攝像元件，其中， 更包含第3絕緣膜，其夾設在該第2絕緣膜與該第1半導體基板及該第1層間絕緣膜之間； 該第3絕緣膜的介電常數，較氮化矽的介電常數更高。
  7. 如申請專利範圍第1項之固體攝像元件，其中，更包含： 第1轉換電晶體，形成於該第1半導體基板的該第1主面附近； 第1電容元件及第2電容元件，形成於該第2疊層體內； 第1金屬膜，嵌入至形成於該第1絕緣膜的底面之第1溝內；以及 第2金屬膜，嵌入至形成於該第2層間絕緣膜的該頂面之第2溝內； 該半導體元件係第2轉換電晶體； 在該接合面中，將該第1金屬膜與該第2金屬膜彼此接合； 於該第1光接收元件之陰極，依序將該第1轉換電晶體及該第2轉換電晶體串聯連接； 將該第2轉換電晶體之源極電極，與該第1電容元件之電極的1個連接，將該第2轉換電晶體之汲極電極，與該第2電容元件之電極的1個連接； 該第1轉換電晶體、該第2轉換電晶體、該第1電容元件、該第2電容元件、該第1金屬膜、及該第2金屬膜，形成於該複數畫素中的各個。
  8. 如申請專利範圍第7項之固體攝像元件，其中， 該第1電容元件或該第2電容元件，係由第2配線及第3金屬膜構成： 該第2配線，形成於該第2層間絕緣膜內； 該第3金屬膜，於該第2層間絕緣膜內隔著第4絕緣膜形成於該第2配線的正上方。
  9. 如申請專利範圍第1項之固體攝像元件，其中， 該半導體元件，係形成於該第2半導體基板之該複數畫素各自的該第2主面之第2光接收元件； 該固體攝像元件更包含： 第5絕緣膜，覆蓋該第2半導體基板的該第2背面； 第5導電性連接部，貫通該第5絕緣膜，與該第2光接收元件電性連接； 第3半導體基板，具備第3主面、及該第3主面之相反側的第3背面； 第3光接收元件，形成於該第3半導體基板之該複數畫素各自的該第3主面； 第3層間絕緣膜，覆蓋該第3半導體基板的該第3主面；以及 第6導電性連接部，嵌入至該第3層間絕緣膜的頂面之第2連接孔內，與該第3光接收元件電性連接； 在包含該第5絕緣膜及該第5導電性連接部之該第2疊層體，與包含該第3半導體基板、該第6導電性連接部及該第3層間絕緣膜之第3疊層體的接合面，該第5絕緣膜與該第3層間絕緣膜係彼此接合，且該第5導電性連接部與該第6導電性連接部係彼此接合。
  10. 如申請專利範圍第1項之固體攝像元件，其中， 該半導體元件，係形成於該第2半導體基板之該複數畫素各自的該第2主面之第2光接收元件； 該固體攝像元件更包含： 第5絕緣膜，覆蓋該第2半導體基板的該第2背面； 第5導電性連接部，貫通該第5絕緣膜，與該第2光接收元件電性連接； 第3半導體基板，具備第3主面、及該第3主面之相反側的第3背面； 第3光接收元件，形成於該第3半導體基板之該複數畫素各自的該第3主面； 第6絕緣膜，覆蓋該第3半導體基板的該第3背面；以及 第7導電性連接部，貫通該第6絕緣膜，與該第3光接收元件電性連接； 在包含該第5絕緣膜及該第5導電性連接部之該第2疊層體，與包含該第3半導體基板、該第7導電性連接部及該第6絕緣膜之第3疊層體的接合面，該第5絕緣膜與該第6絕緣膜係彼此接合，且該第5導電性連接部與該第7導電性連接部係彼此接合。
  11. 如申請專利範圍第1項之固體攝像元件，其中，更包含： 第1層間絕緣膜，覆蓋該第1半導體基板的第1主面； 第3配線，形成於該第1層間絕緣膜內； 第4配線，形成於該第2層間絕緣膜內； 複數第8導電性連接部，貫通該第1絕緣膜；以及 複數第9導電性連接部，嵌入至該第2層間絕緣膜的頂面之第3連接孔內； 在該畫素區之周圍的第1區域，將該第3配線與該第4配線，經由該複數第8導電性連接部及該複數第9導電性連接部而電性連接。
  12. 一種固體攝像元件，具備排列於畫素區之複數畫素，其包含： 第1半導體基板，具備第1主面、及該第1主面之相反側的第1背面； 該複數畫素各自之第1光接收元件，形成於該第1半導體基板的該第1主面；及 第1層間絕緣膜，覆蓋該第1半導體基板的該第1主面； 更包含： 覆蓋該第1半導體基板的該第1背面之第1絕緣膜，以及貫通該第1絕緣膜，與該第1光接收元件電性連接之第1導電性連接部，或嵌入至該第1層間絕緣膜的頂面之第1連接孔內，與該第1光接收元件電性連接之第2導電性連接部。
  13. 一種固體攝像元件之製造方法，用以製造具備排列於畫素區之複數畫素的固體攝像元件，其包含如下步驟： (a) 準備具有第1主面及該第1主面之相反側的第1背面之第1半導體基板，該第1半導體基板具備形成於該第1主面之第1光接收元件、覆蓋該第1主面之第1層間絕緣膜、及覆蓋該第1背面之第1絕緣膜； (b) 準備具有第2主面及該第2主面之相反側的第2背面之第2半導體基板，該第2半導體基板具備形成於該第2主面附近之半導體元件、及覆蓋該第2主面之第2層間絕緣膜； (c) 形成第1導電性連接部，其貫通該第1絕緣膜，且與該第1光接收元件電性連接； (d) 於該第2層間絕緣膜的頂面形成第1連接孔後，在該第1連接孔內，形成與該半導體元件電性連接之第2導電性連接部；以及 (e) 於該(c)步驟及該(d)步驟後，藉由將該第1絕緣膜的底面與該第2層間絕緣膜的該頂面彼此接合，將該第1導電性連接部的底面與該第2導電性連接部的頂面彼此接合的方式，而堆疊該第1半導體基板及該第2半導體基板； 該複數畫素，分別具備該第1光接收元件。
  14. 如申請專利範圍第13項之固體攝像元件之製造方法，其中， 該半導體元件，係放大電晶體、選擇電晶體、或重置電晶體； 該半導體元件、該第1導電性連接部、及該第2導電性連接部，形成於該複數畫素中的各個。
  15. 如申請專利範圍第13項之固體攝像元件之製造方法，其中， 該半導體元件，係形成於該第2半導體基板之該複數畫素各自的該第2主面之第2光接收元件； 在該(b)步驟，準備具備該第2光接收元件、及覆蓋該第2背面之第5絕緣膜的第2半導體基板； 該固體攝像元件之製造方法更包含如下步驟： (a1) 準備具有第3主面及該第3主面之相反側的第3背面之第3半導體基板，該第3半導體基板具備形成於該第3主面之第3光接收元件、及覆蓋該第3主面之第3層間絕緣膜； (c1) 形成第5導電性連接部，其貫通該第5絕緣膜，與該第2光接收元件電性連接； (d1) 於該第3層間絕緣膜的頂面形成第2連接孔後，在該第2連接孔內，形成與該第3光接收元件電性連接之第6導電性連接部；以及 (e1) 於該(c1)步驟、該(d)步驟、及該(d1)步驟後，藉由將該第5絕緣膜的底面與該第3層間絕緣膜的該頂面彼此接合，將該第5導電性連接部的底面與該第6導電性連接部的頂面彼此接合的方式，而堆疊該第2半導體基板及該第3半導體基板。
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