TW201906161A - 具有超薄主動層之環繞式閘極場效電晶體及其製造方法 - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一種環繞式閘極場效電晶體，包括：支撐結構、半導體層以及閘極結構。半導體層環繞所述支撐結構的外表面。所述半導體層包括底部區域、中間區域以及頂部區域。所述底部區域與所述頂部區域具有第一導電型。所述中間區域具有第二導電型。所述第一導電型與所述第二導電型不同。閘極結構環繞所述半導體層的所述中間區域。
Description
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種具有超薄主動層之環繞式閘極場效電晶體及其製造方法。
隨著摩爾定律的演進，為了能持續增加半導體元件的操作速度並降低製造成本，因此，半導體元件的尺寸必須持續微縮，以增加半導體元件的積集密度。目前CMOS製程技術已進入7 nm、5 nm甚至是更先進節點。此節點已逐漸接近元件物理的極限。
傳統平面結構金氧半場效電晶體（MOSFET）在製程微縮中，隨著通道長度之縮短，閘極對通道的控制力（亦即電場效應）逐漸減弱。相對地，汲極電壓的影響力則隨之增強，許多短通道效應，例如臨界電壓急遽降低（roll-off）、漏電流增加、閘極電壓無法關閉電流、汲極電壓引發位障高度較下降、次臨界擺幅（subthreshold swing，SS）增大以及可靠度降低等，遂導致元件之開關特性嚴重衰退。對於10 nm節點以下的元件，其製程技術的挑戰更加嚴峻。因此，如何提供一種半導體元件及其製造方法，其可微縮半導體元件的節點，同時提升閘極控制力並克服嚴重的短通道效應已然成為最重要的一門課題。
本發明提供一種具有超薄主動層之環繞式閘極場效電晶體及其製造方法，其可提升閘極控制力、降低源極/汲極之間的漏電流並減少汲極引發能障降低（Drain Induced Barrier Lowering，DIBL）效應。
本發明提供一種環繞式閘極場效電晶體，包括：支撐結構、半導體層以及閘極結構。半導體層環繞所述支撐結構的外表面。所述半導體層包括底部區域、中間區域以及頂部區域。所述底部區域與所述頂部區域具有第一導電型。所述中間區域具有第二導電型。所述第一導電型與所述第二導電型不同。閘極結構環繞所述半導體層的所述中間區域。
本發明提供一種環繞式閘極場效電晶體的製造方法，其步驟如下。於基底上形成支撐結構。於所述支撐結構的外表面上形成半導體層。所述半導體層包括底部區域、中間區域以及頂部區域。所述底部區域與所述頂部區域具有第一導電型。所述中間區域具有第二導電型。所述第一導電型與所述第二導電型不同。於所述半導體層的所述中間區域上形成閘極結構。
基於上述，本發明可整合超薄主動層場效電晶體（Ultra-Thin-Body Field Effect Transistor，UTBFET）以及環繞式閘極奈米線場效電晶體（Gate-All-Around Nanowire GAA-NWFET）兩種結構，同時擁有上述兩者的優點。也就是說，本發明之具有超薄主動層的環繞式閘極場效電晶體（GAA-UTBFET）擁有極佳的閘極控制力，同時可減少漏電流、臨界電壓下降、DIBL效應等短通道效應，進而提升元件的操作速度、可靠度並減少功率耗損。因此，本發明具有超薄主動層的環繞式閘極場效電晶體及其製造方法適於應用在7 nm、5 nm以及更新進節點製程，極具延續摩爾定理壽命之潛力。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
圖1A是依照本發明的第一實施例的一種環繞式閘極場效電晶體的立體示意圖。圖1B是圖1A的剖面示意圖。圖1C是圖1A的平面示意圖。
請參照圖1A與圖1B，本發明之第一實施例提供一種環繞式閘極場效電晶體1，包括：支撐結構118a、半導體層102a以及閘極結構120。
詳細地說，半導體層102a環繞支撐結構118a的外表面。半導體層102a包括底部區域104a、中間區域106a以及頂部區域108a。閘極結構120包括閘介電層122與閘極124，而閘極結構120環繞半導體層102a的中間區域106a。在一實施例中，底部區域104a與頂部區域108a具有第一導電型；中間區域106a具有第二導電型。所述第一導電型與所述第二導電型不同。以NMOS電晶體為例，半導體層102a的底部區域104a可以是N型源極區；半導體層102a的頂部區域108a可以是N型汲極區；而半導體層102a的中間區域106a可以是P型通道區。但本發明不以此為限，在其他實施例中，第一實施例之環繞式閘極場效電晶體1也可以是PMOS電晶體。另外，半導體層102a的底部區域104a也可以是汲極區；而半導體層102a的頂部區域108a也可以是源極區。
值得注意的是，由於本實施例之底部區域104a與頂部區域108a的導電型與中間區域106a的導電型不同，因此，在半導體層102a中可具有n+
/p/n+
或是p+
/n/p+
的pn接面（pn junction）。相較於無接面（junctionless）的場效電晶體，本實施例之具有所述pn接面的場效電晶體在元件關閉狀態時具有較低的漏電流。
在一實施例中，閘介電層122的材料可以是高介電常數材料。所述高介電常數材料是指介電常數高於4的介電材料，其包括以下元素的氧化物：Si、Ge、Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu或其組合。在一實施例中，如圖1C所示，閘介電層122的厚度tox
可為介於1 nm至7 nm之間；半導體層102a的厚度tch
可為介於1 nm至7 nm之間；通道長度L可為介於3 nm至20 nm之間。由於閘介電層122的外表面面積大於閘介電層122的內表面面積，依據高斯定理可得閘介電層122的外表面的電場強度與內表面的電場強度之間的關係如式(1)所示：(1)
其中，可視為電場強度增強因子（electric field enhancement factor）。如式(1)所示，β
值隨閘介電層122的厚度tox
增加而增大。因此，閘介電層122的內表面的電場強度可視為通道表面電場強度，其比平面式的通道表面電場強度（即β
值=1）大。而上述通道表面電場強度增強之效應即為環型通道的曲率效應（channel curvature effect）。也就是說，相較於習知的平面式場效電晶體，本實施例之環繞式閘極場效電晶體1因具有曲率效應，其通道表面電場強度可增加至β
倍。
另一方面，本實施例之環繞式閘極場效電晶體1採用高介電常數材料當作閘介電層122的材料，其亦可增加通道表面電場強度。
如圖1B所示，支撐結構118a可以是介電柱，其自半導體層102a的頂部區域108a延伸至半導體層102a的底部區域104a。在一實施例中，支撐結構118a的材料包括氧化矽或是低介電常數材料。所述低介電常數材料是指介電常數低於4的介電材料，其包括聚合物類材料，例如是苯環丁烯（benzocyclobutene，BCB）、FLARE®
或SILK®
；或二氧化矽類材料，例如是氫化倍半矽氧烷（hydrogen silsesquioxane，HSQ）或SiOF。
需注意的是，由於支撐結構118a為絕緣材料，相較於習知以導體材料（或半導體材料）當作支撐結構的環繞式閘極場效電晶體，本實施例之環繞式閘極場效電晶體1具有較低的漏電流，其可提升元件的效能並減少功率耗損。另外，本實施例之支撐結構118a可增加環繞式閘極場效電晶體1的機械強度，以避免高積集密度的元件崩塌。在一實施例中，支撐結構118a可以是圓柱狀結構，其直徑d可介於3 nm至10 nm之間。但本發明不以此為限，在其他實施例中，支撐結構118a可以是多邊柱狀結構。
圖2是依照本發明的第二實施例的一種環繞式閘極場效電晶體的剖面示意圖。
請參照圖2，第二實施例的環繞式閘極場效電晶體2與第一實施例的環繞式閘極場效電晶體1基本上類似。上述兩者不同之處在於：第二實施例的環繞式閘極場效電晶體2的支撐結構218包括介電柱218a、半導體柱218b、218c。介電柱218a自半導體層102a的頂部區域108a延伸至半導體層102a的中間區域106a。在一實施例中，介電柱218a的高度H可介於10 nm至20 nm之間。但本發明不以此為限，在其他實施例中，介電柱218a的高度H是可以調整的。也就是說，只要介電柱218a與半導體層102a的頂部區域108a以及中間區域106a在縱向方向上部分重疊即為本發明所保護的範疇。
圖3A至圖3V是依照本發明的第三實施例的一種環繞式閘極場效電晶體的製造流程的剖面示意圖。
請參照圖3A，本實施例提供一種環繞式閘極場效電晶體的製造流程，其步驟如下。首先，提供基底100。在本實施例中，基底100包括P型矽基底100a與氧化矽層100b所構成的絕緣體上有矽（SOI）基底。但本發明不以此為限，在其他實施例中，基底100可以是塊狀基底或是絕緣體上有鍺（GOI）基底。
接著，在基底100上形成半導體層102。半導體層102自垂直於基底100的頂面的方向上依序包括具有第一導電型的第一半導體層104、具有第二導電型的第二半導體層106以及具有第一導電型的第三半導體層108。在本實施例中，第一半導體層104與第三半導體層108可以是N型半導體層。第二半導體層106可以是P型半導體層。第一半導體層104、第二半導體層106以及第三半導體層108可以是矽(Si)、鍺(Ge)或其組合，其形成方法可以是先進行化學氣相沉積法（CVD），再進行離子佈植製程來形成。
請參照圖3B，在第三半導體層108上形成光阻圖案110。光阻圖案110可定義出後續所形成的支撐結構118a（如圖3L所示）的位置。在一實施例中，光阻圖案110的直徑d可介於3 nm至10 nm之間，但本發明不以此為限。
請參照圖3C，在光阻圖案110上形成間隙壁材料112。間隙壁材料112共形地覆蓋光阻圖案110的表面與第三半導體層108的表面。在一實施例中，間隙壁材料112可以是絕緣材料，其可例如是氧化矽、氮化矽、氮氧化矽或其組合。間隙壁材料112的形成方法可以是CVD。
請參照圖3C與圖3D，進行非等向性蝕刻製程，移除部分間隙壁材料112，以暴露出光阻圖案110的頂面與第三半導體層108的頂面。在此情況下，如圖3D所示，間隙壁114形成在光阻圖案110的側壁。在一實施例中，所述非等向性蝕刻製程可以是感應耦合電漿（Inductively Coupled Plasma，ICP）蝕刻製程、反應式離子蝕刻（RIE）製程或ICP-RIE製程。
請參照圖3E，在基底100上形成光阻層116。光阻層116覆蓋光阻圖案110、間隙壁114以及第三半導體層108的表面。在一實施例中，光阻層116的材料可例如是正型光阻材料或負型光阻材料。
請參照圖3E與圖3F，進行第一舉離（lift-off）製程，移除光阻圖案110及其上方的光阻層116，以於間隙壁114與剩餘的光阻層116中形成開口10。
請參照圖3F與圖3G，以剩餘的光阻層116為罩幕，進行第一蝕刻製程，以於開口10下方形成另一開口12。在本實施例中，如圖3G所示，開口12形成在第一半導體層104、第二半導體層106以及第三半導體層108中。但本發明不以此為限，在其他實施例中，開口12亦可只形成在第二半導體層106以及第三半導體層108中。也就是說，開口12的深度可依設計者的需求來調整，只要開口12貫穿部分第二半導體層106即為本發明所保護的範疇。在一實施例中，所述第一蝕刻製程可以是ICP蝕刻製程、RIE製程或ICP-RIE製程。
請參照圖3G與圖3H，在基底100上形成介電材料118。介電材料118填入開口12中，並覆蓋開口10的側壁以及光阻層116的頂面。在一實施例中，所述介電材料118包括氧化矽或是低介電常數材料。所述低介電常數材料已於上述段落詳述過，於此便不再贅述。
請參照圖3H與圖3I，進行第二舉離製程，移除光阻層116及其上方的介電材料118。在此情況下，如圖3I所示，第三半導體層108的頂面被暴露出來。剩餘的介電材料118包括開口12中的介電柱118a以及間隙壁114內側壁上（或開口10的側壁上）的介電層118b。
請參照圖3I與圖3J，以間隙壁114為罩幕，進行第二蝕刻製程，以移除部分第一半導體層104、部分第二半導體層106、部分第三半導體層108以及間隙壁114內側壁上的介電層118b。在此情況下，如圖3J所示，第一半導體層104可分成主體部103與自主體部103的頂面突出的突出部105。主體部103的頂面被暴露出來。突出部105、剩餘的第二半導體層106以及剩餘的第三半導體層108可以是一環狀結構107。環狀結構107環繞開口12中的介電柱118a的外表面。
請參照圖3J與圖3K，以間隙壁114為罩幕，進行第一濕式蝕刻製程，以薄化環狀結構107。在此情況下，如圖3K所示，薄化後的環狀結構107a自間隙壁114的外表面凹陷。在一實施例中，薄化後的環狀結構107a（其包括突出部105a、第二半導體層106a以及第三半導體層108a）的厚度tch
可介於1 nm至7 nm之間。實際上，濕式蝕刻製程之後，第一半導體層104的主體部103也會有部分耗損，而使得第一半導體層104a的主體部103a的厚度較薄。
請參照圖3K與圖3L，移除間隙壁114，以暴露出第三半導體層108a的頂面。在本實施例中，如圖3L所示，介電柱118a的頂面與第三半導體層108a的頂面實質上共平面；介電柱118a的底面與主體部103a的頂面實質上共平面。但本發明不以此為限，在其他實施例中，介電柱118a的頂面亦可高於或低於第三半導體層108a的頂面；介電柱118a的底面亦可高於或低於主體部103a的頂面。
請參照圖3M，在基底100上形成絕緣材料119。絕緣材料119覆蓋介電柱118a的頂面、環狀結構107a的外側壁以及第一半導體層104a的主體部103a的頂面。在一實施例中，絕緣材料119可例如是高密度電漿（HDP）氧化矽或其他合適的絕緣材料。
請參照圖3M與圖3N，進行第二濕式蝕刻製程，移除部分絕緣材料119，以暴露出介電柱118a的頂面以及環狀結構107a的外側壁的一部分。在此情況下，如圖3N所示，剩餘的絕緣材料119a覆蓋第一半導體層104a的主體部103a的頂面以及環狀結構107a的外側壁的另一部分。在一實施例中，剩餘的絕緣材料119a的厚度可依需求來調整。
請參照圖3N與圖3O，於基底100上形成閘介電層122。再於閘介電層122上形成閘極124。閘介電層122與閘極124可視為閘極結構120。閘極結構120共形地覆蓋經暴露的介電柱118a的頂面以及環狀結構107a的外側壁的所述部分。在一實施例中，閘介電層122的材料可以是高介電常數材料，其形成方法可以是CVD或ALD。閘極124的材料包括金屬材料，例如是Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、TaC、TiC、NiSi、CoSi、其他合適的金屬材料或其組合。閘極124的形成方法可以是PVD、CVD或ALD。
請參照圖3O與圖3P，於閘極124上形成光阻圖案126。以光阻圖案126為罩幕，移除部分閘極結構120，使得絕緣材料119a的部分表面暴露出來。在本實施例中，此步驟是用以定義出後續源極/汲極（S/D）接觸窗136（如圖3V）的位置。
請參照圖3P與圖3Q，移除光阻圖案126。之後，在基底100上形成絕緣材料128。絕緣材料128覆蓋閘極結構120的表面與絕緣材料119a的部分表面。在一實施例中，絕緣材料128可例如是HDP氧化矽或其他合適的絕緣材料。
請參照圖3Q與圖3R，進行第三濕式蝕刻製程，移除部分絕緣材料128，以暴露出閘極結構120的頂面與部分側壁。在此階段，如圖3R所示，剩餘的絕緣材料128a的頂面低於閘極結構120的頂面。在本實施例中，剩餘的絕緣材料128a用以當作層間介電層（ILD），以電性隔離絕緣材料128a中的接觸窗或內連線。
請參照圖3R與圖3S，以絕緣材料128a為罩幕，移除部分閘極結構120，使得介電柱118a的頂面與第三半導體層108a的部分側壁暴露出來。在本實施例中，此步驟是用以定義出閘極結構120的高度。雖然圖3S中所繪示的閘極結構120的頂面高於第二半導體層106a的頂面。但本發明不以此為限，在其他實施例中，閘極結構120的頂面亦可與第二半導體層106a的頂面實質上共平面。實際上，只要閘極結構120環繞並覆蓋第二半導體層106a（其可用以當作通道區）的外表面即為本發明所保護的範疇。
請參照圖3S與圖3T，在基底100上形成絕緣材料130。絕緣材料130覆蓋介電柱118a的頂面與第三半導體層108a的部分側壁與絕緣材料128a的頂面。在一實施例中，絕緣材料130可例如是HDP氧化矽或其他合適的絕緣材料。
請參照圖3T與圖3U，進行第四濕式蝕刻製程，移除部分絕緣材料130。在本實施例中，剩餘的絕緣材料130a是用以電性隔離閘極結構120與後續形成的源極/汲極（S/D）接觸窗134（如圖3V）。
請參照圖3U與圖3V，於絕緣材料130a、128a、119a中形成源極/汲極（S/D）接觸窗136。S/D接觸窗136藉由第一半導體層104a的主體部103a，以與第一半導體層104a的突出部105a（其可例如是一源極/汲極區）電性連接。於絕緣材料130a、128a中形成閘極接觸窗132。閘極接觸窗132電性連接閘極結構120。於介電柱118a與第三半導體層108a上形成S/D接觸窗134。S/D接觸窗134與第三半導體層108a（其可例如是另一源極/汲極區）電性連接。閘極接觸窗132以及S/D接觸窗134、136彼此電性隔離。在一實施例中，閘極接觸窗132以及S/D接觸窗134、136的材料包括金屬材料，例如是Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、TaC、TiC、NiSi、CoSi、其他合適的金屬材料或其組合，其形成方法可以是PVD、CVD或ALD。
圖4A至圖4O是依照本發明的第四實施例的一種環繞式閘極場效電晶體的製造流程的剖面示意圖。
請參照圖4A，本實施例提供另一種環繞式閘極場效電晶體的製造流程，其步驟如下。首先，提供基底100。在本實施例中，基底100包括P型矽基底100a與氧化矽層100b所構成的絕緣體上有矽（SOI）基底。但本發明不以此為限，在其他實施例中，基底100可以是塊狀基底或是絕緣體上有鍺（GOI）基底。接著，在基底100上形成第一半導體層104。第一半導體層104的形成方法可以是離子佈植製程。
請參照圖4B，在第一半導體層104上形成光阻圖案110。光阻圖案110可定義出後續所形成的支撐結構118a（如圖4O所示）的位置。在一實施例中，光阻圖案110的直徑d可介於5 nm至10 nm之間。
請參照圖4C，在光阻圖案110上形成間隙壁材料112。間隙壁材料112共形地覆蓋光阻圖案110的表面與第一半導體層104的表面。在一實施例中，間隙壁材料112可以是絕緣材料，其可例如是氧化矽、氮化矽、氮氧化矽或其組合。間隙壁材料112的形成方法可以是化學氣相沉積法（CVD）。
請參照圖4C與圖4D，進行非等向性蝕刻製程，移除部分間隙壁材料112，以暴露出光阻圖案110的頂面與第一半導體層104的頂面。在此情況下，如圖4D所示，間隙壁114形成在光阻圖案110的側壁。在一實施例中，所述非等向性蝕刻製程可以是ICP蝕刻製程、RIE製程或ICP-RIE製程。
請參照圖4D與圖4E，移除光阻圖案110。在一實施例中，移除光阻圖案110的方法可例如是藉由灰化（ashing）與濕式清洗製程來移除。在此情況下，如圖4E所示，相鄰間隙壁114之間形成開口14。開口14暴露出第一半導體層104的部分頂面。
請參照圖4E與圖4F，以間隙壁114為罩幕，移除部分第一半導體層104。在此情況下，如圖4F所示，第一半導體層104可分成主體部103與自主體部103的頂面突出的突出部105。突出部105位於間隙壁114與主體部103之間。圖4E的開口14也向下延伸而形成圖4F的開口16。
請參照圖4F與圖4G，於基底100上形成絕緣層115。絕緣層115共形地覆蓋第一半導體層104與間隙壁114的表面。在一實施例中，絕緣層115可例如是氧化矽、氮化矽、氮氧化矽或其他合適的絕緣材料，其形成方法可以是CVD或ALD。
請參照圖4G與圖4H，移除間隙壁114與間隙壁114上的絕緣層115。在此情況下，如圖4H所示，剩餘的絕緣層115a覆蓋第一半導體層104的主體部103的頂面與突出部105的側壁。也就是說，只有突出部105的頂面外露於剩餘的絕緣層115a。
請參照圖4H與圖4I，進行磊晶成長製程，以於第一半導體層104的突出部105上依序形成第二半導體層106以及第三半導體層108。如圖4I所示，相鄰兩個第二半導體層106與相鄰兩個第三半導體層108之間具有開口18。在本實施例中，第一半導體層104與第三半導體層108可以是N型半導體層；第二半導體層106可以是P型半導體層；反之亦然。只要第一半導體層104與第三半導體層108的導電型與第二半導體層106的導電型不同即為本發明所保護的範疇。第一半導體層104、第二半導體層106以及第三半導體層108可以是矽(Si)、鍺(Ge)或其組合。在一實施例中，所述磊晶成長製程可以是選擇性磊晶成長（SEG）製程，其只會將半導體層選擇性地形成在半導體層105上，而不會形成在絕緣層115a上。
請參照圖4I與圖4J，在基底100上形成介電材料118。介電材料118填入開口18中並覆蓋第一半導體層104、第二半導體層106以及第三半導體層108的表面。在一實施例中，所述介電材料118包括氧化矽或是低介電常數材料，其形成方法可以是CVD。
請參照圖4J與圖4K，進行平坦化製程，移除部分介電材料118。在此情況下，如圖4K所示，第三半導體層108的頂面被暴露出來。剩餘的介電材料118包括開口18中的介電柱118a以及環狀結構107（其包括突出部105、第二半導體層106以及第三半導體層108）的外側壁上的介電層118b。第三半導體層108的頂面、介電柱118a的頂面以及介電層118b的頂面實質上共平面。在一實施例中，所述平坦化製程可以是化學機械研磨（CMP）製程或回蝕刻（etching back）製程。
請參照圖4K與圖4L，在基底100上形成光阻層116。光阻層116覆蓋環狀結構107的頂面與介電柱118a的頂面。在一實施例中，光阻層116的材料可例如是正型光阻材料或負型光阻材料。雖然圖4L所繪示的光阻層116還覆蓋介電層118b的部分頂面，但本發明不以此為限。在其他實施例中，光阻層116的側壁可與環狀結構107的外側壁或是內側壁對齊。只要光阻層116覆蓋介電柱118a的頂面即為本發明所保護的範疇。
請參照圖4L與圖4M，以光阻層116罩幕，移除介電層118b，以暴露出第一半導體層104的主體部103的頂面。由於光阻層116保護住介電柱118a的頂面，因此，介電柱118a並不會被移除。
請參照圖4M與圖4N，進行第一濕式蝕刻製程，以薄化環狀結構107。在此情況下，如圖4N所示，薄化後的環狀結構107a（其包括突出部105a、第二半導體層106a以及第三半導體層108a）的厚度tch
可介於1 nm至7 nm之間。實際上，第一濕式蝕刻製程之後，第一半導體層104的主體部103也會有部分耗損，而使得第一半導體層104a的主體部103a的厚度較薄。
請參照圖4N與圖4O，移除光阻層116，以暴露出介電柱118a與環狀結構107的頂面。在此情況下，如圖4O所示，薄化後的環狀結構107a環繞介電柱118a的外表面。雖然圖4O所繪示的介電柱118a的底面高於第一半導體層104的主體部103的頂面。但本發明不以此為限，在其他實施例中，介電柱118a的底面亦可等於或低於主體部103a的頂面。
順帶一提的是，在形成圖4O的結構之後，可於後續進行如圖3M至圖3V的製造步驟，以於環狀結構107a的外表面上形成閘極結構，且形成閘極接觸窗以及S/D接觸窗。由於此內容已詳述於上述段落，於此不再贅述。
以下列舉數個實施例與比較例，以進一步說明本發明之環繞式閘極場效電晶體。以下的實施例與比較例皆是利用2016版本的Sentaurus TCAD（technology computer aided design），其中所述TCAD為新思（synopsys）科技所提供的產品軟體來進行模擬並依循國際半導體技術發展路線圖（International Technology Roadmap for Semiconductors，ITRS）中的製程藍圖規範。所採用通道長度L為10 nm，閘極與汲極的最高電壓為0.65 V。在所有的TCAD模擬過程均已加入量子侷限（quantum confinement, QC）效應模式以充分反映奈米結構的特殊特性。為求合理與公平比較，實施例1與比較例1-4皆採用相同的閘極結構材料，亦即相同的金屬材料/SiO2
（tox
=1 nm）結構，主動區的摻雜濃度NA
與源極/汲極區的摻雜濃度ND
也相同。而且實施例1的支撐結構與比較例2的奈米線也採用相同的直徑（d=7 nm）或相同通道曲率（D=10 nm，其等於d+2×tch
，tch
=1.5 nm）。此外，在轉移特性曲線及元件特性參數比較上，四種元件之臨界電壓皆藉由調整閘極金屬功函數而使之相等。實施例1與比較例1-4在模擬分析中所採用之結構參數請參照表1。
表1
實施例1
實施例1為具有超薄主動層之環繞式閘極場效電晶體（GAA-UTBFET）。如圖5所示，閘極結構120（其包括閘介電層122與閘極124）環繞支撐結構108a。支撐結構108a的兩端上分別具有N型半導體層104a、108a，其用以當作源極/汲極區。閘極結構120與支撐結構108a之間具有P型半導體層（未繪示）。P型半導體層用以當作通道區，其具有通道厚度tch
。閘極結構120與通道區重疊的長度為通道長度L，其重疊的寬度為通道寬度W。支撐結構108a具有直徑d。閘介電層122具有厚度tox
。
比較例1
比較例1為傳統的絕緣層上超薄主動層場效電晶體（UTBFET）。如圖6所示，N型半導體層204、208以及P型半導體層206形成在基底200（其包括P2矽基底200a與氧化矽層100b）上。P型半導體層206配置在N型半導體層204、208之間。N型半導體層204、208用以當作源極/汲極區。P型半導體層206用以當作通道區，其具有通道厚度tch
。閘極結構220（其包括閘介電層222與閘極224）形成於通道區206上。閘極結構220與通道區206重疊的長度為通道長度L，其重疊的寬度為通道寬度W。閘介電層222具有厚度tox
。
比較例2
比較例2為傳統的環繞式閘極奈米線場效電晶體（GAA-NWFET）。如圖7所示，比較例2的電晶體與實施例1的電晶體相似，兩者不同之處在於：比較例2的電晶體不具有支撐結構118a。詳細地說，比較例2的電晶體包括一奈米線，其自一N型源極/汲極區304延伸至另一N型源極/汲極區308。閘極結構320（其包括閘介電層322與閘極324）環繞源極/汲極區304與源極/汲極區308之間的所述奈米線的中間區域（未繪示）。所述奈米線的中間區域為P型導電型。
比較例3
比較例3的電晶體與比較例2的電晶體相似，兩者不同之處在於：比較例3的電晶體的奈米線的直徑d為10 nm；而比較例2的電晶體的奈米線的直徑d為7 nm。
圖8是實施例1與比較例1在導通狀態下之電場分布模擬結果比較圖。
如圖8所示，實施例1之GAA-UTBFET因具有顯著的環型通道曲率效應，其閘介電層的電場強度分布由通道區外側往內側增加。而比較例1之UTBFET因不具通道曲率效應，其通道區的電場強度為均勻分布。因此，相較於比較例1之UTBFET，實施例1之GAA-UTBFET的通道表面電場強度較強。
圖9A至圖9C分別是實施例1與比較例2-3在元件關閉狀態（VGS
=0 V與VDS
=0.65 V）下之漏電流分布模擬結果圖。
如圖9A至圖9C所示，在相同的通道外表面直徑或是相同的通道曲率效應（亦即，實施例1的支撐結構的直徑d+2×tch
=10 nm；而比較例3的奈米線的直徑d=10 nm）下，比較例3之GAA-NWFET因通道提供較大漏電流傳導空間，故具有較大的漏電流（約為1.2´10-12
A）。實施例1之GAA-UTBFET因採用直徑為7 nm的絕緣圓柱體，故可將此一漏電流傳導區域阻斷。因此，實施例1之GAA-UTBFET具有較低的漏電流（約為4.3´10-13
A），其漏電流僅為比較例3的漏電流的23%。另外，即使將奈米線的直徑d縮小至7 nm（如圖9B之比較例2所示），比較例2之GAA-NWFET的漏電流（約為4.7´10-13
A）仍略大於實施例1之GAA-UTBFET的漏電流（約為4.3´10-13
A）。也就是說，此模擬結果顯示本發明之GAA-UTBFET可大幅降低元件的漏電流，進而提升元件的效能並減少功率耗損。
圖10是實施例1與比較例1-2的轉移特性模擬結果比較圖。表2為實施例1與比較例1-2的元件模擬結果所得電特性參數之比較。
表2
如圖10與表2所示，相較於比較例1-2，實施例1之GAA-UTBFET在電特性上具有較佳的特性。舉例來說，實施例1之GAA-UTBFET具有最大的導通電流（Ion
）、最低的關閉電流（Ioff
）、最高的Ion
/Ioff
比值（約為1.7´107
A）、最小的次臨界擺幅（SS=65.9 mV/dec）、最低的DIBL值（31.3 mV/V）以及最小的延遲時間（1.27 ps）。此一模擬結果指出，本發明之GAA-UTBFET具有極佳的閘極控制力與短通道抑制能力。
實施例2-4
實施例2-4的電晶體與實施例1的電晶體相似，兩者不同之處在於：通道厚度tch
的不同。實施例1-4的通道厚度以及元件模擬結果所得電特性參數之比較如下表2所示。
表3
圖11是實施例1-4的轉移特性模擬結果比較圖。
如表3與圖11所示，當通道厚度降為實施例2之通道厚度tch
=1 nm時，其元件特性，例如關閉電流、電流開關比、次臨界擺幅與DIBL都比其他實施例好。此一模擬結果指出，本發明之GAA-UTBFET結構適用於更先進的微縮製程技術。
圖12A與圖12B分別是實施例1與比較例1-2的次臨界擺幅（SS）與DIBL模擬結果比較圖。
請參照圖12A與圖12B，當通道長度L從20 nm持續微縮至5-3 nm時，實施例1之GAA-UTBFET仍擁有開關性能，且符合ITRS技術藍圖之要求。
實施例5-9
實施例5-9的電晶體與實施例1的電晶體相似，兩者不同之處在於：支撐結構的材料不同。具體來說，所述不同是指支撐結構的介電常數不同。實施例1、5-9的支撐結構的介電常數以及元件模擬結果所得電特性參數之比較如下表2所示。
表4
從表4可知，降低支撐結構的介電常數有助於提升通道表面電場強度，進一步提升元件開關特性。雖然真空情況（亦即k=1）的特性最佳，但為了增加製程中的元件結構的機械強度，SiO2
或是低介電常數材料仍是較為適合當作支撐結構的材料。
圖13A是實施例1的電流-電壓（I-V）模擬結果圖。圖13B是實施例1與比較例1-2的雜訊容限（noise margin）的模擬結果比較圖。表5為實施例1與比較例1-2的元件模擬結果所得雜訊容限之比較。
表5
從圖13A可知，實施例1之GAA-UTBFET適用於互補式金屬氧化物半導體（CMOS）元件。另外，從圖13B與表4可知，表4可知，相較於比較例1-2，實施例1之GAA-UTBFET的高/低側雜訊容限較大，其表示實施例1之GAA-UTBFET不易被環境雜訊影響。因此，實施例1之GAA-UTBFET具有較高的可靠度。
實施例10-16
實施例10-16的電晶體與實施例1的電晶體相似，兩者不同之處在於：介電柱的高度H不同。具體來說，請參照圖2，實施例10-16的GAA-UTBFET的介電柱218a自半導體層102a的頂部區域108a延伸至半導體層102a的中間區域106a。介電柱218a的高度H是可以調整的。介電柱218a的不同高度H的模擬結果所得電特性參數之比較如下表6所示。
表6
如圖8所示，當介電柱的高度H降為實施例13之介電柱的高度H=10 nm時，在導通電流、關閉電流以及次臨界擺幅相當的情況下，實施例13的DIBL都比其他實施例好（除了實施例16之外，其中實施例16的關閉電流與次臨界擺幅遠大於其他實施例）。也就是說，當介電柱的高度H介於10-20 nm之間，其電晶體具有極佳的閘極控制力與短通道抑制能力。
綜上所述，本發明可整合超薄主動層場效電晶體（UTBFET）以及環繞式閘極奈米線場效電晶體（GAA-NWFET）兩種結構，以同時擁有上述兩者的優點。也就是說，本發明之具有超薄主動層的環繞式閘極場效電晶體（GAA-UTBFET）具有極佳的閘極控制力，同時可減少漏電流、臨界電壓下降、DIBL效應等短通道效應，進而提升元件的操作速度、可靠度並減少功率耗損。因此，本發明具有超薄主動層的環繞式閘極場效電晶體及其製造方法適於應用在7 nm、5 nm以及更先進節點製程，極具延續摩爾定理壽命之潛力。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
1、2‧‧‧環繞式閘極場效電晶體
10、12、14、16、18‧‧‧開口
100、200‧‧‧基底
100a、200a‧‧‧矽基底
100b、200b‧‧‧氧化矽層
102、102a‧‧‧半導體層
103、103a‧‧‧主體部
104‧‧‧第一半導體層
104a‧‧‧第一半導體層（底部區域）
105、105a‧‧‧突出部
106‧‧‧第二半導體層
106a‧‧‧第二半導體層（中間區域）
107、107a‧‧‧環狀結構
108‧‧‧第三半導體層
108a‧‧‧第三半導體層（頂部區域）
110、126‧‧‧光阻圖案
112‧‧‧間隙壁材料
114‧‧‧間隙壁
115、115a‧‧‧絕緣層
116‧‧‧光阻層
118‧‧‧介電材料
118a、218‧‧‧支撐結構
118b‧‧‧介電層
119、119a、128、128a、130、130a‧‧‧絕緣材料
120、220、320‧‧‧閘極結構
122、222、322‧‧‧閘介電層
124、224、324‧‧‧閘極
132‧‧‧閘極接觸窗
134、136‧‧‧源極/汲極（S/D）接觸窗
204、208、304、308‧‧‧N型半導體層（源極/汲極區）
206‧‧‧P型半導體層（通道區）
218a‧‧‧介電柱
218b、218c‧‧‧半導體柱
d‧‧‧直徑
H‧‧‧高度
tch‧‧‧通道厚度
tox‧‧‧閘介電層的厚度
L‧‧‧通道長度
W‧‧‧通道寬度
ε、ε1、ε2‧‧‧電場強度
圖1A是依照本發明的第一實施例的一種環繞式閘極場效電晶體的立體示意圖。 圖1B是圖1A的剖面示意圖。 圖1C是圖1A的平面示意圖。 圖2是依照本發明的第二實施例的一種環繞式閘極場效電晶體的剖面示意圖。 圖3A至圖3V是依照本發明的第三實施例的一種環繞式閘極場效電晶體的製造流程的剖面示意圖。 圖4A至圖4O是依照本發明的第四實施例的一種環繞式閘極場效電晶體的製造流程的剖面示意圖。 圖5是實施例1之場效電晶體的立體示意圖。 圖6是比較例1之場效電晶體的立體示意圖。 圖7是比較例2之場效電晶體的立體示意圖。 圖8是實施例1與比較例1在導通狀態下之電場分布模擬結果比較圖。 圖9A至圖9C分別是實施例1與比較例2-3在元件關閉狀態下之漏電流分布模擬結果圖。 圖10是實施例1與比較例1-2的轉移特性模擬結果比較圖。 圖11是實施例1-4的轉移特性模擬結果比較圖。 圖12A與圖12B分別是實施例1與比較例1-2的次臨界擺幅（SS）與DIBL模擬結果比較圖。 圖13A是實施例1的電流-電壓（I-V）模擬結果圖。 圖13B是實施例1與比較例1-2的雜訊容限的模擬結果比較圖。
Claims (10)
- 一種環繞式閘極場效電晶體，包括： 支撐結構； 半導體層，環繞所述支撐結構的外表面，其中所述半導體層包括底部區域、中間區域以及頂部區域，所述底部區域與所述頂部區域具有第一導電型，所述中間區域具有第二導電型，所述第一導電型與所述第二導電型不同；以及 閘極結構，環繞所述半導體層的所述中間區域。
- 如申請專利範圍第1項所述的環繞式閘極場效電晶體，其中所述支撐結構包括柱狀結構，其直徑為介於5 nm至10 nm之間。
- 如申請專利範圍第1項所述的環繞式閘極場效電晶體，其中所述支撐結構包括介電柱，其自所述半導體層的所述頂部區域延伸至所述半導體層的所述中間區域。
- 如申請專利範圍第1項所述的環繞式閘極場效電晶體，其中所述支撐結構包括介電柱，其自所述半導體層的所述頂部區域延伸至所述半導體層的所述底部區域。
- 如申請專利範圍第1項所述的環繞式閘極場效電晶體，其中所述半導體層的厚度為介於1 nm至7 nm之間。
- 一種環繞式閘極場效電晶體的製造方法，包括： 於基底上形成支撐結構； 於所述支撐結構的外表面上形成半導體層，其中所述半導體層包括底部區域、中間區域以及頂部區域，所述底部區域與所述頂部區域具有第一導電型，所述中間區域具有第二導電型，所述第一導電型與所述第二導電型不同；以及 於所述半導體層的所述中間區域上形成閘極結構。
- 如申請專利範圍第6項所述的環繞式閘極場效電晶體的製造方法，其中形成所述支撐結構與所述半導體層的步驟包括： 於所述基底上依序形成具有所述第一導電型的第一半導體層、具有所述第二導電型的第二半導體層以及具有所述第一導電型的第三半導體層； 於所述第三半導體層上形成光阻圖案； 於所述光阻圖案的側壁上形成間隙壁； 以所述間隙壁為罩幕，移除所述光阻圖案及其下方的所述第三半導體層與所述第二半導體層，以於所述第三半導體層與所述第二半導體層中形成開口； 於所述開口中形成介電柱，使得所述所述第三半導體層與所述第二半導體層環繞所述介電柱的外表面； 薄化所述第一半導體層、所述第二半導體層以及所述第三半導體層；以及 移除所述間隙壁。
- 如申請專利範圍第6項所述的環繞式閘極場效電晶體的製造方法，其中形成所述支撐結構與所述半導體層的步驟包括： 於所述基底上形成具有所述第一導電型的第一半導體層； 於所述第一半導體層上形成光阻圖案； 於所述光阻圖案的側壁上形成間隙壁； 移除所述光阻圖案； 以所述間隙壁為罩幕，移除部分所述第一半導體層； 於未被所述間隙壁所覆蓋的所述第一半導體層上形成絕緣層； 移除所述間隙壁； 進行磊晶成長製程，以於所述第一半導體層上依序形成具有所述第二導電型的第二半導體層以及具有所述第一導電型的第三半導體層，相鄰兩個第二半導體層與相鄰兩個第三半導體層之間具有開口； 於所述開口中形成介電柱，使得所述所述第三半導體層與所述第二半導體層環繞所述介電柱的外表面；以及 薄化所述第一半導體層、所述第二半導體層以及所述第三半導體層。
- 如申請專利範圍第7或8項所述的環繞式閘極場效電晶體的製造方法，其中所述開口更延伸至所述第一半導體層中。
- 如申請專利範圍第7或8項所述的環繞式閘極場效電晶體的製造方法，其中所述介電柱的材料包括氧化矽或是低介電常數材料。
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|---|---|---|---|
| TW106120504A TWI611579B (zh) | 2017-06-20 | 2017-06-20 | 具有超薄主動層之環繞式閘極場效電晶體及其製造方法 |
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| TW106120504A TWI611579B (zh) | 2017-06-20 | 2017-06-20 | 具有超薄主動層之環繞式閘極場效電晶體及其製造方法 |
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Cited By (3)
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-
2017
- 2017-06-20 TW TW106120504A patent/TWI611579B/zh not_active IP Right Cessation
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