TWI718649B - 具有環繞式閘極薄膜電晶體之非揮性記憶體及其製造方法 - Google Patents
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Abstract
一種具有環繞式閘極薄膜電晶體之非揮性記憶體，包括多層結構、長形插塞結構、第一導體插塞與第二導體插塞。多層結構，包括多個閘極層，彼此分隔堆疊於基底上。所述多層結構中具有貫穿所述多層結構的孔洞。所述孔洞的截面具有長形輪廓，所述長形輪廓具有長度不同的長邊與短邊。長形插塞結構配置於所述孔洞中，其中所述長形插塞結構的截面具有所述長形輪廓。所述長形插塞結構包括絕緣柱、通道層與閘介電層。通道層環繞所述絕緣柱。閘介電層環繞所述通道層。閘極層環繞所述閘介電層。第一導體插塞設置於所述通道層與所述基底之間以及與所述絕緣柱與所述基底之間。第二導體插塞設置於所述絕緣柱上，且被所述通道層包覆。
Description
本揭露是有關於一種記憶體及其製造方法，且特別是有關於一種具有環繞式閘極薄膜電晶體之非揮發性記憶體及其製造方法。
非揮發性記憶體元件（如，快閃記憶體）由於具有使存入的資料在斷電後也不會消失的優點，因此成為個人電腦和其他電子設備所廣泛採用的一種記憶體元件。
目前業界較常使用的快閃記憶體陣列包括反或閘（NOR）快閃記憶體與反及閘（NAND）快閃記憶體。由於NAND快閃記憶體的結構是使各記憶胞串接在一起，其積集度與面積利用率較有效率。因此，NAND快閃記憶體已經廣泛地應用在多種電子產品中，特別是大量資料儲存領域。
此外，為了進一步地提升記憶體元件的儲存密度以及積集度，發展出一種三維NAND快閃記憶體。然而，在目前三維NAND快閃記憶體，面臨電場效應不足、記憶裕度（memory window）小以及起始電壓（Vt）的分布較廣等問題。
本揭露實施例提供一種三維非揮發性記憶體及其製造方法，可以提升電場增強效應、記憶裕度（memory window）以及窄化起始電壓（Vt）的分布。
本揭露實施例提出一種具有環繞式閘極薄膜電晶體之非揮性記憶體，包括多層結構、長形插塞結構、第一導體插塞與第二導體插塞。多層結構包括多個閘極層，彼此分隔堆疊於基底上。多層結構中具有孔洞。孔洞貫穿多層結構。孔洞的截面具有長形輪廓。長形輪廓具有長邊與短邊。長邊的長度與短邊的長度不同。長形插塞結構配置於孔洞中。長形插塞結構包括絕緣柱、通道層與閘介電層。絕緣柱設置於基底上。通道層設置於基底上，且環繞絕緣柱。閘介電層環繞通道層。閘極層環繞閘介電層。第一導體插塞設置於通道層與基底之間以及與絕緣柱與基底之間。第二導體插塞設置於絕緣柱上，且被通道層包覆。
本揭露實施例提出一種具有環繞式閘極薄膜電晶體之非揮性記憶體的製造方法，包括以下步驟。在基底上形成堆疊結構。在所述堆疊結構上形成罩幕層，所述罩幕層具有截面為橢圓形之第一開口。以所述罩幕層為罩幕，對所述堆疊結構進行多個循環蝕刻製程，以形成截面具有長形輪廓的第二開口，其中所述長形輪廓具有長度不同的長邊與短邊，且進行每一循環蝕刻製程包括進行蝕刻製程以及進行清除製程。進行蝕刻製程包括對所述堆疊結構進行第一階段蝕刻製程，以在所述堆疊結構中形成第一孔，並在所述第一孔的側壁與底面形成聚合物。形成在所述第一孔的短邊處的所述側壁的所述聚合物的厚度大於形成在所述第一孔的長邊處的所述側壁的所述聚合物的厚度。進行蝕刻製程還包括對所述第一孔進行第二階段蝕刻製程，以形成第二孔。所述第二孔的短邊的長度大於所述第一孔的短邊的長度。進行清除製程，去除在所述第二孔的底面上的所述聚合物。
本揭露的實施例藉由循環蝕刻製程的控制，可以在堆疊結構中形成截面具有長形輪廓的開口。藉此，可將閘介電層（電荷儲存層）以及閘極層建構為具有長形輪廓，以提升電晶體的電場增強效應，因此，可以增加程式化與抹除之裕度（window），並且使得起始電壓（Vt）的分布變窄。
為讓本揭露的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1G為本揭露一些實施例的三維非揮發性記憶體的製造流程剖面圖。圖2為本揭露一些實施例的形成開口的步驟流程圖。圖3A至圖3G為形成三維非揮發性記憶體的製造流程的上視圖。
請參照圖1A，於基底100上形成堆疊結構101。基底100例如是矽基底。在一些實施例中，可依據設計需求於基底100中形成摻雜區（如，N+摻雜區或N型井區）99。堆疊結構101包括交替地堆疊的多個絕緣材料層102與多個犧牲層104。絕緣材料層102的材料包括介電材料，例如是氧化矽。犧牲層104的材料與絕緣材料層102不同，且與絕緣材料層102具有足夠的蝕刻選擇比。在一些實施例中，犧牲層104的材料例如是氮化矽。絕緣材料層102與犧牲層104例如是藉由進行多次化學氣相沈積製程所形成。堆疊結構101中絕緣材料層102以及犧牲層104的層數可以分別大於16，例如是56、64、96。然而，本揭露並不以此為限，堆疊結構101中絕緣材料層102以及犧牲層104的層數可取決於記憶體元件的設計及密度。
接著，請參照圖1B與圖2，進行步驟8，在堆疊結構101上形成罩幕層150。罩幕層150具有開口152。開口152具有橢圓形之輪廓（如圖3A所示）。之後，以罩幕層150為罩幕，對堆疊結構101進行多個循環蝕刻製程10，以在堆疊結構101形成開口（或稱孔洞）106。在本實施例中，開口106並未貫穿整個堆疊結構101。開口106的底面裸露出堆疊結構101的絕緣材料層102。在其他實施例中，開口106貫穿整個堆疊結構101，且開口106的底面裸露出基底100。此外，在圖1B中，開口106具有垂直側壁，且開口106的底角α為直角。然而，在其他實施例中，開口106可以是具有傾斜側壁，且開口106的底角α為銳角，例如是85度至89度。換言之，開口106的寬度從堆疊結構101的頂面向堆疊結構101的底面漸縮。
請參照圖1B與圖2，在本實施例中，每個循環蝕刻製程10包括蝕刻製程12與清除製程18。蝕刻製程12包括第一階段蝕刻製程14以及第二階段蝕刻製程16。第一階段蝕刻製程14以及第二階段蝕刻製程16皆以罩幕層150為罩幕，對堆疊結構101進行蝕刻。圖3A繪示出為罩幕層150的開口152的輪廓。圖3B至圖3E繪示出形成開口106的循環蝕刻製程中，在各階段的孔的輪廓。
請參照圖1B、圖2、圖3A與圖3B，以罩幕層150為罩幕，對堆疊結構101進行第一階段蝕刻製程14，以在堆疊結構101中蝕刻出具有橢圓形的第一孔（或稱第一孔洞）54。在進行第一階段蝕刻製程14的過程中，也同時在第一孔54的側壁與底面形成聚合物60。在進行第一階段蝕刻製程14後，形成在第一孔54的短邊處SA的側壁SW1的聚合物60的厚度t1大於形成在第一孔54的長邊處LA的側壁SW2的聚合物60的厚度t2。在一些實施例中，聚合物60的厚度，自第一孔54的短邊處SA的側壁SW1之處的厚度t1梯度遞減至第一孔54的長邊處LA的側壁SW2之處的厚度t2。第一階段蝕刻製程14可以採用非等向性蝕刻製程，例如是反應性離子蝕刻製程。第一階段蝕刻製程14使用的蝕刻氣體包括第一烴、氧氣以及氬氣。第一烴可以是未取代、部分被氟取代或全氟取代的碳數為1至4的烷、烯或炔，例如是CH
4、CF
4、C
4F
8、C
4F
6或其組合。進行第一階段蝕刻製程14的時間例如是80秒至160秒。
請參照圖1B、圖2、圖3B與圖3C，進行第二階段蝕刻製程16，以對第一孔54擴口，形成截面具有長形輪廓之第二孔（或稱第二孔洞）56。由於形成在側壁SW2的聚合物60的厚度t2小於形成在側壁SW1的聚合物60的厚度t1，因此，在進行第二階段蝕刻製程16期間，當側壁SW2的聚合物60被移除殆盡且裸露出堆疊結構101時，側壁SW1的聚合物60雖有損耗，但側壁SW1仍被聚合物60覆蓋。故，在側壁SW2的堆疊結構101會比在側壁SW1的堆疊結構101先裸露出來且較早被蝕刻，而在側壁SW1的堆疊結構101則被聚合物60保護而未被蝕刻，或僅有少量被蝕刻。因此，進行第二階段蝕刻製程16結束後，第二孔56的短邊的長度LSA2會大於第一孔54的短邊的長度LSA1，而第二孔56的長邊的長度LLA2會等於或略大於第一孔54的長邊的長度LLA1。換言之，第二孔56的短邊的長度LSA2與第一孔54的短邊的長度LSA1之間的差值ΔLSA，大於第二孔56的長邊的長度LLA2與所述第一孔54的長邊的長度LLA1之間的差值ΔLLA。
第二階段蝕刻製程16可以採用非等向性蝕刻製程，例如是反應性離子蝕刻製程。第二階段蝕刻製程16使用的蝕刻氣體包括第二烴以及NF
3。第二烴可以是部分被氟取代的碳數1至碳數4的烷、烯或炔，例如是CH
3F、C
4F
6、CH
2F
2或其組合。在一些實施例中，第一階段蝕刻製程14所使用的第一烴的碳數大於第二階段蝕刻製程16所使用的第二烴的碳數。換言之，第一階段蝕刻製程14所使用的第一烴比第二階段蝕刻製程16所使用的第二烴更容易產生聚合物。進行第二階段蝕刻製程16的時間是進行第一階段蝕刻製程14的時間的2倍至4倍。進行第二階段蝕刻製程16的時間例如是240秒至320秒。第二階段蝕刻製程16與第一階段蝕刻製程14的總時間例如是320秒至400秒。
請參照圖1B、圖2與圖3D，進行清除製程18，以去除沉積在第二孔56的底面上的聚合物60，使第二孔56下方未被蝕刻的堆疊結構101裸露出來。清除製程18使用的蝕刻氣體包括第三烴以及O
2。第三烴可以是被氟取代的碳數為1至4的烷，例如是CF
4、CH
2F
2、C
4F
6或其組合。進行清除製程18的時間少於第一階段蝕刻製程14的時間，且少於第二階段蝕刻製程16的時間。進行清除製程18的時間例如是10秒至15秒。
請參照圖1B、圖2與圖3E，重複進行多次上述循環製程10，以加深第二孔56的深度。在一些實例中，例如是進行6~25個循環，或是6~50個循環。
之後，請參照圖2，進行步驟20，移除罩幕層150以及殘留下來的聚合物60，以使堆疊結構101的最頂層的絕緣材料層102的頂面、開口106側壁的堆疊結構101以及開口106底部的絕緣材料層102裸露出來，以形成圖1B所示的開口106。圖3E是圖1B中I-I’切線的上視圖。移除罩幕層150的方法可以採用乾式蝕刻製程，例如是氧電漿。移除聚合物60的方法可以採用濕式蝕刻法，例如是採用Caros
®蝕刻液（H
2SO
4：H
2O
2＝2：1，體積比）以及SC1
®清洗液（氫氧化氨/過氧化氫/去離子水）。
請參照圖3A與圖3E，在第一個循環蝕刻製程10的第一階段蝕刻製程14形成的第一孔54的輪廓，與罩幕層150的開口152的輪廓大致接近。隨著循環蝕刻製程的次數增加，形成在堆疊結構101中的孔（開口）的深度逐漸增加，且孔（開口）的底部的輪廓與罩幕層150的開口152的輪廓的差異逐漸變大。在一些實施例中，開口106的頂端處至底端處的截面的輪廓呈長形，如圖3E所示。在又一實施例中，開口106的頂端處的截面的輪廓呈橢圓形或類橢圓形，隨著開口106深度的增加，開口106的截面的輪廓的長邊的長度與短邊的長度的比值逐漸變小，且在開口106的底端處的截面的輪廓呈長形，如圖3E所示。
參照圖3E，開口106的截面具有長形輪廓。長型輪廓具有長邊LA3與短邊SA3。長邊的長度LLA3大於短邊的長度LSA3。在此，短邊的長度LSA3是表示兩個長邊LA3的切線AL、A’L之間最大的距離。長邊的長度LLA3是表示兩個短邊SA3的切線BL、B’L之間最大的距離。切線AL與切線A’L平行，切線BL與切線B’L平行，且切線AL、A’L與切線BL、B’L垂直。
請參照圖4，開口106底端的橫截面具有長形輪廓。長形輪廓滿足式1：
>式1>
A0 > A1 ≦ A2
其中：
A1：表示長形輪廓所圍開口106的面積；
A2：表示參考矩形DR的面積，所述參考矩形具有開口106的所述長邊LA3與所述短邊SA3；以及
A0：表示參考矩形的最大內切橢圓DO的面積。
在一些實施例中，開口106的底面積與其參考矩形DR的面積的比值範圍在0.8至1之間。開口106的底面積的範圍介於3000nm
2至20000nm
2之間。開口106的短邊的長度LSA3以及長邊的長度LLA3範圍在20nm至300nm之間。開口106的短邊的長度LSA3的範圍例如是在20nm至100nm之間。開口106的長邊的長度LLA3的範圍例如是在150nm至200nm之間。開口106的短邊的長度LSA3與長邊的長度LLA3的比例範圍可以在0.1至1之間。開口106的短邊的長度LSA3與長邊的長度LLA3的比例範圍例如在0.13至0.5之間。開口106的高寬比大於40，例如是40至96。
請參照圖5A至圖5H，開口106的頂角C可以是圓角、導角或是直角。開口106的各個頂角C的形狀可以是彼此相同或是彼此相異。開口106的邊可以直的（如圖5A至圖5D所示）或是有微幅的彎曲或呈波浪狀（如圖5E至圖5H所示）。開口106相對應的兩個邊的長度可以相等（如圖5A所示）或是略有差異（如圖5B至圖5H所示）。
請同時參照圖1B、圖1C與圖3F，於開口106的側壁上形成電荷儲存結構112。電荷儲存結構112可以是共形層，順應著開口106的形狀，覆蓋開口106側壁上的絕緣材料層102與犧牲層104，而裸露出開口106的底面的絕緣材料層102。換言之，電荷儲存結構112與開口106具有大致相同的形狀與輪廓。電荷儲存結構112可以是氧化物、氮化物或其組合。在一些實施例中，電荷儲存結構112包括氧化物-氮化物-氧化物（ONO）複合層。在一例示實施例中，電荷儲存結構112包括氧化矽層、氮化矽層以及氧化矽層。在一些實施例中，電荷儲存結構112包括氧化物-氮化物-氧化物-氮化物-氧化物（ONONO）複合層。在一例示實施例中，電荷儲存結構112包括氧化矽層、氮化矽層、氧化矽層、氮化矽層以及氧化矽層。
接著，請參照圖1C，移除開口106底面所裸露的絕緣材料層102直至裸露出基底100，以形成接觸窗開口107。之後，在接觸窗開口107之中形成導體插塞108。導體插塞108的形成方法包括磊晶成長法（epitaxial growth）。導體插塞108可以是矽、砷化鎵或是矽鍺。
之後，請參照圖1C與圖3F，於電荷儲存結構112上形成通道層114。具體地說，通道層114覆蓋開口106的側壁上的電荷儲存結構112，並與導體插塞108接觸。在一些實施例中，通道層114可做為位元線。通道層114的材料例如是半導體材料，如多晶矽或摻雜多晶矽等。可藉由原位摻雜來進行摻雜，或是藉由離子植入製程來進行摻雜。在一些實施例中，在通道層114形成之後，還進行回火製程。回火製程後，通道層114的底部114b結晶為單晶矽，而與導體插塞108合併在一起。導體插塞108可以做為源極接觸窗，與基底100中的摻雜區99電性連接。通道層114可以是共形層，因此其與開口106具有大致相同的輪廓。
請參照圖1C與圖3F，於開口106中形成介電層115。介電層115的形成方法例如是利用化學氣相沈積法或旋塗法形成填滿開口106的介電材料層（未繪示），再對介電材料層進行回蝕刻製程，以使所形成的介電層115的上表面低於堆疊結構101的頂表面。介電層115大致垂直於基底100的表面，其又可稱為絕緣柱115。
接著，於介電層115上形成導體插塞116。導體插塞116與通道層114接觸。在一些實施例中，導體插塞116的材料例如是多晶矽或摻雜多晶矽。導體插塞116的形成方法例如是先形成填滿開口106的導體材料層（未繪示），再對導體材料層進行化學機械研磨製程及/或回蝕刻製程，以移除開口106外的導體材料層。
然後，於堆疊結構101上形成絕緣層117。絕緣層117覆蓋電荷儲存結構112、通道層114、導體插塞116以及堆疊結構101。在一些實施例中，絕緣層117的材料例如是氧化矽或其他絕緣材料。
請參照圖1D，對絕緣層117以及堆疊結構101進行圖案化製程，以形成穿過絕緣層117、絕緣材料層102與犧牲層104的開口（亦稱作溝渠）118。在一些實施例中，在進行所述圖案化製程期間，也會同時移除部分基底100，使得開口118裸露出基底100中的摻雜區99。此外，在對絕緣材料層102進行圖案化製程之後，絕緣材料層102的剩餘部分形成絕緣層102a。
接著，移除開口118所暴露的犧牲層104，以形成暴露出部分電荷儲存結構112與絕緣層102a的側向開口120、122、124、126、128、130。移除開口118所暴露的犧牲層104的方法例如是乾式蝕刻法或溼式蝕刻法。乾式蝕刻法中使用的蝕刻劑例如是NF
3、H
2、HBr、O
2、N
2、He或其組合。溼式蝕刻法使用的蝕刻劑例如是磷酸（H
3PO
4）溶液。
請參照圖1E，進行表面處理製程，以使側向開口130所裸露出來的導體插塞108表面形成絕緣層109。表面處理製程例如是熱氧化製程。絕緣層109例如是氧化矽層。之後，於開口118的表面上以及側向開口120、122、124、126、128、130中填入閘極層132。閘極層132可以包括依序形成的緩衝材料層、阻障材料層以及閘極導體材料層。緩衝材料層形成於阻障材料層與電荷儲存結構之間以及絕緣層102a的表面上。緩衝材料層的材料例如是介電常數大於7的高介電常數的材料，如氧化鋁（Al
2O
3）、HfO
2、La
2O
5、過渡金屬氧化物、鑭系元素氧化物或其組合等。緩衝材料層的形成方法例如是化學氣相沈積法或原子層沈積法（ALD）。緩衝材料層可用以提升抹除以及編程特性。阻障材料層的材料例如是鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。阻障材料層位於緩衝材料層與閘極導體材料層之間。阻障材料層的形成方法例如是化學氣相沈積法。閘極導體材料層的材料例如是多晶矽、非晶矽、鎢（W）、鈷（Co）、鋁（Al）、矽化鎢（WSi
x）或矽化鈷（CoSi
x）。閘極導體材料層的形成方法例如是化學氣相沈積法。
請參照圖1E、圖1F與圖3G，進行蝕刻製程，以移除部分的閘極層132，留下位於側向開口120、122、124、126、128、130中的閘極層134、136、138、140、142、144。蝕刻製程可以是單一蝕刻製程或多個蝕刻製程。蝕刻製程可以是濕式蝕刻製程或乾式蝕刻製程。閘極層134、136、138、140、142、144與多個絕緣層102a形成交替地堆疊的多層結構111。在一些實施例中，閘極層134可做為串選擇線（string select line，SSL）。閘極層136、138、140、142可做為字元線（word line，WL）。閘極層144可做為接地選擇線（ground select line，GSL）。
請參照圖1G，在開口118中形成絕緣層146。在一些實施例中，絕緣層146的材料例如是氧化矽。絕緣層146的形成方法例如是化學氣相沈積法或原子層沈積法（ALD）沈積絕緣材料層。接著，進行非等向性蝕刻製程，以移除位於開口118的底部的絕緣材料層。
接著，於開口118中填入導體層148。導體層148可以包括阻障層以及金屬層。阻障層的材料例如是鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或其組合。形成阻障層的方法例如是化學氣相沈積法。金屬層的材料例如是鎢（W）、多晶矽、鈷、矽化鎢（WSi
x）或矽化鈷（CoSi
x）。形成金屬層的方法例如是化學氣相沈積法。在一些實施例中，導體層148可做為共用源極線（common source line）。至此，完成本揭露的三維非揮發性記憶體的製作。
請參照圖1G，具有環繞式閘極薄膜電晶體之非揮性記憶體，包括多層結構111、長形插塞結構121、導體插塞108與導體插塞116。多層結構111包括多個閘極層134、136、138、140、142、144，彼此藉由絕緣層120a分隔而堆疊於基底100上。多層結構111中具有孔洞106。孔洞106貫穿多層結構111。孔洞106的截面具有長形輪廓（如圖3E所示）。長形輪廓具有長度不同的長邊LLA3與短邊LSA3。長形插塞結構121配置於孔洞106中。長形插塞結構121的截面具有長形輪廓（如圖3G所示）。長形插塞結構121包括絕緣柱115、通道層114與閘介電層112。絕緣柱115設置於基底100上。通道層114設置於基底100上，且環繞絕緣柱115。閘介電層112環繞於通道層114周圍。閘極層132、134、136、138、140、142、144環繞於閘介電層112周圍。導體插塞108設置於通道層114與基底100之間以及與絕緣柱115與基底100之間。導體插塞116設置於絕緣柱115上，且被通道層114包覆。
上述長形輪廓滿足式1：
>式1>
A0 > A1 ≦ A2
其中，
A1表示長形輪廓所圍的面積；
A2表示參考矩形的面積，所述參考矩形具有所述長邊LA3與所述短邊SA3；以及
A0表示在參考矩形的最大內切橢圓的面積。
在一些實施例中，A1/A2的比例範圍介於0.8至1之間。在又一些實施例中，A1/A2的比例範圍介於0.9至1之間。此外，閘介電層（電荷儲存層）112的外輪廓的轉角C可以是圓角、倒角或是直角。
本實施例的三維非揮發性記憶體的製造方法雖然是以上述方法為例進行說明，然而本揭露的三維非揮發性記憶體的形成方法並不以此為限。
請參照圖6，本揭露實施例之三維非揮發性記憶體具有長形環繞式閘極（Gate All Around）薄膜電晶體結構。長形閘極全環結構包括介電層（亦可稱為絕緣柱）115、通道層114、電荷儲存層（亦可稱為閘介電層）112、閘極層142。絕緣柱115沿著Z軸方向設置在基底上。Z軸方向與基底表面的法線平行。絕緣柱115的截面可以是呈長形。通道層114環繞包覆絕緣柱115的側壁。閘介電層（電荷儲存層）112位於閘極層142與通道層114之間。閘極層142環繞在絕緣柱115的周圍。通道層114、閘介電層（電荷儲存層）112與閘極層142的截面各自分別呈長形環。
本揭露上述實施例是以3D NAND快閃記憶體來說明，然而，本揭露實施例之具有矩形形狀的高高寬比的孔（或稱孔洞）的循環蝕刻製程可用於ROM / NOR快閃記憶體/ Ultra-ROM的製程。
綜上所述，在上述實施例中，以具有橢圓形開口圖案的罩幕層為罩幕，藉由循環蝕刻製程的控制，可以在堆疊結構中形成截面具有長形輪廓的開口。藉此，可將電荷儲存層建構為具有截面長形輪廓。具有長形的轉角的電荷儲存層處可以提升電晶體的電場增強效應，因此，可以增加程式化與抹除之裕度（window），並且使得起始電壓（Vt）的分布變窄。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、12、14、16、18:步驟
54:第一孔
56:第二孔
60:聚合物
99:摻雜區
100:基底
101:堆疊結構
102:絕緣材料層
102a、117:絕緣層
111:多層結構
104:犧牲層
106、152:開口
118:開口/溝渠
107:接觸窗開口
108、116:導體插塞
109:絕緣層
114:通道層
114b:底部
115:介電層/絕緣柱
121:長形插塞結構
146:絕緣層
148:導體層
150:罩幕層
α:底角
C:頂角、轉角
SW1、SW2:側壁
112:電荷儲存結構/閘介電層
120、122、124、126、128、130:側向開口
132、134、136、138、140、142、144:閘極層
t1、t2:厚度
DO:虛擬最大內切橢圓
DR:輪廓外之虛擬最小外切矩形
DR:參考矩形
LA:長邊處
SA:短邊處
LLA1、LLA2、LLA3:長邊的長度
LSA1、LSA2、LSA3:短邊的長度
圖1A至圖1G為本揭露一些實施例的三維非揮發性記憶體的製造流程剖面圖。
圖2為本揭露一些實施例的形成開口的步驟流程圖。
圖3A至圖3G為形成三維非揮發性記憶體的製造流程的上視圖。圖3E、圖3F以及圖3G分別是圖1B、圖1C以及圖1F的I-I’切線的上視圖。
圖4是本揭露實施例之長形開口、參考開口之內切橢圓開口與參考開口之示意圖。
圖5A至圖5H是本揭露實施例之各種具有長形輪廓之開口的示意圖。
圖6是本揭露實施例之長形環繞式閘極結構的立體圖。
112:電荷儲存層/閘介電層
114:通道層
115:介電層/絕緣柱
142:閘極層
121:長形插塞
Claims (10)
- 一種具有環繞式閘極薄膜電晶體之非揮性記憶體，包括： 多層結構，包括多個閘極層，彼此分隔堆疊於基底上，其中所述多層結構中具有孔洞，所述孔洞貫穿所述多層結構，所述孔洞的截面具有長形輪廓，所述長形輪廓具有長度不同的長邊與短邊； 長形插塞結構，配置於所述孔洞中，其中所述長形插塞結構的截面具有所述長形輪廓，所述長形插塞結構包括： 絕緣柱，設置於所述基底上； 通道層，設置於所述基底上，環繞所述絕緣柱；以及 閘介電層，環繞所述通道層，其中所述閘極層環繞所述閘介電層； 第一導體插塞，設置於所述通道層與所述基底之間以及與所述絕緣柱與所述基底之間；以及 第二導體插塞，設置於所述絕緣柱上，且被所述通道層包覆。
- 如申請專利範圍第1項所述之具有環繞式閘極薄膜電晶體之非揮性記憶體，其中所述長形輪廓滿足式1： >式1> A0 > A1 ≦ A2 其中， A1表示所述長形輪廓所圍的面積； A2表示參考矩形的面積，所述參考矩形具有所述長邊與所述短邊；以及 A0表示在所述參考矩形的最大內切橢圓的面積。
- 如申請專利範圍第2項所述之具有環繞式閘極薄膜電晶體之非揮性記憶體，其中A1/A2的比例範圍介於0.9至1之間。
- 一種具有環繞式閘極薄膜電晶體之非揮性記憶體的製造方法，包括： 在基底上形成堆疊結構； 在所述堆疊結構上形成罩幕層，所述罩幕層具有截面為橢圓形之第一開口； 以所述罩幕層為蝕刻罩幕，對所述堆疊結構進行多個循環蝕刻製程，以形成截面具有長形輪廓的第二開口，其中所述長形輪廓具有長度不同的長邊與短邊，且進行每一循環蝕刻製程包括： 進行蝕刻製程，包括： 對所述堆疊結構進行第一階段蝕刻製程，以在所述堆疊結構中形成第一孔，並在所述第一孔的側壁與底面形成聚合物，其中形成在所述第一孔的短邊處的所述側壁的所述聚合物的厚度大於形成在所述第一孔的長邊處的所述側壁的所述聚合物的厚度；以及 對所述第一孔進行第二階段蝕刻製程，以形成第二孔，其中所述第二孔的短邊的長度大於所述第一孔的短邊的長度；以及 進行清除製程，去除在所述第二孔的底面上的所述聚合物。
- 如申請專利範圍第4項所述之具有環繞式閘極薄膜電晶體之非揮性記憶體的製造方法，其中在進行所述第一階段蝕刻製程期間形成的所述聚合物的厚度，自所述第一孔的所述短邊處的所述側壁之處至所述第一孔的所述長邊處的所述側壁之處梯度遞減。
- 如申請專利範圍第4項所述之具有環繞式閘極薄膜電晶體之非揮性記憶體的製造方法，其中所述具有長形輪廓的第一開口滿足式1： >式1> A0 > A1 ≦ A2 其中 A1表示所述具有長形輪廓所圍的面積； A2表示參考矩形的面積，所述參考矩形具有所述長邊與所述短邊；以及 A0表示在所述參考矩形的最大內切橢圓的面積。
- 如申請專利範圍第6項所述之具有環繞式閘極薄膜電晶體之非揮性記憶體的製造方法，其中A1/A2的比例範圍介於0.9至1之間。
- 如申請專利範圍第4項所述之具有環繞式閘極薄膜電晶體之非揮性記憶體的製造方法，更包括： 在所述第一開口的側壁形成電荷儲存層； 於所述第一開口形成通道層，其中所述電荷儲存層環繞所述通道層；以及 於所述第一開口中形成絕緣柱，其中部分所述通道層環繞所述絕緣柱。
- 如申請專利範圍第8項所述之具有環繞式閘極薄膜電晶體之非揮性記憶體的製造方法，更包括： 在所述第一開口的側壁形成所述電荷儲存層之後，且在形成所述通道層之前，移除所述第一開口下方的部分的所述堆疊結構，以形成裸露出所述基底的第一接觸窗開口； 於所述第一接觸窗開口中形成第一導體插塞；以及 於所述絕緣柱上形成第二導體插塞，其中另一部分所述通道層環繞所述第二導體插塞。
- 如申請專利範圍第9項所述之具有環繞式閘極薄膜電晶體之非揮性記憶體的製造方法，更包括： 於所述堆疊結構中形成溝渠，以裸露出所述多個絕緣材料層與所述多個犧牲層； 移除所述多個犧牲層，以形成多個側向開口；以及 於所述多個側向開口中形成多個閘極層。
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