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TW201904075A - 半導體裝置及其製造方法 - Google Patents

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TW201904075A
TW201904075A TW107108940A TW107108940A TW201904075A TW 201904075 A TW201904075 A TW 201904075A TW 107108940 A TW107108940 A TW 107108940A TW 107108940 A TW107108940 A TW 107108940A TW 201904075 A TW201904075 A TW 201904075A
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film
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山越英明
橋本孝司
阿部真一郎
大水祐人
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日商瑞薩電子股份有限公司
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Abstract

本發明之目的為在具有ONO膜的MONOS記憶體中，防止在ONO膜上的控制閘極電極的底面的端部與ONO膜下的半導體基板之間發生絶緣破壞以及短路。為了達成上述目的，本發明在對形成在ONO膜ON上的多晶矽膜進行加工以形成控制閘極電極CG時，並未對ONO膜ON進行加工，接著，在形成了覆蓋控制閘極電極CG的側面的偏置間隔件OF2之後，以偏置間隔件OF2作為遮罩對ONO膜ON進行加工。藉此，在控制閘極電極CG的閘極長度方向上，形成ONO膜ON端部比控制閘極電極CG的側面更往外側突出的形狀。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置以及其製造方法，其係可適用於例如具有低耐壓電晶體以及高耐壓電晶體的半導體裝置的製造步驟者。
關於非揮發性記憶元件的其中1種，具備形成於半導體基板的表面的源極、汲極區域、記憶體閘極電極，以及形成在半導體基板以及記憶體閘極電極的彼此之間的電荷累積膜的單閘極型的MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬氧化物氮化物氧化物半導體)記憶體，已為人所習知。非揮發性記憶裝置，將該等MONOS記憶體並排成陣列狀以構成記憶體陣列，在讀取動作等中的MONOS記憶體的選擇，例如，可用與各MONOS記憶體串聯連接的選擇電晶體實行之。
於專利文獻1(日本特開2016－48710號公報)，記載了將單閘極型的MONOS記憶體、低耐壓MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體)以及高耐壓MOSFET混合搭載在同一基板上的技術內容。
於專利文獻2(日本特開2007－243095號公報)，記載了在具備彼此相鄰的控制閘極電極與記憶體閘極電極的分裂閘極型的MONOS記憶體中，防止記憶體閘極電極之下的ONO(Oxide Nitride Oxide，氧化物氮化物氧化物)膜的端部後退的技術內容。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2016－48710號公報 [專利文獻2]日本特開2007－243095號公報
[發明所欲解決的問題]
在MONOS記憶體中隔設在基板與閘極電極之間且包含電荷累積部在內的絶緣膜(ONO膜)的端部係容易因為電場集中而發生絶緣破壞的部位，尤其，當該絶緣膜的端部比閘極電極的側面更後退時，發生絶緣破壞的情況更顯著。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式應可明瞭。 [解決問題的手段]
若簡單説明本案所揭示的實施態樣之中的代表性態樣的概要內容，則如以下所述。
本發明一實施態樣之半導體裝置的製造方法，係對形成在包含電荷累積部在內的絶緣膜上的多晶矽膜進行加工以形成控制閘極電極，接著，在形成了覆蓋控制閘極電極的側面的偏置間隔件之後，以該偏置間隔件作為遮罩對該絶緣膜進行加工者。
另外，本發明另一實施態樣的半導體裝置，係在單閘極型的MONOS記憶體中，控制閘極電極之下的包含電荷累積膜在內的閘極絶緣膜的端部，比控制閘極電極的側面更往外側突出者。 [發明的功效]
若根據本發明一實施態樣，便可令半導體裝置的可靠度提高。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、詳細說明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等(包含個數、數値、數量、範圍等)時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該提及的數值，在所提及的數值以上或以下均可。
再者，在以下的實施態樣中，其構成要件(亦包含要件步驟等)，除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非一定為必要構件，自不待言。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數値以及範圍也是同樣。
以下，根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，會對具有相同功能的構件附上相同的符號，其重複説明省略。另外，在以下的實施態樣中，除了特別有其必要時以外同一或相同部分的説明原則上不重複。
(實施態樣1) 本實施態樣的半導體裝置，係具備非揮發性記憶體(非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置)的半導體裝置。在本實施態樣以及以下的實施態樣中，非揮發性記憶體，係根據以n通道型MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)為基本構件的記憶體單元進行説明。
另外，本實施態樣以及以下的實施態樣的記憶體單元的極性(寫入、消去、讀取時的施加電壓的極性或載體的極性)，係用來說明以n通道型MISFET為基本構件的記憶體單元的態樣的動作者，當以p通道型MISFET為基本構件時，藉由將施加電位或載體的導電型等的全部的極性反轉，便可獲得在原理上相同的動作。亦即，以p通道型MISFET為基本構件的記憶體單元，亦可獲得與以下所説明的實施態樣同樣的功效。另外，記憶體單元以外的電晶體，即便並非n通道型而係p通道型的MISFET，仍可獲得與以下所説明的實施態樣同樣的功效。另外，MISFET，有時亦稱為MOSFET。
＜半導體裝置的製造方法的説明＞ 以下，用圖1～圖14，説明本實施態樣的半導體裝置的製造方法。圖1～圖14，係說明本實施態樣的半導體裝置的製造步驟的剖面圖。在圖1～圖14中，從圖的左側開始依序顯示出核心區域(邏輯電路區域、低耐壓電晶體區域)CR、記憶體單元區域MR以及I／O區域(高耐壓電晶體區域)HV。
核心區域CR、記憶體單元區域MR，以及I／O區域HV，均存在於同一半導體基板的頂面，並存在於在俯視下不重疊的位置。核心區域CR，係設置構成控制電路等的低耐壓MISFET的區域。I／O區域HV，係設置構成半導體晶片與外部裝置實行輸入輸出的電路或電源電路等的高耐壓MISFET的區域。茲將該等區域的晶片內的配置，顯示於圖35。
核心區域CR以及I／O區域HV，係構成周邊電路區域的區域。周邊電路，係非揮發性記憶體以外的電路。周邊電路，例如，在記憶體模組內，係控制電路、感測放大器、行解碼器、列解碼器、與模組外部實行輸入輸出的電路或電源電路等，在記憶體模組外，係CPU等的處理器、各種類比電路、SRAM(Static Random Access Memory，靜態隨機存取記憶體)記憶體模組，或外部輸入輸出電路等。
記憶體單元區域MR，係形成單閘極型的MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬氧化物氮化物氧化物半導體)記憶體的區域。MONOS記憶體，係可電性寫入、消去的非揮發性半導體記憶裝置，由具備1個控制閘極電極的MISFET所構成。MONOS記憶體，係在MISFET的閘極電極之下具有捕集性絶緣膜，以捕集性絶緣膜的電荷累積狀態作為記憶資訊，並將其讀出作為電晶體的閾值者。捕集性絶緣膜，係可累積電荷的絶緣膜(以下大多稱為電荷累積膜)，可列舉出氮化矽膜等作為一例。藉由相對於該等電荷累積膜(電荷累積部、電荷保持部、電荷保持膜)的電荷注入、釋放，令MISFET的閾值遷移，而作為記憶元件運作之。
形成於核心區域CR的MISFET，係以比形成於I／O區域HV以及記憶體單元區域MR的MISFET更低的電壓驅動的低耐壓MISFET。在此，係針對於核心區域CR以及I／O區域HV形成n通道型MISFET的態樣進行説明，惟於該等區域，亦會形成p通道型的MISFET。
在本實施態樣的半導體裝置的製造步驟中，首先，如圖1所示的，準備半導體基板SB，其在頂面上依序形成了埋入氧化膜，亦即BOX(Buried Oxide，埋入氧化物)膜BX，以及半導體層(SOI層)SL。由半導體基板SB、BOX膜BX以及半導體層SL所構成的堆疊基板，構成SOI(Silicon On Insulator，絕緣層上覆矽晶)基板。半導體基板SB例如係由單晶矽(Si)所構成。半導體層SL的膜厚，例如為12nm。
接著，用微影技術以及蝕刻法，將記憶體單元區域MR以及I／O區域HV的半導體層SL以及BOX膜BX除去。藉此，記憶體單元區域MR以及I／O區域HV的半導體基板SB的頂面，從半導體層SL以及BOX膜BX露出。不具有BOX膜BX以及半導體層SL的區域(記憶體單元區域MR以及I／O區域HV)的半導體基板SB，稱為塊狀基板。
接著，在圖中未顯示的區域中，形成將核心區域CR、記憶體單元區域MR以及I／O區域HV彼此分離的元件分離區域。其係由埋入從半導體基板SB的頂面到達半導體基板SB的中間部位深度的溝槽內的絶緣膜(例如氧化矽膜)所構成。核心區域CR的元件分離區域，以貫通絶緣膜IF1、半導體層SL以及BOX膜BX的方式形成。
接著，用離子注入法將p型雜質[例如B(硼)]導入半導體基板SB的頂面，以於半導體基板SB的頂面形成p型半導體區域，亦即井部W1～W3。在此，分別對核心區域CR、記憶體單元區域MR以及I／O區域HV各別地實行離子注入步驟，分製出具有彼此相異的雜質濃度的井部W1～W3。藉此，於核心區域CR的半導體基板SB的頂面形成井部W1，於記憶體單元區域MR的半導體基板SB的頂面形成井部W2，於I／O區域HV的半導體基板SB的頂面形成井部W3。
接著，用例如熱氧化法，形成覆蓋核心區域CR的半導體層SL的頂面，還有，記憶體單元區域MR以及I／O區域HV的半導體基板SB的頂面的絶緣膜IF1。絶緣膜IF1，例如係由氧化矽膜所構成。
接著，如圖2所示的，將露出記憶體單元區域MR並覆蓋核心區域CR以及I／O區域HV的光阻膜(圖中未顯示)當作遮罩(注入阻止遮罩)使用，對記憶體單元區域MR的半導體基板SB的頂面選擇性地以離子注入法等注入p型雜質，藉此於記憶體單元區域MR的半導體基板SB的頂面形成通道區域(圖中未顯示)。之後，將該光阻膜當作遮罩(保護遮罩)使用並實行蝕刻，以將記憶體單元區域MR的絶緣膜IF1除去。在此，係用例如HF(氟酸)實行濕蝕刻，以將記憶體單元區域MR的絶緣膜IF1除去。接著，將該光阻膜除去。
接著，在半導體基板SB上，形成ONO膜ON。亦即，在用例如熱氧化法形成氧化矽膜OX1之後，用例如CVD(Chemical Vapor Deposition，化學氣相沉積)法依序形成氮化矽膜N1以及氧化矽膜OX2，以形成由氧化矽膜OX1、氮化矽膜N1以及氧化矽膜OX2所構成的ONO膜ON。藉此，ONO膜ON，分別形成在核心區域CR的半導體層SL上、記憶體單元區域MR的半導體基板SB上，以及，I／O區域HV的絶緣膜IF1上。氧化矽膜OX1的膜厚例如為2nm，氮化矽膜N1的膜厚例如為8nm，氧化矽膜OX2的膜厚例如為3nm。
接著，在形成了覆蓋記憶體單元區域MR的ONO膜ON的光阻膜(圖中未顯示)之後，將核心區域CR以及I／O區域HV的氧化矽膜OX2，用例如HF(氟酸)等實行濕蝕刻以除去之。之後，將該光阻膜除去，接著，用例如磷酸實行濕蝕刻，以將核心區域CR以及I／O區域HV的氮化矽膜N1除去。接著，用微影技術以及蝕刻法，將核心區域CR的氧化矽膜OX1以及絶緣膜IF1除去。利用該步驟，於記憶體單元區域MR殘留ONO膜ON。
接著，如圖3所示的，用例如熱氧化法，在核心區域CR半導體層SL的頂面上形成絶緣膜IF2。絶緣膜IF2，例如係由氧化矽膜所構成，具有比絶緣膜IF1更小的膜厚。接著，在半導體基板SB的頂面的全面上，利用例如CVD法依序形成多晶矽膜SL1以及絶緣膜IF3。絶緣膜IF3，例如係由氮化矽膜所構成。
接著，如圖4所示的，用微影技術以及乾蝕刻法，對絶緣膜IF3以及多晶矽膜SL1進行加工，藉此，令絶緣膜IF2的頂面、ONO膜ON的頂面以及絶緣膜IF1的頂面均露出。藉此，在核心區域CR的半導體層SL上，隔著絶緣膜IF2，形成由多晶矽膜SL1所構成的閘極電極G1。另外，在記憶體單元區域MR的半導體基板SB上，隔著ONO膜ON，形成由多晶矽膜SL1所構成的控制閘極電極CG。另外，在I／O區域HV的半導體基板SB上，隔著絶緣膜IF1，形成由多晶矽膜SL1所構成的閘極電極G3。閘極電極G3，具有比閘極電極G1更大的寬度(閘極長度)。
像這樣，以利用曝光、顯影加工成吾人所期望的形狀的光阻膜或硬遮罩膜等作為遮罩實行蝕刻，將下層的膜層加工成吾人所期望的形狀，稱為「形成圖案」。在此，係以選擇比很高的條件實行蝕刻，令乾蝕刻在氧化矽膜的頂面停止。惟並未對絶緣膜IF2、ONO膜ON以及絶緣膜IF1實行形成圖案步驟。因此，矽層SL不會被乾蝕刻所削蝕。閘極電極G1、G3以及控制閘極電極CG的各自的頂面，被硬遮罩(帽蓋絶緣膜)，亦即絶緣膜IF3所覆蓋。
接著，如圖5所示的，在半導體基板SB的頂面的全面上，用例如CVD法形成(沈積)具有保護閘極電極G1、G3以及控制閘極電極CG的各自的側面的功能的絶緣膜IF4。絶緣膜IF4，係由從半導體基板SB的頂面側依序堆疊的氮化矽膜N2、氧化矽膜OX3以及氮化矽膜N3所構成的堆疊膜。另外，絶緣膜IF4，亦可為僅由例如氧化矽膜或氮化矽膜所構成的單層構造。
絶緣膜IF4，覆蓋閘極電極G1、G3以及控制閘極電極CG的各自的側面以及頂面，覆蓋絶緣膜IF3的側面以及頂面，並覆蓋絶緣膜IF1、IF2以及ONO膜ON的各自的頂面。氮化矽膜N2、氧化矽膜OX3以及氮化矽膜N3的各自的膜厚，例如為3nm。閘極電極G1、G3以及控制閘極電極CG的各自的側面，被從該等電極的側面側依序形成的氮化矽膜N2、氧化矽膜OX3以及氮化矽膜N3所覆蓋。
接著，如圖6所示的，藉由實行異向性蝕刻(亦即乾蝕刻)，將氮化矽膜N3以及氧化矽膜OX3的各自的一部分除去。藉此，沿著半導體基板SB的頂面形成的氮化矽膜N2的頂面露出。亦即，在絶緣膜IF3上，僅殘留氮化矽膜N2。因此，氮化矽膜N3以及氧化矽膜OX3，僅殘留於閘極電極G1、G3以及控制閘極電極CG的各自的側面。在此並未被除去的氮化矽膜N2，在之後的步驟具有防止半導體基板SB的頂面、矽層的頂面，還有，閘極電極G1、G3以及控制閘極電極CG的各自的側面被氧化的功能。
接著，如圖7所示的，形成覆蓋核心區域CR以及I／O區域HV，並露出記憶體單元區域MR的光阻膜(保護膜)PR1。接著，以光阻膜PR1作為遮罩，實行乾蝕刻，藉此，在記憶體單元區域MR中，將從氮化矽膜N3以及氧化矽膜OX3露出的氮化矽膜N2，還有，從控制閘極電極CG、氮化矽膜N3以及氧化矽膜OX3露出的氧化矽膜OX2以及氮化矽膜N1除去。然而，並未將從控制閘極電極CG、氮化矽膜N3以及氧化矽膜OX3露出的氮化矽膜N1的全部均除去，而係令氮化矽膜N1的頂面後退，以殘留氮化矽膜N1的膜厚的一部分。因此，記憶體單元區域MR的氧化矽膜OX1的頂面並未露出。
在此，係於核心區域CR以及I／O區域HV，殘留與在沿著半導體基板SB的頂面的方向(橫方向)上延伸的氮化矽膜N2具有同樣的厚度的氮化矽膜N1。亦即，該乾蝕刻，回蝕氮化矽膜N1的整體膜厚(8nm)之中的例如5nm，並殘留3nm。像這樣殘留一部分的氮化矽膜N1，便可令在核心區域CR上殘留於閘極電極G1的旁邊的絶緣膜、在記憶體單元區域MR殘留於控制閘極電極CG的旁邊的絶緣膜，以及在I／O區域HV殘留於閘極電極G3的旁邊的絶緣膜的各自的膜層構造的狀態一致。藉此，便可利用之後的步驟，以精度良好的方式形成SOI基板上的元件與塊狀基板上的元件。換言之，令混合搭載的各元件形成吾人所期望的特性變得更容易。
由覆蓋控制閘極電極CG的側面的氮化矽膜N2、氧化矽膜OX3以及氮化矽膜N3所構成的絶緣膜IF4，構成偏置間隔件OF2。在該乾蝕刻步驟中，記憶體單元區域MR的絶緣膜IF3以及偏置間隔件OF2亦當作遮罩使用。以覆蓋控制閘極電極CG的側面的偏置間隔件OF2作為遮罩實行乾蝕刻，其結果，被該乾蝕刻所加工的氧化矽膜OX2的橫方向(閘極長度方向)的端部，比控制閘極電極CG的側面更往外側突出。
接著，如圖8所示的，以光阻膜PR1作為遮罩使用，將n型雜質[例如As(砷)或P(磷)]導入半導體基板SB的頂面，藉此，於記憶體單元區域MR的半導體基板SB的頂面，形成一對延伸區域E2。延伸區域E2，係深度比井部W2更淺的n型半導體區域。
接著，如圖9所示的，在將光阻膜PR1除去之後，在半導體基板SB的頂面的全面上用例如CVD法，形成(沈積)絶緣膜IF5。絶緣膜IF5，例如係由氮化矽膜所構成。絶緣膜IF5，係作為用來防止「之後在核心區域CR中的磊晶成長步驟，在記憶體單元區域MR以及I／O區域HV中形成磊晶層」的保護膜使用。
接著，如圖10所示的，用微影技術以及乾蝕刻法，將核心區域CR的絶緣膜IF5的一部分除去，以令絶緣膜IF3的頂面露出。藉此，於閘極電極G1的側面，隔著由氮化矽膜N2、氧化矽膜OX3以及氮化矽膜N3所構成的堆疊膜，形成由絶緣膜IF5所構成的側壁。在此，記憶體單元區域MR以及I／O區域HV的絶緣膜IF5，被光阻膜所保護而並未被除去。接著，在將該光阻膜除去之後，將從該側壁等露出的絶緣膜IF2除去，以令半導體層SL的頂面的一部分露出。
接著，用磊晶成長法，在半導體層SL上形成磊晶層(半導體層、墊高層)EP。亦即，在閘極電極G1的旁邊的半導體層SL上，形成了一對磊晶層EP。記憶體單元區域MR以及I／O區域HV被絶緣膜IF5所覆蓋，故在記憶體單元區域MR以及I／O區域HV的各自的半導體基板SB上並未形成磊晶層。
接著，如圖11所示的，利用蝕刻法，將核心區域CR、記憶體單元區域MR以及I／O區域HV的絶緣膜IF5、IF3以及氮化矽膜N3除去。在此，係實行乾蝕刻、濕蝕刻或組合該等方式的蝕刻。濕蝕刻，使用例如磷酸作為藥液。藉此，氧化矽膜OX3的側面、閘極電極G1的頂面、控制閘極電極CG的頂面以及閘極電極G3的頂面露出。該蝕刻步驟，分別將在記憶體單元區域MR中從控制閘極電極CG以及偏置間隔件OF2露出的氮化矽膜N1以及氧化矽膜OX1除去，以令半導體基板SB的頂面露出。
在此，以覆蓋控制閘極電極CG的側面的偏置間隔件OF2作為遮罩(蝕刻保護遮罩)實行蝕刻，其結果，包含被該蝕刻所加工的氮化矽膜N1以及氧化矽膜OX1在內的ONO膜ON的橫方向(閘極長度方向)的兩側的端部，比控制閘極電極CG的側面更往外側突出。換言之，在橫方向上，ONO膜ON的端部，位於與控制閘極電極CG在俯視下不重疊的位置。亦即，在俯視下，控制閘極電極CG與ONO膜ON的終端部彼此分開。亦即，在控制閘極電極CG的閘極長度方向上，ONO膜ON的寬度比控制閘極電極CG的寬度更大。
在核心區域CR中，覆蓋閘極電極G1的側面的氮化矽膜N2以及氧化矽膜OX3，構成偏置間隔件OF1。另外，在I／O區域HV中，覆蓋閘極電極G2的側面的氮化矽膜N2以及氧化矽膜OX3，構成偏置間隔件OF3。在各閘極電極的閘極長度方向上偏置間隔件OF1、OF2以及OF3的各自的寬度，例如為6nm。
接著，如圖12所示的，實行例如蝕刻，將絶緣膜IF1、IF2的各自的一部分除去。亦即，從核心區域CR的閘極電極G1以及偏置間隔件OF1露出的絶緣膜IF2被除去，半導體層SL的頂面露出。藉此，形成由絶緣膜IF2所構成的閘極絶緣膜GI1。另外，該蝕刻步驟，將從I／O區域HV的閘極電極G3以及偏置間隔件OF3露出的絶緣膜IF1除去，令半導體基板SB的頂面露出。藉此，形成由絶緣膜IF1所構成的閘極絶緣膜GI3。
在此，以覆蓋閘極電極G1的側面的偏置間隔件OF1作為遮罩實行蝕刻，其結果，由該蝕刻所形成的閘極絶緣膜GI1的橫方向(閘極長度方向)的兩側的端部，比閘極電極G1的側面更往外側突出。換言之，在橫方向上，閘極絶緣膜GI1的端部，位於與閘極電極G1在俯視下不重疊的位置。亦即，在俯視下，閘極電極G1與閘極絶緣膜GI1的終端部彼此分開。亦即，在閘極電極G1的閘極長度方向上，閘極絶緣膜GI1的寬度比閘極電極G1的寬度更大。
同樣地，在此，以覆蓋閘極電極G3的側面的偏置間隔件OF3作為遮罩實行蝕刻，其結果，由該蝕刻所形成的閘極絶緣膜GI3的橫方向(閘極長度方向)的兩側的端部，比閘極電極G3的側面更往外側突出。換言之，在橫方向上，閘極絶緣膜GI3的端部，位於與閘極電極G3在俯視下不重疊的位置。亦即，在俯視下，閘極電極G3與閘極絶緣膜GI3的終端部彼此分開。亦即，在閘極電極G3的閘極長度方向上，閘極絶緣膜GI3的寬度比閘極電極G3的寬度更大。
接著，用微影技術以及離子注入法，將n型雜質[例如As(砷)或P(磷)]分別導入核心區域CR的半導體層SL的頂面以及I／O區域HV的半導體基板SB的頂面。此時，閘極電極G1、G2、偏置間隔件OF1以及OF3分別作為注入阻止遮罩使用。藉此，在核心區域CR的半導體層SL內形成一對延伸區域E1，並於I／O區域HV的半導體基板SB的頂面形成一對延伸區域E3。偏置間隔件OF1，具有調整形成於半導體層SL的頂面的一對延伸區域E1的彼此之間的間隔的功能。亦即，藉由設置作為離子注入遮罩使用的偏置間隔件OF1，便可防止一對延伸區域E1彼此過度地接近。偏置間隔件OF2、OF3，亦具有同樣的功能。
另外，在此，在磊晶層EP內也被導入了n型雜質而形成延伸區域E1的一部分，惟形成在磊晶層EP內的半導體區域的圖式省略。延伸區域E1，從半導體層SL的頂面形成到底面。
接著，如圖13所示的，形成覆蓋閘極電極G1、控制閘極電極CG以及閘極電極G3的各自的側面的側壁SW。側壁SW，例如，係由在半導體基板SB上利用CVD法等沈積氮化矽膜之後，實行異向性蝕刻將該氮化矽膜的一部分除去，而殘留於各閘極電極的側面的該氮化矽膜所構成。核心區域CR的側壁SW，形成在偏置間隔件OF1與磊晶層EP之間。亦即，於閘極電極G1的側面，隔著偏置間隔件OF1形成側壁SW，於控制閘極電極CG的側面，隔著偏置間隔件OF2形成側壁SW，於閘極電極G3的側面，隔著偏置間隔件OF3形成側壁SW。
接著，以偏置間隔件OF1～OF3以及側壁SW等作為遮罩使用，將n型雜質[例如As(砷)或P(磷)]導入核心區域CR的磊晶層EP內以及半導體層SL內，還有，記憶體單元區域MR以及I／O區域HV的各自的半導體基板SB的頂面。
藉此，在核心區域CR的磊晶層EP內以及該磊晶層EP的正下方的半導體層SL內形成一對擴散區域D1。另外，於記憶體單元區域MR的半導體基板SB的頂面形成擴散區域D2。另外，於I／O區域HV的半導體基板SB的頂面形成一對擴散區域D3。
擴散區域D1，從磊晶層EP的頂面形成到半導體層SL的底面。另外，擴散區域D2、D3，以分別比延伸區域E2、E3更淺的形成深度形成之。擴散區域D1～D3，係雜質濃度比延伸區域E1～E3均更高的n型半導體區域。在閘極長度方向上，擴散區域D1形成於比延伸區域E1更遠離閘極電極G1的位置，擴散區域D2形成於比延伸區域E2更遠離控制閘極電極CG的位置，擴散區域D3形成於比延伸區域E3更遠離閘極電極G3的位置。
在核心區域CR中互相鄰接的延伸區域E1以及擴散區域D1，構成源極、汲極區域。另外，在記憶體單元區域MR中互相鄰接的延伸區域E2以及擴散區域D2，構成源極、汲極區域。另外，在I／O區域HV中互相鄰接的延伸區域E3以及擴散區域D3，構成源極、汲極區域。
核心區域CR的源極、汲極區域以及閘極電極G1，構成低耐壓電晶體Q1。記憶體單元區域MR的源極、汲極區域以及控制閘極電極CG，構成MONOS記憶體MC。I／O區域HV的源極、汲極區域以及閘極電極G3，構成高耐壓電晶體Q3。MONOS記憶體MC，係具備ONO膜ON內的氮化矽膜N1作為電荷累積膜(電荷累積部)的非揮發性記憶體的記憶體單元。
接著，如圖14所示的，實行自我對準矽化物步驟，於閘極電極G1的頂面、控制閘極電極CG的頂面、閘極電極G3的頂面以及擴散區域D1～D3的各自的表面形成矽化物層S1。該自我對準矽化物步驟，首先用濺鍍法在半導體基板SB的頂面的全面上形成包含例如Co(鈷)或Ni(鎳)等在內的金屬膜，之後，將半導體基板SB加熱以令該金屬膜與半導體發生反應，藉此形成矽化物層S1，之後，將未發生反應的該金屬膜除去。
接著，在半導體基板SB上，以覆蓋低耐壓電晶體Q1、MONOS記憶體MC以及高耐壓電晶體Q3的方式形成層間絶緣膜IL。層間絶緣膜IL，係在半導體基板SB的頂面的全面上用例如CVD法形成氧化矽膜，並用CMP(Chemical Mechanical Polishing，化學機械研磨)法等研磨該氧化矽膜的頂面所形成。層間絶緣膜IL的膜厚，比閘極電極G1、控制閘極電極CG以及閘極電極G3的各自的厚度更大。另外，在形成層間絶緣膜IL之前，亦可利用例如CVD法，形成例如由氮化矽膜所構成且覆蓋低耐壓電晶體Q1、MONOS記憶體MC以及高耐壓電晶體Q3的襯墊絶緣膜，惟在此省略其圖式。
接著，用微影技術以及乾蝕刻法，形成貫通層間絶緣膜IL的複數個接觸孔，之後，形成複數個埋入該等接觸孔的栓塞(接觸栓塞、導電性連接部)PG。在此，係以令閘極電極G1、控制閘極電極CG、閘極電極G3以及擴散區域D1～D3的各自的頂面從層間絶緣膜IL露出的方式形成複數個接觸孔。於接觸孔的底面，矽化物層S1露出。栓塞PG，透過矽化物層S1，分別與閘極電極G1、控制閘極電極CG、閘極電極G3或擴散區域D1～D3電連接。
栓塞PG的形成步驟，係在包含複數個接觸孔內部在內的層間絶緣膜IL上，形成主要含有W(鎢)的金屬膜，之後，將層間絶緣膜IL上的該金屬膜，利用例如CMP法研磨除去，令層間絶緣膜IL的頂面露出。藉此，形成複數個分別埋入複數個接觸孔且由該金屬膜所構成的栓塞PG。栓塞PG，例如，係由包含覆蓋接觸孔內的側面以及底面的氮化鈦膜以及隔著該氮化鈦膜埋入該接觸孔內的鎢膜在內的堆疊膜所構成。
接著，在埋入了栓塞PG的層間絶緣膜IL上形成包含第1層的配線M1在內的第1配線層。配線M1，可用所謂單金屬鑲嵌技術形成。亦即，在層間絶緣膜IL上用CVD法等，形成例如由氧化矽膜所構成的層間絶緣膜IL1，之後，對層間絶緣膜IL1進行加工，形成貫通層間絶緣膜IL1的複數條配線溝。層間絶緣膜IL1，例如係由氧化矽膜所構成。接著，在該等配線溝內埋入主要由Cu(銅)所構成的導體膜，之後，利用CMP法等，將層間絶緣膜IL1上的多餘的該導體膜除去。藉此，形成由埋入配線溝內的導體膜所構成的配線M1。
配線M1的底面，與栓塞PG的頂面連接。之後的步驟的圖式雖省略，惟會在第1配線層上，依序形成第2配線層以及第3配線層等以形成堆疊配線層，之後，利用切割步驟令半導體晶圓單片化，以製得複數個半導體晶片。以上述的方式，形成本實施態樣的半導體裝置。另外，吾人認為，在所完成的半導體裝置中，在控制閘極電極CG的閘極長度方向上，ONO膜ON的端部，會比偏置間隔件OF2的端部更往控制閘極電極CG側後退。
＜記憶體單元的動作的説明＞ MONOS記憶體MC，係一種寫入動作以及消去動作均可電性改寫的非揮發性記憶體，亦稱為可電性消去可程式化讀取專用記憶體。於MONOS記憶體MC的寫入動作以及消去動作，利用例如富爾諾罕型隧道現象。另外，亦可用熱電子或熱電洞實行寫入動作或消去動作。
當MONOS記憶體MC實行寫入動作時，在該等情況下，會對MONOS記憶體MC施加較高的電位差(12V左右)，故需要具有相對較高之耐壓的電晶體。可使用例如圖14所示的高耐壓電晶體Q3，作為該高耐壓的電晶體。
在此，說明1單元1電晶體型的記憶體單元的消去、寫入以及讀取動作。
首先，從消去動作開始説明。例如，關於消去資料的記憶體單元(選擇記憶體單元)，考慮將累積於MONOS記憶體MC的資料消去的態樣。將所選擇的井部W2的電位設為1.5V，將字元線，亦即MONOS記憶體MC的控制閘極電極CG的電位設為－8.5V，將源極線，亦即MONOS記憶體MC的源極區域的電位設為1.5V，將資料線，亦即MONOS記憶體MC的汲極區域設為浮動電位。如是，累積於MONOS記憶體MC的電荷累積膜(氮化矽膜N1)的電荷被抽出到半導體基板SB側，資料被消去。
接著，針對寫入動作進行説明。例如，關於寫入資料的記憶體單元(選擇記憶體單元)，考慮對MONOS記憶體MC寫入資料的態樣。在所選擇的MONOS記憶體MC中，將井部W2的電位設為－10.5V，將控制閘極電極CG的電位設為1.5V，將源極區域的電位設為－10.5V，將汲極區域設為浮動電位。如是，對MONOS記憶體MC的電荷累積膜(氮化矽膜N1)注入電荷，實行資料的寫入。
接著，針對讀取動作進行説明。例如，設置成：對MONOS記憶體MC寫入資料“1”，其電晶體的閾值電壓升高，其他的MONOS記憶體MC為資料“0”，其電晶體的閾值電壓降低。當讀取資料時，將所選擇的MONOS記憶體MC的井部W2的電位設為－2V，將控制閘極電極CG的電位設為0V，將源極區域的電位設為0V，將汲極區域的電位設為1V。藉此，讀取MONOS記憶體MC的資料。此時，由於寫入了資料的MONOS記憶體MC的閾值電壓升高，且資料被消去的其他MONOS記憶體MC的閾值電壓降低，故可判斷是否寫入了資料。
＜本實施態樣的功效的説明＞ 以下，用圖51以及圖52，針對本實施態樣的功效進行説明。圖51以及圖52，係表示比較例之半導體裝置的剖面圖。在圖51以及圖52中，顯示出單閘極型的MONOS記憶體MC1、MC2的各自的剖面，偏置間隔件、側壁、矽化物層、層間絶緣膜、栓塞以及配線等的圖式省略。
首先，於圖51，作為比較例的記憶體單元，顯示出ONO膜ON1的端部比控制閘極電極CG的側面更後退的構造。亦即，在閘極長度方向上，ONO膜ON1的端部，位於控制閘極電極CG的正下方。該等構造，係在「利用乾蝕刻令多晶矽膜形成圖案，接著在對ONO膜ON1進行加工時ONO膜ON1的側面被過度地削蝕」的情況下，或者，在「在ONO膜ON1的加工後的洗淨步驟或氧化步驟ONO膜ON1的側面後退」的情況下形成。
控制閘極電極CG的底面的端部(亦即角部)係電場容易集中的部位，會有「因為MONOS記憶體MC1的改寫動作所施加的電場應力，在該部位容易發生因為絶緣膜劣化所導致的崩解性短路(絶緣破壞)」的問題。尤其，當像該比較例那樣在ONO膜ON1的端部的旁邊控制閘極電極CG的角部突出成屋簷狀時，在控制閘極電極CG與半導體基板SB之間容易發生絶緣破壞。
相對於此，吾人思及，當MONOS記憶體MC1的閘極長度十分長時，利用氧化法於控制閘極電極CG的側面形成偏置間隔件，藉由該氧化步驟，在控制閘極電極CG的上述角部與半導體基板SB的頂面之間形成膜厚較大且由氧化矽膜所構成的鳥喙部，藉此，防止閘極端部被破壞。
然而，半導體裝置趨向細微化，閘極長度縮小的元件，會發生「因為鳥喙部的形成而ONO膜ON1的膜厚增大，因此改寫動作時的電場降低，故MONOS記憶體MC1的動作速度降低」的問題。因此，在細微化的MONOS記憶體MC1中，必須防止鳥喙部形成，而無法利用鳥喙部的形成解決上述的絶緣破壞的問題。另外，關於防止鳥喙部的形成的方法，例如，可考慮利用CVD法等形成覆蓋控制閘極電極CG的側面的偏置間隔件，以防止閘極絶緣膜(亦即ONO膜ON1)的附近的半導體基板等被氧化。
此時，若採用為了防止ONO膜ON1的端部的故障而調整控制閘極電極CG的端部的氧化量等的方法，MONOS記憶體MC1的特性會降低，故欲兼顧半導體裝置的性能與可靠度有其困難。
相對於此，如圖52所示的，吾人考慮，令在閘極長度方向上的ONO膜ON2的端部比控制閘極電極CG的側面更往外側突出，以防止在控制閘極電極CG與半導體基板SB之間的絶緣破壞以及短路。圖52所示的比較例的MONOS記憶體MC2的製造步驟，係在利用乾蝕刻對多晶矽膜進行加工以形成控制閘極電極CG之後，且在對ONO膜ON2進行加工之前，形成覆蓋控制閘極電極CG的側面的側壁SW1，之後，以側壁SW1作為遮罩實行蝕刻，對ONO膜ON2進行加工。藉此，便可令ONO膜ON2的端部比控制閘極電極CG更往外側突出。另外，分別覆蓋控制閘極電極CG或其他MISFET的閘極電極的側面的偏置間隔件，與側壁SW1各別形成。
此時，形成側壁SW1的步驟，係利用沈積法令構成側壁SW1的絶緣膜(例如氧化矽膜)成膜，之後回蝕該絶緣膜，以形成由該絶緣膜所構成的側壁SW1。亦即，圖52所示的比較例，會追加實行用來形成側壁SW1的成膜步驟。因此，會發生「因為成膜(沈積)時所產生的熱，對半導體基板SB以及其他元件或井部等所施加的熱負荷增大」的問題。
另外，當在記憶體單元區域以外的半導體基板SB上，形成了閘極電極等的圖案時，於該圖案的側面也會形成側壁SW1，故會造成其他元件的特性發生變動的問題。元件特性的變動，在已確立邏輯程序的情況下欲追加搭載MONOS記憶體時，需要再度的設計，會導致半導體裝置的製造成本的增加。另外，在偏置間隔件的形成步驟之外追加形成側壁SW1的步驟，亦為製造成本增加的原因。另外，若將形成於記憶體單元區域MR以外的區域的側壁SW1除去，以防止如上所述的元件特性的變動，則係更進一步追加除去步驟，故製造成本會增加。
於是，本實施態樣，如用圖4～圖11所説明的，在形成控制閘極電極CG之後，並未接著配合控制閘極電極CG的形狀對ONO膜ON進行加工，而係於控制閘極電極CG的側面形成偏置間隔件OF2，之後，以偏置間隔件OF2作為遮罩實行蝕刻，對ONO膜ON進行加工。亦即，在以圖4所示的步驟利用蝕刻形成控制閘極電極CG之後，並未對ONO膜ON進行加工，而係形成了構成偏置間隔件OF2的氮化矽膜N2、N3以及氧化矽膜OX3。之後，在如圖7所示的形成了偏置間隔件OF2之後，如圖7～圖11所示的，以偏置間隔件OF2作為遮罩實行蝕刻，藉此令ONO膜ON形成圖案。
因此，ONO膜ON的橫方向(閘極長度方向)的兩側的端部，比控制閘極電極CG的側面更往外側突出。因此，在控制閘極電極CG的底面的角部與半導體基板SB的頂面之間隔著ONO膜ON，藉此，即使在電場容易集中的部位，亦即控制閘極電極CG的該角部附近，仍可防止絶緣破壞以及短路發生。亦即，可令半導體裝置的可靠度提高。
另外，偏置間隔件OF2，係以控制閘極電極CG的側面的保護，以及，一對延伸區域E2的彼此之間的距離的調整等為目的，而無關於上述絶緣破壞的問題的有無所形成的保護膜。因此，利用偏置間隔件OF2令ONO膜ON的端部突出，不會導致製造步驟的增加。另外，形成於核心區域CR以及I／O區域HV的偏置間隔件OF1、OF3，係無除去之必要的保護膜，故無須為了防止低耐壓電晶體Q1以及高耐壓電晶體Q3的各自的特性發生變動，而增設偏置間隔件OF1、OF3的除去步驟。因此，可防止半導體裝置的製造成本的增加。
另外，偏置間隔件OF2，並非利用氧化法，而係利用例如CVD法等的沈積法形成，故可防止MONOS記憶體MC等元件的熱負荷增加，並可防止在控制閘極電極CG的角部附近形成鳥喙部。因此，可防止MONOS記憶體MC等元件的特性降低。
(實施態樣2) 以下，針對本實施態樣2的半導體裝置的製造方法，用圖15～圖23進行説明。圖15～圖23，係說明本實施態樣的半導體裝置的製造步驟的剖面圖。在圖15～圖23中，從圖的左側開始依序顯示出記憶體單元區域MR、核心區域(邏輯電路區域、低耐壓電晶體區域)CR以及I／O區域(高耐壓電晶體區域)HV。
該實施態樣1，係針對具有SOI基板，且以1層矽膜，形成記憶體單元區域的控制閘極電極以及周邊電路區域的閘極電極的態樣進行説明，惟在此，係針對不具有SOI基板，且以各別的矽膜形成記憶體單元區域的控制閘極電極與周邊電路區域的閘極電極的態樣進行説明。另外，在此，係針對在形成了核心區域以及I／O區域的閘極絶緣膜，與閘極電極形成用的矽膜之後，形成ONO膜與控制閘極電極形成用的矽膜的態樣進行説明。
本實施態樣的半導體裝置的製造步驟，首先，如圖15所示的，準備半導體基板SB，並形成埋入半導體基板SB的頂面的分離溝的元件分離區域(圖中未顯示)。接著，用微影技術以及離子注入法，將p型雜質[例如B(硼)]導入核心區域CR以及I／O區域HV的各自的半導體基板SB的頂面。藉此，於核心區域CR以及I／O區域HV的各自的半導體基板SB的頂面，分別形成井部W1、W3。之後，圖式雖省略，惟用微影技術以及離子注入法，將p型雜質[例如B(硼)]導入核心區域CR以及I／O區域HV的各自的半導體基板SB的頂面，以形成通道區域。
接著，在半導體基板SB的頂面上，用氧化法等形成絶緣膜IF1，之後，用微影技術以及蝕刻法，將核心區域CR的絶緣膜IF1除去。之後，用例如熱氧化法，在核心區域CR的半導體基板SB的頂面上，形成膜厚比絶緣膜IF1更小的絶緣膜IF2。之後，在半導體基板SB的頂面的全面上，利用例如CVD法，形成多晶矽膜SL1。
接著，如圖16所示的，用微影技術以及蝕刻法，將記憶體單元區域MR的多晶矽膜SL1以及絶緣膜IF1除去，以令半導體基板SB的頂面露出。接著，用例如離子注入法將p型雜質[例如B(硼)]導入記憶體單元區域MR的半導體基板SB的頂面，以分別形成井部W2以及通道區域(圖中未顯示)。
接著，在半導體基板SB的頂面的全面上，依序形成ONO膜ON、多晶矽膜SL2以及絶緣膜IF6。由該等膜層所構成的堆疊膜，在核心區域CR以及I／O區域HV覆蓋多晶矽膜SL1。多晶矽膜SL2的厚度，例如，與多晶矽膜SL1的厚度相等。ONO膜ON，具有依序堆疊了氧化矽膜OX1、氮化矽膜N1以及氧化矽膜OX3的堆疊構造，氧化矽膜OX1利用例如熱氧化法形成，氮化矽膜N1以及氧化矽膜OX3利用例如CVD法形成。
絶緣膜IF6，例如係由氧化矽膜所構成，利用例如CVD法形成。絶緣膜IF6的膜厚，例如為5～15nm，在此的絶緣膜IF6的膜厚為10nm。絶緣膜IF6，係具有用圖20在之後敘述的蝕刻步驟將構成ONO膜ON的氧化矽膜OX3以及氮化矽膜N1除去時保護控制閘極電極CG(參照圖20)的功能的膜層。
接著，如圖17所示的，用微影技術以及蝕刻法對絶緣膜IF6以及多晶矽膜SL2進行加工，藉此，令記憶體單元區域MR的ONO膜ON的頂面的一部分，還有，核心區域CR以及I／O區域HV的各自的ONO膜ON的頂面露出。在此，在記憶體單元區域MR中令絶緣膜IF6以及多晶矽膜SL2形成圖案，以形成由多晶矽膜SL2所構成的控制閘極電極CG。控制閘極電極CG的頂面被絶緣膜IF6所覆蓋。另外，在控制閘極電極CG的閘極長度方向上與控制閘極電極CG相鄰的區域，其半導體基板SB的頂面被ONO膜ON所覆蓋。亦即，該蝕刻步驟，並未對ONO膜ON進行加工。
接著，如圖18所示的，用例如CVD法，在半導體基板SB的頂面的全面上形成(沈積)絶緣膜IF4。絶緣膜IF4，亦可像該實施態樣1所説明的絶緣膜IF4(參照圖5)那樣具有堆疊構造，惟在此係針對絶緣膜IF4僅由1層膜層所構成的態樣進行説明。亦即，例如，絶緣膜IF4係由氧化矽膜所構成。絶緣膜IF4的膜厚，例如為9nm，控制閘極電極CG的側面、絶緣膜IF6的表面，以及ONO膜ON的頂面，被絶緣膜IF4所覆蓋。
接著，如圖19所示的，利用乾蝕刻法等回蝕絶緣膜IF4，以令ONO膜ON的頂面以及絶緣膜IF6的頂面露出。藉此，形成由絶緣膜IF4所構成的偏置間隔件OF2。偏置間隔件OF2，於控制閘極電極CG的側面殘留成側壁狀，作為保護控制閘極電極CG的側面的膜層。亦即，偏置間隔件OF2，覆蓋控制閘極電極CG的側面，以及與控制閘極電極CG鄰接的區域的ONO膜ON的頂面。
接著，如圖20所示的，實行例如乾蝕刻，以將氧化矽膜OX3以及氮化矽膜N1除去，藉此令氧化矽膜OX1的頂面露出。在此，以偏置間隔件OF2以及絶緣膜IF6作為遮罩使用實行乾蝕刻，藉此，將從偏置間隔件OF2以及控制閘極電極CG露出的區域的氧化矽膜OX3以及氮化矽膜N1除去。因此，殘留從偏置間隔件OF2的正下方的區域到控制閘極電極CG的正下方的區域連續地在橫方向上延伸的氧化矽膜OX3以及氮化矽膜N1。在該蝕刻步驟中，作為控制閘極電極CG的頂面的保護遮罩使用的絶緣膜IF6被除去，控制閘極電極CG的頂面露出。此時，記憶體單元區域MR的半導體基板SB的頂面，還有，核心區域CR以及I／O區域HV的多晶矽膜SL1的表面，被氧化矽膜OX1所覆蓋。
接著，如圖21所示的，實行洗淨步驟，以將氧化矽膜OX1除去。藉此，記憶體單元區域MR的半導體基板SB的頂面，還有，核心區域CR以及I／O區域HV的多晶矽膜SL1的表面露出。接著，用微影技術以及蝕刻法，對核心區域CR以及I／O區域HV的多晶矽膜SL1、絶緣膜IF1以及IF2進行加工。藉此，在核心區域CR，在半導體基板SB的頂面上，隔著由絶緣膜IF2所構成的閘極絶緣膜GI1，形成由多晶矽膜SL1所構成的閘極電極G1。另外，在I／O區域HV，在半導體基板SB的頂面上，隔著由絶緣膜IF1所構成的閘極絶緣膜GI3，形成由多晶矽膜SL1所構成的閘極電極G3。
接著，形成覆蓋閘極電極G1、G3的各自的側面的偏置間隔件OF1、OF3。偏置間隔件OF1、OF3，例如係由氧化矽膜所構成。當欲形成偏置間隔件OF1、OF3時，係在用例如CVD法形成覆蓋閘極電極G1、G3的各自的頂面以及側面的絶緣膜之後，回蝕該絶緣膜，藉此形成由殘留於閘極電極G1、G3的各自的側面的該絶緣膜所構成的偏置間隔件OF1、OF3。在此，係在偏置間隔件OF1、OF3的形成步驟將形成於記憶體單元區域MR的控制閘極電極CG的旁邊的絶緣膜除去。
接著，將n型雜質[例如As(砷)或P(磷)]導入記憶體單元區域MR、核心區域CR以及I／O區域HV的各自的半導體基板SB。此時，閘極電極G1、G2、控制閘極電極CG以及偏置間隔件OF2，還有，閘極電極G1、G3的各自的側面的偏置間隔件(圖中未顯示)，分別作為注入阻止遮罩使用。藉此，於記憶體單元區域MR的半導體基板SB的頂面形成一對延伸區域E2，於核心區域CR的半導體基板SB的頂面形成一對延伸區域E1，於I／O區域HV的半導體基板SB的頂面形成一對延伸區域E3。
接著，如圖22所示的，實行與用圖13所説明的步驟同樣的步驟，以形成側壁SW與擴散區域D1～D3。亦即，形成隔著偏置間隔件OF2覆蓋制閘極電極CG的側面的側壁SW，以及隔著偏置間隔件(圖中未顯示)覆蓋閘極電極G1、G2的各自的側面的側壁SW。另外，於記憶體單元區域MR的半導體基板SB的頂面形成一對擴散區域D2，於核心區域CR的半導體基板SB的頂面形成一對擴散區域D1，於I／O區域HV的半導體基板SB的頂面形成一對擴散區域D3。
藉此，於記憶體單元區域MR，形成具備由延伸區域E2以及擴散區域D2所構成的源極、汲極區域與控制閘極電極CG的MONOS記憶體MC。另外，於核心區域CR，形成具備由延伸區域E1以及擴散區域D1所構成的源極、汲極區域與閘極電極G1的低耐壓電晶體Q1。另外，於I／O區域HV，形成具備由延伸區域E3以及擴散區域D3所構成的源極、汲極區域與閘極電極G3的高耐壓電晶體Q3。
接著，如圖23所示的，實行與用圖14所説明的步驟同樣的步驟，以形成本實施態樣的半導體裝置。亦即，形成矽化物層S1、層間絶緣膜IL、栓塞PG、層間絶緣膜IL1以及配線M1。
像本實施態樣這樣，以各別的矽膜形成記憶體單元區域MR的控制閘極電極CG還有核心區域CR以及I／O區域HV的閘極電極G1、G2的態樣，亦可藉由在ONO膜ON的加工步驟(參照圖20以及圖21)之前，形成覆蓋控制閘極電極CG的側面的偏置間隔件OF2，以令半導體裝置的可靠度提高。
亦即，如用圖17～圖21所説明的，在形成控制閘極電極CG之後，且在對ONO膜ON進行加工之前，於控制閘極電極CG的側面形成偏置間隔件OF2，之後，以偏置間隔件OF2作為遮罩實行蝕刻，對ONO膜ON進行加工。因此，ONO膜ON的橫方向(閘極長度方向)的兩側的端部，比控制閘極電極CG的側面更往外側突出。因此，在控制閘極電極CG的底面的角部與半導體基板SB的頂面之間隔著ONO膜ON，藉此，即使在電場容易集中的部位，亦即在控制閘極電極CG的該角部附近，仍可防止絶緣破壞以及短路發生。
＜變化實施例＞ 以下，針對本實施態樣2的變化實施例的半導體裝置的製造方法，用圖24～圖33進行説明。圖24～圖33，係說明本實施態樣的半導體裝置的製造步驟的剖面圖。在圖24～圖33中，從圖的左側開始依序顯示出記憶體單元區域MR、核心區域(邏輯電路區域、低耐壓電晶體區域)CR以及I／O區域(高耐壓電晶體區域)HV。
在此，針對以各別的矽膜形成記憶體單元區域的控制閘極電極與周邊電路的閘極電極的態樣，且並非利用氮化矽膜而係利用high－k膜(高介電常數膜)構成記憶體單元的電荷累積膜(電荷累積部、電荷保持部、電荷保持膜)的態樣，進行説明。本變化實施例，與用圖15～圖23所説明的步驟不同，係電荷累積膜與構成控制閘極電極的矽膜，比構成周邊電路區域的閘極電極的矽膜更早形成者。本案所謂的high－k膜，例如，係由介電常數比氮化矽更高的材料所構成的膜層。
本變化實施例的半導體裝置的製造步驟，首先，如圖24所示的，準備半導體基板SB，並形成埋入半導體基板SB的頂面的分離溝的元件分離區域(圖中未顯示)。接著，用例如離子注入法將p型雜質[例如B(硼)]導入記憶體單元區域MR的半導體基板SB的頂面，以分別形成井部W2以及通道區域(圖中未顯示)。
接著，在半導體基板SB的頂面的全面上，依序形成絶緣膜OH以及多晶矽膜SL1。絶緣膜OH，具有依序堆疊了氧化矽膜OX1、high－k膜HK以及氧化鋁膜OA的堆疊構造，氧化矽膜OX1利用例如熱氧化法形成，high－k膜HK以及氧化鋁膜OA利用例如CVD法或濺鍍法形成。high－k膜HK，係包含例如Hf(鉿)在內的膜層。作為high－k膜HK的材料，可用例如HfO(氧化鉿)。
在此所形成的多晶矽膜SL1的膜厚，至少，具有與用圖26在之後敘述的步驟形成於核心區域CR以及I／O區域HV的多晶矽膜SL2相等的第1膜厚，最大，具有與多晶矽膜SL2的厚度和用來形成高耐壓電晶體的閘極絶緣膜的絶緣膜IF1(參照圖26)的厚度的和的厚度相等的第2膜厚。亦即，在此所形成的多晶矽膜SL1的膜厚只要係在第1膜厚以上且在第2膜厚以下的膜厚即可。
在此，以比多晶矽膜SL2的厚度(第1膜厚)更大的第2膜厚形成多晶矽膜SL1的理由在於：在用圖26於之後敘述的絶緣膜IF1的形成步驟中，利用氧化處理於多晶矽膜SL1的頂面形成絶緣膜IF1，以抑制多晶矽膜SL1薄膜化所導致的影響。亦即，藉由令多晶矽膜SL1的膜厚較大，便可令因為絶緣膜IF1的形成而薄膜化的多晶矽膜SL1與形成在絶緣膜IF1上的多晶矽膜SL2的膜厚彼此合致。
接著，如圖25所示的，用微影技術以及蝕刻法，將核心區域CR以及I／O區域HV的多晶矽膜SL1以及絶緣膜OH除去，以令半導體基板SB的頂面露出。
接著，如圖26所示的，用微影技術以及離子注入法，將p型雜質[例如B(硼)]導入核心區域CR以及I／O區域HV的各自的半導體基板SB的頂面。藉此，於核心區域CR以及I／O區域HV的各自的半導體基板SB的頂面，分別形成井部W1、W3。之後，圖式雖省略，惟係用微影技術以及離子注入法，將p型雜質[例如B(硼)]導入核心區域CR以及I／O區域HV的各自的半導體基板SB的頂面，以形成通道區域。
接著，於半導體基板SB的頂面以及多晶矽膜SL1的表面，用氧化法等形成絶緣膜IF1，之後，用微影技術以及蝕刻法，將核心區域CR的絶緣膜IF1除去。之後，用例如熱氧化法，在核心區域CR的半導體基板SB的頂面上，形成膜厚比絶緣膜IF1更小的絶緣膜IF2。之後，在半導體基板SB的頂面的全面上，利用例如CVD法，形成多晶矽膜SL2。
接著，如圖27所示的，用微影技術以及蝕刻法，對核心區域CR以及I／O區域HV的多晶矽膜SL2進行加工。亦即，在核心區域CR以及I／O區域HV的多晶矽膜SL2上形成光阻圖案，亦即光阻膜PR2，之後，以光阻膜PR2作為遮罩使用實行蝕刻。藉此，在核心區域CR，在半導體基板SB的頂面上，隔著絶緣膜IF2，形成由多晶矽膜SL2所構成的閘極電極G1。另外，在I／O區域HV，在半導體基板SB的頂面上，隔著絶緣膜IF1，形成由多晶矽膜SL2所構成的閘極電極G3。在此，並未對絶緣膜IF1、IF2進行加工。另外，在記憶體單元區域MR，多晶矽膜SL1的頂面露出。
接著，如圖28所示的，在將光阻膜PR2除去之後，用微影技術以及蝕刻法對多晶矽膜SL1進行加工，藉此，令記憶體單元區域MR的絶緣膜OH的頂面的一部分露出。在此，係在記憶體單元區域MR中令多晶矽膜SL1形成圖案，以形成由多晶矽膜SL1所構成的控制閘極電極CG。在控制閘極電極CG的閘極長度方向上與控制閘極電極CG相鄰的區域，其半導體基板SB的頂面被絶緣膜OH所覆蓋。亦即，該蝕刻步驟並未對絶緣膜OH進行加工。
接著，如圖29所示的，用例如CVD法，在半導體基板SB的頂面的全面上形成絶緣膜IF4。絶緣膜IF4，亦可像在該實施態樣1所説明的絶緣膜IF4(參照圖5)那樣具有堆疊構造，惟在此係針對絶緣膜IF4僅由1層膜層所構成的態樣進行説明。亦即，例如，絶緣膜IF4係由氧化矽膜所構成。絶緣膜IF4的膜厚，例如為9nm，控制閘極電極CG、閘極電極G1以及G2的各自的頂面以及側面，還有，絶緣膜IF1、IF2以及OH的各自的頂面，被絶緣膜IF4所覆蓋。
接著，如圖30所示的，利用乾蝕刻法等回蝕絶緣膜IF4，以令控制閘極電極CG、閘極電極G1、G2、絶緣膜IF1、IF2以及OH的各自的頂面露出，藉此形成由絶緣膜IF4所構成的偏置間隔件OF1、OF2以及OF3。偏置間隔件OF2，於控制閘極電極CG的側面殘留成側壁狀，而作為保護控制閘極電極CG的側面的膜層。同樣地，於閘極電極G1、G2的側面，分別形成了側壁狀的偏置間隔件OF1、OF3。偏置間隔件OF2，覆蓋控制閘極電極CG的側面，以及與控制閘極電極CG鄰接的區域的絶緣膜OH的頂面。
接著，如圖31所示的，形成覆蓋核心區域CR以及I／O區域HV，並露出記憶體單元區域MR的光阻膜PR3。接著，將光阻膜PR3當作遮罩使用實行乾蝕刻，以將氧化鋁膜OA以及high－k膜HK除去，藉此令氧化矽膜OX1的頂面露出。在此，係以偏置間隔件OF2作為遮罩使用實行乾蝕刻，藉此，將從偏置間隔件OF2以及控制閘極電極CG露出的區域的氧化鋁膜OA以及high－k膜HK除去。因此，殘留從偏置間隔件OF2的正下方的區域到控制閘極電極CG的正下方的區域連續地在橫方向上延伸的氧化鋁膜OA以及high－k膜HK。在該蝕刻步驟之後，記憶體單元區域MR的半導體基板SB的頂面，立即被氧化矽膜OX1所覆蓋。
接著，如圖32所示的，在將光阻膜PR3除去之後，實行洗淨步驟或蝕刻，以將露出的氧化矽膜OX1、絶緣膜IF1以及IF3除去。藉此，記憶體單元區域MR、核心區域CR以及I／O區域HV的半導體基板SB的頂面露出。亦即，在此，在核心區域CR中，係將從偏置間隔件OF1以及閘極電極G1露出的絶緣膜IF1除去，以形成由絶緣膜IF1所構成的閘極絶緣膜GI1。同樣地，在I／O區域HV中，係將從偏置間隔件OF3以及閘極電極G3露出的絶緣膜IF3除去，以形成由絶緣膜IF3所構成的閘極絶緣膜GI3。
接著，將n型雜質[例如As(砷)或P(磷)]導入記憶體單元區域MR、核心區域CR以及I／O區域HV的各自的半導體基板SB。此時，偏置間隔件OF1～OF3，作為注入阻止遮罩使用。藉此，於記憶體單元區域MR的半導體基板SB的頂面形成一對延伸區域E2，於核心區域CR的半導體基板SB的頂面形成一對延伸區域E1，於I／O區域HV的半導體基板SB的頂面形成一對延伸區域E3。
接著，實行與用圖22所説明的步驟同樣的步驟，以形成側壁SW與擴散區域D1～D3。藉此，形成側壁SW與擴散區域D1～D3。藉此，於記憶體單元區域MR，形成具備由延伸區域E2以及擴散區域D2所構成的源極、汲極區域與控制閘極電極CG的記憶體單元MCA。另外，於核心區域CR，形成具備由延伸區域E1以及擴散區域D1所構成的源極、汲極區域與閘極電極G1的低耐壓電晶體Q1。另外，於I／O區域HV，形成具備由延伸區域E3以及擴散區域D3所構成的源極、汲極區域與閘極電極G3的高耐壓電晶體Q3。
接著，如圖33所示的，實行與用圖14所説明的步驟同樣的步驟，以形成本實施態樣的半導體裝置。亦即，形成矽化物層S1、層間絶緣膜IL、栓塞PG、層間絶緣膜IL1以及配線M1。
亦可像這樣，形成具有high－k膜HK作為電荷累積膜的記憶體單元。
本實施態樣，以各別的矽膜形成記憶體單元區域MR的控制閘極電極CG，還有，核心區域CR以及I／O區域HV的閘極電極G1、G2，且利用high－k膜HK形成記憶體單元MCA的電荷累積膜(電荷累積部、電荷保持部、電荷保持膜)。high－k膜HK與ONO膜中的氮化矽膜不同，係在成膜時會產生高熱的膜層。為了防止導入核心區域CR以及I／O區域HV的通道區域以及井部等的周邊電路區域的雜質因為該熱量而運動，本變化實施例，在形成周邊電路區域的閘極電極用的多晶矽膜SL2、井部W1、W3以及通道區域等之前，形成了圖25所示的high－k膜HK以及多晶矽膜SL1。
在該等情況下，亦可藉由在絶緣膜OH的加工步驟(參照圖31以及圖32)之前，形成覆蓋控制閘極電極CG的側面的偏置間隔件OF2，以令半導體裝置的可靠度提高。
亦即，如用圖28～圖32所説明的，在形成控制閘極電極CG之後，且在對絶緣膜OH進行加工之前，於控制閘極電極CG的側面形成偏置間隔件OF2，之後，以偏置間隔件OF2作為遮罩實行蝕刻，對絶緣膜OH進行加工。因此，絶緣膜OH的橫方向(閘極長度方向)的兩側的端部，比控制閘極電極CG的側面更往外側突出。因此，在控制閘極電極CG的底面的角部與半導體基板SB的頂面之間隔著絶緣膜OH，藉此，即使在電場容易集中的部位，亦即在控制閘極電極CG的該角部附近，仍可防止絶緣破壞以及短路發生。
(實施態樣3) ＜半導體裝置的構造的説明＞ 以下，針對本實施態樣3的半導體裝置的製造方法，用圖34～圖36進行説明。圖34，係表示本實施態樣的半導體裝置的剖面圖。在圖34中，從圖的左側開始依序顯示出核心區域(邏輯電路區域、低耐壓電晶體區域)CR、選擇電晶體區域SWR、MONOS記憶體區域MOR，以及I／O區域(高耐壓電晶體區域)HV。選擇電晶體區域SWR以及MONOS記憶體區域MOR，構成記憶體單元區域MR。圖35，係將搭載了本實施態樣的半導體裝置的半導體晶片以示意方式表示的俯視圖。圖36，係表示本實施態樣的半導體裝置的放大剖面圖。
本實施態樣的半導體裝置，與該實施態樣1不同，係形成了與MONOS記憶體共有源極、汲極區域的一部分的選擇電晶體者。另外，與該實施態樣1同樣，於半導體基板上的一部分，隔著BOX膜形成了半導體層(SOI層)。
於圖35，顯示出本實施態樣的低耐壓電晶體Q1、選擇電晶體SQ、MONOS記憶體MC以及高耐壓電晶體Q3。MONOS記憶體MC、低耐壓電晶體Q1以及高耐壓電晶體Q3的構造，與該實施態樣1的MONOS記憶體MC、低耐壓電晶體Q1以及高耐壓電晶體Q3的構造相同。
MONOS記憶體MC以及選擇電晶體SQ，共有各自的源極區域或汲極區域的其中任一方。亦即，MONOS記憶體MC的源極區域或汲極區域的其中任一方，與選擇電晶體SQ的源極區域或汲極區域的其中任一方電連接。換言之，MONOS記憶體MC以及選擇電晶體SQ，彼此串聯連接。例如，MONOS記憶體MC的源極區域，發揮作為選擇電晶體SQ的汲極區域的功能。另外，在此，選擇電晶體SQ以及MONOS記憶體MC的各自的源極、汲極區域，係由延伸區域EX與擴散區域DR所構成。
在核心區域CR，在半導體基板SB的頂面上隔著BOX膜BX形成了半導體層SL，在半導體層SL上，隔著閘極絶緣膜GI1形成了閘極電極G1。閘極電極G1的側面以及閘極絶緣膜GI1的頂面的一部分被偏置間隔件OF1所覆蓋，於閘極電極G1的側面，隔著偏置間隔件OF1形成了側壁SW。另外，在閘極電極G1的閘極長度方向上，在包含閘極絶緣膜GI1、閘極電極G1、偏置間隔件OF1以及側壁SW在內的圖案的旁邊的半導體層SL上，形成了從半導體層SL的頂面向上方墊高的磊晶層(半導體層)EP。
在磊晶層EP內以及磊晶層EP的正下方的半導體層SL內，形成了從磊晶層EP的頂面到半導體層SL的底面的n型半導體區域，亦即擴散區域D1。另外，在半導體層SL內，在擴散區域D1與閘極電極G1的正下方的半導體層SL(通道區域)之間，形成了n型半導體區域，亦即延伸區域E1。亦即，在閘極電極G1的旁邊的區域的半導體層SL內以及磊晶層EP內，形成了一對延伸區域E1與一對擴散區域D1，延伸區域E1與擴散區域D1互相接觸。
延伸區域E1以及擴散區域D1構成源極、汲極區域，延伸區域E1的雜質濃度比擴散區域D1的雜質濃度更低。亦即，該源極、汲極區域，具有LDD(Lightly Doped Drain，輕摻雜汲極)構造。低耐壓電晶體Q1，係由該源極、汲極區域與閘極電極G1所構成。像這樣，低耐壓電晶體Q1在BOX膜BX上的半導體層SL內具有通道區域。亦即，低耐壓電晶體Q1形成在SOI基板上。
在選擇電晶體區域SWR，在半導體基板SB上隔著閘極絶緣膜GI4形成了閘極電極G4。閘極電極G4的側面以及閘極絶緣膜GI4的頂面的一部分被偏置間隔件OF4所覆蓋，於閘極電極G4的側面，隔著偏置間隔件OF4形成了側壁SW。
於閘極電極G4的旁邊的半導體基板SB的頂面，形成了n型半導體區域，亦即一對擴散區域DR。另外，在擴散區域DR與閘極電極G4的正下方的半導體基板SB的頂面(通道區域)之間，形成了n型半導體區域，亦即延伸區域EX。亦即，於閘極電極G4的旁邊的區域的半導體基板SB的頂面，形成了一對延伸區域EX與一對擴散區域DR，延伸區域EX與擴散區域DR互相接觸。
延伸區域EX以及擴散區域DR構成源極、汲極區域，延伸區域EX的雜質濃度比擴散區域DR的雜質濃度更低。選擇電晶體SQ，係由該源極、汲極區域與閘極電極G4所構成。像這樣，選擇電晶體SQ，形成在不具有SOI構造的塊狀基板上。
在MONOS記憶體區域MOR，在半導體基板SB上隔著ONO膜ON形成了控制閘極電極CG。控制閘極電極CG的側面以及ONO膜ON的頂面的一部分被偏置間隔件OF2所覆蓋，於控制閘極電極CG的側面，隔著偏置間隔件OF2形成了側壁SW。ONO膜ON，具有在半導體基板SB的頂面上依序堆疊了氧化矽膜OX1、氮化矽膜N1以及氧化矽膜OX3的堆疊構造。ONO膜ON的側面從偏置間隔件OF2露出。另外，吾人認為，在控制閘極電極CG的閘極長度方向上，ONO膜ON的端部，比偏置間隔件OF2的端部更往控制閘極電極CG側後退。
於控制閘極電極CG的旁邊的半導體基板SB的頂面，形成了n型半導體區域，亦即一對擴散區域DR。另外，在擴散區域DR與控制閘極電極CG的正下方的半導體基板SB的頂面(通道區域)之間，形成了n型半導體區域，亦即延伸區域EX。亦即，於控制閘極電極CG的旁邊的區域的半導體基板SB的頂面，形成了一對延伸區域EX與一對擴散區域DR，延伸區域EX與擴散區域DR互相接觸。
延伸區域EX以及擴散區域DR構成源極、汲極區域，延伸區域EX的雜質濃度比擴散區域DR的雜質濃度更低。MONOS記憶體MC，係由該源極、汲極區域與控制閘極電極CG所構成。像這樣，MONOS記憶體MC形成在不具有SOI構造的塊狀基板上。MONOS記憶體MC，係由該源極、汲極區域與控制閘極電極CG構成的MISFET所構成，ONO膜ON，發揮作為該MISFET的閘極絶緣膜的功能。
選擇電晶體SQ以及MONOS記憶體MC，構成1個記憶體單元，於記憶體單元區域MR，該等具有選擇電晶體SQ以及MONOS記憶體MC的記憶體單元配置成陣列狀。選擇電晶體SQ，例如，在讀取MONOS記憶體MC的資訊時，用於選擇該MONOS記憶體MC。
在I／O區域HV，在半導體基板SB上隔著閘極絶緣膜GI3形成了閘極電極G3。閘極電極G3的側面以及閘極絶緣膜GI3的頂面的一部分被偏置間隔件OF3所覆蓋，於閘極電極G3的側面，隔著偏置間隔件OF3形成了側壁SW。閘極絶緣膜GI3的膜厚，比閘極絶緣膜GI1的膜厚更大。另外，在閘極長度方向上的閘極電極G3的寬度，比在閘極長度方向上的閘極電極G1的寬度更大。
於閘極電極G3的旁邊的半導體基板SB的頂面，形成了n型半導體區域，亦即一對擴散區域D3。另外，在擴散區域D3與閘極電極G3的正下方的半導體基板SB的頂面(通道區域)之間，形成了n型半導體區域，亦即延伸區域E3。亦即，於閘極電極G3的旁邊的區域的半導體基板SB的頂面，形成了一對延伸區域E3與一對擴散區域D3，延伸區域E3與擴散區域D3互相接觸。
延伸區域E3以及擴散區域D3構成源極、汲極區域，延伸區域E3的雜質濃度比擴散區域D3的雜質濃度更低。高耐壓電晶體Q3，係由該源極、汲極區域與閘極電極G3所構成。像這樣，高耐壓電晶體Q3，形成在不具有SOI構造的塊狀基板上。
閘極絶緣膜GI1、GI3以及GI4，例如係由氧化矽膜所構成。閘極電極G1、G3、G4以及控制閘極電極CG，例如係由多晶矽膜所構成。側壁SW，係由氮化矽膜或氧化矽膜或是依序堆疊了該等膜層的堆疊膜所構成。偏置間隔件OF1～OF4，例如，係由依序堆疊了氮化矽膜以及氧化矽膜的堆疊膜所構成，或者，係由氧化矽膜或氮化矽膜所構成。BOX膜BX係由氧化矽膜所構成，半導體層SL係由Si(矽)所構成。半導體層SL的膜厚，例如為12nm。
於閘極電極G1、G3、G4、控制閘極電極CG的頂面以及擴散區域D1、DR或D3的各自的表面形成了矽化物層S1。矽化物層S1，例如係由CoSi(鈷矽化物)或NiSi(鎳矽化物)等所構成。在半導體基板SB上以及半導體層SL上，以覆蓋低耐壓電晶體Q1、選擇電晶體SQ、MONOS記憶體MC以及高耐壓電晶體Q3的方式，形成了例如主要係由氧化矽膜所構成的層間絶緣膜IL。
在貫通層間絶緣膜IL的複數個接觸孔內，分別埋入了例如主要係由W(鎢)所構成的栓塞PG。各栓塞PG的頂面與層間絶緣膜IL的頂面，大略被平整化成同一面。在層間絶緣膜IL上以及栓塞PG上，形成了例如主要係由Cu(銅)所構成的配線M1，配線M1，透過栓塞PG以及矽化物層S1，與閘極電極G1、G3、G4、控制閘極電極CG的頂面以及擴散區域D1、DR或D3電連接。然而，在控制閘極電極CG與閘極電極G4之間的擴散區域DR的正上方並未形成栓塞PG。配線M1，埋入貫通層間絶緣膜IL上的層間絶緣膜IL1的配線溝內。
於圖35，顯示出半導體晶片CHP的示意俯視圖。如圖35所示的，於半導體晶片CHP的頂面，核心區域CR、記憶體單元區域MR以及I／O區域HV，存在於在俯視下彼此不重疊的位置。
於圖36，將圖34所示的選擇電晶體SQ與MONOS記憶體MC之間的區域的附近的剖面放大表示之。在此，係將一部分的矽化物層、層間絶緣膜以及栓塞等的圖式省略。另外，為了令圖式容易檢視，將一部分的影線省略。
如圖36所示的，在控制閘極電極CG的閘極長度方向上，ONO膜ON的寬度比控制閘極電極CG的寬度更大，故在該閘極長度方向上的ONO膜ON的端部，從控制閘極電極CG的側面突出。換言之，在橫方向上，ONO膜ON的端部，位於與控制閘極電極CG在俯視下不重疊的位置。亦即，在俯視下，控制閘極電極CG與ONO膜ON的終端部彼此分開。
同樣地，在閘極電極G4的閘極長度方向上，閘極絶緣膜GI4的寬度比閘極電極G4的寬度更大，故在該閘極長度方向上的閘極絶緣膜GI4的端部，從閘極電極G4的側面突出。換言之，在橫方向上，閘極絶緣膜GI4的端部，位於與閘極電極G4在俯視下不重疊的位置。亦即，在俯視下，閘極電極G4與閘極絶緣膜GI4的終端部彼此分開。同樣地，圖34所示的閘極絶緣膜GI1、GI3，各自從閘極電極G1、G3的各自的側面往橫方向突出。
如圖36所示的，在閘極長度方向上的偏置間隔件OF4的寬度與偏置間隔件OF2的寬度大略相同。相對於此，在閘極長度方向上的從控制閘極電極CG的終端部到ONO膜ON的終端部的距離X1，為在閘極長度方向上的從閘極電極G4的終端部到閘極絶緣膜GI4的終端部的距離X2以下的大小。這是因為，在半導體裝置的製造步驟中，在ONO膜ON受到加工之後的步驟氮化矽膜N1被氧化，因此ONO膜ON的終端部整個後退。
在圖36所示的構造中，閘極絶緣膜GI4的膜厚，例如為8.5nm，ONO膜ON的膜厚，例如為13nm。亦即，閘極絶緣膜GI4的膜厚，比ONO膜ON的膜厚更小。然而，在圖34以及後述製造步驟的説明所用的圖式中，係顯示出閘極絶緣膜GI4的膜厚與ONO膜ON的膜厚相等的態樣。閘極絶緣膜GI4的膜厚比ONO膜ON的膜厚更小的態樣，為圖36所示的構造。亦即，在選擇電晶體區域SWR中與偏置間隔件OF4鄰接的側壁SW的正下方的半導體基板SB的頂面，比在MONOS記憶體區域MOR中與偏置間隔件OF2鄰接的側壁SW的正下方的半導體基板SB的頂面，亦即控制閘極電極CG的旁邊的半導體基板SB的頂面，更往下方凹陷。
換言之，閘極絶緣膜GI4的正下方的半導體基板SB的頂面，與閘極絶緣膜GI4在閘極長度方向上所鄰接的區域的半導體基板SB的頂面的高低差，比ONO膜ON的正下方的半導體基板SB的頂面，與ONO膜ON在閘極長度方向上所鄰接的區域的半導體基板SB的頂面的高低差更大。在此所謂高低差，係相對於半導體基板SB的頂面在垂直方向(正交方向、縱方向、高度方向)上的距離，在此，係指在該方向上的2部位的半導體基板的頂面的位置之間的距離。亦即，閘極絶緣膜GI4的正下方的半導體基板SB的頂面，與閘極絶緣膜GI4在閘極長度方向上所鄰接的區域的半導體基板SB的頂面之間的高度方向的距離，比ONO膜ON的正下方的半導體基板SB的頂面，與ONO膜ON在閘極長度方向上所鄰接的區域的半導體基板SB的頂面之間的高度方向的距離更大。
在選擇電晶體區域SWR中於偏置間隔件OF4所鄰接的區域的半導體基板SB的頂面，因為閘極絶緣膜GI4的膜厚比ONO膜ON的膜厚更小而形成了凹部。當閘極絶緣膜GI4的膜厚比ONO膜ON的膜厚更小時會形成該凹部的理由在於：如用圖43、圖44以及圖46在之後敘述的，ONO膜ON的膜厚與構成閘極絶緣膜GI4的絶緣膜在同一步驟受到加工。在此所謂凹部的深度，係指凹部的底面與凹部的旁邊的半導體基板SB的頂面在高度方向上的距離。該凹部的深度Y3，例如為4.5nm。在高度方向上，從氧化矽膜OX2的頂面到氮化矽膜N1的底面的距離Y1，與閘極絶緣膜GI4的頂面和凹部的底面之間的距離Y2大略相同。該等凹部，在後述的本實施態樣的變化實施例中，也會形成於記憶體單元區域的半導體層的頂面。
在本實施態樣的半導體裝置中，ONO膜ON的橫方向(閘極長度方向)的兩側的端部，比控制閘極電極CG的側面更往外側突出。藉此，在控制閘極電極CG的底面的角部與半導體基板SB的頂面之間隔著ONO膜ON，藉此，即使在電場容易集中的部位，亦即在控制閘極電極CG的該角部附近，相較於用圖51所説明的比較例的半導體裝置，更可防止絶緣破壞以及短路發生。亦即，可令半導體裝置的可靠度提高。
＜半導體裝置的製造方法的説明＞ 以下，針對本實施態樣3的半導體裝置的製造方法，用圖37～圖49進行説明。圖37～圖49，係說明本實施態樣的半導體裝置的製造步驟的剖面圖。在圖37～圖49中，從圖的左側開始依序顯示出核心區域(邏輯電路區域、低耐壓電晶體區域)CR、選擇電晶體區域SWR、MONOS記憶體區域MOR以及I／O區域(高耐壓電晶體區域)HV。選擇電晶體區域SWR以及MONOS記憶體區域MOR，構成記憶體單元區域MR。在此，係針對在SOI基板上形成低耐壓電晶體，並在塊狀基板上形成構成記憶體單元的選擇電晶體以及MONOS記憶體的態樣進行説明。
首先，如圖37所示的，實行與用圖1所説明的步驟同樣的步驟，以形成於核心區域CR具有BOX膜BX以及半導體層SL的半導體基板SB，並形成井部W1～W3以及絶緣膜IF1。在此，在選擇電晶體區域SWR以及MONOS記憶體區域MOR中，係實行對用圖1所説明的記憶體單元區域MR所實行的步驟。亦即，在本實施態樣的記憶體單元區域MR(選擇電晶體區域SWR以及MONOS記憶體區域MOR)中，於半導體基板SB的頂面形成井部W2，並在該半導體基板SB的頂面上形成絶緣膜IF1。接著，用例如離子注入法將p型雜質[例如B(硼)]導入選擇電晶體區域SWR的半導體基板SB的頂面，以形成通道區域(圖中未顯示)。半導體層SL的膜厚，例如為12nm。
接著，如圖38所示的，用微影技術以及濕蝕刻法，將MONOS記憶體區域MOR的絶緣膜IF1除去，藉此令半導體基板SB的頂面露出。
接著，如圖39所示的，實行與用圖2所説明的ONO膜的形成步驟同樣的步驟，以在半導體基板SB的頂面上形成ONO膜ON，之後，對ONO膜ON進行加工，僅於MONOS記憶體區域MOR殘留ONO膜ON。
接著，如圖40所示的，實行與用圖3以及圖4所説明的步驟同樣的步驟。藉此，於核心區域CR形成由絶緣膜IF2、閘極電極G1以及絶緣膜IF3所構成的堆疊圖案，並於選擇電晶體區域SWR形成由絶緣膜IF1、閘極電極G4以及絶緣膜IF3所構成的堆疊圖案。另外，於MONOS記憶體區域MOR形成由ONO膜ON、控制閘極電極CG以及絶緣膜IF3所構成的堆疊圖案，並於I／O區域HV形成由絶緣膜IF1、閘極電極G3以及絶緣膜IF3所構成的堆疊圖案。亦即，在選擇電晶體區域SWR中，在半導體基板SB上隔著絶緣膜IF1形成閘極電極G4以及絶緣膜IF3。
此時，絶緣膜IF1、IF2以及ONO膜ON並未受到加工。亦即，形成閘極電極G1、G3、G4以及控制閘極電極CG的步驟，在因為為了對多晶矽膜進行加工所實行的蝕刻而該多晶矽膜的基底的絶緣膜的頂面露出的時點，結束蝕刻。
接著，如圖41所示的，實行與用圖5所説明的步驟同樣的步驟，以利用由氮化矽膜N2、氧化矽膜OX3以及氮化矽膜N3所構成的絶緣膜IF4，覆蓋閘極電極G1、G3、G4以及控制閘極電極CG的各自的表面。
接著，如圖42所示的，實行與用圖6所説明的步驟同樣的步驟，以將氮化矽膜N3的一部分以及氧化矽膜OX3的一部分除去，藉此令氮化矽膜N2的頂面露出。此時，並未被閘極電極G1、G3、G4以及控制閘極電極CG所覆蓋的部位的絶緣膜IF1、IF2以及ONO膜ON的各自的頂面，被氮化矽膜N2所覆蓋。氮化矽膜N2，具有在之後的步驟中，防止閘極電極G1、G3、G4、控制閘極電極CG、半導體基板SB以及半導體層SL被氧化的功能。
接著，如圖43所示的，實行與用圖7所説明的步驟同樣的步驟。亦即，將在橫方向上延伸的氮化矽膜N3除去，令記憶體單元區域MR的選擇電晶體區域SWR的絶緣膜IF1的頂面後退，並令記憶體單元區域MR的MONOS記憶體區域MOR的ONO膜ON的頂面後退。在此，以光阻膜PR4作為遮罩使用，利用乾蝕刻法實行回蝕。
亦即，實行回蝕，以令選擇電晶體區域SWR的絶緣膜IF1的頂面，後退到絶緣膜IF1的中間部位深度，並令ONO膜ON的頂面後退到氮化矽膜N1的中間部位深度。在此，由於在選擇電晶體區域SWR中覆蓋半導體基板SB的頂面的氮化矽膜被除去，故在之後的步驟中，相較於其他的區域，半導體基板SB的頂面更容易被氧化。
該回蝕步驟，以頂面後退的部分的絶緣膜IF1的膜厚，以及頂面後退的部分的ONO膜ON的膜厚，與氮化矽膜N2的膜厚相等的方式，實行調整。藉此，便可令在核心區域CR上殘留於閘極電極G1的旁邊的絶緣膜、在記憶體單元區域MR殘留於閘極電極G4以及控制閘極電極CG的各自的旁邊的絶緣膜，以及在I／O區域HV殘留於閘極電極G3的旁邊的絶緣膜的膜層構造的狀態一致。因此，便可利用之後的步驟，以精度良好的方式形成SOI基板上的元件與塊狀基板上的元件。換言之，以吾人所期望的特性形成混合搭載的各元件變得更容易。
由覆蓋控制閘極電極CG的側面的氮化矽膜N2、氧化矽膜OX3以及氮化矽膜N3所構成的絶緣膜IF4，構成偏置間隔件OF2。在該乾蝕刻步驟中，MONOS記憶體區域MOR的絶緣膜IF3以及偏置間隔件OF2亦作為遮罩使用。以覆蓋控制閘極電極CG的側面的偏置間隔件OF2作為遮罩實行乾蝕刻，其結果，被該乾蝕刻所加工的氧化矽膜OX2的橫方向(閘極長度方向)的端部，比控制閘極電極CG的側面更往外側突出。
另外，由覆蓋閘極電極G4的側面的氮化矽膜N2、氧化矽膜OX3以及氮化矽膜N3所構成的絶緣膜IF4，構成偏置間隔件OF4。在該乾蝕刻步驟中，選擇電晶體區域SWR的絶緣膜IF3以及偏置間隔件OF4亦作為遮罩使用。以覆蓋閘極電極G4的側面的偏置間隔件OF4作為遮罩實行乾蝕刻，其結果，被該乾蝕刻所加工的絶緣膜IF1的橫方向(閘極長度方向)的端部，比閘極電極G4的側面更往外側突出。
接著，如圖44所示的，實行與用圖8所説明的步驟同樣的步驟，以分別於記憶體單元區域MR的選擇電晶體區域SWR的半導體基板SB的頂面以及MONOS記憶體區域MOR的半導體基板的頂面，形成複數個延伸區域EX。亦即，於選擇電晶體區域SWR形成一對延伸區域EX，於MONOS記憶體區域MOR形成一對延伸區域EX。於彼此相鄰的閘極電極G4以及控制閘極電極CG的彼此之間的半導體基板SB的頂面，形成了1個延伸區域EX。在此，以光阻膜PR4作為遮罩使用，實行離子注入步驟。
接著，如圖45所示的，將光阻膜PR4除去，並實行與用圖9以及圖10所説明的步驟同樣的步驟，以形成絶緣膜IF5以及磊晶層EP。在核心區域CR，絶緣膜IF5形成側壁狀，其他的區域的絶緣膜IF5，以覆蓋半導體基板SB的頂面、閘極電極G3、G4以及控制閘極電極CG的方式形成。
接著，如圖46所示的，實行與用圖11所説明的步驟同樣的步驟，以形成核心區域CR的偏置間隔件OF1、I／O區域HV的偏置間隔件OF3。在選擇電晶體區域SWR，對絶緣膜IF1進行加工，藉此半導體基板SB的頂面露出，並形成由絶緣膜IF1所構成的閘極絶緣膜GI4。在MONOS記憶體區域MOR，對ONO膜ON進行加工，藉此半導體基板SB的頂面露出。
接著，如圖47所示的，實行與用圖12所説明的步驟同樣的步驟，以形成延伸區域E1、E3、閘極絶緣膜GI1以及GI3。
接著，如圖48所示的，實行與用圖13所説明的步驟同樣的步驟，以形成覆蓋閘極電極G1、G3、G4以及控制閘極電極CG的各自的側面的側壁SW，以及擴散區域D1、D3以及DR。在此，分別於記憶體單元區域MR的選擇電晶體區域SWR的半導體基板SB的頂面以及MONOS記憶體區域MOR的半導體基板的頂面，形成複數個擴散區域DR。亦即，於選擇電晶體區域SWR形成一對擴散區域DR，於MONOS記憶體區域MOR形成一對擴散區域DR。於彼此相鄰的閘極電極G4以及控制閘極電極CG的彼此之間的半導體基板SB的頂面，形成了1個擴散區域DR。
在核心區域CR中互相鄰接的延伸區域E1以及擴散區域D1，構成源極、汲極區域。另外，在選擇電晶體區域SWR以及MONOS記憶體區域MOR中互相鄰接的延伸區域EX以及擴散區域DR，構成源極、汲極區域。另外，在I／O區域HV中互相鄰接的延伸區域E3以及擴散區域D3，構成源極、汲極區域。
藉此，形成核心區域CR的低耐壓電晶體Q1、MONOS記憶體區域MOR的MONOS記憶體MC，以及I／O區域HV的高耐壓電晶體Q3。另外，在選擇電晶體區域SWR中，源極、汲極區域以及閘極電極G4，構成選擇電晶體SQ。低耐壓電晶體Q1、選擇電晶體SQ、MONOS記憶體MC以及高耐壓電晶體Q3，均為n通道型的MISFET(MIS型的電場效應電晶體)。
接著，如圖49所示的，實行與用圖14所説明的步驟同樣的步驟，以形成本實施態樣的半導體裝置。亦即，形成矽化物層S1、層間絶緣膜IL、栓塞PG、層間絶緣膜IL1以及配線M1。然而，於控制閘極電極CG與閘極電極G4之間的擴散區域DR的正上方並未形成栓塞PG。
以下，針對本實施態樣的半導體裝置的製造方法的功效進行説明。
細微化的半導體裝置的製造步驟所形成的閘極電極的尺寸很小，若該尺寸因為氧化而縮小，可能會對MISFET的特性造成影響。因此，關於在利用蝕刻加工形成閘極電極之後對閘極電極的側面的保護，有時會以不使用氧化法而係用沈積法所形成的絶緣膜，亦即，氮化矽膜或氧化矽膜或是該等膜層的堆疊膜覆蓋之。
低耐壓電晶體的閘極絶緣膜，比高耐壓電晶體的閘極絶緣膜更薄，尤其，當在SOI基板上形成低耐壓電晶體時，由於SOI層很薄，故低耐壓電晶體的閘極絶緣膜的膜厚必須特別小。因此，吾人認為，為了防止SOI層被削蝕，在將SOI層上的低耐壓電晶體與高耐壓電晶體混合搭載的態樣的製造步驟中，用以形成各閘極電極所實行的蝕刻，應在該等閘極電極的基底的絶緣膜(氧化膜)的表面停止。因此，即使實行該蝕刻，構成高耐壓電晶體的閘極絶緣膜的絶緣膜，即使在閘極電極的旁邊，亦並未薄膜化，而殘留下來。同樣地，在MONOS記憶體的形成區域，在形成控制閘極電極的蝕刻結束的時點，ONO膜ON並未薄膜化而殘留下來。在此，若像本實施態樣這樣，形成保護閘極電極的側面的膜層，亦即偏置間隔件OF2、OF4，之後，以偏置間隔件OF2作為遮罩，實行對ONO膜ON進行加工的蝕刻，便可製得ONO膜ON的端部比控制閘極電極CG的側面更往外側偏移的構造。
亦即，ONO膜ON的橫方向(閘極長度方向)的兩側的端部，比控制閘極電極CG的側面更往外側突出。因此，在控制閘極電極CG的底面的角部與半導體基板SB的頂面之間隔著ONO膜ON，藉此，即使在電場容易集中的部位，亦即在控制閘極電極CG的該角部附近，仍可防止絶緣破壞以及短路發生。
該等構造，亦可適用於像本實施態樣這樣，於MONOS記憶體MC的源極區域側或汲極區域側配置了選擇電晶體SQ的構造。此時，若ONO膜ON與選擇電晶體區域SWR的絶緣膜IF1(參照圖40)為相等的厚度，則可令實行過用圖43所説明的乾蝕刻步驟之後的各殘留膜層的膜厚，亦即絶緣膜IF1與ONO膜ON的各自的膜厚相等一致，故從防止ONO膜ON的基底的矽層受到削蝕的觀點來看，為吾人所期望的態樣。尤其，適合像後述的本實施態樣的變化實施例那樣，在薄半導體層SL上形成MONOS記憶體MC的態樣。
另外，若ONO膜ON比絶緣膜IF1更薄，則即使對ONO膜ON實行乾蝕刻，於選擇電晶體區域SWR仍會殘留絶緣膜IF1，故從防止絶緣膜IF1的基底的矽層的頂面受到削蝕的觀點來看，為吾人所期望的態樣。尤其，適合像後述的本實施態樣的變化實施例那樣，在薄半導體層SL上形成選擇電晶體SQ的態樣。於像本實施態樣這樣，在塊狀基板上形成選擇電晶體SQ或MONOS記憶體MC態樣，亦可防止半導體基板SB的頂面受到削蝕，並可遍及晶圓全面形成品質均一的非揮發性記憶體。
此時，若ONO膜ON的膜厚比選擇電晶體區域SWR的絶緣膜IF1更大，則在對ONO膜ON進行過加工之後，在選擇電晶體區域SWR，乾蝕刻會到達半導體基板SB的頂面。此時，在作為之後的磊晶成長步驟的保護膜的絶緣膜IF5(參照圖45)的除去步驟(參照圖46)中的使用磷酸的蝕刻步驟，可能會令選擇電晶體區域SWR的半導體基板SB的頂面受到削蝕。
然而，針對該問題，由於在對ONO膜ON進行加工的乾蝕刻步驟(參照圖46)之後會為了將光阻膜除去而實行灰化步驟，藉此便可於選擇電晶體區域SWR的半導體基板SB的頂面形成氧化膜，故可以此作為對策因應之。該方法，適合像本實施態樣這樣的當在塊狀基板上形成MONOS記憶體MC時可容許矽層受到削蝕的態樣。然而，若絶緣膜IF1與ONO膜ON的膜厚差比半導體層SL的膜厚更小，則即使像後述的本實施態樣的變化實施例那樣，在SOI基板上形成MONOS記憶體MC，也不會產生問題。
另外，如圖43所示的在回蝕絶緣膜IF1以及ONO膜ON時作為遮罩使用的光阻膜PR4，若作為接著實行的延伸區域EX的形成步驟中的離子注入遮罩使用，便可避免光阻圖案的形成步驟增加。另外，由於設有偏置間隔件OF1～OF4，故形成短通道的擴散區域較容易。
另外，偏置間隔件OF2，係以控制閘極電極CG的側面的保護，以及，一對延伸區域EX的彼此之間的距離的調整等作為目的，而無關於上述絶緣破壞的問題的有無所形成的保護膜。因此，利用偏置間隔件OF2令ONO膜ON的端部突出，不會增加製造步驟。
除了MONOS記憶體之外更具有選擇電晶體的構造，在將MONOS記憶體形成記憶體陣列的態樣中，係令區別使用選擇位元與非選擇位元等的動作方法更簡單，並可獲得抑制非選擇位元產生切斷洩漏電流的功效等，而對特性面以及可靠度有益的方法。另外，該等構造，對於記憶體產品、混合搭載了記憶體的MCU(Micro Controller Unit，微控制單元)產品等而言，係很好用的記憶體構造，故利用本實施態樣的半導體裝置，可令多數的記憶體混合搭載產品的可靠度提高。
＜變化實施例＞ 於圖50，顯示出本實施態樣3的變化實施例的半導體裝置的剖面圖。圖50所示的構造，相較於用圖34所説明的構造，在於「選擇電晶體SQ以及MONOS記憶體MC形成在SOI基板上」此點有所差異。亦即，在選擇電晶體區域SWR以及MONOS記憶體區域MOR，BOX膜BX以及半導體層SL依序形成在半導體基板SB的頂面上，選擇電晶體SQ以及MONOS記憶體MC形成在半導體層SL上，擴散區域DR，與擴散區域D1同樣形成在磊晶層EP內以及半導體層SL內。
該等構造，亦可獲得與用圖34～圖49所説明的構造同樣的功效。如上所述的，當欲形成以薄半導體層SL作為通道區域使用的選擇電晶體SQ以及MONOS記憶體MC時，本實施態樣可防止閘極絶緣膜GI1以及ONO膜ON的基底的矽層受到削蝕，其功效顯著。
亦即，當絶緣膜IF1的膜厚a、ONO膜ON的膜厚b以及半導體層SL的膜厚c，滿足下述的式1所示的條件時，便可防止在對絶緣膜IF1以及ONO膜ON進行加工時，半導體層SL的膜厚整體受到削蝕。
｜a－b｜＜c……(1)。 以上，係根據實施態樣具體説明本發明人的發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
BX‧‧‧BOX膜
CG‧‧‧控制閘極電極
CHP‧‧‧半導體晶片
CR‧‧‧核心區域
D1～D3‧‧‧擴散區域
DR‧‧‧擴散區域
E1～E3‧‧‧延伸區域
EP‧‧‧磊晶層
EX‧‧‧延伸區域
G1、G3、G4‧‧‧閘極電極
GI1、GI3、GI4‧‧‧閘極絶緣膜
HK‧‧‧high－k膜
HV‧‧‧I／O區域
IF1～IF6‧‧‧絶緣膜
IL、IL1‧‧‧層間絶緣膜
M1‧‧‧配線
MC、MC1、MC2‧‧‧MONOS記憶體
MCA‧‧‧記憶體單元
MOR‧‧‧MONOS記憶體區域
MR‧‧‧記憶體單元區域
N1～N3‧‧‧氮化矽膜
OA‧‧‧氧化鋁膜
OF1～OF4‧‧‧偏置間隔件
OH‧‧‧絶緣膜
ON‧‧‧ONO膜
OX1～OX3‧‧‧氧化矽膜
PG‧‧‧栓塞
PR1～PR4‧‧‧光阻膜
Q1‧‧‧低耐壓電晶體
Q3‧‧‧高耐壓電晶體
S1‧‧‧矽化物層
SB‧‧‧半導體基板
SL‧‧‧半導體層
SL1、SL2‧‧‧多晶矽膜
SQ‧‧‧選擇電晶體
SW、SW1‧‧‧側壁
SWR‧‧‧選擇電晶體區域
W1～W3‧‧‧井部
X1、X2、Y1～Y3‧‧‧距離
[圖1]係實施態樣1之半導體裝置的製造步驟中的剖面圖。 [圖2]係接續圖1的半導體裝置的製造步驟中的剖面圖。 [圖3]係接續圖2的半導體裝置的製造步驟中的剖面圖。 [圖4]係接續圖3的半導體裝置的製造步驟中的剖面圖。 [圖5]係接續圖4的半導體裝置的製造步驟中的剖面圖。 [圖6]係接續圖5的半導體裝置的製造步驟中的剖面圖。 [圖7]係接續圖6的半導體裝置的製造步驟中的剖面圖。 [圖8]係接續圖7的半導體裝置的製造步驟中的剖面圖。 [圖9]係接續圖8的半導體裝置的製造步驟中的剖面圖。 [圖10]係接續圖9的半導體裝置的製造步驟中的剖面圖。 [圖11]係接續圖10的半導體裝置的製造步驟中的剖面圖。 [圖12]係接續圖11的半導體裝置的製造步驟中的剖面圖。 [圖13]係接續圖12的半導體裝置的製造步驟中的剖面圖。 [圖14]係接續圖13的半導體裝置的製造步驟中的剖面圖。 [圖15]係實施態樣2之半導體裝置的製造步驟中的剖面圖。 [圖16]係接續圖15的半導體裝置的製造步驟中的剖面圖。 [圖17]係接續圖16的半導體裝置的製造步驟中的剖面圖。 [圖18]係接續圖17的半導體裝置的製造步驟中的剖面圖。 [圖19]係接續圖18的半導體裝置的製造步驟中的剖面圖。 [圖20]係接續圖19的半導體裝置的製造步驟中的剖面圖。 [圖21]係接續圖20的半導體裝置的製造步驟中的剖面圖。 [圖22]係接續圖21的半導體裝置的製造步驟中的剖面圖。 [圖23]係接續圖22的半導體裝置的製造步驟中的剖面圖。 [圖24]係實施態樣2之變化實施例的半導體裝置的製造步驟中的剖面圖。 [圖25]係接續圖24的半導體裝置的製造步驟中的剖面圖。 [圖26]係接續圖25的半導體裝置的製造步驟中的剖面圖。 [圖27]係接續圖26的半導體裝置的製造步驟中的剖面圖。 [圖28]係接續圖27的半導體裝置的製造步驟中的剖面圖。 [圖29]係接續圖28的半導體裝置的製造步驟中的剖面圖。 [圖30]係接續圖29的半導體裝置的製造步驟中的剖面圖。 [圖31]係接續圖30的半導體裝置的製造步驟中的剖面圖。 [圖32]係接續圖31的半導體裝置的製造步驟中的剖面圖。 [圖33]係接續圖32的半導體裝置的製造步驟中的剖面圖。 [圖34]係表示實施態樣3之半導體裝置的剖面圖。 [圖35]係表示實施態樣3之半導體裝置的示意俯視圖。 [圖36]係將圖34的一部分放大表示的剖面圖。 [圖37]係實施態樣3之半導體裝置的製造步驟中的剖面圖。 [圖38]係接續圖37的半導體裝置的製造步驟中的剖面圖。 [圖39]係接續圖38的半導體裝置的製造步驟中的剖面圖。 [圖40]係接續圖39的半導體裝置的製造步驟中的剖面圖。 [圖41]係接續圖40的半導體裝置的製造步驟中的剖面圖。 [圖42]係接續圖41的半導體裝置的製造步驟中的剖面圖。 [圖43]係接續圖42的半導體裝置的製造步驟中的剖面圖。 [圖44]係接續圖43的半導體裝置的製造步驟中的剖面圖。 [圖45]係接續圖44的半導體裝置的製造步驟中的剖面圖。 [圖46]係接續圖45的半導體裝置的製造步驟中的剖面圖。 [圖47]係接續圖46的半導體裝置的製造步驟中的剖面圖。 [圖48]係接續圖47的半導體裝置的製造步驟中的剖面圖。 [圖49]係接續圖48的半導體裝置的製造步驟中的剖面圖。 [圖50]係表示實施態樣3之變化實施例的半導體裝置的剖面圖。 [圖51]係表示比較例之半導體裝置的剖面圖。 [圖52]係表示比較例之半導體裝置的剖面圖。

Claims (15)

  1. 一種半導體裝置的製造方法，其特徵為包含： (a)準備半導體基板的步驟； (b)在第1區域的該半導體基板上，形成包含電荷累積部在內的第1絶緣膜的步驟； (c)在該第1區域的該第1絶緣膜上，形成第1閘極電極的步驟； (d)形成分別覆蓋在該第1閘極電極之閘極長度方向上的該第1閘極電極的兩側之側面的第2絶緣膜之步驟； (e)以該第2絶緣膜作為遮罩使用，實行蝕刻，藉此對該第1絶緣膜進行加工的步驟；以及 (f)以該第2絶緣膜作為遮罩使用，實行離子注入，藉此於該第1區域的該半導體基板的頂面形成第1源極、汲極區域的步驟； 包含該第1閘極電極以及該第1源極、汲極區域在內的第1電晶體，構成非揮發性記憶元件。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 更包含： (b1)在第2區域的該半導體基板上，形成第3絶緣膜的步驟；以及 (c1)在該第2區域的該第3絶緣膜上，形成第2閘極電極的步驟； 在該(d)步驟中形成該第2絶緣膜，該第2絶緣膜分別覆蓋在該第1閘極電極的閘極長度方向上的該第1閘極電極之兩側的該側面，以及在該第2閘極電極的閘極長度方向上的該第2閘極電極之兩側的側面； 更包含： (e1)以該第2絶緣膜作為遮罩使用，實行蝕刻，藉此對該第3絶緣膜進行加工的步驟；以及 (f1)以該第2絶緣膜作為遮罩使用，實行離子注入，藉此於該第2區域的該半導體基板的該頂面形成第2源極、汲極區域的步驟； 該第2閘極電極以及該第2源極、汲極區域，構成第2電晶體。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該(d)步驟包含： (d1)在該半導體基板的該頂面上，沈積分別覆蓋該第1閘極電極以及該第2閘極電極的該第2絶緣膜之步驟；以及 (d2)對該第2絶緣膜實行異向性蝕刻，以令該半導體基板的該頂面從該第2絶緣膜露出的步驟。
  4. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該第2電晶體，係選擇電晶體； 該第1電晶體以及該第2電晶體，構成1個記憶體單元，且彼此串聯連接。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該第1閘極電極的閘極長度方向上，該第1絶緣膜的端部，比該第1閘極電極的該側面更往外側突出。
  6. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 在該第1閘極電極的閘極長度方向上，該第1絶緣膜的端部，比該第1閘極電極的該側面更往外側突出； 在該第2閘極電極的閘極長度方向上，該第3絶緣膜的端部，比該第2閘極電極的該側面更往外側突出； 從該第1閘極電極的閘極長度方向上之該第1閘極電極的該側面到該第1絶緣膜的終端部之距離，比從該第2閘極電極的閘極長度方向上之該第2閘極電極的該側面到該第3絶緣膜的終端部之距離更小。
  7. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 更包含： (a2)在第3區域的該半導體基板上隔著埋入絶緣膜形成半導體層的步驟； (b2)在該半導體層上形成第4絶緣膜的步驟；以及 (c2)在該第3區域的該第4絶緣膜上，形成第3閘極電極的步驟； 在該(d)步驟中形成該第2絶緣膜，該第2絶緣膜分別覆蓋在第1閘極電極的閘極長度方向上的該第1閘極電極之兩側的該側面，以及在該第3閘極電極的閘極長度方向上的該第3閘極電極之兩側的側面； 更包含： (e2)以該第2絶緣膜作為遮罩使用，實行蝕刻，藉此對該第4絶緣膜進行加工的步驟；以及 (f2)以該第2絶緣膜作為遮罩使用，實行離子注入，藉此於該第3區域的該半導體層的頂面形成第3源極、汲極區域的步驟； 該第3閘極電極以及該第3源極、汲極區域，構成第2電晶體。
  8. 如申請專利範圍第7項之半導體裝置的製造方法，其中， 該(d)步驟包含： (d3)在該第1區域以及該第3區域的該半導體基板的該頂面上，以分別覆蓋該第1閘極電極以及該第3閘極電極的方式，依序堆疊第5絶緣膜以及第6絶緣膜，藉此形成包含該第5絶緣膜以及該第6絶緣膜在內的該第2絶緣膜的步驟；以及 (d4)對該第6絶緣膜實行異向性蝕刻，以令該第5絶緣膜的頂面露出的步驟； 該(f)步驟包含： (f4)在該(e)步驟之後，在利用保護膜覆蓋該第3區域的狀態下，於該第1區域的該半導體基板的該頂面形成具有第1導電型的一對第1半導體區域，之後，將該保護膜除去的步驟；以及 (f5)於該第1區域的該半導體基板的該頂面，形成具有該第1導電型、且具有比該第1半導體區域更高之濃度的一對第2半導體區域，以形成由該第1半導體區域以及該第2半導體區域所構成的該第1源極、汲極區域的步驟； 更包含： (g)在該(f4)步驟之後，形成隔著該第2絶緣膜覆蓋該第3閘極電極的該側面之第7絶緣膜的步驟； (h)在將從該第7絶緣膜露出的該第5絶緣膜以及該第4絶緣膜除去之後，在該半導體層的該頂面上形成磊晶層的步驟；以及 (i)在該(f5)步驟之前，將該第7絶緣膜與該第5絶緣膜的一部分除去，以分別令該半導體層的該頂面以及該第1區域的該半導體基板的該頂面從該第5絶緣膜露出的步驟。
  9. 如申請專利範圍第8項之半導體裝置的製造方法，其中， 該(f4)步驟包含： (f6)在該(e)步驟之後，於利用該保護膜覆蓋該第3區域的狀態下，令該第1區域的該第1絶緣膜的頂面，後退到該第1絶緣膜的中間部位深度的步驟；以及 (f7)在該(f6)步驟之後，於利用該保護膜覆蓋該第3區域的狀態下，於該第1區域的該半導體基板的該頂面形成具有第1導電型的一對第1半導體區域，之後，將該保護膜除去的步驟。
  10. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該電荷累積部，係由具有比氮化矽更高的介電常數的第8絶緣膜所構成； 並依序實行該(b)步驟、該(b1)步驟、該(c1)步驟以及該(c)步驟。
  11. 一種半導體裝置，其特徵為包含： 半導體基板； 第1閘極電極，其隔著包含電荷累積膜在內的第1絶緣膜形成在第1區域的該半導體基板上； 第1偏置間隔件，其由覆蓋該第1閘極電極的側面的第2絶緣膜所構成； 第1源極、汲極區域，其形成於該第1區域的該半導體基板的頂面； 第2閘極電極，其隔著第3絶緣膜形成在第2區域的該半導體基板上； 第2偏置間隔件，其由覆蓋該第2閘極電極的側面的第4絶緣膜所構成；以及 第2源極、汲極區域，其形成於該第2區域的該半導體基板的頂面； 具備該第1閘極電極以及該第1源極、汲極區域的第1電晶體，構成非揮發性記憶元件； 具備該第2閘極電極以及該第2源極、汲極區域的第2電晶體，構成選擇電晶體； 該第1電晶體以及該第2電晶體，構成1個記憶體單元，且彼此串聯連接； 在該第1閘極電極的閘極長度方向上，該第1絶緣膜的端部，比該第1閘極電極的該側面更往外側突出； 在該第2閘極電極的閘極長度方向上，該第3絶緣膜的端部，比該第2閘極電極的該側面更往外側突出。
  12. 如申請專利範圍第11項之半導體裝置，其中， 更包含： 第1側壁，其隔著該第1偏置間隔件覆蓋該第1閘極電極的該側面； 第2側壁，其隔著該第2偏置間隔件覆蓋該第2閘極電極的該側面；以及 凹部，其形成於該第2側壁的正下方的該半導體基板的該頂面； 該凹部的底面的位置，比該第1側壁的正下方的該半導體基板的該頂面的位置更低； 該第3絶緣膜的膜厚，比該第1絶緣膜的膜厚更小。
  13. 一種半導體裝置，其特徵為包含： 半導體基板； 半導體層，其隔著埋入氧化膜形成在第1區域以及第2區域的各自的該半導體基板上； 第1閘極電極，其隔著包含電荷累積膜在內的第1絶緣膜形成在該第1區域的該半導體層上； 第1偏置間隔件，其由覆蓋該第1閘極電極的側面的第2絶緣膜所構成； 第1源極、汲極區域，其形成於該第1區域的該半導體層的頂面； 第2閘極電極，其隔著第3絶緣膜形成在該第2區域的該半導體層上； 第2偏置間隔件，其由覆蓋該第2閘極電極的側面的第4絶緣膜所構成；以及 第2源極、汲極區域，其形成於該第2區域的該半導體層的頂面； 具備該第1閘極電極以及該第1源極、汲極區域的第1電晶體，構成非揮發性記憶元件； 具備該第2閘極電極以及該第2源極、汲極區域的第2電晶體，構成選擇電晶體； 該第1電晶體以及該第2電晶體，構成1個記憶體單元，且彼此串聯連接； 在該第1閘極電極的閘極長度方向上，該第1絶緣膜的端部，比該第1閘極電極的該側面更往外側突出； 在該第2閘極電極的閘極長度方向上，該第3絶緣膜的端部，比該第2閘極電極的該側面更往外側突出。
  14. 如申請專利範圍第13項之半導體裝置，其中， 更包含： 第1側壁，其隔著該第1偏置間隔件覆蓋該第1閘極電極的該側面； 第2側壁，其隔著該第2偏置間隔件覆蓋該第2閘極電極的該側面；以及 凹部，其形成於該第2側壁的正下方的該半導體層的該頂面； 該凹部的底面的位置，比該第1側壁的正下方的該半導體層的該頂面的位置更低； 該第3絶緣膜的膜厚，比該第1絶緣膜的膜厚更小。
  15. 如申請專利範圍第14項之半導體裝置，其中， 該第3絶緣膜的膜厚與該第1絶緣膜的膜厚的差，比該半導體層的膜厚更小。
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