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TWI785671B - 記憶體裝置 - Google Patents

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TWI785671B
TWI785671B TW110125174A TW110125174A TWI785671B TW I785671 B TWI785671 B TW I785671B TW 110125174 A TW110125174 A TW 110125174A TW 110125174 A TW110125174 A TW 110125174A TW I785671 B TWI785671 B TW I785671B
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memory
programming
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荒井史
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日商鎧俠股份有限公司
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Abstract

實施方式提供一種提昇記憶體裝置品質之記憶體裝置及記憶體裝置之控制方法。
實施方式之記憶體裝置包含：第1及第2積層體(700)，其等沿與基板(80)之表面平行之第2方向排列，且分別包含沿與基板(80)之表面垂直之第1方向排列之第1半導體層(70)；字元線(50)，其覆蓋積層體(700)；第2及第3半導體層(300a)，其等於第1方向上，分別設置於第1及第2積層體(700)之上方；記憶單元(MC)，其設置於第1半導體層(70)與字元線(50)之間；第2半導體層上之第1電晶體(TRn)；及第3半導體層上之第2電晶體。第1及第2積層體(700)於第2方向上以第1間距(Da)排列，第1及第2半導體層(300a)於第2方向上以第2間距(D1)排列，且第2間距(D1)等於第1間距(Da)。

Description

記憶體裝置
本發明之實施方式係關於一種記憶體裝置。
已知具有呈三維構造之記憶單元陣列之記憶體裝置。
記憶體裝置之構造簡化及記憶體裝置之動作特性提昇在不斷推進。
本發明所欲解決之問題在於，提供一種提昇記憶體裝置品質之記憶體裝置及記憶體裝置之控制方法。
實施方式之記憶體裝置具備：基板；第1及第2積層體，其等沿與上述基板之表面平行之第2方向排列，且分別包含沿與上述基板之表面垂直之第1方向排列之複數個第1半導體層；複數個字元線，其等覆蓋上述第1及第2積層體；第2半導體層，其於上述第1方向上，設置於上述第1積層體之上方；第3半導體層，其於上述第1方向上，設置於上述第2積層體之上方；複數個記憶單元，其等分別設置於上述複數個第1半導體層與上述複數個字元線之間；第1電晶體，其設置於上述第2半導體層上；及第2電晶體，其設置於上述第3半導體層上；上述第1及第2積層體於上述第2方向上以第1間距排列，上述第1及第2半導體層於上述第2方向上以第2間距排列，且上述第2間距等於上述第1間距。
1:記憶體裝置
100:記憶單元陣列
142:選擇閘極線解碼器
151:位元線選擇電路
152:放大電路
BL:位元線
MC:記憶單元
SGD,SGS:選擇閘極線
TRn,TRp:電晶體
WL:字元線
圖1係包含第1實施方式之記憶體裝置之記憶體系統之方塊圖。
圖2係第1實施方式之記憶體裝置之記憶單元陣列之鳥瞰圖。
圖3係第1實施方式之記憶體裝置之記憶單元陣列之俯視圖。
圖4及圖5係第1實施方式之記憶體裝置之記憶單元陣列之剖視圖。
圖6係第1實施方式之記憶體裝置之記憶單元陣列之電路圖。
圖7及圖8係表示第1實施方式之記憶體裝置之構成例之模式圖。
圖9係表示第1實施方式之記憶體裝置之構造例之俯視圖。
圖10及圖11係表示第1實施方式之記憶體裝置之構造例之剖視圖。
圖12係表示第1實施方式之記憶體裝置之構造的第1例之電路圖。
圖13係表示第1實施方式之記憶體裝置之構造的第1例之俯視圖。
圖14係表示第1實施方式之記憶體裝置之構造的第1例之剖視圖。
圖15係表示第1實施方式之記憶體裝置之構造的第2例之剖視圖。
圖16係表示第1實施方式之記憶體裝置之構造的第3例之電路圖。
圖17及圖18係表示第1實施方式之記憶體裝置之構造的第3例之剖視圖。
圖19係表示第1實施方式之記憶體裝置之構造的變化例之剖視圖。
圖20係表示第1實施方式之記憶體裝置之構造的變化例之剖視圖。
圖21係表示第1實施方式之記憶體裝置之製造方法的一個步驟之俯視圖。
圖22、圖23、圖24、圖25及圖26係表示第1實施方式之記憶體裝置之製造方法的一個步驟之剖視圖。
圖27係表示第1實施方式之記憶體裝置之製造方法的一個步驟之俯視 圖。
圖28、圖29(a)、圖29(b)、圖30、圖31(a)及圖31(b)係表示第1實施方式之記憶體裝置之製造方法的一個步驟之剖視圖。
圖32係表示記憶單元之閾值電壓與資料之關係之一例之圖。
圖33係表示第2實施方式之記憶體裝置之構成例之圖。
圖34係表示第2實施方式之記憶體裝置之動作例之流程圖。
圖35、圖36(a)、圖36(b)、圖37(a)~圖37(c)、圖38及圖39係用以說明第2實施方式之記憶體裝置之動作例之圖。
圖40係表示第2實施方式之記憶體裝置之動作例之流程圖。
圖41係用以說明第2實施方式之記憶體裝置之動作例之圖。
圖42係表示第2實施方式之記憶體裝置之動作例之流程圖。
圖43及圖44(a)~圖44(d)係用以說明第2實施方式之記憶體裝置之動作例之圖。
圖45係表示第2實施方式之記憶體裝置之動作例之流程圖。
圖46(a)、圖46(b)及圖47係用以說明第2實施方式之記憶體裝置之動作例之圖。
圖48係表示第2實施方式之記憶體裝置之動作例之流程圖。
圖49(a)、(b)係用以說明第2實施方式之記憶體裝置之動作例之圖。
參照圖1至圖49，對實施方式之記憶體裝置進行說明。
以下，參照圖式詳細地對本實施方式進行說明。於以下說明中，對具有相同之功能及構成之要素標註相同之符號。
又，於以下各實施方式中，被標註了末尾帶有數字/英文來 加以區別之參照符號之構成要素(例如，電路、配線、各種電壓及信號等)於相互無需加以區別之情形時，會使用末尾之數字/英文被省略之寫法(參照符號)。
[實施方式]
(1)第1實施方式
參照圖1至圖31，對第1實施方式之記憶體裝置進行說明。
(a1)構成例
參照圖1至圖20，對第1實施方式之記憶體裝置之構成例進行說明。
圖1係用以說明本實施方式之記憶體裝置之構成例之方塊圖。
如圖1所示，本實施方式之記憶體裝置1與記憶體控制器2電結合。
記憶體控制器2向本實施方式之記憶體裝置1發送指令CMD、位址ADD及複數個控制信號。
記憶體裝置1接收指令CMD、位址ADD及複數個控制信號。資料DAT於記憶體裝置1與記憶體控制器2之間傳輸。以下，執行寫入動作時自記憶體控制器2向記憶體裝置1傳輸之資料DAT稱為寫入資料。寫入資料DAT會被向記憶體裝置1內寫入。執行讀出動作時自記憶體裝置1向記憶體控制器2傳輸之資料DAT稱為讀出資料。讀出資料DAT會被自記憶體裝置1讀出。
本實施方式之記憶體裝置1例如包含記憶單元陣列100、指令暫存器110、位址暫存器120、列控制電路140、感測放大器150、驅動 電路160及定序器190。
記憶單元陣列100記憶資料。記憶單元陣列100內設置有複數個位元線及複數個字元線。記憶單元陣列100包含複數個塊BLK0~BLKn(n係1以上之整數)。塊BLK係複數個記憶單元之集合。各記憶單元與1個位元線及1個字元線建立了關聯。記憶單元陣列100包含用以選擇記憶單元陣列100內之控制單位之複數個選擇閘極線。
記憶單元陣列100之構成如下所述。
指令暫存器110保持來自記憶體控制器2之指令CMD。指令CMD例如包含使定序器190執行讀出動作、寫入動作及抹除動作等之命令。
位址暫存器120保持來自記憶體控制器2之位址資訊(選擇位址)ADD。位址資訊ADD例如包含塊位址、頁位址及行位址。位址資訊ADD，例如塊位址、頁位址及行位址分別用於塊BLK、字元線、位元線及選擇閘極線之選擇。以下，基於塊位址而選擇之塊稱為選擇塊。基於頁位址而選擇之字元線稱為選擇字元線。
列控制電路140控制與記憶單元陣列100之列相關之動作。列控制電路140基於位址暫存器120內之塊位址，自記憶單元陣列100內選擇1個塊BLK。列控制電路140例如將施加至與選擇字元線對應之配線之電壓向選擇塊BLK內之選擇字元線傳輸。列控制電路140基於位址資訊ADD，控制選擇閘極線之選擇及非選擇。
列控制電路140包含字元線解碼器141及選擇閘極線解碼器142等。
感測放大器150控制與記憶單元陣列100之行相關之動作。 感測放大器150於寫入動作中，根據來自記憶體控制器2之寫入資料DAT，對設置於記憶單元陣列100內之各位元線BL施加電壓。感測放大器150於讀出動作中，基於位元線BL之電位(或有無產生電流之狀況)，來判定記憶單元MC內記憶之資料。感測放大器150將基於該判定結果之資料作為讀出資料向記憶體控制器2傳輸。
感測放大器150包含位元線選擇電路151及(或)放大電路152等。
驅動電路160向記憶單元陣列100輸出讀出動作、寫入動作、抹除動作等中所要使用之電壓。驅動電路160基於位址暫存器120內之位址，例如對與字元線及位元線等對應之配線施加指定電壓。
定序器190控制記憶體裝置1整體之動作。例如，定序器190基於指令暫存器110內之指令CMD，控制各電路。
例如，本實施方式之記憶體裝置1為NAND快閃記憶體。NAND快閃記憶體(以下，亦簡稱為快閃記憶體)1與記憶體控制器2之間之通信符合NAND介面標準。指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫賦能信號WEn、讀賦能信號REn、就緒忙碌信號RBn及輸入輸出信號IO等用於快閃記憶體1與記憶體控制器2之間之通信。
指令鎖存賦能信號CLE係表示快閃記憶體1接收到之輸入輸出信號IO為指令CMD之信號。位址鎖存賦能信號ALE係表示快閃記憶體1接收到之信號IO為位址資訊ADD之信號。寫賦能信號WEn係命令快閃記憶體1執行輸入輸出信號IO之輸入之信號。讀賦能信號REn係命令快閃記憶體1執行輸入輸出信號IO之輸出之信號。
就緒忙碌信號RBn係通知記憶體控制器2快閃記憶體1究竟 為可受理來自記憶體控制器2之命令(指示或請求)之就緒狀態，還是為無法受理命令之忙碌狀態之信號。
輸入輸出信號IO例如為8位元寬度之信號。輸入輸出信號IO可包含指令CMD、位址資訊ADD、資料DAT等。
快閃記憶體1亦可進而包含輸入輸出電路(未圖示)及電壓產生電路(未圖示)等。輸入輸出電路作為快閃記憶體1與記憶體控制器2之間之快閃記憶體1側之介面電路而發揮功能。電壓產生電路產生快閃記憶體1之各種動作中所要使用之複數個電壓。
以下，快閃記憶體1內之記憶單元陣列100以外之複數個電路110、120、140、150、160、190各自或它們之集合(電路群)稱為周邊電路(或控制電路)。
<記憶單元陣列>
參照圖2至圖5，對本實施方式之快閃記憶體之記憶單元陣列之構造例進行說明。
圖2至圖5中摘出了本實施方式之快閃記憶體之記憶單元陣列之一部分加以圖示。
圖2係表示本實施方式之快閃記憶體之記憶單元陣列的構造例之鳥瞰圖。圖3係表示本實施方式之快閃記憶體之記憶單元陣列的構造例之俯視圖。圖4及圖5係表示本實施方式之快閃記憶體之記憶單元陣列的構造例之剖視圖。圖4係沿著圖3之A-A線之剖視圖。圖5係沿著圖3之B-B線之剖視圖。
於本實施方式之快閃記憶體1中，記憶單元陣列100具有三維構造。
如圖2至圖5所示，記憶單元陣列100設置於基板80上方。複數個記憶單元MC呈三維狀排列於記憶單元陣列100內。複數個記憶單元MC沿與基板80之上表面平行之方向(X方向及Y方向)排列。複數個記憶單元MC沿與基板80之上表面垂直之方向(Z方向)排列。
記憶單元陣列100包含複數個積層體700。複數個積層體700配置於覆蓋基板80之絕緣層81上。
積層體700各自包含複數個半導體層70與複數個絕緣層71。各半導體層70具有沿Y方向延伸之柱狀(例如，角柱狀)之構造。各絕緣層71具有沿Y方向延伸之柱狀(例如，角柱狀)之構造。
於積層體700內，複數個半導體層70及複數個絕緣層71於Z方向上交替地積層。各半導體層70於Z方向上，設置於2個絕緣層71間。於各積層體700內，複數個半導體層70沿Z方向排列。
複數個導電層50、50D、50S設置於複數個積層體700上。複數個導電層50、50D、50S覆蓋各積層體700之側面(與X方向交叉之面)及各積層體700之上表面(與Z方向交叉之面)。
複數個導電層50、50D、50S於X方向上，與積層體700之側面相對向。複數個導電層50、50D、50S設置於X方向上相鄰之積層體700間。各導電層50、50D、50S沿X方向及Z方向延伸。
導電層50D設置於積層體700之Y方向上之一端側。導電層50D作為汲極側選擇閘極線SGD而發揮功能。
導電層50S設置於積層體700之Y方向上之另一端側。導電層50S作為源極側選擇閘極線SGS而發揮功能。
複數個導電層50設置於導電層50D與導電層50S之間之區 域內。各導電層50作為字元線WL而發揮功能。
複數個記憶體層51各自設置於各導電層50、50D、50D與各積層體700之間。複數個記憶體層51設置於積層體700之側面上及積層體700之上表面上。各記憶體層51與積層體700之側面相對向。各記憶體層51沿X方向及Z方向延伸。
記憶體層51包含絕緣層511、電荷儲存層512及絕緣層513。
電荷儲存層512設置於2個絕緣層511、513間。電荷儲存層512能將電荷儲存於層內。例如，電荷儲存層512係具有電荷陷阱能級之層。電荷儲存層512之材料之一例為氮化矽。
絕緣層511設置於積層體700與電荷儲存層512之間。絕緣層511作為半導體層70與電荷儲存層512之間之隧穿膜而發揮功能。以下，絕緣層511稱為隧穿絕緣膜。
絕緣層513設置於導電層50、50D、50S與電荷儲存層512之間。絕緣層513阻擋電荷儲存層512與導電層50之間之電荷移動。以下，絕緣層513稱為阻擋絕緣膜。
夾著記憶體層51之半導體層70與導電層50之間之部分作為記憶單元MC而發揮功能。
再者，記憶體層亦可具有由沿Z方向分斷後之導體所形成之浮動閘極構造。浮動閘極構造之記憶體層之材料為矽、金屬或矽化物等。
如此，記憶單元MC設置於半導體層70與導電層50之間之部分(區域)內。
半導體層70與導電層50D之間之部分作為汲極側選擇電晶體ST1而發揮功能。
半導體層70與導電層50S之間之部分作為源極側選擇電晶體ST2而發揮功能。
如圖3所示，積層體710於積層體700之Y方向上之一端側，設置於基板80上。
積層體710連接於積層體700之一端。積層體710包含複數個半導體層70A與複數個絕緣層71A。半導體層70A具有沿X方向延伸之柱狀(例如，角柱狀)之構造。絕緣層71A具有沿X方向延伸之柱狀(例如，角柱狀)之構造。
複數個半導體層70A與複數個絕緣層71A於Z方向上交替地積層。於積層體710內，複數個半導體層70A沿Z方向排列。
半導體層70A與半導體層70相連續。絕緣層71A與絕緣層71相連續。
積層體710沿X方向延伸。積層體710之X方向上之一端具有階梯狀之構造。以下，積層體710稱為階梯構造。
於階梯構造710之X方向上之一端，下層之半導體層70A之上表面露出，並未被上層之半導體層70A所覆蓋。
複數個位元線BL配置於Z方向上之積層體700、710之上方。各位元線BL沿Y方向延伸。
位元線BL經由位元線接點CB，連接於半導體層70、70A。
複數個位元線接點CB中之1個位元線接點設置於階梯構造 710內之複數個半導體層70A中對應之半導體層70A所露出之上表面上。
各位元線BL連接於複數個位元線接點CB中對應之1個位元線接點。藉此，各位元線BL連接於積層體700內之複數個半導體層70中對應之1個半導體層70。
複數個導電層55於階梯構造710與導電層50D之間之區域內，設置於積層體700上。複數個導電層55各自設置於對應之1個積層體700上。複數個導電層55於每個積層體700中各自獨立。
各導電層55覆蓋對應之積層體700之側面及上表面。
例如，層51A設置於導電層55與積層體700之間。層51A包含與記憶體層51相同之構件511、512、513。
導電層55與半導體層70之間之部分作為電晶體(以下，稱為存取電晶體)AT而發揮功能。
導電層55作為用以控制積層體700與階梯構造之間之連接之配線(以下，稱為串選擇線)SSL而發揮功能。
藉由串選擇線SSL之電位控制，存取電晶體AT導通或截止。藉此，複數個積層體700中任一積層體電性連接於階梯構造710。
圖6係表示本實施方式之快閃記憶體之記憶單元陣列的電路構成之電路圖。
圖2至圖5中所說明之記憶單元陣列100具有圖6之電路構成。於NAND型快閃記憶體中，記憶單元陣列100包含複數個NAND串NS。
各NAND串NS包含複數個記憶單元MC、及選擇電晶體ST1、ST2。記憶單元MC串聯連接於選擇電晶體ST1之源極與選擇電晶體 ST2之汲極之間。
記憶單元MC能非揮發地記憶資料。記憶單元(以下，亦稱為記憶單元電晶體)MC係具有控制閘極與電荷儲存層之場效電晶體。
於圖2至圖5之構造中，1個NAND串NS包含使用1個半導體層而形成之複數個記憶單元MC、及複數個選擇電晶體ST1、ST2。
於塊BLK內之複數個控制單位中，各自之選擇電晶體ST1之閘極分別連接於對應之選擇閘極線SGD(SGD0、…、SGDn-1)。與此同樣地，於塊BLK內之複數個控制單位(選擇單位)中，各自之選擇電晶體ST2之閘極例如共通連接於選擇閘極線SGS(SGS0、…、SGSn-1)。
屬於同一塊BLK之記憶單元MC之控制閘極分別連接於對應之字元線WL。
各NAND串NS之選擇電晶體ST1之汲極經由存取電晶體AT，連接於複數個位元線BL中對應之1個位元線。位元線BL共通連接於複數個塊BLK間屬於同一行之NAND串NS。
複數個選擇電晶體ST2之源極共通連接於源極線SL。
串選擇線SSL於每個控制單位中，各自設置於記憶單元陣列內。以下，藉由串選擇線SSL而選擇之控制單位稱為串單元。
存取電晶體AT之閘極連接於複數個串選擇線SSL中對應之1個串選擇線。存取電晶體AT之源極/汲極中之一極連接於對應之NAND串NS之選擇電晶體ST1之汲極。存取電晶體AT之源極/汲極中之另一極連接於對應之NAND串NS之選擇電晶體ST1之汲極。
以下，於塊BLK內，藉由汲極側選擇閘極線SGD而選擇之控制單位亦稱為子塊SB。
資料之寫入及資料之讀出在基於位址資訊之塊BLK中，對與屬於1個子塊SB之1個串單元SU內之共通字元線連接之複數個記憶單元統一執行。寫入及讀出資料時所選擇之複數個選擇單元之單位稱為單元組CU。
記憶單元陣列100內之塊數、塊BLK內之串單元數及串單元SU內之NAND串數任意。
於本實施方式之快閃記憶體1中，周邊電路設置於Z方向上之記憶單元陣列100之上方。
圖7係表示本實施方式之快閃記憶體之設置有周邊電路的區域之模式圖。
如圖7所示，設置有構成周邊電路之元件之區域(以下，稱為周邊電路區域)200設置於Z方向上之記憶單元陣列100之上方。
周邊電路區域200包含複數個電晶體TR。
複數個電晶體TR於Z方向上，配置於記憶單元陣列100之上方。周邊電路包含複數個電晶體TR。周邊電路區域200內之電晶體TR供記憶單元陣列100內之配線之選擇電路(例如，選擇閘極線解碼器)142等使用。
周邊電路區域200內之電晶體TR為薄膜電晶體(TFT)。以下，周邊電路區域200亦稱為TFT區域。
電晶體TR之構造如下所述。
周邊電路之元件(例如，電晶體)TRx亦可設置於基板(半導體基板)80之半導體區域內。
例如，周邊電路區域800於X方向及(或)Y方向上，設置於 與記憶單元陣列100相鄰之區域內。
電晶體TRx設置於周邊電路區域800內。配置電晶體TRx之半導體區域被元件分離層(絕緣層)89所包圍。
電晶體TRx之閘電極85隔著閘極絕緣層(未圖示)，設置於基板80之上表面上。電晶體TRx之2個源極/汲極82、83設置於基板80之內部。
如字元線解碼器141及驅動電路160內之電晶體般使用相對較高之電壓(例如，8V以上)而動作之電晶體TRx設置於周邊電路區域800內。藉此，電晶體TRx能確保相對較高之閘極耐壓。例如，對電晶體TRx施加之電壓為對電晶體TR施加之電壓以上。
如此，使用較TFT區域200內之電路相對更高之電壓而動作之電路配置於基板80內之半導體區域上。藉此，本實施方式之快閃記憶體1能執行所期望之動作，而不會造成動作特性之劣化。
圖8表示圖7之變化例。
記憶單元陣列100有時會設置於基板80之溝槽88內。該情形時，Z方向上之周邊電路區域800之位置高於Z方向上之記憶單元陣列100之位置。例如，周邊電路區域800之基板(半導體區域)之上表面f2的Z方向上之位置高於設置有記憶單元陣列100之區域之基板的上表面f1之Z方向上之位置。
例如，周邊電路區域800於X方向及(或)Y方向上，設置於與TFT區域200相鄰之區域內。
再者，亦可不於基板80之半導體區域內設置周邊電路區域800，而將構成周邊電路之元件全部設置於TFT區域200內。
(b1)構造例
參照圖9至圖11，對本實施方式之快閃記憶體之構造例進行說明。
圖9至圖11係用以說明本實施方式之快閃記憶體中記憶單元陣列上方之周邊電路區域內之元件的構造例之基本構成之圖。
圖9係表示本實施方式之快閃記憶體中周邊電路區域(TFT區域)內之電晶體之構造例之俯視圖。圖10係本實施方式之快閃記憶體之沿著圖9的A-A線之剖視圖。圖11係本實施方式之快閃記憶體之沿著圖9的B-B線之剖視圖。
如圖9至圖11所示，複數個半導體層300(300a、300b)設置於Z方向上之記憶單元陣列100之上方。於記憶單元陣列100之上方，複數個半導體層300沿Y方向及X方向排列。各半導體層300沿Y方向延伸。各半導體層300具有自Z方向觀察呈四邊形之平面構造。
例如，X-Y平面內，各半導體層300於Z方向上，配置於與記憶單元陣列100內之積層體700重疊之位置。
複數個場效電晶體TRn、TRp設置於各半導體層300a、300b上。半導體層300a例如為n型半導體層。半導體層300b例如為p型半導體層。半導體層300a、300b亦可為未以離子注入方式添加摻雜劑之半導體層。
n通道型電晶體TRn設置於半導體層(半導體區域)300a上。p通道型電晶體TRp設置於半導體層(半導體區域)300b上。
電晶體TRn、TRp均為薄膜電晶體(TFT)。
各電晶體TR(TRn、TRp)包含閘電極35(35a、35b)、閘極 絕緣層34(34a、34b)及2個源極/汲極層30(30a、30b)、31(31a、31b)。
於各電晶體TR中，Y方向上相鄰之2個源極/汲極層30、31設置於半導體層300內。半導體層300內之2個源極/汲極層間之區域32(32a、32b)成為電晶體之通道區域。
例如，於n通道型電晶體TRn中，n型源極/汲極層30a、31a設置於半導體層300a內。例如，於p通道型電晶體TRp中，p型源極/汲極層30b、31b設置於半導體層300b內。
閘電極35設置於半導體層300之通道區域32之上方。閘極絕緣層34設置於閘電極35與半導體層300之間。
以下，包含閘電極35與閘極絕緣層34之積層體亦稱為閘極堆棧。
導電層40設置於Z方向上之半導體層300之下方。導電層40配置於Z方向上之半導體層300與記憶單元陣列100之間之區域內。
例如，於各電晶體TRn、TRp中，源極/汲極層31經由接觸插塞41(41a、41b)，連接於導電層40。接觸插塞41與Z方向上之半導體層300之下表面(於Z方向上與設置有閘電極之面相對向之面)相接。
導電層46(46a、46b)、48(48a、48b)設置於Z方向上之半導體層300之上方。
例如，於各電晶體TRn、TRp中，源極/汲極層30經由接觸插塞47(47a、47b)，連接於導電層46(46a、46b)。接觸插塞47與Z方向上之半導體層300之上表面(於Z方向上設置有閘電極之面)相接。
再者，可為各電晶體TR之源極/汲極層30、31兩者連接於與半導體層300之上表面相接之接觸插塞。亦可為各電晶體TR之源極/汲 極層30、31兩者連接於與半導體層300之下表面相接之接觸插塞。還可為源極/汲極層30連接於與半導體層300之下表面相接之接觸插塞，源極/汲極層31連接於與半導體層300之上表面相接之接觸插塞。
例如，於各電晶體TRn、TRp中，閘電極35經由接觸插塞49(49a、49b)，連接於導電層48。
例如，若於共通之半導體層300上，Y方向上相鄰之2個電晶體TR為導電型相同之電晶體，則Y方向上相鄰之2個電晶體TR能共有2個電晶體間之1個源極/汲極層。
藉由如此使2個電晶體TR間共有源極/汲極層，能抑制記憶單元陣列100之上方之電晶體TR(及電路)之尺寸(面積)增大。
例如，半導體層300之材料選自矽、鍺、矽鍺、氧化物半導體、氮化物半導體及氮氧化物半導體。
閘電極35之材料選自矽、鍺、矽鍺、矽化合物、鍺化合物、金屬及導電化合物。
閘極絕緣層34之材料選自氧化矽、氮氧化矽、氧化鍺、氮氧化鍺、氧化矽鍺、氮氧化矽鍺及絕緣性高介電體材料。
本實施方式中，TFT區域200內之複數個半導體層300a之間距D1與記憶單元陣列100內之複數個積層體700之間距Da實質上相等。
X方向上之2個半導體層300間之間隔D2例如等於X方向上之2個積層體700間之間隔Db。
例如，X方向上之半導體層300之尺寸具有某大小D3。例如，尺寸D3等於X方向上之積層體700之尺寸Dc。
半導體層300a之間距D1相當於，沿X方向排列之2個半導 體層300a中一半導體層300a之X方向上之一端(圖11之左側之端部)與另一半導體層300a之X方向上之一端(圖11之左側之端部)之間之尺寸。間距D1等於間隔D2與尺寸D3之合計。
積層體700之間距Da相當於，沿X方向排列之2個積層體700中一積層體700之X方向上之一端(圖11之左側之端部)與另一積層體700之X方向上之一端(圖11之左側之端部)之間之尺寸。
若以“ta”表示積層體700之側面上之記憶體層51之膜厚，則尺寸Db大於2×ta。若以“tb”表示X方向上相對向之記憶體層51間之導電層50之尺寸，則尺寸Db等於2×ta+tb。
間距Da等於間隔Db與尺寸Dc之合計。
再者，有時根據積層體700內之半導體層70之積層數(Z方向上之積層體700之高度)，積層體700會具有錐形之剖面形狀。該情形時，積層體700之間距Da、積層體700間之間隔Db及積層體700之尺寸Dc基於Z方向上之積層體700之上端側之尺寸而設定。但間距Da及間隔Db亦可基於Z方向上之積層體700之下端側之尺寸而設定。
半導體層300之加工(蝕刻)與閘極堆棧(閘電極35及閘極絕緣層34)之加工(蝕刻)共通。
藉由製造工序之共通化，半導體層300之X方向上之端部之位置與閘電極35之X方向上之端部(閘極寬度方向上之閘極端)之位置對齊。例如，X方向上之半導體層300之尺寸D3等於X方向上之閘電極35之尺寸D3a。
閘極絕緣層34之X方向上之端部之位置與半導體層300之X方向上之端部之位置及閘電極35之X方向上之端部之位置對齊。X方向上 之閘極絕緣層34之尺寸等於半導體層300a之尺寸D3及閘電極35a之尺寸D3a。
例如，加工半導體層300時，有時會根據半導體層300之圖案來蝕刻半導體層300之下方的接觸插塞41之X方向上之端部。
該情形時，接觸插塞41之X方向上之端部之位置與半導體層300之X方向上之端部之位置對齊。又，接觸插塞41之X方向上之端部之位置與閘極絕緣層34之X方向上之端部之位置及閘電極35之X方向上之端部之位置對齊。再者，亦可僅接觸插塞41之X方向上之一端之位置與半導體層300之X方向上之一端之位置對齊。
例如，接觸插塞41a包含具有X方向上之尺寸D3z之部分411a。例如，接觸插塞41a包含2個部分411a、412a。部分411a設置於半導體層300與部分412a之間。部分412a設置於部分411a與導電層40之間。
X方向上之部分411a之尺寸D3z小於X方向上之部分412a之最大尺寸D3x。再者，部分412a於Z方向上之上部側(部分411a側)具有最大尺寸，於Z方向上之下部側(導電層40側)具有最小尺寸。
再者，此處例示出了半導體層300a與積層體700之尺寸關係。半導體層300b與積層體700之尺寸關係和半導體層300a與積層體700之尺寸關係實質上相同。
此處，半導體層300a與n通道型電晶體之閘電極35a之尺寸關係僅為例示。半導體層300b與p通道型電晶體之閘電極35b之尺寸關係和半導體層300a與閘電極35a之尺寸關係實質上相同。
於Z方向上之記憶單元陣列100之上方，設置有使用以上述構造為基本構造之複數個電晶體TR之周邊電路。
以下，對記憶單元陣列100之上方之周邊電路之構成例進行說明。
<例1：選擇閘極線解碼器>
參照圖12至圖14，對本實施方式之快閃記憶體中記憶單元陣列上方之周邊電路之例1進行說明。
本例中，選擇閘極解碼器142設置於記憶單元陣列100上方之TFT區域200內。
(電路例)
圖12係表示本實施方式之快閃記憶體之選擇閘極線解碼器的構成之模式電路圖。
本實施方式中，選擇閘極線解碼器(以下，亦記作SG解碼器)142包含Z方向上之記憶單元陣列100之上方的TFT區域200內之複數個場效電晶體TRn、TRp。
SG解碼器142將記憶單元陣列100內之複數個選擇閘極線SGD、SGS中基於位址資訊(選擇位址)之汲極側及源極側選擇閘極線SGD、SGS設定為選擇狀態(啟動狀態)。SG解碼器142將所選擇之選擇閘極線SGD、SGS以外之選擇閘極線SGD、SGS設定為非選擇狀態(停運狀態)。以下，成對之汲極側選擇閘極線SGD及源極側選擇閘極線SGS構成之組亦稱為選擇閘極線組SG。本例中，選擇閘極線組SG之數量為4個。
SG解碼器142包含位址解碼電路60與選擇電路61。
位址解碼電路60包含複數個解碼單元DU(DU0、DU1、DU2、DU3)。各解碼單元DU與複數個選擇閘極線組SG中對應之1組建立了關聯。
例如，解碼單元DU之數量與塊BLK內之選擇閘極線組SG之數量相同。本例中示出了位址解碼電路60內設置有4個解碼單元DU之例。但解碼單元DU之個數係根據記憶單元陣列100內之選擇閘極線組數而變更。
複數個解碼單元DU利用對所供給之位址資訊之不同計算處理(解碼處理)，解碼選擇閘極線位址ADD-SG。
例如，於某塊BLK(或者某子塊或串單元)具有4個選擇閘極線組SG之情形時，某塊之選擇閘極線以2位元之信號A0、A1來表示。
該情形時，各解碼單元DU(DU0、DU1、DU2、DU3)包含2個n通道型電晶體TRn0、TRn1及2個p通道型電晶體TRp0、TRp1。
於各解碼單元DU中，電晶體TRn1(TRn1a、TRn1b、TRn1c、TRn1d)之源極/汲極中之一極連接於被施加了接地電壓Vss之端子(以下，記作接地端子Vss)。電晶體TRn1之源極/汲極中之另一極連接於電晶體TRn0(TRn0a、TRn0b、TRn0c、TRn0d)之源極/汲極中之一極。電晶體TRn0之源極/汲極中之另一極連接於對應之解碼信號線DEC(DEC0、DEC1、DEC2、DEC3)。
如此，於解碼單元DU內，就複數個電晶體TRn而言，於接地端子Vss與解碼信號線DEC之間，電晶體TRn之電流路徑串聯連接。
於各解碼單元DU中，電晶體TRp0(TRp0a、TRp0b、TRp0c、TRp0d)之源極/汲極中之一極連接於被施加了電壓Vdd之端子(以下，記作電源端子Vdd)。電晶體TRp0之源極/汲極中之另一極連接於對應之解碼信號線DEC。電晶體TRp1(TRp1a、TRp1b、TRp1c、TRp1d)之源極/汲極中之一極連接於電源端子Vdd。電晶體TRp1之源極/汲極中之另一 極連接於對應之解碼信號線DEC。
如此，於解碼單元DU內，就複數個電晶體TRp而言，於電源端子Vdd與解碼信號線DEC之間，電晶體TRn之電流路徑並聯連接。
選擇閘極線位址ADD-SG包含複數個信號(以下，亦稱為位址位元信號)A0、A1。信號A0或信號bA0中任一信號根據解碼單元DU，向電晶體TRn0之閘極供給。信號A1或信號bA1中任一信號根據解碼單元DU，向電晶體TRn1之閘極供給。信號bA0係信號A0之反相信號。信號bA1係信號A1之反相信號。
信號A0或信號bA0中任一信號根據解碼單元DU，向電晶體TRp0之閘極供給。信號A1或信號bA1中任一信號根據解碼單元DU，向電晶體TRp1之閘極供給。
選擇電路61包含複數個汲極側選擇閘極線選擇器(以下，亦記作汲極側SG選擇器)SUD(SUD0、SUD1、SUD2、SUD3)及複數個源極側選擇閘極線選擇器(以下，亦記作源極側SG選擇器)SUS(SUS0、SUS1、SUS2、SUS3)。
汲極側SG選擇器SUD與複數個汲極側選擇閘極線SGD中對應之1個汲極側選擇閘極線建立了關聯。源極側SG選擇器SUS與複數個源極側選擇閘極線SGS中對應之1個源極側選擇閘極線建立了關聯。
各SG選擇器SUD包含n通道型電晶體TRn2(TRn2a、TRn2b、TRn2c、TRn2d)及p通道型電晶體TRp2(TRp2a、TRp2b、TRp2c、TRp2d)。
於各SG選擇器SUD中，電晶體TRn2之源極/汲極中之一極連接於接地端子Vss，電晶體TRn2之源極/汲極中之另一極連接於節點 NDd(NDd0、NDd1、NDd2、NDd3)。於各SG選擇器SUD中，電晶體TRp2之源極/汲極中之一極連接於被施加了電壓Vsgd之端子(以下，亦記作電源端子Vsgd)。電晶體TRp2之源極/汲極中之另一極連接於節點NDd。
各SG選擇器SUD之節點NDd連接於複數個汲極側選擇閘極線SGD中對應之1個汲極側選擇閘極線。
於各汲極側SG選擇器SUD中，電晶體TRn2之閘極及電晶體TRp2之閘極連接於複數個解碼信號線DEC中對應之1個解碼信號線。於各SG選擇器SUD中，根據解碼信號線DEC之電位(解碼信號之信號位準)，電晶體TRn2及電晶體TRp2中任一電晶體導通。
各SG選擇器SUS包含n通道型電晶體TRn3(TRn3a、TRn3b、TRn3c、TRn3d)及p通道型電晶體TRp3(TRp3a、TRp3b、TRp3c、TRp3d)。
於各SG選擇器SUS中，電晶體TRn3之源極/汲極中之一極連接於接地端子Vss，電晶體TRn3之源極/汲極中之另一極連接於節點NDs(NDs0、NDs1、NDs2、NDs3)。於各SG選擇器SUS中，電晶體TRp3之源極/汲極中之一極連接於被施加了電壓Vsgs之端子(以下，亦記作電源端子Vsgs)。電晶體TRp3之源極/汲極中之另一極連接於節點NDs。
各SG選擇器SUS之節點NDs連接於複數個源極側選擇閘極線SGS中對應之1個源極側選擇閘極線。
於各源極側SG選擇器SUS中，電晶體TRn3之閘極及電晶體TRp3之閘極連接於複數個解碼信號線DEC中對應之1個解碼信號線。於各SG選擇器SUS中，根據解碼信號線DEC之電位，電晶體TRn3及電晶體 TRp3中任一電晶體導通。
SG解碼器142包含複數個反相器INV0、INV1。
各位址位元信號A0、A1向對應之反相器INV0、INV1供給。反相器INV0輸出位址位元信號A0之反相信號(以下，稱為反相位址位元信號)bA0。反相器INV1輸出位址位元信號A1之反相位址位元信號bA1。
SG解碼器142使用位址位元信號A0、A1及其反相信號bA0、bA1，控制選擇閘極線SGD、SGS之選擇狀態及非選擇狀態。
(動作例)
SG解碼器142自複數個選擇閘極線組中選擇1個基於位址資訊ADD之選擇閘極線組。
於SG解碼器142中，複數個解碼單元DU各自接收選擇閘極線位址。
各解碼單元DU解碼選擇閘極線位址。各解碼單元DU將表示解碼結果之信號(以下，稱為解碼信號)向對應之汲極側及源極側之SG選擇器SUD、SUS輸出。
與選擇閘極線位址對應之解碼單元DU輸出表示選擇狀態之解碼信號。其他解碼單元DU輸出表示非選擇狀態之解碼信號。
於選擇電路中，各SG選擇器SUD、SUS接收來自對應之解碼單元DU之解碼信號。
於SG選擇器SUD、SUS接收到表示選擇狀態之解碼信號之情形時，SG選擇器SUD、SUS使對應之選擇閘極線組SG成為選擇狀態。於SG選擇器接收到表示非選擇狀態之解碼信號之情形時，SG選擇器將對 應之選擇閘極線組SG設定為非選擇狀態。
藉此，自記憶單元陣列內之複數個選擇閘極線組中任選一組。
如圖12所示，例示以2位元表示選擇閘極線位址ADD-SG之情形，而更具體地說明SG解碼器142之動作例。
2位元之選擇閘極線位址ADD-SG包含2個位址位元信號A0、A1。
於2位元之位址ADD-SG中，位址信號A0對應於下位之位元，位址信號A1對應於上位之位元。
於以2位元表示選擇閘極線SGD、SGS之位址之情形時，1個記憶單元陣列100包含4個汲極側選擇閘極線SGD(SGD0、SGD1、SGD2、SGD3)及4個源極側選擇閘極線SGS(SGS0、SGS1、SGS2、SGS3)。
圖12之SG解碼器142基於選擇閘極線位址ADD-SG，自4個選擇閘極線組SG中選擇1個選擇閘極線組。
再者，藉由選擇閘極線位址ADD-SG而選擇之單位因記憶單元陣列100內之構成而異。例如，選擇閘極線位址ADD-SG相當於記憶單元陣列100之塊位址、或塊內較所分配出之塊更小之選擇單位(例如，子塊或串單元)之位址。
選擇閘極線位址ADD-SG之各位址位元信號A0、A1向對應之反相器INV0、INV1供給。反相器INV0輸出位址位元信號A0之反相信號bA0。反相器INV1輸出位址位元信號A1之反相信號bA1。
於位址解碼電路60中，解碼單元DU根據對應之選擇閘極 線組，接收位址位元信號A0、bA1及(或)反相信號bA0、bA1。
各解碼單元DU基於位址位元信號A0、A1及(或)反相信號bA0、bA1，產生解碼信號。
例如，於選擇閘極線位址ADD-SG之值為“00”之情形時，解碼單元DU0接收“1”信號bA0及“1”信號bA1。
該情形時，其他解碼單元DU1、DU2、DU3如下所述，分別接收位址位元信號。
解碼單元DU1接收“0”信號A0及“1”信號bA1。解碼單元DU2接收“1”信號bA0及“0”信號A1。解碼單元DU3接收“0”信號A0及“0”信號A1。
再者，“0”信號與“L”位準之信號建立了關聯。“1”信號與“H”位準之信號建立了關聯。例如，表示“H”位準之信號之電壓值(例如，電源電壓)高於表示“L”位準之信號之電壓值(例如，接地電壓Vss)。
於解碼單元DU0中，“H”(=“1”)位準之信號向各電晶體TRn0、TRn1之閘極及各電晶體TRp0、TRp1之閘極供給。
藉由“H”位準之信號bA0、bA1，於解碼單元DU0中，n通道型電晶體TRn0、TRn1全部導通。接地端子Vss經由導通狀態之電晶體nTR，與解碼信號線DEC0連接。藉由“H”位準之信號bA0、bA1，解碼單元DU0之p通道型電晶體TRp0、TRp1全部截止。電源端子Vdd藉由截止狀態之電晶體TRp0、TRp1，與解碼信號線DEC0電性分離。
其結果，解碼單元DU0向解碼信號線DEC0輸出“L”位準之解碼信號。
於解碼單元DU1中，藉由“0”信號A0，電晶體TRn0b截止，電晶體TRp1b導通。接地端子Vss藉由截止狀態之電晶體TRn0b，與解碼信號線DEC1電性分離。電源端子Vdd藉由導通狀態之電晶體TRp1b，與解碼信號線DEC1電性連接。
藉此，解碼單元DU1向解碼信號線DEC1輸出電壓Vdd。
於解碼單元DU2中，藉由“0”信號A1，電晶體TRn1c截止，電晶體TRp0c導通。接地端子Vss藉由截止狀態之電晶體TRn1c，與解碼信號線DEC2電性分離。電源端子Vdd藉由導通狀態之電晶體TRp0c，與解碼信號線DEC2電性連接。
藉此，解碼單元DU2向解碼信號線DEC2輸出電壓Vdd。
於解碼單元DU3中，藉由“0”信號A0、A1，電晶體TRn0d、TRn1d截止，電晶體TRp0d、TRp1d導通。接地端子Vss藉由截止狀態之電晶體TRn0d、TRn1d，與解碼信號線DEC3電性分離。電源端子Vdd藉由導通狀態之電晶體TRp0d、TRp1d，與解碼信號線DEC3電性連接。
藉此，解碼單元DU3向解碼信號線DEC3輸出電壓Vdd。
如此，根據選擇閘極線位址ADD-SG之信號A0、A1、bA0、bA1之信號位準，選自複數個解碼單元DU之1個解碼單元DU輸出“L”位準之解碼信號。非選擇之其他複數個解碼單元DU輸出“H”位準之解碼信號。
各SG選擇器SU自對應之解碼單元DU接收解碼信號。
SG選擇器SUD0、SUS0自解碼單元DU0接收“L”位準之解碼信號。
其他SG選擇器SUD1、SUD2、SUD3、SUS1、SUS2、SUS3自解碼單元DU1、DU2、DU3分別接收“H”位準之解碼信號。
於SG選擇器SUD0中，藉由“L”位準之解碼信號，n通道型電晶體TRn2a截止。接地端子Vss藉由截止狀態之電晶體TRn2a，與節點NDd0電性分離。藉由“L”位準之解碼信號，p通道型電晶體TRp2a導通。電源端子Vsgd藉由導通狀態之電晶體TRp2a，與節點NDd0電性連接。
於SG選擇器SUS0中，藉由“L”位準之解碼信號，n通道型電晶體TRn3a截止。接地端子Vss藉由截止狀態之電晶體TRn3a，與節點NDs0電性分離。藉由“L”位準之解碼信號，p通道型電晶體TRp3a導通。電源端子Vsgs藉由導通狀態之電晶體TRp3a，與節點NDs0電性連接。
其結果，對汲極側選擇閘極線SGD0施加電壓Vsgd。對源極側選擇閘極線SGS0施加電壓Vsgs。
藉此，選擇閘極線SGD0、SGS0成為選擇狀態。藉由所施加之電壓Vsgd，連接於選擇閘極線SGD0之選擇電晶體ST1導通。藉由所施加之電壓Vsgs，連接於選擇閘極線SGS0之選擇電晶體ST2導通。
於其他汲極側SG選擇器SUD1、SUD2、SUD3中，藉由“H”位準之解碼信號，電晶體TRn2導通，電晶體TRp2截止。藉此，對汲極側選擇閘極線SGD1、SGD2、SGD3分別施加接地電壓Vss。
其結果，與汲極側選擇閘極線SGD1、SGD2、SGD3分別連接之選擇電晶體ST1截止。
於其他源極側SG選擇器SUS1、SUS2、SUS3中，藉由 “H”位準之解碼信號，電晶體TRn3導通，電晶體TRp3截止。藉此，對源極側選擇閘極線SGS1、SGS2、SGS3分別施加接地電壓Vss。
其結果，與源極側選擇閘極線SGS1、SGS2、SGS3分別連接之選擇電晶體ST2截止。
如此，所選擇之選擇閘極線SGD0、SGS0以外之選擇閘極線SGD0、SGS0成為非選擇狀態。
於選擇閘極線位址之位址位元信號A0、A1為“01”“10”及“11”之情形時，解碼單元DU1、DU2、DU3中任一解碼單元亦輸出“L”位準之解碼信號。被供給了“L”位準之解碼信號之SG選擇器使選擇閘極線SGD、SGS成為選擇狀態。
如此，本實施方式中，圖12之SG解碼器142能選擇基於位址資訊ADD之汲極側選擇閘極線SGD及源極側選擇閘極線SGS。
(構造例)
參照圖13及圖14，對本實施方式之快閃記憶體中SG解碼器之構造例進行說明。
圖13係表示本實施方式之快閃記憶體中SG解碼器之位址解碼電路之構造例之模式俯視圖。
圖14係表示本實施方式之快閃記憶體中SG解碼器之構造例之模式剖視圖。圖14表示沿著圖13之A1-A1線之剖面。
再者，圖14之沿著X方向之剖面與圖11之例實質上相同，因此省略本例中沿著X方向之剖面構造之說明。
如圖13及圖14所示，複數個半導體層300a(300a-0、300a-1、300a-2、300a-3)及複數個半導體層300b(300b-0、300b-1、300b-2、 300b-3)設置於Z方向上之記憶單元陣列100之上方之TFT區域200內。複數個半導體層300a、300b於Z方向上，設置於與基板之上表面距離相同之高度。各半導體層300a、300b沿Y方向延伸。
設置有位址解碼電路60之區域R60設置於記憶單元陣列100之上方。
於區域R60內，n通道型場效電晶體(例如，TFT)TRn0a、TRn1a設置於各半導體層300a上。
例如，於解碼單元DU0中，2個電晶體TRn0a、TRn1a設置於半導體層300a-0上。
2個閘電極35a-0a、35a-1a隔著閘極絕緣膜34，設置於半導體層300a-0上。例如，絕緣層(以下，亦稱為側壁絕緣層)39設置於閘電極35a之側面上。
複數個源極/汲極層30a、31a、33a設置於半導體層300a-0內。通道區域32a於源極/汲極層30a、31a、33a間，設置於半導體層300a-0內。
於1個半導體層300a-0上，Y方向上相鄰之2個電晶體TRn0a、TRn1a共有源極/汲極層33a。
藉此，各半導體層300a-0上之電晶體TRn0a、TRn1a之電流路徑串聯連接。
半導體層300a-0之一端電性連接於導電層(例如，金屬層)40a。導電層40a沿Y方向延伸。導電層40a於Z方向上，設置於半導體層300a-0、300b-0與記憶單元陣列100之間。Z方向上之導電層40a之位置低於Z方向上之半導體層300a之位置。
接觸插塞41a設置於Y方向上之半導體層300a-0之一端(源極/汲極層31a)之下表面下。接觸插塞41a設置於半導體層300a-0與導電層40a之間。半導體層300a-0經由接觸插塞41a，連接於導電層40a。
半導體層300a-0之另一端(源極/汲極層30a)連接於半導體層301。半導體層301沿X方向延伸。複數個半導體層300a-0共通連接於1個半導體層301。半導體層301連接於接地端子Vss。接地電壓Vss自半導體層301向複數個半導體層300a-0供給。
例如，半導體層300a-0及半導體層301為連續之1層。
沿X方向排列之源極/汲極層31a，依每一解碼單元DU各自分開。沿X方向排列之源極/汲極層33a，依每一解碼單元DU各自分開。
複數個導電層(例如，金屬層)48a(48a-0、48a-1、48a-2、48a-3)設置於閘電極35a-0a、35a-1a之上方。各導電層48a沿X方向延伸。
4個導電層48a配置於沿X方向排列之複數個閘電極35a之上方。Z方向上之導電層48a之位置，高於Z方向上之半導體層300a之位置。
位址位元信號被供給至各導電層48a。
如上所述，於選擇閘極線位址ADD-SG包含2位元之位址位元信號之情形時，信號A0被供給至導電層48a-0，反相信號bA0被供給至導電層48a-1。信號A1被供給至導電層48a-2，反相信號bA1被供給至導電層48a-3。
例如，於解碼單元DU0之電晶體TRn0、TRn1中，導電層48a-1經由接觸插塞CP，連接於閘電極35a-0a，導電層48a-3經由接觸插塞CP，連接於閘電極35a-1a。
於其他解碼單元DU1、DU2、DU3中，各半導體層300a上 之電晶體TRn0、TRn1具有與上述構造實質上相同之構造。但連接於各閘電極35a之導電層48a-0、48a-1、48a-2、48a-3，因每個解碼單元DU而異。
p通道型場效電晶體(例如，TFT)TRp0、TRp1設置於各半導體層300b上。
例如，於解碼單元DU0中，2個電晶體TRp0a、TRp1a設置於半導體層300b-0上。
2個閘電極35b-0a、35b-1a隔著閘極絕緣膜34，設置於半導體層300b-0上。例如，側壁絕緣層39設置於閘電極35b之側面上。
複數個源極/汲極層30b(30ba、30bb)、31b設置於半導體層300b內。通道區域32b設置於源極/汲極層30b、31b間之半導體層300b內。
於沿X方向排列之複數個半導體層300b中，沿X方向排列之源極/汲極層30ba，係經由半導體層302而連接。半導體層302沿X方向延伸。半導體層302連接於電源端子Vdd。電源電壓Vdd自半導體層302向複數個半導體層300b供給。
例如，半導體層300b與半導體層302為連續之1層。
再者，複數個源極/汲極層30ba亦可經由接觸插塞及導電層而連接。
於沿X方向排列之複數個半導體層300b中，沿X方向排列之源極/汲極層30bb經由半導體層303而連接。半導體層303連接於電源端子Vdd。電源電壓Vdd自半導體層303向複數個半導體層300b供給。
例如，半導體層300b與半導體層303為連續之1層。
再者，複數個源極/汲極層30bb亦可經由接觸插塞及導電層而連接。
於1個半導體層300b上，Y方向上相鄰之2個電晶體TRp0a、TRn1a共有源極/汲極層31b。
源極/汲極層31b經由接觸插塞41b，電性連接於Z方向上之半導體層300b之下方之導電層40a。
接觸插塞41b於Z方向上，與源極/汲極層31b重疊。沿Y方向排列之源極/汲極層31b相互分離。
複數個導電層(例如，金屬層)48b設置於閘電極35b-0a、35b-1a之上方。各導電層48b沿X方向延伸。
4個導電層48b配置於沿X方向排列之複數個閘電極35b之上方。Z方向上之導電層48b之位置高於Z方向上之半導體層300b之位置。
位址位元信號向各導電層48b供給。
如上所述，於選擇閘極線位址ADD-SG包含2位元之位址位元信號之情形時，信號A0向導電層48b-0供給，反相信號bA0向導電層48b-1供給。信號A1向導電層48b-2供給，反相信號bA1向導電層48b-3供給。
例如，於解碼單元DU0之電晶體TRp0、TRp1中，導電層48b-1經由接觸插塞CP，連接於閘電極35b-0a，導電層48b-3經由接觸插塞CP，連接於閘電極35b-1a。
於其他解碼單元DU中，各半導體層300b上之電晶體TRp0、TRp1具有與上述構造實質上相同之構造。但連接於各閘電極35b之導電層48b-0、48b-1、48b-2、48b-3於每個解碼單元DU中各不相同。
汲極側SG選擇器SUD及源極側SG選擇器SUS設置於Z方向上之記憶單元陣列100之上方之區域R61D、R61S內。
設置有汲極側SG選擇器SUD之區域R61D設置於設置有位址解碼電路60之區域R60之Y方向上之一端側。設置有源極側SG選擇器SUS之區域R61S設置於設置有位址解碼電路60之區域R60之Y方向上之一端側。
例如，汲極側SG選擇器SUD及源極側SG選擇器SUS設置於對應之選擇閘極線組SG附近之區域(例如，對應之選擇閘極線之上方之區域)內。經由複數個導電層及接觸插塞，各SG選擇器SUD、SUS連接於對應之解碼單元DU。
為了將解碼單元DU與SG選擇器SU(SUD、SUS)連接，解碼信號線DEC中包含之複數個導電層40a、48d、48s及複數個接觸插塞於區域R60至區域R61D、R61S之間之區域內，要按所期望之佈局走線。
於各SG選擇器SU之配置區域R61D、R61S內，設置有半導體層300a(300a-d、300a-s)與半導體層300b(300b-d、300b-s)。
於汲極側SG選擇器SUD之區域R61D內，n通道型電晶體TRn2a(TRn2a、TRn2b、TRn2c、TRn2d)各自設置於半導體層300a-d上。
電晶體TRn2之閘電極35ad隔著閘極絕緣層34，設置於半導體層300a-d之上方。
電晶體TRn2之2個源極/汲極層(n型半導體區域)30ad、31ad設置於半導體層300a-d內。通道區域32ad於2個源極/汲極層30ad、31ad間，設置於半導體層300a-d內。
源極/汲極層30ad連接於接地端子Vss。源極/汲極層31ad經由接觸插塞41nd，連接於導電層(節點NDd)40d。Z方向上之導電層40d之位置低於Z方向上之半導體層300a-d之位置。Z方向上之導電層40d之位置與Z方向上之導電層40a之位置相同。
閘電極35ad經由插塞49ad，連接於導電層48d。Z方向上之導電層48d之位置高於Z方向上之半導體層300a-d之位置。Z方向上之導電層48d之位置與Z方向上之導電層48a之位置相同。
於汲極側SG選擇器SUD之區域R61D內，p通道型電晶體TRp2(TRp2a、TRp2b、TRp2c、TRp2d)設置於半導體層300b-d上。
p通道型電晶體TRp2之閘電極35bd隔著閘極絕緣層34，設置於半導體層300b-d之上方。
電晶體TRp2之2個源極/汲極層(p型半導體區域)30bd、31bd設置於半導體層300b-d內。通道區域32bd於2個源極/汲極層30bd、31bd間，設置於半導體層300b-d內。
源極/汲極層30bd連接於電源端子Vsgd。源極/汲極層31bd經由接觸插塞41pd，連接於導電層40d(節點NDd)。
閘電極35bd經由接觸插塞49bd，連接於導電層48d。
導電層48d經由接觸插塞41d、49d及導電層309d，連接於導電層40a。導電層309d例如為半導體層(例如，n型半導體層)。Z方向上之導電層309d之位置與Z方向上之半導體層300之位置實質上相同。
於源極側SG選擇器SUS之區域R61S內，n通道型電晶體TRn3(TRn3a、TRn3b、TRn3c、TRn3d)各自設置於半導體層300a-s上。
電晶體TRn3之閘電極35as隔著閘極絕緣層34，設置於半 導體層300a-s之上方。
電晶體TRn3之2個源極/汲極層(n型半導體區域)30as、31as設置於半導體層300a-s內。通道區域32as於2個源極/汲極層30as、31as間，設置於半導體層300a-s內。
源極/汲極層30as連接於接地端子Vss。源極/汲極層31as經由接觸插塞41ns，連接於導電層(節點NDs)40s。Z方向上之導電層40s之位置低於Z方向上之半導體層300a-s之位置。Z方向上之導電層40s之位置與Z方向上之導電層40a之位置相同。
閘電極35as經由插塞49as，連接於導電層48s。Z方向上之導電層48s之位置高於Z方向上之半導體層300a-s之位置。Z方向上之導電層48s之位置與Z方向上之導電層48a之位置相同。
於源極側SG選擇器SUS之區域R61S內，p通道型電晶體TRp3(TRp3a、TRp3b、TRp3c、TRp3d)設置於半導體層300b-s上。
p通道型電晶體TRp3之閘電極35bs隔著閘極絕緣層34，設置於半導體層300b-s之上方。
電晶體TRp3之2個源極/汲極層(p型半導體區域)30bs、31bs設置於半導體層300b-s內。通道區域32bs於2個源極/汲極層30bs、31bs間，設置於半導體層300b-s內。
源極/汲極層30bs連接於電源端子Vsgs。源極/汲極層31bs經由接觸插塞41ps，連接於導電層40s(節點NDd)。
閘電極35bs經由接觸插塞49bs，連接於導電層48s。
導電層48s經由接觸插塞41s、49s及導電層309s，連接於導電層40a。導電層309s例如為半導體層(例如，n型半導體層)。Z方向上 之導電層309s之位置與Z方向上之半導體層300之位置實質上相同。
解碼信號線DEC包含：導電層40，其設置於半導體層300之下方之層(配線層)內；導電層48，其設置於半導體層300之上方之層內；及複數個接觸插塞，其等將導電層40、48間連接。層(或配線層)係設置於Z方向上與基板之表面相距某高度之位置處之區域(空間)。
藉此，SG選擇器SU連接於解碼單元DU。
如此，亦可使用設置於不同層內之複數個導電層，形成1個信號線。
例如，於源極側SG選擇器之配置區域R60S中，亦可於2個半導體層300a-s、300b-s間之區域內設置虛設部DM。
虛設部DM包含導電層31x、絕緣層34x及導電層35x。導電層35x隔著絕緣層34x，設置於Z方向上之導電層31x之上方。導電層31x例如為半導體層。Z方向上之導電層31x之位置與Z方向上之半導體層300之位置相同。
例如，虛設部DM表示Y方向上相鄰之塊間之交界。
記憶單元陣列100之汲極側選擇閘極線SGD經由接觸插塞57D、59D及導電層58D，連接於導電層40d。
藉此，汲極側選擇閘極線SGD連接於SG解碼器142內對應之汲極側SG選擇器SUD。
記憶單元陣列100之源極側選擇閘極線SGS經由接觸插塞57S、59S及導電層58S，連接於導電層40s。
藉此，源極側選擇閘極線SGS連接於SG解碼器142內對應之源極側SG選擇器SUS。
綜上所述，於本實施方式之快閃記憶體1中，SG解碼器142可使用記憶單元陣列100之上方之區域內之電晶體(例如，薄膜電晶體)而形成。
<例2：位元線選擇電路>
參照圖15，對本實施方式之快閃記憶體中記憶單元陣列上方之周邊電路之例2進行說明。
位元線選擇電路151亦可設置於記憶單元陣列100上方之TFT區域200內。
圖15係表示本實施方式之快閃記憶體中位元線選擇電路之構造例之模式剖視圖。
位元線選擇電路151包含複數個電晶體TRnq。例如，位元線選擇電路151內之複數個電晶體TRnq之數量與複數個位元線BL之數量相同。
各電晶體TRnq連接於複數個位元線BL中對應之1個位元線。各電晶體TRnq連接於複數個位元線接點CB中對應之1個位元線接點。各電晶體TRnq設置於對應之位元線BL與對應之位元線接點CB之間。
各電晶體TRnq控制位元線BL與位元線接點CB之間之電性連接及電性分離。
於位元線選擇電路151中，各電晶體TRnq作為位元線選擇器而發揮功能。
作為位元線選擇器之電晶體TRnq為n通道型場效電晶體(例如，TFT)。
電晶體TRnq包含2個源極/汲極層30q、31q、通道區域 32q、閘電極35q及閘極絕緣層34。
2個源極/汲極層30q、31q設置於半導體層300a內。源極/汲極層30q、31q為半導體區域。
通道區域32q於半導體層300a內，設置於2個源極/汲極層30q、31q之部分。通道區域32q為p型半導體區域。
閘電極35q隔著閘極絕緣層34，設置於Z方向上之通道區域32q之上方。
位元線BL於Z方向上之半導體層300a之上方之區域內，沿與基板80之表面平行之方向(於圖15之例中，為Y方向)延伸。
位元線BL經由接觸插塞47q，連接於源極/汲極層30q。接觸插塞47q設置於Z方向上之源極/汲極層30q之上表面上。
位元線接點CB設置於Z方向上之半導體層300a之下方。
於位元線接點CB與半導體層300a之間，設置有接觸插塞41q、57q及導電層40q、58q。
接觸插塞41q設置於Z方向上之半導體層300a之下表面下。接觸插塞41q連接於源極/汲極層31q。
導電層40q設置於Z方向上之接觸插塞41q之下方。導電層40q例如為金屬層。
接觸插塞57q設置於Z方向上之導電層40q之下方。
導電層58q設置於接觸插塞57q與位元線接點CB之間。
如此，位元線接點CB經由接觸插塞41q、57q及導電層40q、58q，連接於源極/汲極層31q。
接觸插塞49q設置於Z方向上之閘電極35q之上表面上。
導電層48q設置於Z方向上之閘電極35q之上方。導電層48q經由接觸插塞49q，連接於閘電極35q。導電層48q例如為金屬層。
選擇信號向導電層48q供給。
電晶體TRnq根據供給至導電層48q之選擇信號BCSEL之信號位準而導通或截止。
藉由導通狀態之電晶體TRnq，位元線BL與位元線接點BC電性連接。藉由截止狀態之電晶體TRnq，位元線BL與位元線接點BC電性分離。
位元線BL經由導通狀態之電晶體TRnq及半導體層70A，連接於對應之半導體層70。
如此，於位元線選擇電路151中，作為位元線選擇器之各電晶體TRnq能控制位元線BL與NAND串NS之間之電性連接。
綜上所述，位元線選擇電路151可使用記憶單元陣列100之上方之區域內之電晶體(例如，薄膜電晶體)而形成。
<例3：放大電路>
參照圖16至圖18，對本實施方式之快閃記憶體中記憶單元陣列上方之周邊電路之例2進行說明。
放大電路152亦可設置於記憶單元陣列100上方之TFT區域200內。
(電路例)
圖16係表示本實施方式之快閃記憶體中放大電路之構成例之電路圖。
如圖16所示，放大電路(亦稱為前置放大器)152於感測放 大器150內，連接於位元線BL。
放大電路152將來自NAND串NS(記憶單元MC)之信號放大。
放大電路152包含複數個放大單元AMP。
各放大單元AMP連接於複數個位元線BL中對應之1個位元線。各放大單元AMP連接於複數個位元線接點CB中對應之1個位元線接點。
放大單元AMP將來自對應之NAND串NS(記憶單元MC)之信號放大。放大單元AMP將經過放大之信號經由位元線BL向感測放大器150供給。
例如，放大單元AMP設置於位元線BL與位元線接點CB之間，而非設置於位元線選擇器與位元線接點CB之間。
各放大單元AMP包含複數個電晶體TRnx1、TRnx2、TRnx3、TRpx1、TRpx2。
電晶體TRnx1、TRnx2、TRnx3係n通道型場效電晶體。電晶體TRpx1、TRpx2係p通道型場效電晶體。
電晶體TRnx1之源極/汲極中之一極連接於節點NDa。電晶體TRnx1之源極/汲極中之另一極連接於電晶體TRnx2之源極/汲極中之一極。電晶體TRnx2之源極/汲極中之另一極連接於接地端子Vss。
電晶體TRpx1之源極/汲極中之一極連接於節點NDa。電晶體TRpx1之源極/汲極中之另一極連接於電晶體TRpx2之源極/汲極中之一極。電晶體TRpx2之源極/汲極中之另一極連接於被施加了電壓V1之端子(以下，亦記作電源端子V1)。
電晶體TRnx2之閘極連接於節點NDb。電晶體TRx2之閘極連接於節點NDb。
節點NDa連接於對應之位元線BL。節點NDb連接於對應之位元線接點CB。
電晶體TRnx1、TRnx2、TRpx1、TRpx2作為反相器INV而發揮功能。
電晶體TRnx3之源極/汲極中之一極連接於對應之位元線BL。電晶體TRnx3之源極/汲極中之另一極連接於對應之位元線接點CB。
複數個控制信號RD、bRD、WR向放大單元AMP供給。
信號RD向電晶體TRnx1之閘極供給。信號bRD向電晶體TRpx1之閘極供給。信號bRD係信號RD之反相信號。信號RD與信號bRD具有互補之關係。
信號WR向電晶體TRnx3之閘極供給。
信號RD、bRD係表示讀出動作之執行之控制信號。執行讀出動作時，藉由信號RD、bRD，電晶體TRnx1、TRpx1(及電晶體TRnx2、TRpx2)啟動。執行寫入動作時，藉由信號RD、bRD，電晶體TRnx1、TRpx1(及電晶體TRnx2、TRpx2)停運。
執行讀出動作時，信號RD之信號位準被設定為“H”位準，信號bRD之信號位準被設定為“L”位準。執行寫入動作時，信號RD之信號位準被設定為“L”位準，信號bRD之信號位準被設定為“L”位準。
信號WR係表示寫入動作之執行之控制信號。執行寫入動作時，藉由信號WR，電晶體TRnx3啟動。執行讀出動作時，藉由信號 WR，電晶體TRnx3停運。
執行寫入動作時，信號WR之信號位準被設定為“H”位準。執行讀出動作時，信號WR之信號位準被設定為“L”位準。
根據對記憶單元陣列100之動作，來控制電壓V1之電壓值。執行讀出動作時，電壓V1之電壓值例如具有2.3V至2.5V範圍內之某值。執行寫入動作時，電壓V1之電壓值例如具有2.5V至2.8V範圍內之某值。
例如，信號RD之“H”位準之電壓值例如為2.5V~2.8V。信號RD之“L”位準之電壓值例如為0V。
信號WR之“H”位準之電壓值例如為2.5V~4.5V。信號WR之“L”位準之電壓值例如為0V。
例如，執行抹除動作時，信號RD、WE及端子V1、Vss之電位狀態可設定為電浮動狀態。但為了使動作穩定化，亦可向放大單元AMP內之端子V1、Vss或電晶體TRn、TRp之閘極供給某電壓值。
(動作例)
放大電路152中之放大單元AMP以如下方式動作。
快閃記憶體1執行讀出動作時，向各放大單元AMP供給“H”位準之信號RD及“L”位準之信號WR。
藉由“L”位準之信號WR，電晶體TRnx3截止。藉由截止狀態之電晶體TRnx3，將經由位元線接點CB與位元線BL之間之電晶體TRnx之信號路徑阻斷。
藉由“H”位準之信號RD及“L”位準之信號bRD，電晶體TRnx1及電晶體TRpx1導通。
經由位元線接點CB及節點NDb，向電晶體TRnx2、TRpx2之閘極供給來自NAND串NS之信號(以下，亦稱為單元信號)。根據單元信號之信號位準，電晶體TRnx2、TRpx2中任一電晶體導通。
於單元信號之信號位準為“H”位準之情形時，電晶體TRnx2導通，電晶體TRpx2截止。藉此，接地端子Vss經由導通狀態之電晶體TRnx1、TRnx2，電性連接於節點ND1。電壓Vss經由導通狀態之電晶體TRnx1、TRnx2及節點NDa，向位元線BL供給。
於單元信號之信號位準為“L”位準之情形時，電晶體TRnx2截止，電晶體TRpx2導通。藉此，電壓端子V1經由導通狀態之電晶體TRpx1、TRpx2，電性連接於節點NDa。電壓V1經由導通狀態之電晶體TRpx1、TRpx2及節點NDa，向位元線BL供給。
藉此，執行讀出動作時，來自NAND串之單元信號為與電壓值V1或電壓值Vss相應之信號位準，並向位元線BL輸出。
如此，放大單元AMP執行讀出動作時，將來自NAND串NS之單元信號放大至電壓值V1、Vss左右，從而可向感測放大器150供給。
於快閃記憶體1執行寫入動作時，“L”位準之信號RD及“H”位準之信號WR向各放大單元AMP供給。
藉由“L”位準之信號RD，電晶體TRnx1截止，藉由“H”位準之信號bRD，電晶體TRpx1截止。藉由截止狀態之電晶體TRnx1、TRpx1，將經由節點NDa、NDb之位元線BL與位元線接點CB之間之信號路徑阻斷。
藉由“H”位準之信號WR，電晶體TRnx3導通。位元線 BL經由導通狀態之電晶體TRnx3，連接於位元線接點CB。
構成寫入資料之複數個位元中1位元之信號向對應之位元線BL供給。位元線BL之電位(信號位準)具有與1位元之信號(“0”或“1”)相應之值。位元線BL之電位經由導通狀態之電晶體TRnx3，向位元線接點CB施加。
藉此，與寫入資料相應之信號向NAND串NS供給。
如此，放大單元AMP執行寫入動作時，可將寫入資料向NAND串NS供給。
放大單元AMP之電晶體TRnx1、TRnx2、TRnx3、TRpx1、TRpx2設置於TFT區域200內。
(構造例)
圖17係表示本實施方式之快閃記憶體中放大單元之構造例之剖視圖。
如圖17所示，放大單元AMP內之複數個電晶體TRnx1、TRnx2、TRnx3、TRpx1、TRpx2設置於TFT區域200內之複數個半導體層300上。
複數個半導體層300(300a-a、300a-b、300b)設置於記憶單元陣列100之上方之區域200內。
導電層40x設置於記憶單元陣列100與半導體層300之間之區域內。Z方向上之半導體層300之位置高於Z方向上之導電層40x之位置。
電晶體TRnx1、TRnx2設置於半導體層300a-a上。
3個源極/汲極層30nx-a、31nx-a、33nx-a設置於半導體層 300a-a內。源極/汲極層30nx-a、31nx-a、33nx-a之導電型為n型。
電晶體TRnx1之通道區域32nx1於2個源極/汲極層31nx-a、33nx-a間，設置於半導體層300a-a內。電晶體TRnx2之通道區域32nx2於2個源極/汲極層30nx-a、33nx-a間，設置於半導體層300a-a內。
2個電晶體TRnx1、TRnx2共有1個源極/汲極層33nx-a。
源極/汲極層30nx-a連接於接地端子Vss。例如，源極/汲極層30nx-a沿X方向延伸。接地端子Vss連接於X方向上之源極/汲極層30nx-a之端部。
接觸插塞49x3設置於源極/汲極層31nx-a上。接觸插塞49x3連接於導電層(節點NDa)48x3。
導電層(例如，金屬層)48x3設置於Z方向上之半導體層300之上方。導電層48x3於Z方向上之半導體層300之上方，跨設於Y方向上相鄰之半導體層300a之一端與半導體層300b之一端之間。
電晶體TRnx1之閘電極35nx1隔著閘極絕緣層34，設置於通道區域32nx1之上方。接觸插塞49ra設置於閘電極35nx2之上表面上。閘電極35nx1經由接觸插塞49ra，連接於導電層48ra。信號RD向導電層48ra供給。例如，導電層48ra沿X方向延伸。
電晶體TRnx2之閘電極35nx2隔著閘極絕緣層34，設置於通道區域32nx2之上方。接觸插塞49x1設置於閘電極35nx2之上表面上。閘電極35nx2經由接觸插塞49x1，連接於導電層48x1。導電層48x1經由接觸插塞49x2、半導體層300a-b(區域31nx-b)及接觸插塞41x1，連接於半導體層300之下方之導電層40x。
電晶體TRpx1、TRpx2設置於半導體層300b上。3個源極/ 汲極層30px、31px、33px設置於半導體層300b內。源極/汲極層30px、31px、33px之導電型為p型。
電晶體TRpx1之通道區域32px1於2個源極/汲極層31px、33px間，設置於半導體層300b內。電晶體TRpx2之通道區域32px2於2個源極/汲極層30px、33px間，設置於半導體層300b內。
2個電晶體TRpx1、TRpx2共有1個源極/汲極層33px。
源極/汲極層30px連接於電源端子V1。例如，源極/汲極層30px例如沿X方向延伸。電源端子V1連接於X方向上之源極/汲極層30px之端部。
接觸插塞49x4設置於源極/汲極層31px上。接觸插塞49x4連接於導電層48x3(節點NDa)。藉此，電晶體TRpx2之源極/汲極層31px連接於電晶體TRnx2之源極/汲極層31nx-a。
電晶體TRpx1之閘電極35px1隔著閘極絕緣層34，設置於通道區域32px1之上方。接觸插塞49rb設置於閘電極35px1之上表面上。閘電極35px1經由接觸插塞49rb，連接於導電層48rb。信號bRD向導電層48rb供給。例如，導電層48rb沿X方向延伸。
電晶體TRpx2之閘電極35px2隔著閘極絕緣層34，設置於通道區域32px2之上方。接觸插塞49x5設置於閘電極35px2之上表面上。閘電極35px2經由接觸插塞49x5，連接於導電層48x2。導電層48x2經由接觸插塞49x6、導電層(例如，半導體層)38及接觸插塞41x2，連接於半導體層300之下方之導電層(節點NDb)40x。藉此，電晶體TRpx2之閘電極35px2經由半導體層300之下方之導電層40x，連接於電晶體TRnx2之閘電極35nx2。
半導體層300a-b於Y方向上，與半導體層300a-a相鄰。
電晶體TRnx3設置於半導體層300a-b上。
電晶體TRnx3之2個源極/汲極層30nx-b、31nx-b設置於半導體層300內。源極/汲極層30nx-b、31nx-b之導電型為n型。
電晶體TRnx3之通道區域32nx3於2個源極/汲極層30nx-b、31nx-b間，設置於半導體層300a-b內。
電晶體TRnx3之閘電極35nx3隔著閘極絕緣膜34，設置於通道區域32nx3之上方。接觸插塞49w設置於閘電極35nx3之上表面上。閘電極35nx3經由接觸插塞49w，連接於導電層48w。信號WR向導電層48w供給。例如，導電層48w沿X方向延伸。
接觸插塞41x1設置於Z方向上之源極/汲極層31nx3之下表面下。
藉此，電晶體TRnx之源極/汲極層31nx-b經由接觸插塞41x1，連接於導電層40x。
接觸插塞49x2設置於源極/汲極層31nx-b之上表面上。接觸插塞49x2經由半導體層300a-b及接觸插塞41x1，將導電層48x1連接於導電層40x。
導電層43設置於Z方向上之導電層48(48x1、48x2、48x3、48ra、48rb、48w、48x4)之上方。
導電層43作為位元線BL而發揮功能。
位元線BL經由接觸插塞45a，連接於導電層48x3。藉此，位元線BL電性連接於電晶體TRnx1之源極/汲極層31nx-a及電晶體TRpx1之源極/汲極層31px。
位元線BL經由接觸插塞45b，連接於導電層48x4。藉此，位元線BL連接於電晶體TRnx3之源極/汲極層30nx-b。
導電層40x連接於位元線接點CB。藉此，電晶體TRnx2之閘電極35nx2、電晶體TRpx2之閘電極35px2及電晶體TRnz3之源極/汲極層31nx-b連接於對應之NAND串NS。
圖17中，放大單元AMP之電晶體TRnx1、TRnx2、TRnx3、TRpx1、TRpx2設置於1層(階層、配線層)內。
但放大單元AMP亦可包含複數層內之複數個電晶體TRn、TRp。
圖18係表示本實施方式之快閃記憶體中放大單元之構造例之剖視圖。
如圖18所示，放大單元AMP包含層Ly1內之複數個電晶體TRnx(TRnx1、TRnx2、TRnx3)及層Ly2內之複數個電晶體TRpx(TRpx1、TRpx2)。
層Ly1內之複數個電晶體TRnx1、TRnx2、TRnx3均為n型電晶體。
層Ly2內之複數個電晶體TRpx1、TRpx2均為p型電晶體。
層Ly2設置於Z方向上之層Ly1之下方。
複數個插塞41z(41z1、41z2)、42z(42z1、42z2、42z3、42z4)及導電層48z(48z1、48z2、48z3)設置於層Ly1內之半導體層300a與層Ly2內之半導體層300b之間之區域內。
電晶體TRpx1之源極/汲極層31px-a經由接觸插塞42z1、導電層48z1及接觸插塞41z1，連接於電晶體TRnx1之源極/汲極層31nx-a。 源極/汲極層31nx-a連接於接觸插塞45a、49x3及導電層48z。
藉此，電晶體TRpx1之源極/汲極層31px經由電晶體TRnx1之源極/汲極層31nx-a，連接於位元線BL。
電晶體TRpx1之閘電極35px1經由接觸插塞42z2，連接於導電層48z2。導電層48z2沿X方向延伸。信號bRD向導電層48z2供給。
電晶體TRpx2之閘電極35px2經由接觸插塞42z3，連接於導電層48z3。
導電層48z3經由接觸插塞41z2，電性連接於電晶體TRnx3之源極/汲極層31nx-b。
導電層48z3經由接觸插塞42z4、導電層(例如，半導體層)39b及接觸插塞49z，連接於導電層40x。
藉此，電晶體TRnx3之源極/汲極層31nx-b、電晶體TRnx2之閘電極35nx1及電晶體TRpx2之閘電極35px1經由導電層40x，連接於對應之NAND串NS。
如此，使用設置於不同階層Ly1、Ly2之複數個元件TRn、TRp，形成放大單元AMP。
綜上所述，放大電路152可使用記憶單元陣列100之上方之區域200內之電晶體(例如，薄膜電晶體)而形成。
(c1)變化例
參照圖19及圖20，對本實施方式之快閃記憶體之變化例進行說明。
圖19係表示本實施方式之快閃記憶體之變化例的一例之剖視圖。
如圖19所示，屏蔽層45亦可設置於記憶單元陣列100與TFT區域200間。
例如，屏蔽層45設置於Z方向上之TFT區域200內之最下面一層(例如，導電層40)之下方。
屏蔽層45與TFT區域200之構成要素及記憶單元陣列100之構成要素分離。例如，屏蔽層45具有電浮動狀態。但亦可對屏蔽層45施加具有某電壓值之電壓。
藉此，能抑制記憶單元陣列100與TFT區域200之間之雜訊影響。
圖20係表示本實施方式之快閃記憶體之變化例的一例之剖視圖。
如圖20所示，SG解碼器142A亦可跨及Y方向上相鄰之2個塊BLKa、BLKb，而設置於Z方向上之記憶單元陣列100之上方。
再者，本例中元件TRp、TRp及配線SGD、SGS之連接關係及構造與圖14之例實質上相同。此處，對圖20之構造與圖14之構造之不同點進行說明。
位址解碼電路60包含複數個電晶體TRn、TRp。
複數個電晶體TRn(TRn0a、TRn1a)於Z方向上，設置於塊BLKa之上方之半導體層300上。
複數個電晶體TRp(TRp0a、TRp1a)於Z方向上，設置於塊BLKb之上方之半導體層300上。
如此，構成位址解碼電路60之元件TRn、TRp於記憶單元陣列100之上方之TFT區域200中，設置於跨及複數個塊BLKa、BLKb之 區域內。
汲極側SG選擇器61D1連接於塊BLKa內之汲極側選擇閘極線SGD。汲極側SG選擇器61D1包含n型電晶體TRnd1及p型電晶體TRpd1。各電晶體TRnd1、TRpd1與圖14之例同樣地，設置於半導體層300上。
汲極側SG選擇器61D2連接於塊BLKb內之汲極側選擇閘極線SGD。汲極側SG選擇器61D2包含n型電晶體TRnd2及p型電晶體TRpd2。各電晶體TRnd2、TRpd2與圖14之例同樣地，設置於半導體層300上。
源極側SG選擇器61S連接於塊BLKa內之源極側選擇閘極線SGS及塊BLKb內之源極側選擇閘極線SGS。
源極側SG選擇器61S跨越2個塊BLKa、BLKb之交界，而設置於Z方向上之積層體700之上方。
如此，圖20之例中，汲極側SG選擇器61D1、61D2於複數個塊BLK之每一塊中各自獨立設置，而源極側SG選擇器61S則被複數個塊BLK所共有。
SG解碼器142A控制相鄰之2個塊BLKa、BLKb之複數個選擇閘極線SGD、SGS之選擇及非選擇。
藉此，TFT區域內之元件數量得以削減。又，TFT區域內用以供配線走線之空間之裕度提高。
再者，SG解碼器之複數個構成元件亦可如圖18之放大單元之構成元件般，設置於沿Z方向排列之複數層內。
(d1)製造方法
參照圖21至圖31，對本實施方式之快閃記憶體之製造方法進行說明。
使用圖21至圖23，對本實施方式之快閃記憶體之製造方法之一個步驟進行說明。圖21係本實施方式之快閃記憶體之製造方法的一個步驟之俯視圖。圖22及圖23係表示本實施方式之快閃記憶體之製造方法的一個步驟之模式剖視步驟圖。圖22係沿著圖21之A-A線之剖視圖。圖23係沿著圖23之B-B線之剖視圖。
如圖21至圖23所示，藉由眾所周知之技術，於基板80之上方形成複數個積層體700。如上所述，積層體700包含複數個半導體層70及複數個絕緣層71。於積層體700內，半導體層70與絕緣層71於Z方向上交替地積層。
複數個積層體700例如以尺寸Da之間距沿X方向排列。X方向上之積層體700間之間隔例如為尺寸Db。例如，於X方向上，積層體700具有尺寸Dc。
藉由眾所周知之技術，於複數個積層體700上形成複數個記憶體層51及複數個導電層50。記憶體層51及導電層沿X方向延伸。記憶體層51及導電層50跨及複數個積層體700。例如，記憶體層51為包含電荷儲存層(例如，氮化矽膜)之積層膜。
複數個導電層50包含字元線WL及選擇閘極線SGD、SGS等。例如，串選擇線(未圖示)於每個積層體700中各自獨立形成。
例如，以連接於積層體700之方式，於基板80之上方形成階梯構造(未圖示)。
於積層體700及導電層50上形成絕緣層90。
藉由眾所周知之技術，於絕緣層90內形成複數個接觸插塞(未圖示)。複數個接觸插塞連接於半導體層70或導電層50。
藉由眾所周知之技術，於絕緣層90上形成複數個導電層(配線)40。
藉由眾所周知之技術，於絕緣層90、配線40及接觸插塞上形成絕緣層91。
對絕緣層91之上表面施以平坦化處理後，藉由眾所周知之技術，於絕緣層91內形成接觸插塞41。
於絕緣層91上(及接觸插塞41上)依序形成半導體層399、絕緣層340及導電層350。
再者，亦可向半導體層399內添加n型或p型之摻雜劑。n型半導體層399及p型半導體層399可藉由眾所周知之技術形成於絕緣層91上。
藉由眾所周知之微影及蝕刻，於Z方向上之導電層350上形成複數個遮罩層92。遮罩層92具有沿Y方向延伸之四角形圖案。
複數個遮罩層92以某間距D1x沿X方向排列。例如，複數個遮罩層92之間距D1x設定為與積層體700之間距Da實質上相同之大小。
X方向上之遮罩層93間之間隔D2x設定為與X方向上之積層體700間之間隔Db實質上相同之大小。
例如，X方向上之遮罩層之尺寸D3x設定為與X方向上之積層體700之尺寸Dc實質上相同之大小。
使用圖24及圖25，對本實施方式之快閃記憶體之製造方法之一個步驟進行說明。
圖24及圖25係表示本實施方式之快閃記憶體之製造方法的一個步驟之模式剖視圖。圖24係沿著記憶單元陣列之Y方向上之剖面(Y-Z面)之剖視圖。圖25係沿著記憶單元陣列之X方向上之剖面(X-Z面)之剖視圖。
如圖24及圖25所示，基於遮罩層92之形狀，蝕刻導電層、絕緣層及半導體層。
藉此，於記憶單元陣列100之上方之TFT區域200形成半導體層300、導電層351及絕緣層341。半導體層300具有自Z方向觀察呈四角形之平面形狀。例如，半導體層300沿Y方向延伸。
如此，藉由共通之蝕刻工序，統一加工導電層351、絕緣層341及半導體層300。
藉此，經過蝕刻之導電層351及絕緣層341之X方向上之端部之位置與經過蝕刻之半導體層300之X方向(及Y方向)上之端部之位置對齊。
X方向上之導電層351及絕緣層341之尺寸與X方向上之半導體層300之尺寸D3實質上相等。
複數個半導體層300之間距D1與積層體700之間距之尺寸Da實質上相等。X方向上相鄰之半導體層300間之間隔D2與X方向上相鄰之積層體700間之空間Db實質上相等。X方向上之半導體層之尺寸D3與積層體之尺寸Dc實質上相等。
由於蝕刻步驟中發生過蝕刻，Z方向上之半導體層300之下方之構件遭到蝕刻。
藉此，接觸插塞41之X方向上之端部遭到蝕刻。從而接觸 插塞41之上部(接觸插塞41之半導體層300側之部分)遭到蝕刻。該情形時，接觸插塞41之上部之X方向上之端部之位置與半導體層300之X方向上之端部之位置對齊。X方向上之接觸插塞41之上部之尺寸D3z與半導體層300之尺寸D3實質上相等。
使用圖26，對本實施方式之快閃記憶體之製造方法之一個步驟進行說明。
圖26係表示本實施方式之快閃記憶體之製造方法的一個步驟之模式剖視圖。圖26係沿著記憶單元陣列之Y方向上之剖面(Y-Z面)之剖視圖。
如圖26所示，於電晶體之閘電極之形成區域內，藉由眾所周知之技術，於Z方向上之半導體層300之上方形成遮罩層92A。
基於遮罩92A之形狀，對導電層及絕緣層執行蝕刻。藉此，於半導體層300上形成閘電極35及閘極絕緣層34。
使用圖27至圖29，對本實施方式之快閃記憶體之製造方法之一個步驟進行說明。
圖27係本實施方式之快閃記憶體之製造方法的一個步驟之俯視圖。圖28及圖29係表示本實施方式之快閃記憶體之製造方法的一個步驟之模式剖視步驟圖。圖28係沿著圖27之A-A線之剖視圖。圖29之(a)係沿著圖27之B-B線之剖視圖。圖29之(b)係沿著圖27之C-C線之剖視圖。
如圖27至圖29所示，於半導體層300、閘極絕緣層34、閘電極35及絕緣層91上形成絕緣層。對所形成之絕緣層選擇性地執行回蝕。
藉此，側壁絕緣層39殘存於X方向及Y方向上之閘電極35 之側面上。此時，側壁絕緣層39殘存於半導體層300之側面上。
使用圖30及圖31，對本實施方式之快閃記憶體之製造方法之一個步驟進行說明。
圖30及圖31係表示本實施方式之快閃記憶體之製造方法的一個步驟之模式剖視步驟圖。圖30係與圖27之A-A線相同之區域之剖視圖。圖31之(a)係與沿著圖27之B-B線之剖面相同之區域之剖視圖。圖31之(b)係與沿著圖27之C-C線之剖面相同之區域之剖視圖。
如圖30及圖31所示，使用閘電極35作為遮罩，對半導體層300執行離子注入。
例如，向半導體層300注入n型摻雜劑之離子時，供注入p型摻雜劑之區域內之半導體層300會被遮罩層93覆蓋。於供注入n型摻雜劑之區域內，半導體層300露出。從而於半導體層300內形成n型半導體區域(例如，源極/汲極層)30、31。
注入p型摻雜劑之離子時，供注入n型摻雜劑之區域之半導體層會被遮罩層覆蓋。於供注入p型摻雜劑之區域內，半導體層300露出。
藉此，於半導體層300內形成n型源極/汲極層30、31(及p型源極/汲極層)。
之後，於半導體層300、閘極絕緣層34、閘電極35及側壁絕緣層39上形成絕緣層(未圖示)。藉此，將絕緣層(未圖示)嵌入至半導體層300間之空間及閘電極35間之空間內。
藉由眾所周知之技術，於所形成之絕緣層內形成接觸插塞(未圖示)。藉由眾所周知之技術，於絕緣層及接觸插塞上形成導電層(未 圖示)。所形成之接觸插塞及導電層具有與所要形成之周邊電路之構成相應之圖案/佈局。
藉由以上製造步驟，於記憶單元陣列100之上方之TFT區域200內，形成本實施方式之快閃記憶體之複數個電路。
(e1)總結
如上文所述，於本實施方式之快閃記憶體中，複數個電晶體TRn、TRp設置於Z方向上之記憶單元陣列100之上方。
本實施方式之快閃記憶體1於記憶單元陣列100之上方之空間內具有用以控制記憶單元陣列100之動作之周邊電路。
藉此，本實施方式之快閃記憶體1相較周邊電路配置於基板內之半導體區域上之構造而言，能抑制晶片尺寸之增大。
又，於快閃記憶體具有呈三維構造之記憶單元陣列之情形時，隨著記憶單元陣列內之層之積層數增加，記憶單元陣列內之配線數呈增加趨勢。
於本實施方式之快閃記憶體中，若周邊電路設置於記憶單元陣列之上方，則能緩和與基板之表面平行之二維平面內配線間之間距、配線間之間隔、配線長度及配線寬度之相關限制。
於本實施方式之快閃記憶體中，能削減供配線走線之面積。
因此，於本實施方式之快閃記憶體中，能簡化記憶單元陣列與周邊電路之間之配線之走線。
本實施方式之快閃記憶體藉由緩和配線之相關限制，能抑制配線發生開路或短路。
其結果，本實施方式之快閃記憶體能提高製造良率。隨之，實施方式之快閃記憶體能抑制製造成本之增大。
綜上所述，本實施方式之記憶體裝置能提昇品質。
(2)第2實施方式
參照圖32至圖49，對第2實施方式之記憶體裝置進行說明。
(a2)構成例
於快閃記憶體中，各記憶單元MC基於所記憶之資料與1個記憶單元所能取得之複數個閾值電壓建立起來之關聯，能記憶1位元以上之資料。
參照圖32，對記憶單元所記憶之資料與記憶單元MC之閾值電壓分佈之關係進行說明。
此處，對1個記憶單元MC能記憶3位元資料之情形進行說明。以下，將該3位元資料自下位之位元開始依序稱為下位(Lower)位元、中位(Middle)位元及上位(Upper)位元。將屬於同一單元組CU之複數個記憶單元MC之下位位元之集合稱為下位頁(或下位資料)，將其中位位元之集合稱為中位頁(或中位資料)，將其上位位元之集合稱為上位頁(或上位資料)。將能記憶3位元資料之記憶單元稱為TLC(Triple level cell，三層單元)。
於1個記憶單元MC能記憶3位元資料之情形時，對1個字元線WL(1個單元組CU)分配3頁。「頁」可定義為形成於單元組CU之記憶空間之一部分。資料之寫入及讀出可按頁或按單元組CU逐一執行。
圖32係表示各記憶單元MC所能記憶之資料、閾值電壓分 佈及讀出資料時所使用之電壓之圖。
如圖32所示，於記憶單元MC能保持3位元資料之情形時，記憶單元MC可根據閾值電壓取得8個狀態。該8個狀態(亦稱為寫入狀態)按照閾值電壓由低至高之順序，依序稱為“Er”狀態、“A”狀態、“B”狀態、“C”狀態、“D”狀態、“E”狀態、“F”狀態及“G”狀態。
“Er”狀態之記憶單元MC之閾值電壓小於電壓VAR，相當於資料之抹除狀態。“A”狀態之記憶單元MC之閾值電壓為電壓VAR以上且小於電壓VBR(>VAR)。“B”狀態之記憶單元MC之閾值電壓為電壓VBR以上且小於電壓VCR(>VBR)。“C”狀態之記憶單元MC之閾值電壓為電壓VCR以上且小於電壓VDR(>VCR)。“D”狀態之記憶單元MC之閾值電壓為電壓VDR以上且小於電壓VER(>VDR)。“E”狀態之記憶單元MC之閾值電壓為電壓VER以上且小於電壓VFR(>VER)。“F”狀態之記憶單元MC之閾值電壓為電壓VFR以上且小於電壓VGR(>VFR)。“G”狀態之記憶單元MC之閾值電壓為電壓VGR以上且小於電壓VREAD(>VGR)。
如此分佈之8個狀態中，“G”狀態係閾值電壓最高之狀態。各狀態具有與對應之資料建立了關聯之電壓值範圍(閾值電壓分佈)。以下，“ER”狀態稱為抹除狀態。“A”至“G”狀態稱為編程狀態。
以下，電壓VAR~VGR各自亦稱為判定位準或讀出位準。電壓VAR~VGR亦統稱為電壓VCGR。
電壓VREAD係執行讀出動作時對非讀出對象之字元線(非選擇字元線)WL施加之電壓。於將電壓VREAD施加至記憶單元MC之閘極 (字元線)之情形時，無論記憶單元MC之記憶資料如何，記憶單元MC均導通。
為了檢驗資料之寫入(以下，稱為編程驗證)，對各狀態分別設置了電壓VAV~VGV。電壓VAV高於讀出位準VAR，且為“A”狀態之期望閾值電壓分佈之下限值以下。電壓VBV高於讀出位準VBR，且為“B”狀態之期望閾值電壓分佈之下限值以下。電壓VCV高於讀出位準VCR，且為“C”狀態之期望閾值電壓分佈之下限值以下。電壓VDV高於讀出位準VDR，且為“D”狀態之期望閾值電壓分佈之下限值以下。電壓VEV高於讀出位準VER，且為“E”狀態之期望閾值電壓分佈之下限值以下。電壓VFV高於讀出位準VFR，且為“F”狀態之期望閾值電壓分佈之下限值以下。電壓VGV高於讀出位準VGR，且為“G”狀態之期望閾值電壓分佈之下限值以下。
以下，電壓VAV~VGV各自亦稱為驗證位準。
閾值電壓分佈係藉由向記憶單元陣列100內之記憶單元MC寫入包含上述下位位元(lower bit)、中位位元(middle bit)及上位位元(upper bit)之3位元(3頁)資料而實現。閾值電壓之狀態與下位/中位/上位位元之關係之一例如下所述。
“Er”狀態：“111”(按照“上位/中位/下位”之順序標記)
“A”狀態：“110”
“B”狀態：“100”
“C”狀態：“000”
“D”狀態：“010”
“E”狀態：“011”
“F”狀態：“001”
“G”狀態：“101”
如此，於與閾值電壓分佈上相鄰之2個狀態對應之資料間，3位元中僅1位元發生變化。
下位位元之讀出可使用相當於下位位元之值(“0”或“1”)發生變化之分界點之電壓。上位位元之讀出可使用相當於上位位元之值發生變化之分界點之電壓。中位位元之讀出可使用相當於中位位元之值發生變化之分界點之電壓。
於圖32之例中，下位頁之讀出使用區別“Er”狀態與“A”狀態之電壓VAR、及區別“D”狀態與“E”狀態之電壓VER作為讀出電壓而執行。
中位頁之讀出使用區別“A”狀態與“B”狀態之電壓VBR、區別“C”狀態與“D”狀態之電壓VDR、及區別“E”狀態與“F”狀態之電壓VFR作為讀出電壓而執行。
上位頁之讀出使用區別“B”狀態與“C”狀態之電壓VCR、及區別“F”狀態與“G”狀態之電壓VGR作為讀出電壓而執行。
藉由使用電壓VAR之讀出，特定出抹除狀態之記憶單元MC。以下，使用電壓VAR之讀出(判定)亦稱為AR讀出。與此同樣地，使用各電壓VBR、VCR、VDR、VER、VFR、VGR之讀出分別稱為BR讀出、CR讀出、DR讀出、ER讀出、FR讀出及GR讀出。
再者，於本實施方式之記憶體裝置中，1個記憶單元MC可為能記憶2位元以下之資料，亦可為能記憶4位元以上之資料。能記憶1位 元資料之記憶單元稱為SLC(Single level cell，單層單元)。能記憶2位元資料之記憶單元稱為MLC(Multi level cell，多層單元)。能記憶4位元資料之記憶單元稱為QLC(Quadruple level cell，四層單元)。
資料之寫入及讀出，係對屬於單元組CU之複數個記憶單元統一執行。
於寫入動作中，藉由對選擇字元線施加複數次編程電壓，記憶單元之閾值電壓，向與應寫入之資料建立了關聯之閾值電壓分佈之範圍內移位。
於寫入動作中，使用用於檢驗與各狀態相關之記憶單元之閾值電壓之電壓(以下，亦稱為驗證位準)VAV、VBV、VCV、VDV、VEV、VFV，來檢驗記憶單元MC之閾值電壓是否處於與應寫入之資料相應之閾值電壓分佈內。
如此，將應寫入之資料寫入至所選單元組CU內之各記憶單元MC。
本實施方式中，向各記憶單元MC寫入之資料稱為單元資料。來自記憶體控制器2之寫入資料DAT，係複數個單元資料之集合。
本實施方式之快閃記憶體1藉由以下構成，將資料寫入至記憶單元MC。
圖33係表示本實施方式之快閃記憶體之內部構成之圖。
如圖33所示，本實施方式之快閃記憶體1，包含用於評估記憶單元陣列100內之複數個記憶單元MC之特性之電路(功能)191。
電路(以下，稱為評估電路)191執行寫入動作時，會評估位於寫入對象所處位址之複數個記憶單元之寫入速度。評估電路191為取得 寫入速度，能執行施加某大小之編程電壓後記憶單元之閾值電壓所發生之移位量之檢測、及對檢測結果之計算處理。
本實施方式之快閃記憶體1，包含用於計算寫入動作中所要使用之編程電壓之電壓值之電路(功能)192。
電路(以下，稱為預測電路)192會基於向各記憶單元MC寫入之資料(寫入狀態)及各記憶單元MC之寫入速度，計算複數個編程電壓之電壓值。基於計算結果，預測電路192能針對寫入動作中所要使用之複數個編程電壓，預測出它們各自更適合之電壓值。
例如，評估電路191及預測電路192係設置於定序器190內。但評估電路191及預測電路192亦可設置於定序器190之外部。又，記憶體控制器2亦可具有評估電路191及預測電路192(或它們之功能)。
例如，感測放大器150具有資訊儲存電路(暫存器或鎖存電路)159。資訊儲存電路159能記憶與評估電路191對各記憶單元之評估結果(例如，寫入速度)相關之資訊。以下，如各記憶單元之寫入速度般與記憶單元之特性相關之資訊稱為特性資訊。資訊儲存電路159亦可記憶特性資訊以外之與寫入動作相關之資訊。
感測放大器150包含複數個鎖存電路。各鎖存電路記憶單元資料。各鎖存電路能保持選擇單元面對某判定電壓而導通及截止之結果(例如，驗證結果及讀出結果等)。
例如，驅動電路160具有資訊儲存電路(暫存器或鎖存電路)161。資訊儲存電路169能記憶與預測電路192對編程電壓之電壓值之預測結果相關之資訊。以下，與編程電壓之電壓值相關之資訊稱為電壓資訊。資訊儲存電路159亦可記憶電壓資訊以外之與寫入動作相關之資訊。
再者，定序器190亦可具有記憶特性資訊及電壓資訊之電路。該情形時，定序器190於寫入動作中，基於各資訊，控制感測放大器150及驅動電路160之動作。
本實施方式之快閃記憶體1基於各記憶單元之單元資料及記憶單元之特性等，計算寫入動作中所要使用之編程電壓之電壓值。藉此，本實施方式之快閃記憶體能根據記憶單元之特性，將編程電壓之電壓值設定為更合適之值。
其結果，本實施方式之快閃記憶體1能縮短寫入動作之期間。
綜上所述，本實施方式之快閃記憶體能提昇動作特性。
(b2)動作例
參照圖34至圖49，對本實施方式之快閃記憶體之動作例進行說明。
(b2-1)動作例1
參照圖34至圖39，對本實施方式之快閃記憶體之動作例1進行說明。
圖34係表示動作例1中本實施方式之快閃記憶體之寫入動作的序列(以下，稱為寫入序列)之流程圖。
圖35係表示執行寫入動作時快閃記憶體之記憶單元陣列內之狀態之模式圖。
圖36係用以說明動作例1中執行本實施方式之快閃記憶體之寫入序列時對選擇字元線施加電壓之時序圖。於圖36中，曲線圖之橫軸對應於時間，曲線圖之縱軸對應於電壓值。
圖37、圖38及圖39係用以說明本實施方式之快閃記憶體之寫入序列之圖。
<S00>
如圖34所示，於主機裝置(未圖示)向記憶體系統SYS請求資料之寫入之情形時，記憶體控制器2向本實施方式之快閃記憶體1發送寫入指令CMD、位址資訊ADD及寫入資料DAT。
於步驟S00中，本實施方式之快閃記憶體1接收來自記憶體控制器2之寫入指令、位址資訊及寫入資料。
藉此，快閃記憶體1開始寫入序列。
如圖35所示，快閃記憶體1之記憶單元陣列例如具有圖2至圖5之構造。
使複數個字元線WL-s、WL-u中基於位址資訊(選擇位址)ADD之字元線(以下，稱為選擇字元線)WL-s成為選擇狀態。使選擇字元線以外之字元線(以下，稱為非選擇字元線)WL-u成為非選擇狀態。
使基於位址資訊ADD之汲極側選擇閘極線SGD-s成為選擇狀態。使基於位址資訊ADD之源極側選擇閘極線SGS-s成為選擇狀態。使其他汲極側及源極側之選擇閘極線(未圖示)成為非選擇狀態。
例如，基於位址資訊ADD，使複數個串選擇線SSL中任一串選擇線成為選擇狀態。藉此，選擇複數個積層體700中與選擇狀態之串選擇線SSL連接之積層體700。
於圖35之例中，選擇與所選積層體700內之選擇字元線WL-s連接之複數個記憶單元MC-s。於所選積層體700內，寫入對象之記憶單元MC-s沿Z方向排列。以下，連接於選擇字元線WL-s之記憶單元 MC-s稱為選擇單元MC-s。
使連接於非選擇字元線WL-u之記憶單元MC成為非選擇狀態。以下，連接於非選擇字元線WL-u之記憶單元稱為非選擇單元。
如此，於記憶單元陣列中，基於位址資訊，選擇複數個記憶單元MC-s。
寫入資料儲存於感測放大器150內。感測放大器150包含複數個鎖存電路(未圖示)。1個鎖存電路與1個位元線建立關聯。執行寫入序列時，各鎖存電路能記憶向與各位元線對應之選擇單元寫入之單元資料。
<S20>
本實施方式之快閃記憶體1執行寫入序列時，於步驟S20中，執行評估動作。
評估動作係用以評估記憶單元(選擇單元MC-s)之寫入特性之處理。
本實施方式中，施加編程電壓後選擇單元MC-s之寫入速度被作為寫入特性加以計測、評估。寫入速度係基於施加編程電壓後記憶單元之閾值電壓所發生之移位量之指標。
作為快閃記憶體之記憶單元之傾向，由於記憶單元陣列100內之複數個記憶單元之特性差異，使得複數個選擇單元MC-s之寫入速度存於差異。記憶單元之特性差異係隧穿絕緣膜之膜厚差異及記憶單元之形狀差異等所致。
其結果，即便對複數個選擇單元MC-s施加了相同之編程電壓，該選擇單元MC-s之組集(單元組CU)之閾值電壓分佈亦具有一定擴度。
如圖36所示，執行評估動作時，於步驟S201中，對選擇字元線WL-s施加某電壓值V0之編程電壓(以下，稱為評估編程電壓)Vest。例如，電壓值V0係用於“A”狀態之編程之電壓值(更具體而言，為初始電壓值)。
例如，評估電路191進行用以施加評估編程電壓Vest之控制。
藉此，位於資料之寫入對象所處位址之複數個選擇單元MC-s之閾值電壓根據各選擇單元MC-s之寫入速度，向正之方向移位。
圖37係表示本實施方式之快閃記憶體之寫入序列中執行評估動作時記憶單元之閾值電壓分佈之圖。
複數個選擇單元MC-s中，記憶單元之閾值電壓會被移位至“A”狀態以上之狀態之記憶單元藉由位元線BL之電位控制，而設定為可編程狀態。
執行寫入序列中之評估動作時，藉由施加評估編程電壓Vest，如圖37之(a)所示，複數個選擇單元中設定為可編程狀態之選擇單元(以下，亦稱為可編程單元)之閾值電壓向與各記憶單元之特性(寫入速度)相應之值變化。
藉此，形成具有某種擴度(電壓範圍)之閾值電壓分佈999。
再者，應維持抹除狀態之選擇單元藉由位元線BL之電位控制，設定為禁止編程狀態。藉此，抑制應維持抹除狀態之選擇單元(以下，亦稱為禁止編程單元)之閾值電壓之變化。
藉由施加評估編程電壓Vest，某記憶單元之閾值電壓成為電壓值Vtha，其他記憶單元之閾值電壓成為電壓值Vthb。於電壓值Vtha 高於電壓值Vthb之情形時，某記憶單元之寫入速度大於其他記憶單元之寫入速度。於電壓值Vtha低於電壓值Vthb之情形時，某記憶單元之寫入速度小於其他記憶單元之寫入速度。複數個選擇單元MC-s根據寫入速度，分成複數個組集。
圖38係用以說明基於與評估編程電壓Vest之施加相應之選擇單元之寫入速度而將選擇單元分類(分組)之一例之圖。
如圖38所示，執行評估動作時，於步驟S201中，基於施加評估編程電壓Vest後選擇單元(編程對象單元)之閾值電壓，執行與寫入速度相應之選擇單元之分組(以下，亦稱為分組處理)。
例如，評估電路191基於各選擇單元之閾值電壓，進行與寫入速度相應之分組處理。
如圖36及圖38所示，與讀出動作同樣地，藉由對選擇字元線WL-s施加判定電壓Vgp(Vgp1、Vgp2、Vgp3、Vgp4、Vgp5、Vgp6、Vgp7)，來判別施加評估編程電壓Vest後選擇單元之閾值電壓。
例如，於將電壓Vgp1施加至選擇字元線WL-s之情形時，具有電壓Vgp1以下之閾值電壓之選擇單元導通。於將電壓Vgp1施加至選擇字元線WL-s之情形時，具有高於電壓Vgp1之閾值電壓之選擇單元截止。選擇單元由於施加電壓Vgp1而導通及截止之結果保持於感測放大器150內。藉由施加電壓Vgp1而成為導通狀態之選擇單元依據寫入速度而歸類於第1組集G1。
於將電壓Vgp2施加至選擇字元線WL-s之情形時，具有電壓Vgp2以下之閾值電壓之選擇單元導通。於將電壓Vgp2施加至選擇字元線WL-s之情形時，具有高於電壓Vgp2之閾值電壓之選擇單元截止。選擇 單元由於施加電壓Vgp2而導通及截止之結果保持於感測放大器150內。
藉由施加電壓Vgp1而成為截止狀態，且藉由施加電壓Vgp2而成為導通狀態之選擇單元依據寫入速度而歸類於第2組集G2。
於將電壓Vgp3施加至選擇字元線WL-s之情形時，具有電壓Vgp3以下之閾值電壓之選擇單元導通。於將電壓V3施加至選擇字元線WL-s之情形時，具有高於電壓Vgp3之閾值電壓之選擇單元截止。選擇單元由於施加電壓Vgp3而導通及截止之結果保持於感測放大器150內。
藉由施加電壓Vgp2而成為截止狀態，且藉由施加電壓Vgp3而成為導通狀態之選擇單元依據寫入速度而歸類於第3組集G3。
於將電壓Vgp4施加至選擇字元線WL-s之情形時，具有電壓Vgp4以下之閾值電壓之選擇單元導通。於將電壓Vgp4施加至選擇字元線WL-s之情形時，具有高於電壓Vgp4之閾值電壓之選擇單元截止。選擇單元由於施加電壓Vgp4而導通及截止之結果保持於感測放大器150內。
藉由施加電壓Vgp3而成為截止狀態，且藉由施加電壓Vgp4而成為導通狀態之選擇單元依據寫入速度而歸類於第4組集G4。
於將電壓Vgp5施加至選擇字元線WL-s之情形時，具有電壓Vgp5以下之閾值電壓之選擇單元導通。於將電壓Vgp5施加至選擇字元線WL-s之情形時，具有高於電壓Vgp5之閾值電壓之選擇單元截止。選擇單元由於施加電壓Vgp5而導通及截止之結果保持於感測放大器150內。
藉由施加電壓Vgp4而成為截止狀態，且藉由施加電壓Vgp5而成為導通狀態之選擇單元依據寫入速度而歸類於第5組集G5。
於將電壓Vgp6施加至選擇字元線WL-s之情形時，具有電壓Vgp6以下之閾值電壓之選擇單元導通。於將電壓Vgp6施加至選擇字元 線WL-s之情形時，具有高於電壓Vgp6之閾值電壓之選擇單元截止。選擇單元由於施加電壓V6而導通及截止之結果保持於感測放大器150內。
藉由施加電壓Vgp5而成為截止狀態，且藉由施加電壓Vgp6而成為導通狀態之選擇單元依據寫入速度而歸類於第6組集G6。
於將電壓Vgp7施加至選擇字元線WL-s之情形時，具有電壓Vgp7以下之閾值電壓之選擇單元導通。於將電壓Vgp7施加至選擇字元線WL-s之情形時，具有高於電壓Vgp6之閾值電壓之選擇單元截止。選擇單元由於施加電壓Vgp7而導通及截止之結果保持於感測放大器150內。
藉由施加電壓Vgp6而成為截止狀態，且藉由施加電壓Vgp7而成為導通狀態之選擇單元依據寫入速度而歸類於第7組集G7。
藉由施加電壓Vgp7而成為截止狀態之選擇單元依據寫入速度而歸類於第8組集G8。
如此，本實施方式中，基於與評估編程電壓Vest之施加相應之選擇單元之閾值電壓之大小(閾值電壓之移位量)，複數個選擇單元分成與寫入速度相應之複數個組集G1~G8。
再者，用以將寫入速度分類之組集之數量並不限定於8個。例如，用以將寫入速度分類之組集之數量亦可多於8個(例如，16個)，還可少於8個(例如，4個)。
如此，藉由評估動作，而根據寫入速度來評估各選擇單元之特性。
<S21>
評估處理之後，於步驟S21中，本實施方式之快閃記憶體1執行預測動作。
預測動作係基於評估處理之結果(本實施方式中，為寫入速度)而執行。預測動作包含編程電壓之預測處理(S211)、及使用所預測出之編程電壓之編程動作(S212)。
執行預測動作時，於步驟S211中，快閃記憶體1基於各選擇單元MC-s之單元資料及評估結果(各選擇單元之寫入速度)，預測寫入序列中所要使用之複數個編程電壓之電壓值。
例如，預測電路192執行基於各選擇單元MC-s之單元資料及寫入速度組集之計算處理。藉此，獲得預測動作中之編程動作(預測編程動作)所要使用之編程電壓(以下，亦稱為預測編程電壓)之電壓值。
圖39係用以說明基於寫入狀態及記憶單元特性之評估結果而設定預測編程電壓之一例之圖。
如圖39所示，預測編程動作中使用複數個預測編程電壓Vfcp(Vfcp0、Vfcp1、…、Vfcp7、Vfcp8)。
各預測編程電壓Vfcp具有與寫入狀態(單元資料)及寫入速度組集之組合相應之電壓值(以下，亦稱為目標值)。
作為對選擇單元施加之預測編程電壓Vfcp之傾向，對於要被寫入與某寫入狀態相應之單元資料之選擇單元，向具有較慢寫入速度之記憶單元施加之預測編程電壓Vfcp之電壓值高於向具有較快寫入速度之記憶單元施加之預測編程電壓Vfcp之電壓值。
例如，對於要被寫入“A”狀態之單元資料之複數個選擇單元，根據選擇單元之寫入速度，使用具有不同電壓值之3個預測編程電壓Vfcp0、Vfcp1、Vfcp2。預測編程電壓Vfcp1之電壓值Va高於預測編程電壓Vfcp0之電壓值V0。預測編程電壓Vfcp1之電壓值Va低於預測編程電 壓Vfcp2之電壓值Vb。例如，預測編程電壓Vfcp0之電壓值Va亦可等於評估編程電壓Vest之電壓值V0。
例如，對於要被寫入“A”狀態之單元資料之選擇單元，預測編程電壓Vfcp2用於組集G1、G2之選擇單元(低速單元)之閾值電壓之移位，預測編程電壓Vfcp1用於組集G3、G4、G5、G6之選擇單元(中速單元)之閾值電壓之移位，預測編程電壓Vpgm0用於組集G7、G8之選擇單元(高速單元)之閾值電壓之移位。
例如，於預測編程動作中，應被寫入某上位狀態之單元資料之記憶單元中具有較快寫入速度之選擇單元之閾值電壓、及應被寫入較該上位狀態靠下位之狀態之單元資料之記憶單元中具有較慢寫入速度之選擇單元之閾值電壓藉由共通之預測編程電壓Vfcp而移位。
作為一例，要被寫入“A”狀態之單元資料之組集G1、G2之選擇單元之閾值電壓、及要被寫入“B”狀態之單元資料之組集G3~G6之選擇單元之閾值電壓藉由共通之預測編程電壓Vfcp2向更高之值移位。並且，要被寫入“C”狀態之單元資料之組集G7、G8之選擇單元之閾值電壓亦可藉由預測編程電壓Vfcp2而移位。
作為另一例，要被寫入“F”狀態之單元資料之組集G1、G2之選擇單元之閾值電壓、及要被寫入“G”狀態之單元資料之組集G3~G6之選擇單元之閾值電壓藉由共通之預測編程電壓Vfcp7向更高之值移位。
又，要被寫入“G”狀態之資料之組集G1、G2之選擇單元之閾值電壓藉由預測編程電壓Vfcp8而移位。預測編程電壓Vfcp8之電壓值Vg高於其他預測編程電壓Vfcp0~Vfcp7之電壓值。
如此，於預測編程動作中，基於各選擇單元之寫入狀態(單元資料)及寫入速度，來預測編程電壓Vfcp之電壓值。
與選擇位址之選擇單元之預測編程電壓相關之資訊(例如，設定資訊表)可記憶於快閃記憶體1內。與選擇位址之選擇單元之預測編程電壓相關之資訊亦可於某時序向記憶體控制器2傳輸，而記憶於記憶體控制器2內。
再者，圖38中示出了9個預測編程電壓Vfcp0~Vfcp8。預測編程動作中所要使用之預測編程電壓Vfcp之數量可少於9個，亦可多於9個。
例如，彼此具有不同電壓值之複數個預測編程電壓亦可與複數個寫入狀態對應而設定。
執行預測動作時，於步驟S211之預測編程動作中，如圖35之(a)所示，快閃記憶體1不執行與選擇單元之閾值電壓相關之驗證動作(以下，稱為編程驗證)，便對選擇字元線WL-s依序施加所獲得之複數個預測編程電壓Vfcp(S211)。
例如，預測電路191進行用以施加預測編程電壓Vfcp之各種控制。
預測編程動作不進行驗證電壓之施加(以下，稱為驗證步驟)，僅包含1次以上編程電壓之施加(以下，稱為編程步驟)。
於快閃記憶體1內，定序器190(例如，預測電路192)藉由預測編程動作(預測編程電壓之施加)，使選擇單元MC-s之閾值電壓向正之方向移位。藉此，向可編程狀態之複數個選擇單元分別粗略地寫入與各寫入狀態對應之單元資料。
如圖37之(b)所示，各選擇單元MC-s之閾值電壓藉由考慮到各選擇單元MC-s之寫入速度之預測編程電壓Vfcp之施加，以與單元資料及寫入速度相應之移位量，向正之方向移位。
<S22>
預測動作之後，本實施方式之快閃記憶體於步驟S22中，執行編程動作。
圖36之(b)係用以說明本實施方式之快閃記憶體之寫入序列中的編程動作之模式圖。圖36之(b)中示出了對選擇字元線施加之電壓Vpgm、Vvfy。
於本實施方式之快閃記憶體1內，定序器190如圖36之(b)所示，帶有編程驗證地，執行對連接於選擇字元線WL-s之記憶單元施加複數個編程電壓Vpgm之動作。
編程動作包含1次以上編程步驟與1次以上驗證步驟。以下，為了加以區別，包含編程驗證之編程動作亦稱為精化編程動作(或者有驗證之編程動作或普通編程動作)。
定序器190藉由精化編程動作，將單元資料細緻(詳細)地向各選擇單元寫入。
例如，步驟S22之精化編程動作中所使用之編程電壓Vpgm係基於藉由預測動作計算所得之電壓值(例如，預測編程電壓Vfcp之電壓值)而決定。例如，定序器190以與各寫入狀態相應之預測編程電壓Vfcp為基準，設定用於各寫入狀態(單元資料)之編程之編程電壓Vpgm之電壓值。更具體而言，定序器190將各寫入狀態之預測編程電壓Vfcp之電壓值用作與各編程狀態相關之編程電壓Vpgm之初始電壓值。
定序器190於每個寫入循環LP(LP1、LP2、LP3、LP4、…、LPk-1、LPk)中依序使與預測編程電壓Vfcp相應之編程電壓Vpgm(Vpgm1、Vpgm2、Vpgm3、Vpgm4、…、Vpgmx、Vpgmy)加上某值dV之調整電壓(以下，亦稱為上升電壓)dV，而執行精化編程動作中之編程步驟。各寫入循環包含至少1次編程電壓之施加(編程步驟)與至少1次編程驗證(驗證步驟)。k係2以上之整數。
上升電壓Vstp之電壓值dV亦可藉由預測動作，基於單元資料及特性資訊(寫入速度)而決定。
於圖36之(b)之例中，定序器190於執行精化編程動作時之第1次寫入循環LP1中，對選擇字元線WL-s施加編程電壓Vpgm1。例如，編程電壓Vpgm1之電壓值Vp1等於與“A”狀態相關之預測編程電壓Vfcp之電壓值Va。
施加編程電壓Vpgm1後，定序器190對選擇字元線WL-s施加驗證電壓Vvfy。驗證電壓Vvfy包含1個以上驗證位準。藉此，驗證施加編程電壓Vpgm1後選擇單元之閾值電壓。如此，執行編程動作，使各選擇單元MC-s之閾值電壓收斂於與單元資料對應之閾值電壓分佈內。
定序器190於第1次寫入循環LP1中之驗證電壓Vvfy之後，執行第2次寫入循環LP2。
於第2次寫入循環LP2中，定序器190對選擇字元線WL-s施加編程電壓Vpgm2。例如，編程電壓Vpgm2之電壓值係編程電壓Vpgm1之電壓值Vp1(Va)與上升電壓Vstp之電壓值dV合計所得之電壓值(“Vp1+dV”)。施加編程電壓Vpgm2後，定序器190對選擇字元線WL-s施加驗證電壓Vvfy。藉此，驗證施加編程電壓Vpgm2後選擇單元MC-s之閾值電 壓。
如此，定序器190改變編程電壓Vpgm之電壓值(及驗證電壓Vvfy之驗證位準)，執行複數個寫入循環LP。
例如，於本實施方式之快閃記憶體1中，若定序器190例如於第3次寫入循環LP3中，判斷出使用與“A”狀態相關之預測編程電壓Vfcp1之電壓值作為基準值之1個以上編程電壓Vpgm(此處，為編程電壓Vpgm1、Vpgm2、Vpgm3)之施加已完成，則定序器190例如於第4次寫入循環LP4中，執行使用與“B”狀態相關之預測編程電壓Vfcp2之電壓值Vb作為基準值之1個以上編程電壓Vpgm4之施加。
定序器190基於所執行之寫入循環之次數及(或)當前之寫入循環中所使用之編程電壓Vpgm之電壓值，能判斷出作為編程電壓Vpgm之基準值之預測編程電壓Vfcp之變更。
如此，本實施方式中，定序器190執行精化編程動作時，能根據精化編程動作之行程(例如，寫入循環LP之次數)，將編程電壓Vpgm之電壓值變更及設定為基於藉由預測動作所獲得之複數個預測編程電壓之值。
定序器190依序施加基於複數個預測編程電壓Vfcp分別得出之複數個編程電壓Vpgm。
例如，於第k-1次寫入循環LPk-1中，定序器190對選擇字元線WL-s施加編程電壓Vpgmx。例如，編程電壓Vpgmx之電壓值Vpx以與“F”狀態相關之預測編程電壓之電壓值Vf作為基準值。
例如，於第k次寫入循環LPk中，定序器190對選擇字元線WL-s施加編程電壓Vpgmy。例如，編程電壓Vpgmy之電壓值Vpy以與 “G”狀態相關之預測編程電壓之電壓值Vf作為基準值。
藉此，選擇單元之閾值電壓向正之方向移位。
定序器190基於編程電壓Vpgm之施加次數(或驗證結果)，判斷精化編程動作之完成與否。
藉此，定序器190完成精化編程動作。
再者，執行本實施方式中之精化編程動作及預測編程動作時，每種寫入狀態下閾值電壓均會因為編程電壓而發生移位之對象選擇單元(可編程單元)亦能設定為可編程狀態。
又，執行本實施方式中之精化編程動作及預測編程動作時，對於與某寫入狀態對應之編程電壓之施加，與該寫入狀態對應之選擇單元、及與較該寫入狀態靠上位之寫入狀態對應之選擇單元亦能設定為可編程狀態。
如上文所述，本實施方式之快閃記憶體完成包含評估動作、預測編程動作及精化編程動作之寫入序列。
本實施方式之快閃記憶體1執行寫入動作(寫入序列)時，基於選擇單元MC-s之寫入速度之評估結果，計算複數個編程電壓之電壓值。藉此，本實施方式之快閃記憶體能對位於所選位址之複數個選擇單元MC-s，施加具有更合適之電壓值之複數個編程電壓。
其結果，本實施方式之快閃記憶體1能抑制編程電壓之施加次數增多。例如，本實施方式之快閃記憶體1能實現寫入動作之高速化(例如，寫入動作之時間縮短)。
綜上所述，本實施方式之快閃記憶體1能更有效率地執行寫入動作。因此，實施方式之快閃記憶體能提昇品質。
(b2-2)動作例2
參照圖40及圖41，對本實施方式之快閃記憶體之寫入動作之一例進行說明。
圖40係表示本實施方式之快閃記憶體之寫入動作的動作例2之處理流程之流程圖。
圖41係用以說明本實施方式之快閃記憶體之寫入動作的動作例2之模式圖。
於本動作例2中，圖40之處理流程之步驟S21A中之預測動作不同於動作例1之預測動作。
就本動作例2而言，於圖40之步驟S211中，對預測編程電壓Vfcp之電壓值(目標值)進行預測時，除了各選擇單元之單元資料及寫入速度以外，還使用相鄰之複數個選擇單元之單元資料(寫入狀態)。
如圖41所示，寫入序列中之選擇單元MC-s沿Z方向排列。該情形時，資料之寫入(編程電壓之施加)對沿Z方向排列之複數個選擇單元MC-s同時執行。
寫入動作中有可能產生選擇單元MC-s間之干擾影響。因此，本實施方式中，定序器會於寫入動作中調整編程電壓之電壓值。
基於所供給之寫入資料內之位元排列，能識別出Z方向上相鄰之複數個選擇單元之單元資料。藉此，預測出相鄰之選擇單元間有可能發生之干擾效應(例如，干擾之大小)。
感測放大器150如上所述，包含複數個鎖存電路(未圖示)。各鎖存電路與複數個位元線BL中任一位元線建立了關聯。各選擇單元之單元資料暫時記憶於鎖存電路內。
於定序器190中，預測電路192藉由對複數個鎖存電路內之單元資料之運算處理，能識別出相鄰之選擇單元之寫入狀態之排列。
藉此，計算相鄰之選擇單元間一選擇單元之寫入狀態與另一選擇單元之寫入狀態之差。
對預測編程電壓Vfcp之目標值進行預測時，會反映出相鄰之選擇單元之單元資料(寫入狀態)之差。
於圖41之例中，向選擇單元MC-s1寫入“B”狀態之單元資料。
向選擇單元MC-s2寫入“G”狀態之單元資料。選擇單元MC-s2於Z方向上之選擇單元MC-s1之上方，與選擇單元MC-s1相鄰。
向選擇單元MC-s0寫入“C”狀態之資料。選擇單元MC-s0於Z方向上之選擇單元MC-s1之下方，與選擇單元MC-s1相鄰。
向選擇單元MC-s3寫入“D”狀態之資料。選擇單元MC-s3於Z方向上之選擇單元MC-s2之上方，與選擇單元MC-s2相鄰。
“B”狀態之閾值電壓分佈與“C”狀態之閾值電壓分佈相鄰。因此，選擇單元MC-s1與選擇單元MC-s0之間發生之干擾效應相對較小。
如上所述，“G”狀態之閾值電壓分佈係較“B”狀態之閾值電壓分佈靠上5位之分佈。因此，選擇單元MC-s1與選擇單元MC-s2之間發生之干擾效應大於選擇單元MC-s1與選擇單元MC-s0之間產生之干擾效應。
如此，於干擾效應之影響較大之情形時，預測編程電壓Vfcp之目標值(例如，與“G”狀態相關之預測編程電壓之目標值)會基於 相鄰之選擇單元之寫入狀態(單元資料)之差得到調整，以向較干擾效應之影響小之情形時之預測編程電壓Vfcp之目標值低之電壓值移位。
藉此，抑制選擇單元間之干擾效應之影響。
例如，就某寫入狀態之預測編程電壓Vfcp而言，於要被寫入該寫入狀態之單元資料之複數個選擇單元MC-s中，會分別計算某選擇單元與相鄰於該選擇單元之選擇單元(此處，稱為鄰接單元)之寫入狀態差(此處，稱為差值)。基於對複數個差值之計算結果，調整該寫入狀態之預測編程電壓Vfcp之目標值。
如選擇單元MC-s3與選擇單元MC-s2般相鄰之2個選擇單元間之寫入狀態差(“D”狀態與“G”狀態之差)小於選擇單元MC-s1與選擇單元MC-s2之間之寫入狀態差(“B”狀態與“G”狀態之差)。即便相鄰之選擇單元間之寫入狀態差較小，亦可根據相鄰之選擇單元MC-s之寫入狀態差之大小，來調整預測編程電壓Vfcp之電壓值。
更佳為只要相鄰之選擇單元MC-s之寫入狀態不同，便調整預測編程電壓Vfcp之目標值。
如此，基於各選擇單元MC-s之單元資料、選擇單元MC-s之寫入速度及相鄰之選擇單元MC-s間之寫入狀態(單元資料)之差值，計算寫入序列中之複數個預測編程電壓之電壓值。藉此，預測出預測編程電壓Vfcp之目標值。
於步驟S212中，使用所獲得之預測編程電壓Vfcp之電壓值，執行預測編程動作。
預測編程動作之後，與動作例1之寫入序列同樣地，於步驟S22中，執行精化編程動作。
藉由以上動作，本實施方式之快閃記憶體之寫入序列完成。
若如本實施方式中所說明之寫入序列般，設定編程電壓之目標值時，反映出相鄰之選擇單元之寫入狀態，則預測編程動作中之各閾值電壓分佈之分佈幅度會變小。
其結果，本實施方式之快閃記憶體能抑制寫入錯誤。
隨著執行預測編程動作時閾值電壓分佈之分佈幅度縮小，執行精化編程動作時寫入循環之次數會有所削減。
(b2-3)動作例3
參照圖42至圖44，對本實施方式之快閃記憶體之寫入動作之一例進行說明。
圖42係表示本實施方式之快閃記憶體之寫入動作的一例之處理流程之流程圖。
圖43係用以說明本實施方式之快閃記憶體之寫入動作之一例中對記憶單元MC(選擇字元線)施加之電壓之模式曲線圖。於圖43中，曲線圖之橫軸對應於時間，曲線圖之縱軸對應於電壓值。
圖44係用以說明本實施方式之快閃記憶體之寫入動作之一例中記憶單元之閾值電壓之變化之模式圖。
如圖42至圖44所示，於本動作例3之寫入序列中，執行複數個評估動作(S20B、S20C)及複數個預測動作(S21B、S21C)。
包含1個評估動作與1個預測動作之動作組SS(SS1、SS2)作為1個序列(以下，亦稱為寫入階段)來執行。
本實施方式之快閃記憶體執行包含2個寫入階段SS1、SS2 之寫入序列。
如圖42之處理流程所示，執行寫入序列中之第1寫入階段SS1。
記憶單元為TLC之情形時，於本動作例中，對應被寫入“D”“E”“F”及“G”狀態之資料之選擇單元(第1組集之選擇單元)，執行第1寫入階段SS1之評估動作(S20B)及預測動作(S21B)。
<S20B>
於本動作例中，定序器190藉由評估電路191，對要被寫入“D”至“G”狀態中任一狀態之單元資料之複數個選擇單元MC-s，執行第1寫入階段SS1之評估動作。
如圖43所示，於第1寫入階段SS1之評估動作中，對選擇字元線WL-s施加某電壓值之第1評估編程電壓Vest1。第1組集之選擇單元MC-s之閾值電壓向正之方向移位。
執行第1寫入階段SS1之評估動作時，要被寫入“A”“B”及“C”狀態中任一狀態之資料之選擇單元(第2組集之選擇單元)MC-s設定為禁止編程狀態。
如圖44之(a)所示，於對屬於第1組集之“D”至“G”狀態之選擇單元MC-s之評估動作中，“D”至“G”狀態之選擇單元之閾值電壓藉由第1評估編程電壓Vest1，向“C”狀態(或“B”狀態)之閾值電壓分佈之上限值(分佈之上端)與“D”狀態之閾值電壓分佈之下限值(分佈之下端)之間之閾值電壓分佈(以下，稱為“LM”狀態)999A移位。
以下，使記憶單元之閾值電壓移位至“LM”狀態之編程動作亦稱為LM編程動作。
藉由包含LM編程動作之評估動作，計測“D”至“G”狀態之選擇單元MC-s之寫入速度。
<S21B>
如圖42所示，於第1寫入階段SS1之預測動作中，定序器190藉由預測電路192，針對屬於第1組集之選擇單元MC-s，基於各選擇單元MC-s之單元資料及各選擇單元MC-s之寫入速度，預測及計算預測編程電壓之電壓值(S211B)。再者，計算預測編程電壓時，亦可還使用相鄰之選擇單元MC-s之單元資料之差值。
於預測動作中，定序器190藉由預測電路192，執行第1寫入階段SS1中之第1預測編程動作(S212B)。
如圖43之(a)所示，對選擇字元線WL-s施加複數個預測編程電壓Vfcp0a、Vfcp1a、…、Vfcp2a。使用某電壓值VLM之預測編程電壓Vfcp，對“LM”狀態之複數個選擇單元MC-s執行無驗證之編程動作。
預測編程電壓Vfcp0a例如對於“D”狀態之單元資料，具有目標值Vd1。預測編程電壓Vfcp1a例如對於“E”狀態之單元資料，具有目標值Ve1。預測編程電壓Vfcp2a例如對於“G”狀態之單元資料，具有目標值Vg1。
藉此，如圖44之(b)所示，於第1組集中，“D”至“G”狀態之選擇單元MC-s之閾值電壓向正之方向移位。
如圖42之例所示，本動作例3中，定序器190於對“D”至“G”狀態之選擇單元MC-s執行第1寫入階段SS1後，執行第2寫入階段SS2。
對應被寫入“A”“B”及“C”狀態中任一狀態之單元資 料之選擇單元(第2組集之選擇單元)MC-s，執行第2寫入階段SS2之評估動作(S20C)及預測動作(S21C)。
<S20C>
於本動作例中，定序器190藉由評估電路192，對要被寫入“A”至“C”狀態中任一狀態之單元資料之複數個選擇單元MC-s，執行第2寫入階段SS2之評估動作。
如圖43所示，於第2寫入階段SS2中之評估動作中，對選擇字元線WL-s施加某電壓值之第2評估編程電壓Vest2。“A”至“C”狀態之選擇單元MC-s之閾值電壓移位。例如，第2評估編程電壓Vest2之電壓值具有使選擇單元MC-s之閾值電壓移位至“A”狀態之閾值電壓分佈內之電壓值(預設值)V0。
例如，執行第2寫入階段SS2之評估動作時，要被寫入“D”至“G”狀態中任一狀態之單元資料之選擇單元MC-s，係設定為禁止編程狀態。
藉此，如圖44所示，於對“A”至“C”狀態之選擇單元MC-s之評估動作(S20C)中，“A”至“C”狀態之選擇單元MC-s之閾值電壓向“A”狀態之閾值電壓分佈999B之程度移位。
以下，使記憶單元之閾值電壓移位至“A”狀態之編程動作稱為“A”編程動作。
藉由包含“A”編程動作之評估動作，計測“A”至“C“狀態之選擇單元之寫入速度。
<S21C>
如圖42所示，於第2寫入階段SS2之預測動作中，定序器 190藉由預測電路192，針對“A”至“C”狀態之選擇單元MC-s，基於各選擇單元MC-s之單元資料及各選擇單元MC-s之寫入速度，預測及計算編程電壓之電壓值(S211C)。再者，計算預測編程電壓時，亦可還使用相鄰之選擇單元MC-s之單元資料之差值。
於預測動作中，快閃記憶體1執行第2寫入階段SS2中之第2預測編程動作(S212C)。
如圖43所示，對選擇字元線WL-s施加複數個預測編程電壓Vfcp3a、Vfco4a、Vfcp5a。使用預測編程電壓Vfcp，對屬於“A”狀態之閾值分佈999B之選擇單元執行無驗證之編程動作。
預測編程電壓Vfcp3a例如對於“A”狀態之單元資料，具有目標值Va1。預測編程電壓Vfcp4a例如對於“B”狀態之單元資料，具有目標值Vb1。預測編程電壓Vfcp5a例如對於“C”狀態之單元資料，具有目標值Vc1。
藉此，如圖44所示，第2組集中之“A”至“C”狀態之選擇單元之閾值電壓向正之方向移位。
<S22>
如圖42所示，2個寫入階段SS1、SS2之後，定序器190對應被寫入“A”至“G”狀態之單元資料之複數個選擇單元MC-s，執行精化編程動作。
於本動作例(及其他動作例)中，精化編程動作亦可針對每種寫入狀態，分別使用基於預測編程電壓之目標值之編程電壓來執行。藉由施加編程電壓，某寫入狀態及較該寫入狀態靠上位之寫入狀態之選擇單元之閾值電壓亦可同時移位。
藉由以上處理，動作例3中之本實施方式之快閃記憶體之寫入序列完成。
本實施方式中，與上位之寫入狀態相關之預測動作、及與下位之寫入狀態相關之預測動作於不同之序列(寫入階段)中執行。
因此，本實施方式之快閃記憶體能於不含選擇單元間之干擾效應之影響之條件下，預測與下位之寫入狀態(此處，為“A”至“C”狀態)相關之編程電壓之目標值。
其結果，本實施方式之快閃記憶體能設定更合適之編程電壓之電壓值。
(b2-4)動作例4
參照圖45至圖47，對本實施方式之快閃記憶體之寫入動作之一例進行說明。
圖45係表示本實施方式之快閃記憶體之寫入動作的一例之處理流程之流程圖。
圖46係用以說明本實施方式之快閃記憶體之寫入動作之一例中記憶單元之閾值電壓之變化之模式圖。
圖47係用以說明本實施方式之快閃記憶體之寫入動作之一例中對記憶單元MC(選擇字元線)施加之電壓之模式曲線圖。於圖47中，曲線圖之橫軸對應於時間，曲線圖之縱軸對應於電壓值。
如上所述，本實施方式之快閃記憶體保持與選擇單元之寫入狀態(單元資料)及編程電壓之目標值相關之資訊。
因此，本實施方式之快閃記憶體能識別出每種編程電壓下之選擇單元數。
就本動作例4而言，本實施方式之快閃記憶體1於編程動作中，基於每種編程電壓下之選擇單元數，按照與選擇單元數相應之順序，對選擇字元線施加複數個編程電壓。
<S21D>
如圖45所示，評估動作(S20)之後，定序器190藉由預測電路192，執行預測動作。
定序器190與上述例同樣地，基於各選擇單元MC-s之寫入狀態、各選擇單元MC-s之寫入速度及相鄰之選擇單元MC-s之寫入狀態差，預測及計算預測編程電壓Vfcp之目標值(S211D)。再者，本例中，對預測編程電壓Vfcp之目標值進行預測時，亦可不使用相鄰之選擇單元之寫入狀態差。
於本動作例4中，本實施方式之快閃記憶體1針對所獲得之複數個預測編程電壓Vfcp(Vfcpa、Vfcpb、Vfcpc、Vfcpd、…)，計數使用各預測編程電壓Vfcp加以編程之選擇單元之個數(S219)。
定序器190基於使用各預測編程電壓Vfcp之選擇單元數之大小關係，設定複數個預測編程電壓之施加順序。
圖46係表示寫入狀態與選擇單元數之關係之圖。
於圖46之例中，如圖46之(a)所示，使用複數個預測編程電壓中之預測編程電壓Vfcpa之選擇單元數為“Na”。使用其中之預測編程電壓Vfcpb之選擇單元數為“Nb”。使用其中之預測編程電壓Vfcpc之選擇單元數為“Nc”。使用其中之預測編程電壓Vfcpd之選擇單元數為“Nd”。
如圖46之(b)所示，於使用各預測編程電壓之選擇單元數 中，單元數Nc多於其他單元數Na、Nb、Nd。單元數Na少於單元數Nc，多於單元數Nd、Nb。單元數Nd多於單元數Nb。
如圖46及圖47所示，定序器190根據該選擇單元數之大小關係，按照預測編程電壓Vfcpc、預測編程電壓Vfcpa、預測編程電壓Vfpcd及預測編程電壓Vfcpb之順序，對選擇字元線施加複數個預測編程電壓Vfcp。
預測編程電壓Vfcpa、Vfcpb、Vfcpc、Vfcpd之電壓值之大小關係如下所述：預測編程電壓Vfcpd之電壓值Vdz高於預測編程電壓Vfcpa、Vfcpb、Vfcpc之電壓值Vaz、Vbz、Vcz；預測編程電壓Vfcpc之電壓值Vcz低於預測編程電壓Vfcpd之電壓值Vdz，高於預測編程電壓Vfcpa、Vfcpb之電壓值Vaz、Vbz之電壓值；預測編程電壓Vfcpb之電壓值低於預測編程電壓Vfcpc、Vfcpd之電壓值Vcz、Vdz，高於預測編程電壓Vfcpa之電壓值Vaz；預測編程電壓Vfcpa之電壓值低於預測編程電壓Vfcpb、Vfcpc、Vfcpd之電壓值Vbz、Vcz、Vdz。
如圖45所示，定序器190不執行編程驗證，便按照使用各預測編程電壓Vfcp之選擇單元數之順序，執行複數個預測編程電壓之施加(S212D)。
快閃記憶體1於某時序，對選擇字元線WL-s施加預測編程電壓Vfcpc。施加預測編程電壓Vfcpc後，定序器190於某時序，對選擇字元線WL-s施加預測編程電壓Vfcpa。施加預測編程電壓Vfcpa後，快閃記憶體1於某時序，對選擇字元線WL-s施加預測編程電壓Vfcpd。施加預測編程電壓Vfcpa後，快閃記憶體1於某時序，對選擇字元線WL-s施加預測編程電壓Vfcpb。
如此，於本動作例之預測編程動作中，定序器190不管複數個預測編程電壓Vfcp之電壓值之大小關係(寫入狀態之位準)之順序如何，而是按照基於使用各預測編程電壓Vfcp之選擇單元數之大小關係之順序，對選擇字元線WL-s施加複數個預測編程電壓Vfcp。
<S22>
預測動作之後，定序器190執行精化編程動作(S22)。
例如，與上述動作例同樣地，定序器190按照自下位之寫入狀態(此處，為“A”狀態)向上位之寫入狀態(此處，為“G”狀態)之順序，依序進行編程電壓之施加及編程驗證。
再者，於精化編程動作中，亦可與預測編程動作同樣地，根據選擇單元數之個數來設定編程電壓之施加順序。
藉由以上動作，本動作例4中之本實施方式之快閃記憶體之寫入序列完成。
如上所述，於本動作例4中，本實施方式之快閃記憶體1根據使用各預測編程電壓之選擇單元之個數，決定複數個預測編程電壓之施加順序。
藉此，本實施方式之快閃記憶體能減少閾值電壓有所移位後之選擇單元之閾值電壓可能因為之後預測編程電壓之施加而發生閾值電壓變動之選擇單元之個數。
其結果，於本動作例中，本實施方式之快閃記憶體能抑制寫入錯誤。
(b2-5)動作例5
參照圖48及圖49，對本實施方式之快閃記憶體之寫入動作 之一例進行說明。
圖48係表示本實施方式之快閃記憶體之寫入動作的一例之處理流程之流程圖。
圖49係用以說明本實施方式之快閃記憶體之寫入動作之一例中對記憶單元MC(選擇字元線)施加之電壓之模式曲線圖。於圖49中，曲線圖之橫軸對應於時間，曲線圖之縱軸對應於電壓值。
<S20>
如圖48所示，於本動作例5中，定序器190與上述動作例同樣地，執行對複數個選擇單元MC-s之評估動作。
藉此，計測選擇單元MC-s之寫入速度(S201)。
定序器190藉由評估電路192，基於計測結果，取得與寫入速度相關之資訊(S202)。
<S21A>
定序器190與上述動作同樣地，執行預測動作。
定序器190基於各選擇單元MC-s之單元資料、各選擇單元MC-s之寫入速度及相鄰之選擇單元MC-s之寫入狀態差，計算預測編程電壓Vfcp之目標值。(S211A)
定序器190利用計算結果，決定預測編程電壓Vfcp之目標值(S212)。再者，於本動作例中，對預測編程電壓Vfcp之目標值進行預測時，亦可不使用相鄰之選擇單元間之寫入狀態差。
定序器190對選擇字元線WL-s施加所決定之複數個預測編程電壓Vfcp。
如圖49之(a)所示，執行預測編程動作時，對選擇字元線 WL-s施加預測編程電壓Vfcp0、Vfcp1、Vfcp2、…、Vfcp7、Vfcp8、…。
藉此，各選擇單元MC-s之閾值電壓根據對應之預測編程電壓，向正之方向移位。
例如，預測編程電壓Vfcp0具有電壓值Va。預測編程電壓Vfcp1具有電壓值Vb。預測編程電壓Vfcp2具有電壓值Vc。預測編程電壓Vfcp7具有電壓值Vf。預測編程電壓Vfcp8具有電壓值Vg。
<S22A>
預測動作之後，定序器190執行精化編程動作。
於本動作例5中，定序器190執行精化編程動作時，不使用執行預測編程動作時所使用之電壓值(目標值)。
於精化編程動作中，對選擇字元線WL-s施加1個以上編程電壓Vpgm，該編程電壓Vpgm具有與預測編程動作中所使用之1個以上預測編程電壓Vfcp之電壓值不同之電壓值。
但編程電壓Vpgm之電壓值與上述例同樣地，係基於藉由預測動作計算所得之電壓值而設定。
於本動作例5中，執行精化編程動作時，跳過電壓值與執行預測編程動作時施加至選擇字元線WL-s之預測編程電壓之電壓值相同之編程電壓。
如圖49之(b)所示，對選擇字元線WL-s施加複數個編程電壓Vpgm。
定序器190對選擇字元線WL-s施加具有電壓值Vp1z之編程電壓Vpgm1z。電壓值Vp1z高於電壓值Va。例如，於電壓值V1a較電壓值 V0a高“dV1”之情形時，電壓值pV1z具有電壓值Va加上電壓值dV所得之值(Va+dV)。
如此，定序器190藉由加算上升電壓Vstp，而跳過具有電壓值Va之編程電壓Vpgm之施加。
定序器190於施加編程電壓Vpgm1z後，對選擇字元線WL-s施加編程電壓Vpgm2z。編程電壓Vpgm2z高於電壓值Vp1z，低於電壓值Vb。
定序器190於施加編程電壓Vpgm2z後，對選擇字元線WL-s施加編程電壓Vpgm3z。編程電壓Vpgm3z之電壓值Vp2高於電壓值Vb。例如，電壓值Vp2具有電壓值Vb加上電壓值dV所得之電壓值(Vb+dV)。
如此，定序器190藉由加算上升電壓Vstp，而跳過具有電壓值Vb之編程電壓之施加。
如此，定序器190一面跳過執行預測編程動作時所使用之電壓值之編程電壓之施加，一面依序執行編程電壓Vpgm之施加及編程驗證。
藉由以上動作，本實施方式之快閃記憶體結束本動作例5之寫入序列。
如本動作例5所示，本實施方式之快閃記憶體執行精化編程動作時，不會再次施加具有預測編程動作中所使用之電壓值之編程電壓。
藉此，精化編程動作中編程步驟之次數(寫入循環之次數)得以削減。其結果，精化編程動作之期間縮短。
因此，本實施方式之快閃記憶體能提高寫入動作之速度。
(c2)總結
本實施方式之快閃記憶體於寫入動作中，取得與複數個選擇單元之特性(例如，寫入速度)相關之資訊。
本實施方式之快閃記憶體基於各選擇單元之單元資料及各選擇單元之特性資訊，計算適於編程電壓之電壓值。
本實施方式之快閃記憶體使用計算所得之編程電壓執行編程動作。
藉此，本實施方式之快閃記憶體能縮短寫入動作之期間。又，本實施方式之快閃記憶體能降低資料之寫入錯誤。
因此，本實施方式之快閃記憶體能提昇動作特性。
綜上所述，本實施方式之記憶體裝置能提昇品質。
(3)變化例
執行本實施方式中所說明之資料寫入之快閃記憶體之構造並不限定於第1實施方式中所說明之構造。本實施方式中所說明之資料寫入亦可應用於具有其他構造之快閃記憶體之資料寫入。例如，記憶單元陣列亦可具有並非複數個記憶單元沿Z方向積層，而是複數個記憶單元呈二維狀排列於半導體基板上之構造。
又，三維構造記憶單元陣列亦可具有連接於共通字元線之記憶單元沿與基板之表面平行之方向排列之構造。
上述實施方式中說明之例(構造例及動作例)於滿足匹配性之範圍內可適當組合。
(4)其他
已對本發明之若干實施方式進行了說明，但該等實施方式 只作為案例展示，而不欲限定發明之範圍。該等新穎之實施方式能以其他各種方式予以實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施方式及其變形包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其等同之範圍內。
[相關申請]
本申請享有以日本專利申請2021-015252號(申請日：2021年2月2日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
32a:通道區域
35a:閘電極
40:導電層
41a:接觸插塞
48a:導電層
49a:接觸插塞
50:導電層
51:記憶體層
70:半導體層
71:絕緣層
80:基板
100:記憶單元陣列
200:TFT區域
300a:半導體層
411a,412a:接觸插塞之部分
511:絕緣層
512:電荷儲存層
513:絕緣層
700:積層體
MC:記憶單元
TRn:電晶體

Claims (12)

  1. 一種記憶體裝置，其包含：基板；第1及第2積層體，其等沿與上述基板之表面平行之第2方向排列，且分別包含沿與上述基板之表面垂直之第1方向排列之複數個第1半導體層；複數個字元線，其等覆蓋上述第1及第2積層體；第2半導體層，其於上述第1方向上，設置於上述第1積層體之上方；第3半導體層，其於上述第1方向上，設置於上述第2積層體之上方；複數個記憶單元，其等分別設置於上述複數個第1半導體層與上述複數個字元線之間；第1電晶體，其設置於上述第2半導體層上；及第2電晶體，其設置於上述第3半導體層上；上述第1及第2積層體於上述第2方向上以第1間距排列，上述第1及第2半導體層於上述第2方向上以第2間距排列，且上述第2間距等於上述第1間距。
  2. 如請求項1之記憶體裝置，其中上述第1電晶體包含第1閘電極，該第1閘電極於上述第1方向上，設置於上述第2半導體層之上方，且上述第2方向上之上述第1閘電極之尺寸，等於上述第2方向上之上述第2半導體層之尺寸。
  3. 如請求項1之記憶體裝置，其進而包含： 複數個選擇閘極線，其等覆蓋上述第1及第2積層體；及解碼電路，其用於控制上述複數個選擇閘極線；且上述解碼電路包含上述第1及第2電晶體。
  4. 如請求項1之記憶體裝置，其進而包含：複數個第1接點，其等分別連接於上述複數個第1半導體層；複數個位元線，其等分別連接於上述複數個第1接點；及選擇電路，其用於控制上述複數個第1接點與上述複數個位元線之連接；且上述選擇電路包含上述第1及第2電晶體。
  5. 如請求項1之記憶體裝置，其進而包含：複數個位元線，其等分別連接於上述複數個第1半導體層；及放大電路，其用於將來自上述複數個記憶單元之信號放大；且上述放大電路包含上述第1及第2電晶體。
  6. 如請求項1之記憶體裝置，其進而包含：複數個記憶單元，其等設置於記憶單元陣列內，且連接於字元線；及電路，其控制對上述複數個記憶單元之資料寫入；且上述電路於對連接於上述字元線之複數個記憶單元寫入資料時，計測上述複數個記憶單元各自之特性，基於上述資料與上述特性之計測結果，計算對上述字元線施加之複 數個編程電壓各自之電壓值，對上述字元線施加上述複數個編程電壓。
  7. 如請求項6之記憶體裝置，其中上述特性係記憶單元之寫入速度。
  8. 如請求項6之記憶體裝置，其中上述複數個編程電壓包含：基於上述計測結果之複數個第1編程電壓、及基於上述複數個第1編程電壓而設定之複數個第2編程電壓，且上述電路於施加上述複數個第1編程電壓時，不執行與上述複數個記憶單元之閾值電壓相關之驗證動作，於施加上述複數個第2編程電壓時，執行上述驗證動作。
  9. 如請求項6之記憶體裝置，其中上述電路基於上述複數個記憶單元中相鄰之記憶單元間之資料差，計算上述複數個編程電壓各自之電壓值。
  10. 如請求項6之記憶體裝置，其中上述寫入資料包含第1資料、第2資料及第3資料，上述複數個記憶單元中被寫入上述第1資料之第1記憶單元之個數係第1個數，上述複數個記憶單元中被寫入上述第2資料之第2記憶單元之個數係第2個數，上述複數個記憶單元中被寫入上述第3資料之第3記憶單元之個數係第3個數，且 上述第3個數多於上述第2個數，上述第2個數多於上述第1個數，上述電路基於上述第1、第2及第3個數，對上述字元線，施加用於向上述第3記憶單元寫入上述第3資料之第3編程電壓，於施加上述第3編程電壓後，施加用於向上述第2記憶單元寫入上述第2資料之第4編程電壓，於施加上述第4編程電壓後，施加用於向上述第1記憶單元寫入上述第1資料之第5編程電壓。
  11. 如請求項6之記憶體裝置，其中上述複數個記憶單元包含：第1組集之複數個第4記憶單元，其等被寫入與第1閾值電壓以上之複數個閾值電壓分佈中任一閾值電壓分佈對應之資料；及第2組集之複數個第5記憶單元，其等被寫入與低於上述第1閾值電壓之複數個閾值電壓分佈中任一閾值電壓分佈對應之資料；且上述電路計測上述複數個第4記憶單元各自之第1特性，基於向上述複數個第4記憶單元分別寫入之上述資料、及上述第1特性之計測結果，計算對上述字元線施加之複數個第6編程電壓之電壓值，計測上述複數個第5記憶單元各自之第2特性，基於向上述複數個第5記憶單元分別寫入之上述資料、及上述第2特性之計測結果，計算對上述字元線施加之複數個第7編程電壓之電壓值。
  12. 如請求項6之記憶體裝置，其中上述複數個記憶單元係沿與配置有上 述記憶單元陣列之基板之表面垂直之第1方向排列，上述字元線連接於沿上述第1方向排列之上述複數個記憶單元，且寫入上述資料時，同時驅動沿上述第1方向排列且共通連接於上述字元線之上述複數個記憶單元。
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