[go: up one dir, main page]

JP2004014875A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2004014875A
JP2004014875A JP2002167637A JP2002167637A JP2004014875A JP 2004014875 A JP2004014875 A JP 2004014875A JP 2002167637 A JP2002167637 A JP 2002167637A JP 2002167637 A JP2002167637 A JP 2002167637A JP 2004014875 A JP2004014875 A JP 2004014875A
Authority
JP
Japan
Prior art keywords
gate electrode
semiconductor substrate
conductivity type
forming
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002167637A
Other languages
English (en)
Other versions
JP2004014875A5 (ja
Inventor
Takashi Saiki
齋木　孝志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=29706771&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2004014875(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002167637A priority Critical patent/JP2004014875A/ja
Priority to US10/352,928 priority patent/US7098110B2/en
Publication of JP2004014875A publication Critical patent/JP2004014875A/ja
Publication of JP2004014875A5 publication Critical patent/JP2004014875A5/ja
Priority to US11/486,112 priority patent/US7633124B2/en
Priority to US11/486,294 priority patent/US7405130B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H10P30/204—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H10D64/01354—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0184—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10P30/212—

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】レジスト膜を除去する際の半導体基板の酸化及びアニール時の不純物の外方拡散を防止して良好な特性、例えば低いエクステンション抵抗を得ることができる半導体装置及びその製造方法を提供する。
【解決手段】Ｐウェル２及びＮウェル３の表面並びにゲート電極６の上面及び側面に、膜厚が３ｎｍ以下のシリコン窒化膜７を形成する。シリコン窒化膜７は、例えば、マグネトロンＲＩＥ装置を使用して、窒素ガスを含むプラズマに、Ｐウェル２及びＮウェル３の表面並びにゲート電極６の上面及び側面を晒すことにより形成することができる。その後、シリコン窒化膜７を残したまま、ポケット層、エクステンション層及びソース・ドレイン拡散層を形成する。この方法によれば、イオン注入時のマスクとしてレジスト膜を使用しても、その除去時に半導体基板１の表面は酸化しない。また、不純物導入後のアニールによっても不純物の外方拡散が防止される。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ　ｍｅｔａｌ−ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳトランジスタは、次のようにして製造されている。図１５乃至図１７は、ＣＭＯＳトランジスタの従来の製造方法を工程順に示す断面図である。
【０００３】
先ず、図１５（ａ）に示すように、Ｐ型半導体基板１の表面に素子分離領域４を形成し、この素子分離領域４により区画された素子領域内にウェルを形成する。このとき、ＮチャネルＭＯＳ（ＮＭＯＳ）領域にはＰウェル２を形成し、ＰチャネルＭＯＳ（ＰＭＯＳ）領域にはＮウェル３を形成する。
【０００４】
次に、図１５（ｂ）に示すように、素子領域内において、半導体基板１上に絶縁膜及び多結晶シリコン膜を形成し、これらをパターニングすることにより、ゲート絶縁膜５及びゲート電極６を形成する。
【０００５】
次いで、図１５（ｃ）に示すように、ＰＭＯＳ領域を覆いＮＭＯＳ領域を露出するレジスト膜２１を半導体基板１上に形成する。そして、このレジスト膜２１及びゲート電極６をマスクとして、高濃度に砒素をイオン注入することにより、エクステンション層１１を形成し、ボロン又はインジウムをイオン注入することにより、ポケット層９を形成する。なお、ボロン又はインジウムのイオン注入は、半導体基板１の表面に対して垂直な方向又は傾斜した方向から行われる。
【０００６】
続いて、図１６（ａ）に示すように、レジスト膜２１を除去した後、ＮＭＯＳ領域を覆いＰＭＯＳ領域を露出するレジスト膜２２を半導体基板１上に形成する。そして、このレジスト膜２２及びゲート電極６をマスクとして、高濃度にボロンをイオン注入することにより、エクステンション層１２を形成し、砒素をイオン注入することにより、ポケット層１０を形成する。なお、砒素のイオン注入は、半導体基板１の表面に対して垂直な方向又は傾斜した方向から行われる。
【０００７】
次に、図１６（ｂ）に示すように、レジスト膜２２を除去した後、全面に絶縁膜を形成し、ゲート電極６の側方にのみこの絶縁膜が残るように、異方性エッチングを施すことにより、サイドウォール１３を形成する。
【０００８】
次いで、図１６（ｃ）に示すように、ＰＭＯＳ領域を覆いＮＭＯＳ領域を露出するレジスト膜２５を半導体基板１上に形成する。そして、このレジスト膜２５、ゲート電極６及びサイドウォール１３をマスクとして、高濃度に砒素をイオン注入することにより、深いソース・ドレイン拡散層１４を形成する。
【０００９】
その後、図１７（ａ）に示すように、レジスト膜２５を除去した後、ＮＭＯＳ領域を覆いＰＭＯＳ領域を露出するレジスト膜２６を半導体基板１上に形成する。そして、このレジスト膜２６、ゲート電極６及びサイドウォール１３をマスクとして、高濃度にボロンをイオン注入することにより、深いソース・ドレイン拡散層１５を形成する。
【００１０】
続いて、図１７（ｂ）に示すように、レジスト膜２６を除去した後、コバルトシリサイド層等のシリサイド層１６を、ゲート電極６並びにソース・ドレイン拡散層１４及び１５上に形成する。
【００１１】
このようにして、ＣＭＯＳトランジスタを製造することができる。
【００１２】
【発明が解決しようとする課題】
しかしながら、このような製造方法においては、ポケット層及びエクステンション層を形成する際のマスクとして使用するレジスト膜２１及び２２をこれらの層を形成した後に、アッシング及びウェット処理により除去する必要があり、この除去の工程の際に、シリコン基板が酸化されてしまうという問題点がある。シリコン基板が酸化されると、注入した不純物が喪失するため、所望の濃度及びプロファイルを得ることができなくなってしまう。また、シリコン基板の酸化により、エクステンション層がゲート部よりも沈み込んだ状態となるため、エクステンション層の接合が実質的に深くなる。このため、ショートチャネル効果等の特性劣化が生ずることもある。
【００１３】
また、上述の製造方法においては、ソース・ドレイン拡散層１５を形成した後に、その不純物を活性化させるためにアニール処理を行う必要があり、このアニール処理の際に、チャネルに存在する不純物の外方拡散が発生して空乏化が生じたり、ソース・ドレイン拡散層１５内の不純物の外方拡散が発生したりすることがあるという問題点もある。
【００１４】
この外方拡散を抑制するための技術として、ＲＴＯ（酸素窒素アニール）による酸化膜キャップ技術が知られている。また、外方拡散防止膜として、ＣＶＤ法により１００ｎｍ程度の厚さで窒化膜を成膜する技術も知られている。しかし、酸化膜キャップ技術においては、酸素による増速拡散により、ソース・ドレイン拡散層のプロファイルが深くなってしまうという問題点がある。また、ＣＶＤ法により１００ｎｍ程度の窒化膜をゲート電極の側壁に形成した場合には、ストレスが増加しやすく、また、異常拡散が発生しやすいという問題点がある。
【００１５】
本発明は、かかる問題点に鑑みてなされたものであって、レジスト膜を除去する際の半導体基板の酸化及びアニール時の不純物の外方拡散を防止して良好な特性、例えば低いエクステンション抵抗を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本願発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【００１７】
本発明に係る半導体装置の製造方法においては、一導電型の半導体基板上に、シリコン酸化膜よりも誘電率が高い材料からなるゲート絶縁膜を形成し、該ゲート絶縁膜を介してゲート電極を形成した後に、該半導体基板及び該ゲート電極の表面に、窒素を導入し、次いで、該ゲート電極の両側の該半導体基板に、該一導電型とは異なる反対導電型の一対の不純物層を形成する工程と、を含むことを特徴とする。
【００１８】
本発明においては、ゲート絶縁膜及びゲート電極を形成した後に半導体基板及びゲート電極の表面に窒素を導入しているので、その後にレジスト膜の形成及び除去を行ったとしても、窒素が導入された領域の酸化が防止される。また、アニールの実施を、半導体基板及びゲート電極の表面に窒素が導入された状態で行うことにより、既に導入されている不純物の外方拡散を防止することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置及びその製造方法について添付の図面を参照して具体的に説明する。図１乃至図５は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２０】
第１の実施形態では、先ず、図１（ａ）に示すように、例えばＰ型のシリコン基板等の半導体基板１の表面に素子分離領域４を形成し、この素子分離領域４により区画された素子領域内にウェルを形成する。このとき、ＮチャネルＭＯＳ（ＮＭＯＳ）領域にはＰウェル（チャネル）２を形成し、ＰチャネルＭＯＳ（ＰＭＯＳ）領域にはＮウェル（チャネル）３を形成する。
【００２１】
次に、図１（ｂ）に示すように、素子領域内において、半導体基板１上に絶縁膜及び多結晶シリコン膜を形成し、これらをパターニングすることにより、ゲート絶縁膜５及びゲート電極６を形成する。なお、ゲート絶縁膜５は、例えばシリコン酸窒化膜から構成されていることが好ましいが、シリコン酸化膜から構成されていてもよい。
【００２２】
次いで、図１（ｃ）に示すように、Ｐウェル２及びＮウェル３の表面並びにゲート電極６の上面及び側面に、膜厚が例えば３ｎｍ以下のシリコン窒化膜（窒素導入層）７を形成する。シリコン窒化膜７は、例えば、マグネトロンＲＩＥ装置を使用して、窒素ガスを含むプラズマに、Ｐウェル２及びＮウェル３の表面並びにゲート電極６の上面及び側面を晒すことにより形成することができる。このときの条件として、例えば、ガス圧を１０ｍＴｏｒｒ（約１．３３×１０−１Ｐａ）とし、ＲＦパワーを１００Ｗとし、Ｎ２流量を５０ｓｃｃｍとし、処理時間を２秒間とし、処理温度を１５℃としてもよい。また、マグネトロンＲＩＥ装置を使用して、窒素とアルゴンとの混合ガスを含むプラズマに、Ｐウェル２及びＮウェル３の表面並びにゲート電極６の上面及び側面を晒すことによりシリコン窒化膜７を形成してもよい。また、他の成膜方法として、リモートプラズマ装置を使用して、窒素を含むガス（例えば、窒素とヘリウムとの混合ガス）を含むラジカルに、Ｐウェル２及びＮウェル３の表面並びにゲート電極６の上面及び側面を晒すことによりシリコン窒化膜７を形成してもよい。このときの条件としては、例えば、処理温度を５５０乃至８００℃とし、処理時間を３０乃至６０秒間とし、パワーを３ｋＷとし、窒素とヘリウムとの混合比をＨｅ：９０体積％、Ｎ２：１０体積％としてもよい。
【００２３】
その後、図２（ａ）に示すように、全面に順次シリコン酸化膜８ａ及びシリコン窒化膜８ｂを順次形成する。
【００２４】
続いて、図２（ｂ）に示すように、シリコン窒化膜８ｂに異方性エッチングを施すことにより、ゲート電極６の側方にのみシリコン窒化膜８ｂを残す。
【００２５】
次に、シリコン酸化膜８ａにウェット処理を施す。この結果、図２（ｃ）に示すように、シリコン酸化膜８ａ及びシリコン窒化膜８ｂからなる積層膜の下端部が除去されて、ノッチ８が形成される。
【００２６】
次いで、図３（ａ）に示すように、ＰＭＯＳ領域を覆いＮＭＯＳ領域を露出するレジスト膜２１を半導体基板１上に形成する。そして、このレジスト膜２１及びゲート電極６をマスクとして、Ｐ型不純物、例えばインジウム及びボロンをイオン注入することにより、Ｐウェル２の表面にＰ型のポケット層９を形成する。このイオン注入は、例えば平面視で互いに直交する４方向からの斜めイオン注入により行う。また、インジウムのイオン注入においては、例えば、注入エネルギを６０乃至９０ｋｅＶとし、ドーズ量を５×１０１２乃至１．２×１０１３ｃｍ−２とする。ボロンのイオン注入においては、例えば、注入エネルギを８乃至１２ｋｅＶとし、ドーズ量を２×１０１２乃至７×１０１２ｃｍ−２とする。これらのイオン注入の後、レジスト膜２１を除去し、アニールを行うことにより、注入された不純物を活性化させる。このアニールは、例えばＮ２雰囲気下での９５０乃至１０５０℃のスパイクアニールとしてもよい。レジスト膜２１の除去では、例えばアッシング処理及びウェット処理を行う。アッシング処理では、例えば、ダウンフローの装置で、Ｏ２の流量を１０００ｓｃｃｍ、ＣＦ４の流量を１０ｓｃｃｍ、フォーシングガスの流量を６００ｓｃｃｍとし、処理温度を２５０℃とする。また、ウェット処理では、例えば硫酸過水を使用する。以下のレジスト膜の除去も、同様の方法により行うことができる。
【００２７】
その後、図３（ｂ）に示すように、ＮＭＯＳ領域を覆いＰＭＯＳ領域を露出するレジスト膜２２を半導体基板１上に形成する。そして、このレジスト膜２２及びゲート電極６をマスクとして、Ｎ型不純物、例えばアンチモンをイオン注入することにより、Ｎウェル３の表面にＮ型のポケット層１０を形成する。このイオン注入は、例えば平面視で互いに直交する４方向からの斜めイオン注入により行う。また、例えば、注入エネルギを５０乃至７０ｋｅＶとし、ドーズ量を１．０×１０１３乃至１．５×１０１３ｃｍ−２とする。このイオン注入の後、レジスト膜２２を除去する。
【００２８】
続いて、図３（ｃ）に示すように、ＰＭＯＳ領域を覆いＮＭＯＳ領域を露出するレジスト膜２３を半導体基板１上に形成する。そして、このレジスト膜２３、ゲート電極６、シリコン酸化膜８ａ及びシリコン窒化膜８ｂをマスクとして、Ｎ型不純物、例えば砒素をイオン注入することにより、ポケット層９の表面にＮ型のエクステンション層１１を形成する。このイオン注入は、例えば半導体基板１の表面に垂直な方向から行う。また、例えば、注入エネルギを２乃至４ｋｅＶとし、ドーズ量を１．０×１０１５乃至１．５×１０１５ｃｍ−２とする。このイオン注入の後、レジスト膜２３を除去し、アニールを行うことにより、注入された不純物を活性化させる。このアニールは、例えばＮ２雰囲気下での９５０乃至１０５０℃のスパイクアニールとしてもよい。
【００２９】
次に、図４（ａ）に示すように、ＮＭＯＳ領域を覆いＰＭＯＳ領域を露出するレジスト膜２４を半導体基板１上に形成する。そして、このレジスト膜２４、ゲート電極６、シリコン酸化膜８ａ及びシリコン窒化膜８ｂをマスクとして、Ｐ型不純物、例えばボロンをイオン注入することにより、ポケット層１０の表面にＰ型のエクステンション層１２を形成する。このイオン注入は、例えば半導体基板１の表面に垂直な方向から行う。また、例えば、注入エネルギを０．２乃至０．４ｋｅＶとし、ドーズ量を１．０×１０１５乃至１．５×１０１５ｃｍ−２とする。このイオン注入の後、レジスト膜２４を除去する。
【００３０】
次いで、全面に絶縁膜、例えばシリコン酸化膜を形成した後、ゲート電極６の側方にのみこの絶縁膜が残るように、異方性エッチングを施すことにより、図４（ｂ）に示すように、サイドウォール１３を形成する。シリコン酸化膜８ａ及びシリコン窒化膜８ｂは、例えばサイドウォール１３に覆われる。
【００３１】
その後、図４（ｃ）に示すように、ＰＭＯＳ領域を覆いＮＭＯＳ領域を露出するレジスト膜２５を半導体基板１上に形成する。そして、このレジスト膜２５、ゲート電極６及びサイドウォール１３をマスクとして、Ｎ型不純物、例えば燐を高濃度でイオン注入することにより、Ｐウェル２の表面にＮ型の深いソース・ドレイン拡散層１４を形成する。このイオン注入は、例えば半導体基板１の表面に垂直な方向から行う。また、例えば、注入エネルギを５乃至９ｋｅＶとし、ドーズ量を５×１０１５乃至８×１０１５ｃｍ−２とする。このイオン注入の後、レジスト膜２５を除去する。
【００３２】
続いて、図５（ａ）に示すように、ＮＭＯＳ領域を覆いＰＭＯＳ領域を露出するレジスト膜２６を半導体基板１上に形成する。そして、このレジスト膜２６、ゲート電極６及びサイドウォール１３をマスクとして、Ｐ型不純物、例えばボロンを高濃度でイオン注入することにより、Ｎウェル３の表面にＰ型の深いソース・ドレイン拡散層１５を形成する。このイオン注入は、例えば半導体基板１の表面に垂直な方向から行う。また、例えば、注入エネルギを２乃至５ｋｅＶとし、ドーズ量を３×１０１５乃至５×１０１５ｃｍ−２とする。このイオン注入の後、レジスト膜２６を除去する。このレジスト膜２６の除去の後、アニールを行うことにより、注入された不純物を活性化させる。このアニールは、例えばＮ２雰囲気下での１０２５乃至１０７０℃のスパイクアニールとしてもよい。
【００３３】
次に、図５（ｂ）に示すように、露出しているシリコン窒化膜７を除去し、コバルトシリサイド層等のシリサイド層１６を、ゲート電極６並びにソース・ドレイン拡散層１４及び１５上に形成する。
【００３４】
そして、図５（ｃ）に示すように、層間絶縁膜１７の形成、この層間絶縁膜１７に対するソース・ドレイン拡散層１４及び１５まで到達するコンタクトホール１８の開口、及びこのコンタクトホール１８への導電材１９の埋め込み、配線の形成等を行ってＣＭＯＳトランジスタを完成させる。
【００３５】
このようにして製造された半導体装置は、図５（ｃ）に示す構造を備えている。
【００３６】
このような本発明の第１の実施形態によれば、ゲート電極６の形成（図１（ｂ））と、ソース・ドレイン拡散層１４及び１５における不純物の活性化のためのアニール（図５（ｂ））との間に、少なくともゲート電極６の側面並びにＰウェル２及びＮウェル３の表面にシリコン窒化膜７を形成しているので、アニールによっても、チャネル内の不純物の外方拡散並びにソース・ドレイン拡散層１４及び１５内の不純物の外方拡散を抑制することができる。このため、従来のような空乏化を抑制することができる。
【００３７】
また、ポケット層の形成、エクステンション層の形成及びソース・ドレイン拡散層の形成の度にレジスト膜の形成及び除去を行っているが、これらを行う前に少なくともＰウェル２及びＮウェル３の表面にシリコン窒化膜７を形成しているので、レジスト膜の除去のためのアッシング又はウェット処理の際にも、Ｐウェル２及びＮウェル３の表面（半導体基板１の表面）は酸化されない。このため、不純物の減少並びに濃度及びプロファイルの変動が防止される。また、エクステンション層の沈み込みも発生しないため、浅い接合を確保することができる。
【００３８】
更に、ノッチ８を形成した後に、ポケット層を半導体基板１の表面に対して傾斜した方向からのイオン注入により形成し、エクステンション層を半導体基板１の表面に対して垂直な方向からのイオン注入により形成しているため、平面視において、ポケット層とゲート電極とのオーバーラップを広く確保しながら、エクステンション層とゲート電極とのオーバーラップを狭く抑えることができる。
【００３９】
次に、本発明の第２の実施形態について説明する。第２の実施形態では、２重サイドウォール構造をＣＭＯＳトランジスタに適用する。図６は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図７は、本発明の第２の実施形態により製造されたＣＭＯＳトランジスタを示す断面図である。
【００４０】
第２の実施形態においては、先ず、第１の実施形態と同様にして、素子分離領域４の形成（図１（ａ））からシリコン窒化膜７の形成（図１（ｃ））までの工程を行う。
【００４１】
次に、図６（ａ）に示すように、全面に順次シリコン酸化膜３１を順次形成する。
【００４２】
次いで、図６（ｂ）に示すように、シリコン酸化膜３１に異方性エッチングを施すことにより、ゲート電極６の側方にのみシリコン酸化膜３１を残す。
【００４３】
その後、第１の実施形態と同様にして、レジスト膜２１の形成（図３（ａ））からエクステンション層１２の形成（図４（ａ））までの工程を行う。
【００４４】
続いて、全面に絶縁膜、例えばシリコン酸化膜を形成した後、ゲート電極６の側方にのみこの絶縁膜が残るように、異方性エッチングを施すことにより、図６（ｃ）に示すように、サイドウォール１３を形成する。シリコン酸化膜３１は、例えばサイドウォール１３に覆われる。
【００４５】
そして、第１の実施形態と同様にして、レジスト膜２５の形成（図４（ｃ））以降の工程を行うことにより、図７に示すＣＭＯＳトランジスタを完成させる。
【００４６】
このような第２の実施形態によっても、第１の実施形態と同様に、外方拡散の抑制及びレジスト膜を除去する際の半導体基板１の酸化の防止という効果が得られる。
【００４７】
次に、本発明の第３の実施形態について説明する。第３の実施形態では、ゲート電極にノッチが形成された構造をＣＭＯＳトランジスタに適用する。図８乃至図９は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図１０は、本発明の第３の実施形態により製造されたＣＭＯＳトランジスタを示す断面図である。
【００４８】
第３の実施形態においては、先ず、第１の実施形態と同様にして、素子分離領域４、Ｐウェル２及びＮウェル３の形成（図１（ａ））の工程を行う。
【００４９】
次に、図８（ａ）に示すように、素子領域内において、半導体基板１上に絶縁膜３２及び多結晶シリコン膜３３を形成し、この多結晶シリコン膜３３上に、ゲート電極を形成する領域を覆うレジスト膜２７を形成する。
【００５０】
次いで、レジスト膜２７をマスクとし、ＨＢｒ及びＯ２を含むガスを用いて多結晶シリコン膜３３の上部をエッチングする。但し、このエッチングは、エッチングにより発生するデポ物が、多結晶シリコン膜３３の上部のエッチング後に残る部位の側面に付着しやすい条件で行う。このようなエッチングの結果、図８（ｂ）に示すように、デポ物３４が残存する。
【００５１】
その後、レジスト膜２７をマスクとして、多結晶シリコン膜３３の下部をエッチングする。但し、このエッチングは、エッチングにより発生するデポ物が、多結晶シリコン膜３３の下部のエッチング後に残る部位の側面に付着しにくい条件で行う。このようなエッチングの結果、図８（ｃ）に示すように、デポ物３４は多結晶シリコン膜３３の上部及びレジスト膜２７の側面に残存する。
【００５２】
続いて、レジスト膜２７をマスクとして、多結晶シリコン膜３３の等方性エッチングを行う。この等方性エッチングにおいては、多結晶シリコン膜３３の上部は厚いデポ物３４に保護されているため、ほとんど除去されない。一方、多結晶シリコン膜３４の下部にはほとんどデポ物３４が付着していないので、この僅かなデポ物３４が除去された後、多結晶シリコン膜３３の下部の除去が進行する。この結果、図９（ａ）に示すように、ゲート絶縁膜５の縁部及びゲート電極６の下縁部に、テーパ状のノッチ３５が形成される。ゲート電極６は、残存する多結晶シリコン膜３３及びデポ物３４から構成される。
【００５３】
次に、Ｐウェル２及びＮウェル３の表面、ゲート電極６の上面及び側面並びにノッチ３５の側面に、図９（ｂ）に示すように、膜厚が例えば３ｎｍ以下のシリコン窒化膜７を形成する。シリコン窒化膜７は、第１の実施形態と同様にして形成することができる。
【００５４】
その後、第１の実施形態と同様にして、レジスト膜２１の形成（図３（ａ））からエクステンション層１２の形成（図４（ａ））までの工程を行う。
【００５５】
続いて、全面に絶縁膜、例えばシリコン酸化膜を形成した後、ゲート電極６の側方にのみこの絶縁膜が残るように、異方性エッチングを施すことにより、図９（ｃ）に示すように、サイドウォール１３を形成する。
【００５６】
そして、第１の実施形態と同様にして、レジスト膜２５の形成（図４（ｃ））以降の工程を行うことにより、図１０に示すＣＭＯＳトランジスタを完成させる。
【００５７】
このような第３の実施形態によっても、第１の実施形態と同様に、外方拡散の抑制及びレジスト膜を除去する際の半導体基板１の酸化の防止という効果が得られる。
【００５８】
次に、本発明の第４の実施形態について説明する。第４の実施形態では、所謂シングルドレイン構造をＣＭＯＳトランジスタに適用したものである。図１１は、本発明の第４の実施形態に係る半導体装置の製造方法により製造されたＣＭＯＳトランジスタを示す断面図である。
【００５９】
図１１に示すＣＭＯＳトランジスタにおいては、図５（ｃ）に示すＣＭＯＳトランジスタと比較して、ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのいずれにおいても、ソース・ドレイン領域に、ポケット層及びエクステンション層が形成されていない。また、サイドウォール１３も形成されていない。
【００６０】
このような構成のＣＭＯＳトランジスタは、図１乃至図５に示す工程において、ポケット層又はエクステンション層を形成する工程及びこれに付随するマスクの形成及び除去に関する工程を省略することにより、形成することができる。但し、図１（ｃ）に示すシリコン窒化膜７を形成する工程が必須の工程であることはいうまでもない。
【００６１】
このような第４の実施例によっても、第１の実施形態と同様に、外方拡散の抑制及びレジスト膜を除去する際の半導体基板１の酸化の防止という効果が得られる。
【００６２】
次に、本発明の第５の実施例について説明する。第５の実施例では、ノッチ８又は３２が存在しない構造をＣＭＯＳトランジスタに適用したものである。図１２は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図１３は、本発明の第４の実施形態により製造されたＣＭＯＳトランジスタを示す断面図である。
【００６３】
第５の実施形態においては、先ず、第１の実施形態と同様にして、素子分離領域４の形成（図１（ａ））からシリコン窒化膜７の形成（図１（ｃ））までの工程を行う。
【００６４】
次に、図２（ａ）乃至（ｃ）に示す工程を行うことなく、図１２（ａ）に示すように、レジスト膜２１を形成する。そして、このレジスト膜２１及びゲート電極６をマスクとして、Ｐ型のポケット層９の形成及びＮ型のエクステンション層１１の形成を行う。
【００６５】
次いで、図１２（ｂ）に示すように、レジスト膜２１を除去し、レジスト膜２２を形成する。そして、このレジスト膜２２及びゲート電極６をマスクとして、Ｎ型のポケット層１０の形成及びＰ型のエクステンション層１２の形成を行う。
【００６６】
その後、レジスト膜２２を除去し、第１の実施形態と同様にして、サイドウォール１３の形成（図４（ｂ））以降の工程を行うことにより、図１３に示すＣＭＯＳトランジスタを完成させる。
【００６７】
このような第５の実施形態によっても、第１の実施形態と同様に、外方拡散の抑制及びレジスト膜を除去する際の半導体基板１の酸化の防止という効果が得られる。
【００６８】
なお、本発明においては、窒化膜の厚さは３ｎｍ以下であること、特に２ｎｍであることが好ましい。図１４は、窒化膜の厚さとエクステンション層の抵抗（ｅｘｔｅｎｓｉｏｎ抵抗）との関係を示すグラフ図である。図１４に示すように、窒化膜の存在により、エクステンション層の抵抗が低くなるが、窒化膜の厚さが厚くなりすぎると、エクステンション層の抵抗が上昇する傾向がある。従って、窒化膜の厚さは３ｎｍ以下であることが好ましい。
【００６９】
なお、上述の実施形態に示されたＣＭＯＳトランジスタは、インバータ等に適用することが可能である。但し、本発明に係る半導体装置は、ＣＭＯＳトランジスタへの適用に限定されるものではない。
【００７０】
また、上述の実施形態では、レジスト膜をマスクとしてイオン注入を行っているが、ステンシルマスクを用いてイオン注入を行う場合にも、本発明は有効である。これは、ステンシルマスクを用いる場合には、レジスト膜の除去という工程は必要ないが、従来の方法では、アニールに伴うチャネルの空乏化が発生する虞があるためである。
【００７１】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７２】
（付記１）　一導電型の半導体基板上に形成され、シリコン酸化膜よりも誘電率が高い材料からなるゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の側壁に形成された第１の窒素導入層と、
該ゲート電極の両側で、該半導体基板に形成され、該一導電型とは異なる反対導電型の一対の不純物層と、
を有することを特徴とする半導体装置。
【００７３】
（付記２）　一導電型の半導体基板上に形成され、シリコン酸化膜よりも誘電率が高い材料からなるゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の側壁に形成された第１の窒素導入層と、
該ゲート電極の両側で、該半導体基板に形成され、該一導電型とは異なる反対導電型の一対の不純物層と、
該ゲート電極に自己整合して該半導体基板に形成された、一対の一導電型不純物層と、
を有することを特徴とする半導体装置。
【００７４】
（付記３）　前記第１の窒素導入層を介して、前記ゲート電極の側面及び前記半導体基板上に形成されたサイドウォールを有することを特徴とする付記１又は２に記載の半導体装置。
【００７５】
（付記４）　一導電型の半導体基板上に形成され、シリコン酸化膜よりも誘電率が高い材料からなるゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の側壁に形成された第１の窒素導入層と、
該ゲート電極の両側で、該半導体基板から第１の深さに形成され、該一導電型とは異なる第１の反対導電型不純物層と、
該ゲート電極に自己整合して該半導体基板に形成された、一対の一導電型不純物層と、
該第１の窒素導入層を介して、該ゲート電極の側面に形成されたサイドウォールと、
該サイドウォール及び該ゲート電極に自己整合して該半導体基板に形成され、該半導体基板から該第１の深さよりも深い第２の深さに形成された、第２の反対導電型不純物層と、
を有することを特徴とする半導体装置。
【００７６】
（付記５）　前記サイドウォールと前記半導体基板との間に形成された、第２の窒素導入層を有することを特徴とする付記３又は４に記載の半導体装置。
【００７７】
（付記６）　前記第２の反対導電型不純物層が形成された前記半導体基板の表面に、シリサイド層を有することを特徴とする付記５に記載の半導体装置。
【００７８】
（付記７）　前記ゲート絶縁膜は、シリコン酸窒化膜を含むことを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【００７９】
（付記８）　一導電型の半導体基板上に、シリコン酸化膜よりも誘電率が高い材料からなるゲート絶縁膜を形成する工程と、
該ゲート絶縁膜を介してゲート電極を形成する工程と、
該半導体基板及び該ゲート電極の表面に、窒素を導入する工程と、
次いで、該ゲート電極の両側の該半導体基板に、該一導電型とは異なる反対導電型の一対の不純物層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【００８０】
（付記９）　一導電型の半導体基板上に、一導電型領域及び該一導電型とは異なる反対導電型の反対導電型領域を形成する工程と、
該一導電型領域上に、シリコン酸化膜よりも誘電率が高い材料からなる第１のゲート絶縁膜を形成する工程と、
該反対導電型領域上に、第２のゲート絶縁膜を形成する工程と、
該第１のゲート絶縁膜上に第１のゲート電極を形成する工程と、
該第２のゲート絶縁膜上に第２のゲート電極を形成する工程と、
該第１及び第２のゲート電極の表面に、窒素を導入する工程と、
次いで、該反対導電型領域を選択的に覆う第１のマスク層を形成する工程と、該第１のゲート電極及び該第１のマスク層をマスクにして、該第１のゲート電極の両側の該半導体基板に、該反対導電型の不純物層を形成する工程と、
次いで、該第１のマスク層を除去する工程と、
次いで、該一導電型領域を選択的に覆う第２のマスク層を形成する工程と、
該第２のゲート電極及び該第２のマスク層をマスクにして、該第２のゲート電極の両側の該半導体基板に、該一導電型の不純物層を形成する工程と、
次いで、第２のマスク層を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【００８１】
（付記１０）　前記窒素を導入する工程は、窒素を導入する予定の領域を、窒素を含むガスのプラズマ又はラジカルに晒す工程を含むことを特徴とする付記８又は９に記載の半導体装置の製造方法。
【００８２】
（付記１１）　一導電型の半導体基板上にゲート絶縁膜を形成する工程と、
該ゲート絶縁膜を介してゲート電極を形成する工程と、
該半導体基板及び該ゲート電極の表面に、窒素を含むガスのプラズマ又はラジカルに晒して、窒素を導入する工程と、
次いで、該ゲート電極の両側の該半導体基板に、該一導電型とは異なる反対導電型の一対の不純物層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【００８３】
（付記１２）　該窒素を導入する工程の後に、該ゲート電極の両側の該半導体基板に、該一導電型の不純物層を形成する工程を含むことを特徴とする付記８乃至１１に記載の半導体装置の製造方法。
【００８４】
（付記１３）　該窒素を導入する工程の後に、該窒素を導入する工程により形成された窒素を含む層を介して、該ゲート電極の側面にサイドウォールを形成する工程を有することを特徴とする付記８乃至１２のいずれか１項に記載の半導体装置の製造方法。
【００８５】
（付記１４）　該窒素を導入する工程により形成される窒素を含む層の厚さを３ｎｍ以下とすることを特徴とする付記８乃至１３のいずれか１項に記載の半導体装置の製造方法。
【００８６】
（付記１５）　該ゲート絶縁膜をシリコン酸窒化膜から形成することを特徴とする付記８乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００８７】
（付記１６）　前記不純物層の表面にシリサイド層を形成する工程を含むことを特徴とする付記８乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００８８】
【発明の効果】
以上詳述したように、本発明よれば、ゲート絶縁膜及びゲート電極を形成した後に窒素の導入を行っているので、その後にレジスト膜の形成及び除去を行ったとしても、窒素が導入された領域の酸化を防止することができる。また、アニールの実施を、窒素が導入された状態で行うことにより、既に導入されている不純物の外方拡散を防止することができる。従って、従来の方法で生じていたようなチャネルの空乏化を防止することができる。これらの結果、良好な特性の半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】同じく、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す図であって、図１に示す工程の次工程を示す断面図である。
【図３】同じく、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す図であって、図２に示す工程の次工程を示す断面図である。
【図４】同じく、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す図であって、図３に示す工程の次工程を示す断面図である。
【図５】同じく、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す図であって、図４に示す工程の次工程を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の第２の実施形態により製造されたＣＭＯＳトランジスタを示す断面図である。
【図８】本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】同じく、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す図であって、図８に示す工程の次工程を示す断面図である。
【図１０】本発明の第３の実施形態により製造されたＣＭＯＳトランジスタを示す断面図である。
【図１１】本発明の第４の実施形態に係る半導体装置の製造方法により製造されたＣＭＯＳトランジスタを示す断面図である。
【図１２】本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の第４の実施形態により製造されたＣＭＯＳトランジスタを示す断面図である。
【図１４】窒化膜の厚さとエクステンション層の抵抗（ｅｘｔｅｎｓｉｏｎ抵抗）との関係を示すグラフである。
【図１５】ＣＭＯＳトランジスタの従来の製造方法を工程順に示す断面図である。
【図１６】同じく、ＣＭＯＳトランジスタの従来の製造方法を工程順に示す図であって、図１５に示す工程の次工程を示す断面図である。
【図１７】同じく、ＣＭＯＳトランジスタの従来の製造方法を工程順に示す図であって、図１６に示す工程の次工程を示す断面図である。
【符号の説明】
１；半導体基板
２；Ｐウェル
３；Ｎウェル
４；素子分離領域
５；ゲート絶縁膜
６；ゲート電極
７；窒化膜
８；ノッチ
８ａ；シリコン酸化膜
８ｂ；シリコン窒化膜
９、１０；ポケット層
１１、１２；エクステンション層
１３；サイドウォール
１４、１５；ソース・ドレイン拡散層
１６；シリサイド層
１７；層間絶縁膜
１８；コンタクトホール
１９；導電材
２１、２２、２３、２４、２５、２６、２７；レジスト膜
３１；シリコン酸化膜
３２；絶縁膜
３３；多結晶シリコン膜
３４；デポ物
３５；ノッチ

Claims (10)

  1. 一導電型の半導体基板上に形成され、シリコン酸化膜よりも誘電率が高い材料からなるゲート絶縁膜と、
    該ゲート絶縁膜上に形成されたゲート電極と、
    該ゲート電極の側壁に形成された第１の窒素導入層と、
    該ゲート電極の両側で、該半導体基板に形成され、該一導電型とは異なる反対導電型の一対の不純物層と、
    を有することを特徴とする半導体装置。
  2. 一導電型の半導体基板上に形成され、シリコン酸化膜よりも誘電率が高い材料からなるゲート絶縁膜と、
    該ゲート絶縁膜上に形成されたゲート電極と、
    該ゲート電極の側壁に形成された第１の窒素導入層と、
    該ゲート電極の両側で、該半導体基板に形成され、該一導電型とは異なる反対導電型の一対の不純物層と、
    該ゲート電極に自己整合して該半導体基板に形成された、一対の一導電型不純物層と、
    を有することを特徴とする半導体装置。
  3. 一導電型の半導体基板上に形成され、シリコン酸化膜よりも誘電率が高い材料からなるゲート絶縁膜と、
    該ゲート絶縁膜上に形成されたゲート電極と、
    該ゲート電極の側壁に形成された第１の窒素導入層と、
    該ゲート電極の両側で、該半導体基板から第１の深さに形成され、該一導電型とは異なる第１の反対導電型不純物層と、
    該ゲート電極に自己整合して該半導体基板に形成された、一対の一導電型不純物層と、
    該第１の窒素導入層を介して、該ゲート電極の側面に形成されたサイドウォールと、
    該サイドウォール及び該ゲート電極に自己整合して該半導体基板に形成され、該半導体基板から該第１の深さよりも深い第２の深さに形成された、第２の反対導電型不純物層と、
    を有することを特徴とする半導体装置。
  4. 前記サイドウォールと前記半導体基板との間に形成された、第２の窒素導入層を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記ゲート絶縁膜は、シリコン酸窒化膜を含むことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 一導電型の半導体基板上に、シリコン酸化膜よりも誘電率が高い材料からなるゲート絶縁膜を形成する工程と、
    該ゲート絶縁膜を介してゲート電極を形成する工程と、
    該半導体基板及び該ゲート電極の表面に、窒素を導入する工程と、
    次いで、該ゲート電極の両側の該半導体基板に、該一導電型とは異なる反対導電型の一対の不純物層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  7. 一導電型の半導体基板上に、一導電型領域及び該一導電型とは異なる反対導電型の反対導電型領域を形成する工程と、
    該一導電型領域上に、シリコン酸化膜よりも誘電率が高い材料からなる第１のゲート絶縁膜を形成する工程と、
    該反対導電型領域上に、第２のゲート絶縁膜を形成する工程と、
    該第１のゲート絶縁膜上に第１のゲート電極を形成する工程と、
    該第２のゲート絶縁膜上に第２のゲート電極を形成する工程と、
    該第１及び第２のゲート電極の表面に、窒素を導入する工程と、
    次いで、該反対導電型領域を選択的に覆う第１のマスク層を形成する工程と、該第１のゲート電極及び該第１のマスク層をマスクにして、該第１のゲート電極の両側の該半導体基板に、該反対導電型の不純物層を形成する工程と、
    次いで、該第１のマスク層を除去する工程と、
    次いで、該一導電型領域を選択的に覆う第２のマスク層を形成する工程と、
    該第２のゲート電極及び該第２のマスク層をマスクにして、該第２のゲート電極の両側の該半導体基板に、該一導電型の不純物層を形成する工程と、
    次いで、第２のマスク層を除去する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 一導電型の半導体基板上にゲート絶縁膜を形成する工程と、
    該ゲート絶縁膜を介してゲート電極を形成する工程と、
    該半導体基板及び該ゲート電極の表面に、窒素を含むガスのプラズマ又はラジカルに晒して、窒素を導入する工程と、
    次いで、該ゲート電極の両側の該半導体基板に、該一導電型とは異なる反対導電型の一対の不純物層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. 該窒素を導入する工程の後に、該ゲート電極の両側の該半導体基板に、該一導電型の不純物層を形成する工程を含むことを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
  10. 該窒素を導入する工程により形成される窒素を含む層の厚さを３ｎｍ以下とすることを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
JP2002167637A 2002-06-07 2002-06-07 半導体装置及びその製造方法 Pending JP2004014875A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2002167637A JP2004014875A (ja) 2002-06-07 2002-06-07 半導体装置及びその製造方法
US10/352,928 US7098110B2 (en) 2002-06-07 2003-01-29 Semiconductor device and method of manufacturing thereof
US11/486,112 US7633124B2 (en) 2002-06-07 2006-07-14 Semiconductor device and method of manufacturing thereof
US11/486,294 US7405130B2 (en) 2002-06-07 2006-07-14 Method of manufacturing a semiconductor device with a notched gate electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002167637A JP2004014875A (ja) 2002-06-07 2002-06-07 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2004014875A true JP2004014875A (ja) 2004-01-15
JP2004014875A5 JP2004014875A5 (ja) 2005-10-13

Family

ID=29706771

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002167637A Pending JP2004014875A (ja) 2002-06-07 2002-06-07 半導体装置及びその製造方法

Country Status (2)

Country Link
US (3) US7098110B2 (ja)
JP (1) JP2004014875A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008117848A (ja) * 2006-11-01 2008-05-22 Nec Electronics Corp 半導体装置の製造方法
JP2008288560A (ja) * 2007-04-18 2008-11-27 Sony Corp 半導体装置及びその製造方法
JP2009277816A (ja) * 2008-05-14 2009-11-26 Nec Corp 半導体装置及びその製造方法
US8350335B2 (en) 2007-04-18 2013-01-08 Sony Corporation Semiconductor device including off-set spacers formed as a portion of the sidewall
JP2021121036A (ja) * 2017-03-30 2021-08-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050176191A1 (en) * 2003-02-04 2005-08-11 Applied Materials, Inc. Method for fabricating a notched gate structure of a field effect transistor
US7033897B2 (en) * 2003-10-23 2006-04-25 Texas Instruments Incorporated Encapsulated spacer with low dielectric constant material to reduce the parasitic capacitance between gate and drain in CMOS technology
US7022596B2 (en) * 2003-12-30 2006-04-04 Advanced Micro Devices, Inc. Method for forming rectangular-shaped spacers for semiconductor devices
KR100632654B1 (ko) * 2004-12-28 2006-10-12 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
JP4509864B2 (ja) * 2005-05-30 2010-07-21 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
US7790561B2 (en) * 2005-07-01 2010-09-07 Texas Instruments Incorporated Gate sidewall spacer and method of manufacture therefor
KR100698079B1 (ko) * 2005-12-28 2007-03-23 동부일렉트로닉스 주식회사 반도체소자 및 그의 제조방법
US20070196970A1 (en) * 2006-02-21 2007-08-23 Texas Instruments Inc. Method for manufacturing a semiconductor device using a nitrogen containing oxide layer
KR100837555B1 (ko) * 2006-11-24 2008-06-12 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US7723785B2 (en) * 2007-07-31 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. High performance power MOS structure
JP2009182089A (ja) * 2008-01-30 2009-08-13 Panasonic Corp 半導体装置の製造方法
US8693987B2 (en) * 2008-12-31 2014-04-08 Airvana Lp Femto personal policy server
US10446662B2 (en) * 2016-10-07 2019-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Reducing metal gate overhang by forming a top-wide bottom-narrow dummy gate electrode
CN113314417B (zh) * 2020-02-26 2023-05-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4744859A (en) * 1986-10-23 1988-05-17 Vitelic Corporation Process for fabricating lightly doped drain MOS devices
KR940007666B1 (ko) * 1990-12-26 1994-08-22 재단법인 한국전자통신연구소 이중층의 내열성 게이트를 사용한 자기정렬형 GaAs 전계효과 트랜지스터의 제조방법
US6051471A (en) * 1996-09-03 2000-04-18 Advanced Micro Devices, Inc. Method for making asymmetrical N-channel and symmetrical P-channel devices
JP3495869B2 (ja) * 1997-01-07 2004-02-09 株式会社東芝 半導体装置の製造方法
JPH10233504A (ja) 1997-02-20 1998-09-02 Hitachi Ltd 半導体装置およびその製造方法
JPH10242420A (ja) * 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法
US5933721A (en) * 1997-04-21 1999-08-03 Advanced Micro Devices, Inc. Method for fabricating differential threshold voltage transistor pair
JPH1117166A (ja) * 1997-06-23 1999-01-22 Nec Corp 半導体装置の製造方法
US6144071A (en) * 1998-09-03 2000-11-07 Advanced Micro Devices, Inc. Ultrathin silicon nitride containing sidewall spacers for improved transistor performance
JP2000114257A (ja) 1998-10-06 2000-04-21 Toshiba Corp 半導体装置の製造方法
JP2000150873A (ja) * 1998-11-12 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6245616B1 (en) * 1999-01-06 2001-06-12 International Business Machines Corporation Method of forming oxynitride gate dielectric
US6294797B1 (en) * 1999-04-30 2001-09-25 Texas Instruments - Acer Incorporated MOSFET with an elevated source/drain
JP4582837B2 (ja) 1999-09-09 2010-11-17 シャープ株式会社 半導体装置の製造方法
JP2001168323A (ja) * 1999-12-06 2001-06-22 Mitsubishi Electric Corp 半導体装置の製造方法
US6420250B1 (en) * 2000-03-03 2002-07-16 Micron Technology, Inc. Methods of forming portions of transistor structures, methods of forming array peripheral circuitry, and structures comprising transistor gates
JP2001267562A (ja) 2000-03-15 2001-09-28 Hitachi Ltd 半導体装置及びその製造方法
JP2002016237A (ja) * 2000-06-27 2002-01-18 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2002026310A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 半導体装置及びその製造方法
JP2002043567A (ja) * 2000-07-27 2002-02-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6551941B2 (en) * 2001-02-22 2003-04-22 Applied Materials, Inc. Method of forming a notched silicon-containing gate structure
KR100414220B1 (ko) * 2001-06-22 2004-01-07 삼성전자주식회사 공유 콘택을 가지는 반도체 장치 및 그 제조 방법
US6555865B2 (en) * 2001-07-10 2003-04-29 Samsung Electronics Co. Ltd. Nonvolatile semiconductor memory device with a multi-layer sidewall spacer structure and method for manufacturing the same
US6596599B1 (en) * 2001-07-16 2003-07-22 Taiwan Semiconductor Manufacturing Company Gate stack for high performance sub-micron CMOS devices

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008117848A (ja) * 2006-11-01 2008-05-22 Nec Electronics Corp 半導体装置の製造方法
JP2008288560A (ja) * 2007-04-18 2008-11-27 Sony Corp 半導体装置及びその製造方法
US8350335B2 (en) 2007-04-18 2013-01-08 Sony Corporation Semiconductor device including off-set spacers formed as a portion of the sidewall
JP2009277816A (ja) * 2008-05-14 2009-11-26 Nec Corp 半導体装置及びその製造方法
JP2021121036A (ja) * 2017-03-30 2021-08-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP7165236B2 (ja) 2017-03-30 2022-11-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20060252200A1 (en) 2006-11-09
US7098110B2 (en) 2006-08-29
US20060261420A1 (en) 2006-11-23
US7405130B2 (en) 2008-07-29
US7633124B2 (en) 2009-12-15
US20030227054A1 (en) 2003-12-11

Similar Documents

Publication Publication Date Title
US7759260B2 (en) Selective nitridation of gate oxides
KR100440263B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
JP2004014875A (ja) 半導体装置及びその製造方法
TW200402845A (en) Semiconductor device and its manufacturing method
US7446050B2 (en) Etching and plasma treatment process to improve a gate profile
JP3505493B2 (ja) 半導体装置の製造方法
US8003465B2 (en) Method of manufacturing semiconductor device
KR100396709B1 (ko) 반도체 소자의 제조방법
JPH07115198A (ja) 半導体装置の製造方法
KR100603510B1 (ko) 반도체 소자의 제조 방법
JPH0982812A (ja) 半導体装置の製造方法
JPH1012748A (ja) 半導体装置の製造方法
JP4685359B2 (ja) 半導体装置の製造方法
KR100607818B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100770499B1 (ko) 게이트 산화막 제조 방법
JPH05291573A (ja) 半導体装置およびその製造方法
JP3657532B2 (ja) 半導体装置の製造方法
JP2004266064A (ja) 半導体装置及びその製造方法
JP2001007222A (ja) 半導体装置の製造方法
JPH06216152A (ja) 半導体装置及びその製造方法
JPH10135456A (ja) 半導体装置の製造方法
JPH10326839A (ja) Ｃｍｏｓ型半導体装置の製造方法
JP2004014836A (ja) 半導体装置及び半導体装置の製造方法
JPH09162299A (ja) 半導体装置の製造方法
KR20050064010A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050603

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050603

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071010

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071016

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071213

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080219

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731