[go: up one dir, main page]

TW201839813A - 半導體元件製造方法 - Google Patents

半導體元件製造方法 Download PDF

Info

Publication number
TW201839813A
TW201839813A TW106122275A TW106122275A TW201839813A TW 201839813 A TW201839813 A TW 201839813A TW 106122275 A TW106122275 A TW 106122275A TW 106122275 A TW106122275 A TW 106122275A TW 201839813 A TW201839813 A TW 201839813A
Authority
TW
Taiwan
Prior art keywords
gate
dielectric layer
layer
spacer
gate electrode
Prior art date
Application number
TW106122275A
Other languages
English (en)
Other versions
TWI669753B (zh
Inventor
李凱璿
游佳達
楊正宇
王聖禎
賴柏宇
盧柏全
徐志安
楊世海
楊豐誠
陳燕銘
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201839813A publication Critical patent/TW201839813A/zh
Application granted granted Critical
Publication of TWI669753B publication Critical patent/TWI669753B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/015—Manufacture or treatment removing at least parts of gate spacers, e.g. disposable spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0184—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H10P76/4085—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0147—Manufacturing their gate sidewall spacers

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

一種半導體元件製造方法，包含形成閘極介電層於半導體鰭上，並形成閘極電極於閘極介電層上方。閘極電極延伸上半導體鰭之側壁與頂面。閘極間隔件選擇性地沉積於閘極電極之側壁上。閘極介電層之暴露部位沒有相同於用以形成沉積於其上之閘極間隔件之材料。此半導體元件製造方法進一步包含使用閘極間隔件作為蝕刻遮罩蝕刻閘極介電層以暴露半導體鰭之部位，並基於半導體鰭上形成磊晶半導體區域。

Description

半導體元件製造方法
本揭露係有關於一種半導體元件製造方法。
電晶體通常包含閘極堆疊、於閘極堆疊之側壁上之閘極間隔件以及於閘極堆疊相對側之源極/汲極區域。閘極間隔件之形成通常包含於閘極堆疊之頂面以及側壁上形成毯覆式介電層。然後執行非等向性蝕刻以移除毯覆式介電層之平行部位。餘留下毯覆式介電層之垂直部位為閘極間隔件。
一種半導體元件製造方法，包含：形成第一閘極介電層於第一半導體鰭上；形成第一閘極電極於第一閘極介電層上方，其中第一閘極電極延伸上第一半導體鰭之側壁與頂面；選擇性地沉積第一閘極間隔件於第一閘極電極之側壁上，其中第一閘極介電層之暴露部分不具有用於形成沉積於其上之第一閘極間隔件之材料；使用第一閘極間隔件作為蝕刻遮罩而蝕刻第一閘極介電層，以暴露出第一半導體鰭之部位；以及基於第一半導體鰭形成第一磊晶半導體區域。
一種半導體元件製造方法，包含：形成閘極介電層於半導體鰭上；形成閘極電極於閘極介電層上方；使用酸對閘極介電層之暴露表面執行預處理；對閘極介電層之暴露表面執行甲基矽烷化製程；沉積閘極間隔件以接觸閘極電極之側壁；使用閘極間隔件作為蝕刻遮罩而蝕刻閘極介電層，以暴露出半導體鰭之部位；以及基於半導體鰭形成磊晶半導體區域。
一種半導體元件製造方法，包含：形成閘極堆疊於氧化物層上方，其中閘極堆疊包含閘極電極、襯墊層以及氧化物硬式遮罩，襯墊層位於閘極電極上方，氧化物硬式遮罩位於襯墊層上方，其中閘極堆疊覆蓋氧化物層之第一部位，且其中氧化物層之第二部位係暴露出；選擇性地在閘極電極與襯墊層之暴露側壁上生長閘極間隔件，其中在生長閘極間隔件後，氧化物層之第二部位仍然暴露；以及形成源極/汲極區域，鄰近於閘極間隔件。
10‧‧‧晶圓
20‧‧‧基材
22‧‧‧分隔區域
24‧‧‧半導體跳閘
24’、124’、224’‧‧‧突出鰭
30、130、230‧‧‧閘極堆疊
32、132、232‧‧‧介電層
34、134、234‧‧‧閘極電極
35、135、235‧‧‧襯墊層
36、38、40、136、236‧‧‧硬式遮罩層
42、56‧‧‧光阻
54‧‧‧硬式遮罩
64‧‧‧層間介電質
100、200‧‧‧元件區域
146、246‧‧‧抑制劑膜
152、252‧‧‧源極/汲極區域
155、160、260‧‧‧鰭間隔件
156、158、244、258‧‧‧閘極間隔件
157‧‧‧凹陷
162、262‧‧‧接觸蝕刻停止層
166‧‧‧閘極接點插頭
168‧‧‧矽化物區域
170、270‧‧‧源極/汲極接點插頭
172、272‧‧‧鰭式場效電晶體
250‧‧‧磊晶半導體區域
266‧‧‧閘極接點插頭
268‧‧‧矽化物區域
270‧‧‧源極/汲極接點插頭
300‧‧‧流程圖
302、304、306、308、310、312、314、316、318、320、322、324‧‧‧階段
T1、T2‧‧‧厚度
A-A、B/C-B/C‧‧‧線段
閱讀實施方式時參照附加圖式將最能理解本揭露之各個面向。應注意，依據此領域中之常規實務，多種特徵並未依比例繪製。事實上，各特徵之尺寸可為說明之清晰起見任意增減。
第1圖至第19A圖、第19B圖以及第19C圖為依據一些實施方式之鰭式場效電晶體之形成過程之中間階段的剖面圖以及立體視圖。
第20A圖、第20B圖以及第20C圖為依據一些實施方式之 鰭式場效電晶體之剖面圖。
第21圖繪示依據一些實施方式形成鰭式場效電晶體之流程圖。
後續之揭露提出許多不同之實施方式或範例，作為本揭露不同特徵之實施。於後文中描述特定組件與裝設之範例以簡化本揭露。當然，此僅為舉例且並無意限制本揭露之範疇。舉例而言，於後續實施方式中，若形容第一特徵形成於第二特徵上或是上方，有可能第一特徵與第二特徵為直接接觸，且亦可能為間接接觸，即在第一特徵與第二特徵之間有額外之特徵。此外，本揭露於各個範例中可重複使用元件符號 及/或 字母。此重複僅為簡易與清晰起見，本身並不指涉所討論之多種實施方式 及/或 配置之間的關聯。
進一步而言，有關空間之相對術語，諸如「下方」、「下面」、「低處」，「上方」、「上面」以及類似者，於此處用以便於描述元件或特徵與其他元件或特徵之間如圖中所示之相對關係。除了如圖中所示之方向外，空間之相對術語亦意指元件在使用中或作業中能面朝之所有方向。儀器可朝向不同方向(旋轉90度或其他角度)，且可同樣依此解讀本揭露通篇中所使用之空間相對描述。
依據多種例示性實施方式，提出一種電晶體以及其形成方法。依據一些實施方式繪示形成電晶體的中間階段。討論一些實施方式之一些變化。通篇之多種視圖以及例示性實 施方式，近似之元件符號用以指稱近似之元件。應了解，雖然使用鰭式場效電晶體之形成作為例示性實施方式，本揭露之概念可完備地應用於平面電晶體之形成上。
第1圖至第19A圖、第19B圖以及第19C圖為依據一些實施方式之鰭式場效電晶體之形成過程之中間階段的剖面圖以及立體視圖。第1圖至第19A圖、第19B圖以及第19C圖所示之階段亦示意性地對應至第21圖中所示之流程圖300。
第1圖繪示用以形成鰭式場效電晶體之初始結構的立體視圖。初始結構包含晶圓10，其進一步包含基材20。基材20可為半導體基材，其可為矽基材、矽鍺基材或由其他半導體材料形成之基材。基材20可摻雜p型或n型摻雜質。可形成分隔區域22，如淺凹槽分隔(shallow trench isolation,STI)區域，由基材20之頂面延伸進基材20。在相鄰之淺凹槽分隔區域22間之基材20之部位被稱為半導體跳閘24。依據一些例示性實施方式，半導體跳閘24之頂面以及分隔區域22之頂面可實質上位於同一水平。依據本揭露之一些實施方式，半導體跳閘24為原先基材20之部分，因此半導體跳閘24之材料與基材20之材料相同。依據本揭露一些替代性的實施方式，半導體跳閘24為代換跳閘，其形成係藉由蝕刻分隔區域22之間的部分基材20以形成凹陷，並執行磊晶以在凹陷中重新生長其他半導體材料。因此，形成半導體跳閘24之半導體材料與形成基材20之半導體材料不同。依據一些例示性實施方式，半導體跳閘24係由矽化鍺、矽化碳或III-V族化合物之半導體材料形成。
分隔區域22可包含襯墊氧化物(未繪製)，其可為 藉由對基材20之表面層執行熱氧化而形成之熱氧化物。襯墊氧化物亦可為沉積之矽氧化物層，其形成可藉由，舉例而言，原子層沉積(atomic layer deposition,ALD)、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition,HDPCVD)或化學氣相沉積(chemical vapor deposition,CVD)。分隔區域22亦包含襯墊氧化物上方之介電材料，其中可使用可流動式化學氣相沉積(flowable chemical vapor deposition,FCVD)、旋塗(spin-on coating)或類似方法形成介電材料。
參照第2圖，凹陷分隔區域22，使得半導體跳閘24之頂部部位突出高於分隔區域22之頂面以形成突出鰭24’。此階段對應至第21圖所示之流程圖300中之階段302。可藉由執行乾式蝕刻製程進行蝕刻，其中使用HF3以及NH3作為蝕刻氣體。在蝕刻製程中，可能產生電漿。亦可包含氬氣。依據本揭露之一些替代性實施方式，可藉由執行濕式蝕刻製程凹陷分隔區域22。舉例而言，蝕刻之化學物質可包含HF。
參照第3圖，介電層32形成於突出鰭24’之頂面以及側壁上。介電層32可為氧化物層，舉例而言，由矽氧化物形成之氧化物層。形成製程可包含熱氧化製程以氧化突出鰭24’之表面層。依據一些替代性實施方式，介電層32係藉沉積形成，舉例而言，使用電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)。閘極電極34形成於介電層32之頂部上。依據一些實施方式，閘極電極34由多晶矽形成。閘極電極34可為最終鰭式場效電晶體之實際閘極電極， 或可為虛設閘極電極，虛設閘極電極會在隨後的階段中被代換閘極電極代換掉。每個虛設閘極堆疊30亦可包含在各個閘極電極34上方之襯墊層35以及硬式遮罩層36。襯墊層35可由無氧化物之介電材料形成，如SiCN。硬式遮罩層36可由氧化物形成，如矽氧化物。每個閘極電極34、襯墊層35、硬式遮罩層36以及對應下方之部分的介電層32總體上被稱為虛設閘極堆疊30。此形成階段對應至第21圖所示之流程圖300中之階段304。虛設閘極堆疊30可跨越單一個或複數個突出鰭24’ 及/或 分隔區域22。虛設閘極堆疊30亦可具有與突出鰭24’之長度方向垂直之長度方向。
使用第3圖所示之結構作為初始結構以接續形成鰭式場效電晶體，如第4A、4B以及4C圖至第19A、19B以及19C圖所示，其繪示了形成鰭式場效電晶體之中間階段之剖面圖。第一鰭式場效電晶體形成於元件區域100中，而第二鰭式場效電晶體形成元件區域200中，其中第一鰭式場效電晶體以及第二鰭式場效電晶體可皆由基本上如同第3圖所示之結構開始形成。元件區域100與元件區域200由以下之一者或任意組合選擇，核心P型金氧半場效電晶體(metal oxide semiconductor,MOS)區域、核心N型金氧半場效電晶體區域、輸入/輸出P型金氧半場效電晶體區域、輸入/輸出N型金氧半場效電晶體區域、記憶體P型金氧半場效電晶體區域以及記憶體N型金氧半場效電晶體區域。依據一些例示性施方式，元件區域100為核心N型金氧半場效電晶體區域，而元件區域200為核心P型金氧半場效電晶體區域，反之亦然。依據一些替代 性實施方式，元件區域100為輸入/輸出N型金氧半場效電晶體區域，而元件區域200為輸入/輸出P型金氧半場效電晶體區域，反之亦然。
進一步而言，第4A、4B與4C圖至第19A、19B與19C之元件符號可包含「A」、「B」或「C」，其中「A」指出對應之圖式繪示了元件區域100中閘極堆疊30以及元件區域200中閘極堆疊30之剖面圖。閘極堆疊30之剖面圖亦可由第3圖中垂直平面之切線段A-A取得。
參照第4A圖，其繪示了閘極堆疊30之剖面圖。為區別元件區域100中與元件區域200中之特徵差異，由第3圖中之各個元件符號加上100以指稱元件區域100中之特徵，而由第3圖中之各個元件符號加上200以指稱元件區域200中之特徵。因此，於元件區域100中，閘極堆疊130包含突出鰭124’之側壁以及頂面上之介電層132、介電層132上方之閘極電極134、襯墊層135以及硬式遮罩層136。於元件區域200中，閘極堆疊230包含突出鰭224’之側壁以及頂面上之介電層232、介電層232上方之閘極電極234、襯墊層235以及硬式遮罩層236。
第4B圖繪示了突出鰭124’位於分隔區域22上方，而第4C圖繪示了突出鰭224’位於分隔區域22上方。圖式編號4B中之「B」指出對應之圖式係由元件區域100取得，且取得其之平面係相同於第3圖中含有線段B/C-B/C之垂直平面，而圖式編號4C中之「C」指出對應之圖式係由元件區域200取得，且取得其之平面係相同於第3圖中含有線段B/C-B/C之 垂直平面。因此，本揭露中通篇之圖式，當圖式編號包含「B」時，該圖式繪示了元件區域100中突出鰭124’之剖面圖。當圖式編號包含「C」時，該圖式繪示了元件區域200中突出鰭224’之剖面圖。同樣的，圖式編號中包含「B」或「C」之剖面圖亦可由如第3圖中包含線段B/C-B/C之垂直平面取得。
參照第5A、5B與5C圖，形成硬式遮罩層38以及硬式遮罩層40。硬式遮罩層38與硬式遮罩層40形成為共型層，而硬式遮罩層38與硬式遮罩層40之材料彼此不同。依據本揭露之一些實施方式，硬式遮罩層38由氮化物形成，如矽氮化物，而硬式遮罩層40由氧化物形成，如矽氧化物。形成方法可包含原子層沉積、化學氣相沉積或類似者。進一步參照第5A圖與第5B圖，形成並圖案化光阻42，使得光阻42覆蓋元件區域100而並未覆蓋元件區域200，如第5C圖所示。
然後將硬式遮罩層40位於元件區域200中之部位從元件區域200移除，使元件區域200中硬式遮罩層38之部位暴露出來。造成之結構如第6B圖與第6C圖所示。如第6A圖與第6B圖所示，光阻42保護元件區域100中硬式遮罩層40之部位。依據本揭露之一些實施方式，使用濕式或乾式蝕刻將硬式遮罩層40自元件區域200移除。舉例而言，在濕式蝕刻中可使用H3PO4之溶液，而在乾式蝕刻中可使用含氟之氣體，諸如CF4/O2/N2、NF3/O2、SF6或SF6/O2。
在將硬式遮罩層40自元件區域200移除後，移除光阻42，而其造成之結構如第7A、7B與7C圖中所示。接下來，移除元件區域200中硬式遮罩層40之暴露部位，而元件區域 100中餘留之硬式遮罩層40保護下方之硬式遮罩層38免受蝕刻。依據本揭露之一些實施方式，硬式遮罩層38之蝕刻使用H3PO4或包含碳與氟之製程氣體，如CF4。第8A、8B與8C圖繪示所造成之結構，其中閘極堆疊230再度顯現出來，亦暴露出介電層232。另一方面，在元件區域100中，硬式遮罩層40覆蓋下方之結構。
依據一些實施方式，第9A圖繪示了自對準閘極間隔件244之形成。首先，使用酸執行預處理，舉例而言，酸可為稀薄HF溶液。亦可使用NH3與HF3之混和氣體執行預處理製程。此階段對應至第21圖所示之流程圖300中之階段306。接下來，在一處理階段中進一步處理晶圓10，在預處理中產生於介電層232、硬式遮罩層40及硬式遮罩層236之表面上的懸浮鍵(dangling bond)被鈍化以產生抑制劑膜146以及抑制劑膜246。此階段對應至第21圖所示之流程圖300中之階段308。舉例而言，可執行處理製程以與介電層232、硬式遮罩層236以及硬式遮罩層40中之氧原子產生一些疏水性鍵結。與氧原子連接之鍵結可包含C-H鍵結，其可包含CH3官能基。舉例而言，依據一些實施方式，連接之鍵結/材料可包含Si(CH3)3。製程氣體可包含，舉例而言，二(三甲基甲矽烷基)胺(bis(trimethysilyl)amine)、六甲基二矽氮烷(hexamethyldisilazane,HMDS)、四甲基二矽氮烷(tetramethyldisilaxane,TMDS)、三甲基氯矽烷(trimethylcholorosilane,TMCS)、二甲基二氯矽烷(dimethyldichlorosilane,DMDCS)、甲基三氯矽烷 (methyltrichlorosilane,MTCS)或類似物。用以連接鍵結之各個製程可包含甲基矽烷化(silylation)製程。所造成之抑制劑膜246可以非常薄，且可僅包含一些鈍化鍵，而因此由虛線表示。因為介電層232之材料與閘極電極234之材料不同，抑制劑膜246並不在閘極電極234與襯墊層235之暴露表面上。因此，介電層232之表面性質與閘極電極234、襯墊層235以及硬式遮罩層40不同。
接下來，選擇性地將自對準閘極間隔件244沉積於閘極電極234與襯墊層235之側壁上。此階段對應至第21圖所示之流程圖300中之階段310。閘極間隔件244可水平生長。因為閘極間隔件244自行對準至閘極電極234之位置，因此閘極間隔件244被稱為自對準閘極間隔件。閘極間隔件244由介電材料形成，諸如矽氮化物，依據一些實施方式。製程氣體可包含含矽前體(precursor)，如SiB4。沉積溫度可介於約450度攝氏至約700度攝氏之間。依據本揭露之一些實施方式，閘極間隔件244之厚度T1大於約5奈米，且可藉於約5奈米至約20奈米之間。
在選擇性地將閘極間隔件244沉積於閘極電極234之側壁上時，沒有閘極間隔件244沉積於突出鰭124’與突出鰭224’上，如第9B圖與第9C圖所示，因為突出鰭124’與突出鰭224’各自被硬式遮罩層40與介電層232覆蓋。此為與傳統閘極間隔件形成製程相比之下所具有之優點。在傳統閘極間隔件形成製程中，閘極堆疊與突出鰭上皆沉積有毯覆式介電層，接續由蝕刻階段移除毯覆式介電層之水平部位。毯覆式介電層 餘留下之垂直部位為閘極間隔件以及鰭間隔件。然而，當突出鰭彼此非常靠近時，很難自互相靠近之突出鰭間的空間移除毯覆式介電層。依據本揭露之一些實施方式，選擇性地將閘極間隔件244形成於閘極電極234之側壁，而不形成於突出鰭124’之間與突出鰭224’之間，因此消除了自相鄰突出鰭124’、224’間之空間移除毯覆式介電層之困難。
在形成閘極間隔件244後，執行後處理以改善閘極間隔件244之品質。此階段對應至第21圖所示之流程圖300中之階段312。依據一些例式性實施方式，後處理係透過快速熱退火(rapid thermal anneal,RTA)於介於800度攝氏至約1200度攝氏之溫度間執行。依據一些替代性實施方式，後處理係透過電漿處理執行，其製程氣體包含N2、H2、Ar、He 及/或 類似物，舉例而言。後處理將閘極間隔件244之懸浮鍵移除，並減少閘極間隔件244之孔洞且使其對於隨後之清洗製程更具抗性。
後處理可造就抑制劑膜146與抑制劑膜246之移除。如果後處理之結果並未移除抑制劑膜246，則在形成閘極間隔件244之後，以及在後處理之前或之後，執行額外製程以移除抑制劑膜146以及抑制劑膜246。此階段對應至第21圖所示之流程圖300中之階段312。依據一些實施方式，根據抑制劑膜146、246之類型，在蝕刻氣體(如，HF)中或蝕刻溶液中移除抑制劑膜146以及抑制劑膜246。依據一些替代性實施方式，使用電漿移除抑制劑膜246，其可能具有輕微之轟擊效應(bombarding effect)。
第10A、10B、10C圖繪示依據一些實施方式之閘極間隔件244之薄化(thinning)。此階段對應至第21圖所示之流程圖300中之階段314。依據一些替代性實施方式，閘極間隔件244並未薄化。於通篇實施細節中，第21圖之流程圖300中一些步驟由虛線表示以指出對應之步驟係可執行或可略過。舉例而言，可藉由乾式蝕刻執行薄化。在薄化後，閘極間隔件244之厚度降低至厚度T2，其約可小於薄化前之厚度T1的80%。
接下來，移除硬式遮罩層40以及介電層232之暴露部位，所造成之結構繪示於第11A圖、第11B圖以及第11C圖中。依據一些實施方式，硬式遮罩層40與介電層232由相同或相近之材料形成，而因此在相同之蝕刻製程中移除。依據一些替代性實施方式，硬式遮罩層40與介電層232由不同之材料形成，而因此於不同之蝕刻製程中移除。突出鰭224’從而暴露出，如第11A圖與第11C圖所示。
第12A圖與第12C圖繪示依據一些實施方式之磊晶半導體區域250之形成。此階段對應至第21圖所示之流程圖300中之階段316。磊晶半導體區域250與突出鰭224’之組合形成源極/汲極區域252。依據一些例示性實施方式，磊晶半導體區域250包含矽化鍺或矽。根據結果之鰭式場效電晶體為p型鰭式場效電晶體還是n型鰭式場效電晶體，於接續之磊晶中可使用原位(in-situ)摻雜來摻雜p型摻雜質或n型摻雜質。舉例而言，當結果之鰭式場效電晶體為p型鰭式場效電晶體，可生長矽化鍺硼(SiGeB)。反過來，當結果之鰭式場效電晶體為n型 鰭式場效電晶體，可生長矽化磷(SiP)或矽化碳磷(SiCP)。依據本揭露之一些替代性實施方式，磊晶半導體區域250由III-V半導體化合物形成，諸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、以上之任意組合或以上之多層組合。在生長磊晶半導體區域250後，可執行植入步驟以增加源極/汲極區域252中之摻雜濃度。如第12B圖所示，在磊晶中，元件區域100中沒有磊晶區域。
依據一些替代性實施方式，並未於突出鰭224’上之磊晶生長半導體區域，執行近似於第15A/15B圖與第16A/16B圖中所示之製程步驟以形成源極/汲極區域252。
依據一些實施方式，移除閘極間隔件244，並代換上新的閘極間隔件244。此階段對應至第21圖所示之流程圖300中之階段318。依據一些替代性實施方式，閘極間隔件244留存於最終產品中。移除閘極間隔件244時，執行蝕刻製程以蝕刻閘極間隔件244，並暴露出下方之介電層232。所造成之結構如第13A、13B與13C圖所示。
接下來，形成硬式遮罩54為毯覆式層覆蓋住元件區域100與元件區域200兩者。依據一些實施方式，硬式遮罩54由矽氮化物形成。然後應用光阻56，並對其圖案化，使得元件區域200如第14A與14C圖所示般被覆蓋，而元件區域100並未被光阻56覆蓋。接下來，對硬式遮罩54執行不等向性蝕刻以形成閘極間隔件156於閘極堆疊130之側壁上，如第14A圖所示。餘留之硬式遮罩54亦形成突出鰭124’之側壁上的鰭間隔件155，如第14B圖所示。應了解，因突出鰭124’彼此相當 靠近，相鄰之突出鰭124’間之間隔件難以移除，而一些硬式遮罩54之平行部位可能餘留，如第14B圖所示。
然後使用閘極間隔件156與鰭間隔件155作為蝕刻遮罩對突出鰭124’進行蝕刻以形成凹陷157，如第15A與15B圖所示。硬式遮罩54位於元件區域200中之部位被光阻56覆蓋，如第15C圖所示。然後移除光阻56。在隨後的階段中，執行磊晶以生長磊晶區域，其亦為元件區域100中鰭式場效電晶體之源極/汲極區域152。所造成之結構如第16A、16B與16C圖所示。源極/汲極區域152之材料與對應之鰭式場效電晶體為p型鰭式場效電晶體還是n型鰭式場效電晶體有關，且可包含SiGeB、SiP、SiCP或類似物。
接下來，移除硬式遮罩54、閘極間隔件156以及鰭間隔件155，舉例而言，在等向性蝕刻製程中，造成如第17A、17B與17C圖所示之結構，其中暴露出源極/汲極區域152與磊晶半導體區域250。參照第18A、18B與18C圖，閘極間隔件158與閘極間隔件258分別形成於閘極電極134與閘極電極234之側壁上。此階段對應至第21圖所示之流程圖300中之階段320。閘極間隔件158與閘極間隔件258可由介電材料形成，介電材料可由用以形成閘極間隔件244之同一群候選材料之中選擇，舉例來說，可由矽氮化物形成。閘極間隔件158與閘極間隔件258可(或可不)具有大於閘極間隔件244(第10A圖)之厚度T2。因此，閘極間隔件258可重疊磊晶半導體區域250之邊緣部位。在閘極間隔件158與閘極間隔件258形成的同時，鰭間隔件160與鰭間隔件260亦可由相同之沉積與蝕刻製程形 成。
然後沉積接觸蝕刻停止層(contact etch stop layer,CESL)162與接觸蝕刻停止層262以分別覆蓋源極/汲極區域152與源極/汲極區域252。此階段對應至第21圖所示之流程圖300中之階段322。接觸蝕刻停止層162與接觸蝕刻停止層262可由矽氧化物、矽氮化物或類似物形成。接下來，形成層間介電質(inter-layer dielectric)64以覆蓋晶圓10，隨後進行平坦化諸如化學機械研磨(chemical mechanical polishing,CMP)或機械研磨(mechanical grinding)。此階段對應至第21圖所示之流程圖300中之階段322。於平坦化中可使用硬式遮罩層136與硬式遮罩層236作為化學機械研磨之停止層。
參照第19A、19B、19C圖，隨後製程階段可包含，舉例而言，移除一些部分之硬式遮罩層136、硬式遮罩層236、襯墊層135以及襯墊層235以形成凹陷，使得閘極電極134與閘極電極234透過凹陷暴露出來。然後將金屬材料填充進所造成之凹陷以形成閘極接點插頭166與閘極接點插頭266。
同樣地，對層間介電質64、接觸蝕刻停止層162與接觸蝕刻停止層262進行蝕刻以形成源極/汲極接點開口，而矽化物區域168與矽化物區域268分別形成於暴露出之源極/汲極區域152與源極/汲極區域252上。然後形成源極/汲極接點插頭170與源極/汲極接點插頭270以分別電性連接至源極/汲極之矽化物區域168與矽化物區域268。此階段對應至第21圖所示之流程圖300中之階段324。從而形成鰭式場效電晶體172與鰭式場效電晶體272(標示於第19A圖中)。應了解，可使用 閘極電極134與閘極電極234作為最終鰭式場效電晶體之閘極電極，或可被金屬閘極電極取代。依據一些實施方式，其中閘極電極134與閘極電極234會被代換，在接觸蝕刻停止層162、接觸蝕刻停止層262與層間介電質64形成之後，閘極堆疊包含硬式遮罩層136/硬式遮罩層236、襯墊層135/襯墊層235與閘極電極134/閘極電極234，而蝕刻一部分之介電層132/介電層232以形成層間介電質64中之凹陷，凹陷介於閘極間隔件158與閘極間隔件258之間。然後將代換之閘極堆疊填充入凹陷。
第20A、20B與20C圖繪示依據一些替代性實施方式之鰭式場效電晶體172與鰭式場效電晶體272。這些實施方式近似於第1圖至第19A/19B/19C圖中之實施方式，除了在如第12A圖與第12C圖所示之磊晶半導體區域250形成後，並未移除閘極間隔件244。因此，與這些實施方式相符之製程階段包含如第1圖至第12A/12B/12C圖中所示者以及如第13A/13B/13C圖至第19A/19B/19C圖中所示者，其中如第19A圖所示之閘極間隔件258並未形成，而閘極間隔件244將被保留。
本揭露之實施方式具有一些優點特徵。藉由選擇性地在閘極電極之側壁上沉積閘極間隔件，將不需要形成共型介電層並不等向性地蝕刻共型介電層以形成閘極間隔件。因此，在形成閘極間隔件之時，並未形成鰭間隔件。而因此避開了傳統製程中減少或移除鰭間隔件之困難。
依據本揭露之一些實施方式，一種半導體元件製造方法包含形成閘極介電層於半導體鰭上，並形成閘極電極於 閘極介電層上方。閘極電極延伸上半導體鰭之側壁與頂面。選擇性地沉積閘極間隔件於閘極電極之側壁上。閘極介電層之暴露部位不具有用以形成沉積於其上之閘極間隔件之材料。此方法進一步包含使用閘極間隔件作為蝕刻遮罩蝕刻閘極介電層，以暴露出一部分之半導體鰭，並基於半導體鰭上形成磊晶半導體區域。
依據本揭露之一些實施方式，一種半導體元件製造方法包含形成閘極介電層於半導體鰭上，形成閘極電極於閘極介電層上方，使用酸對閘極介電層之暴露表面執行預處理，於閘極介電層之暴露表面執行甲基矽烷化製程，沉積閘極間隔件以接觸閘極電極之側壁，蝕刻閘極介電層，使用閘極間隔件作為蝕刻遮罩以暴露出一部分之半導體鰭，並基於半導體鰭上形成磊晶半導體區域。
依據本揭露之一些實施方式，一種半導體元件製造方法包含形成閘極堆疊於氧化物層上方。閘極堆疊包含閘極電極、於閘極電極上方之襯墊層以及於襯墊層上方之氧化物硬式遮罩。閘極堆疊覆蓋氧化物層之第一部位，而暴露出氧化物層之第二部位。選擇性地將閘極間隔件生長於閘極電極與襯墊層之暴露側壁上。在閘極間隔件生長後氧化物層之第二部位仍舊暴露。於閘極間隔件鄰近形成源極/汲極區域。
前述概要出幾種實施方式之特徵，熟習本領域技藝者可較佳理解本揭露之各面向。熟習本領域技藝者應了解，本揭露已可充分作為設計或更動其他製程與結構之基礎，以完成相同之目的 及/或 達到此處介紹之實施方式之相同優點。熟 習本領域技藝者亦應了解，等效之建構並未脫離本揭露之精神與範疇，且可在未脫離本揭露之精神與範疇下於此處做出多種改變、替換以及更動。

Claims (10)

  1. 一種半導體元件製造方法，包含：形成一第一閘極介電層於一第一半導體鰭上；形成一第一閘極電極於該第一閘極介電層上方，其中該第一閘極電極延伸上該第一半導體鰭之側壁與一頂面；選擇性地沉積一第一閘極間隔件於該第一閘極電極之一側壁上，其中該第一閘極介電層之一暴露部分不具有一材料，該材料係用於形成沉積於其上之該第一閘極間隔件；使用該第一閘極間隔件作為一蝕刻遮罩而蝕刻該第一閘極介電層，以暴露出該第一半導體鰭之一部位；以及基於該第一半導體鰭形成一第一磊晶半導體區域。
  2. 如請求項第1項所述之半導體元件製造方法，進一步包含：在選擇性地沉積該第一閘極間隔件前，形成一抑制劑膜(inhibitor film)於該第一閘極介電層上，其中該抑制劑膜為疏水性。
  3. 如請求項第2項所述之半導體元件製造方法，進一步包含：在沉積該第一閘極間隔件後，移除該抑制劑膜。
  4. 如請求項第1項所述之半導體元件製造方法，進一步包含： 在選擇性地沉積該第一閘極間隔件前，使用一酸預處理該第一閘極介電層；以及執行一甲矽烷基化(silylation)製程以附加鍵結至該第一閘極介電層。
  5. 如請求項第1項所述之半導體元件製造方法，進一步包含：形成一層間介電質以覆蓋該第一閘極間隔件以及該第一磊晶半導體區域。
  6. 如請求項第1項所述之半導體元件製造方法，進一步包含：形成一第二閘極介電層於一第二半導體鰭上；形成一第二閘極電極於該第二閘極介電層上方，其中該第二閘極電極延伸上該第二半導體鰭之側壁以及一頂面；沉積一毯覆式遮罩層於該第二閘極電極上；非等向性蝕刻該毯覆式遮罩層以形成一第二閘極間隔件；使用該第二閘極間隔件作為一蝕刻遮罩而蝕刻該第二閘極介電層以及該第二半導體鰭，以形成一凹陷；以及形成一第二磊晶半導體區域於該凹陷中。
  7. 如請求項第1項所述之半導體元件製造方法，進一步包含： 形成一硬式遮罩層於該第一閘極電極上方，其中當選擇性地沉積該第一閘極間隔件時，該第一閘極間隔件未由該硬式遮罩層生長出。
  8. 如請求項第1項所述之半導體元件製造方法，進一步包含：形成一襯墊氧化物層於該第一閘極電極上方，其中當沉積該第一閘極間隔件時，該第一閘極間隔件進一步由該襯墊氧化物層生長出。
  9. 一種半導體元件製造方法，包含：形成一閘極介電層於一半導體鰭上；形成一閘極電極於該閘極介電層上方；使用一酸對該閘極介電層之一暴露表面執行一預處理；對該閘極介電層之該暴露表面執行一甲基矽烷化製程；沉積一閘極間隔件以接觸該閘極電極之一側壁；使用該閘極間隔件作為一蝕刻遮罩而蝕刻該閘極介電層，以暴露出該半導體鰭之一部位；以及基於該半導體鰭形成一磊晶半導體區域。
  10. 一種半導體元件製造方法，包含：形成一閘極堆疊於一氧化物層上方，其中該閘極堆疊包含：一閘極電極； 一襯墊層，位於該閘極電極上方；以及一氧化物硬式遮罩，位於該襯墊層上方，其中該閘極堆疊覆蓋該氧化物層之一第一部位，且其中該氧化物層之一第二部位係暴露出；選擇性地在該閘極電極與該襯墊層之暴露側壁上生長一閘極間隔件，其中在生長該閘極間隔件後，該氧化物層之該第二部位仍然暴露；以及形成一源極/汲極區域，鄰近於該閘極間隔件。
TW106122275A 2017-04-19 2017-07-03 半導體元件製造方法 TWI669753B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/491,384 2017-04-19
US15/491,384 US10037923B1 (en) 2017-04-19 2017-04-19 Forming transistor by selectively growing gate spacer

Publications (2)

Publication Number Publication Date
TW201839813A true TW201839813A (zh) 2018-11-01
TWI669753B TWI669753B (zh) 2019-08-21

Family

ID=62003233

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106122275A TWI669753B (zh) 2017-04-19 2017-07-03 半導體元件製造方法

Country Status (5)

Country Link
US (3) US10037923B1 (zh)
KR (1) KR101985594B1 (zh)
CN (1) CN108735604B (zh)
DE (1) DE102017117809B3 (zh)
TW (1) TWI669753B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI863581B (zh) * 2023-03-28 2024-11-21 台灣積體電路製造股份有限公司 半導體元件及其形成方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037923B1 (en) 2017-04-19 2018-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Forming transistor by selectively growing gate spacer
US10141231B1 (en) 2017-08-28 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with wrapped-around epitaxial structure and manufacturing method thereof
US11296077B2 (en) * 2018-11-19 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with recessed silicon cap and method forming same
CN111508898B (zh) * 2019-01-31 2023-01-20 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11342413B2 (en) * 2020-04-24 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Selective liner on backside via and method thereof
US11862468B2 (en) * 2021-01-29 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20230045665A1 (en) * 2021-08-05 2023-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure Field-Effect Transistor Device and Method of Forming

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7705385B2 (en) 2005-09-12 2010-04-27 International Business Machines Corporation Selective deposition of germanium spacers on nitride
US7678679B2 (en) * 2006-05-01 2010-03-16 Qimonda Ag Vertical device with sidewall spacer, methods of forming sidewall spacers and field effect transistors, and patterning method
US9147682B2 (en) 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9496398B2 (en) * 2014-01-15 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial source/drain regions in FinFETs and methods for forming the same
US20150214331A1 (en) * 2014-01-30 2015-07-30 Globalfoundries Inc. Replacement metal gate including dielectric gate material
US9496402B2 (en) 2014-10-17 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate with silicon sidewall spacers
US9406680B1 (en) * 2015-02-13 2016-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US10050147B2 (en) 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9786782B2 (en) * 2015-10-23 2017-10-10 International Business Machines Corporation Source/drain FinFET channel stressor structure
US9659942B1 (en) 2015-11-24 2017-05-23 International Business Machines Corporation Selective epitaxy growth for semiconductor devices with fin field-effect transistors (FinFET)
US10037923B1 (en) 2017-04-19 2018-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Forming transistor by selectively growing gate spacer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI863581B (zh) * 2023-03-28 2024-11-21 台灣積體電路製造股份有限公司 半導體元件及其形成方法

Also Published As

Publication number Publication date
US10535569B2 (en) 2020-01-14
DE102017117809B3 (de) 2018-05-09
TWI669753B (zh) 2019-08-21
KR20180117516A (ko) 2018-10-29
CN108735604A (zh) 2018-11-02
KR101985594B1 (ko) 2019-06-03
US20180337100A1 (en) 2018-11-22
CN108735604B (zh) 2021-07-23
US11133229B2 (en) 2021-09-28
US20200152522A1 (en) 2020-05-14
US10037923B1 (en) 2018-07-31

Similar Documents

Publication Publication Date Title
TWI669753B (zh) 半導體元件製造方法
US8786019B2 (en) CMOS FinFET device
CN108735603B (zh) 晶体管装置及其制造方法
TWI582998B (zh) 半導體裝置及其製造方法
TWI731009B (zh) 半導體裝置及其製造方法
US9882029B2 (en) Semiconductor device including Fin-FET and manufacturing method thereof
US9269632B2 (en) FinFET device and method of manufacturing same
TWI740271B (zh) 積體電路結構及其製造方法
US8680576B2 (en) CMOS device and method of forming the same
CN103177950B (zh) 制造鳍器件的结构和方法
CN107665862B (zh) 通过扩散掺杂和外延轮廓成型
US20090186475A1 (en) Method of manufacturing a MOS transistor
CN106505103B (zh) 半导体装置及其制造方法
CN105810738B (zh) 半导体器件及其制造方法
CN105990346A (zh) 具有衬底隔离和未掺杂沟道的集成电路结构
KR20160142750A (ko) 핀 구조물을 포함하는 반도체 소자 및 그 제조 방법
TWI713106B (zh) 製造淺溝渠結構的方法以及製造鰭式場效電晶體的方法
CN108987275A (zh) 半导体装置的制造方法
CN106206686A (zh) 具有共形氧化物层的鳍式场效应晶体管及其形成方法
US8853052B2 (en) Method of manufacturing a semiconductor device
US9006079B2 (en) Methods for forming semiconductor fins with reduced widths
CN109585293B (zh) 切割金属工艺中的基脚去除
CN114914198A (zh) 栅极间隙壁、其形成方法及半导体装置
CN110571190B (zh) 接触插塞的形成方法和刻蚀方法
TW201906171A (zh) 半導體裝置