TWI863581B

TWI863581B - 半導體元件及其形成方法

Info

Publication number: TWI863581B
Application number: TW112136351A
Authority: TW
Inventors: 林群能; 汪于仕; 鍾佳玲
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-03-28
Filing date: 2023-09-22
Publication date: 2024-11-21
Also published as: US20240332354A1; CN221928086U; TW202439533A

Abstract

一種形成半導體元件的方法包含：形成開口於介電層中，以暴露出開口下的導電特徵；共形地形成第一保護層與第二保護層於開口中；執行非等向性蝕刻，以從開口的底部移除第二保護層的第一部分，同時保留沿著開口的複數個側壁的第二保護層的第二部分；在非等向性蝕刻之後，執行等向性蝕刻，以從開口的複數個側壁移除第一保護層的上部與下部，同時保留沿著開口的複數個側壁的第一保護層的中間部分；在等向性蝕刻之後，執行退火，以至少部分地轉化第二保護層的第二部分為氧化物；以及在退火之後，用導電材料填充開口。

Description

半導體元件及其形成方法

本揭示內容是關於一種半導體元件以及一種形成半導體元件的方法。

半導體元件被用於各種電子應用(例如，個人電腦、手機、數位相機和其他電子設備)中。通常藉由在半導體基材上沉積絕緣或介電層、導電層和半導體材料層，並使用微影來圖案化各種材料層以在其上形成電路組件與部件而製造半導體元件。

半導體工業藉由不斷減小最小特徵尺寸來繼續提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，這允許將更多組件整合到給定區域中。然而，隨著最小特徵尺寸的減小，出現了應該解決的其他問題。

本揭示內容提供一種形成半導體元件的方法，包含以下操作。形成開口於介電層中，以暴露出於開口下的導電特徵。用第一保護層加襯開口的複數個側壁與底部。形成第二保護層於第一保護層上方的開口中。執行非等向性蝕刻製程，以從開口的底部移除第二保護層的第一部分，其中在非等向性蝕刻製程之後，第二保護層的第二部分沿著開口的複數個側壁而保留。在非等向性蝕刻製程之後，執行等向性蝕刻製程，以從開口的複數個側壁移除遠離導電特徵的第一保護層的上部以及靠近導電特徵的第一保護層的下部，其中在等向性蝕刻製程之後，介於上部與下部之間的第一保護層的中間部分沿著開口的複數個側壁而保留。在等向性蝕刻製程之後，執行退火製程，以至少部分地將第二保護層的第二部分轉化為氧化物。在退火製程之後，用導電材料填充開口，以形成接觸。

本揭示內容提供一種形成半導體元件的方法，包含以下操作。形成介電層於閘極結構上方，其中閘極結構在鰭片上方，並介於複數個源極/汲極區域之間。形成開口於介電層中，其中開口暴露閘極結構的上表面以及介電層的複數個側壁。共形地形成第一保護層於介電層的上表面上方且於開口中。共形地形成第二保護層於第一保護層上方。藉由執行第一蝕刻製程，從介電層的上表面以及從開口的底部選擇性移除第二保護層，其中在第一蝕刻製程之後，第二保護層沿著介電層的複數個側壁延伸。在第一蝕刻製程之後，藉由執行第二蝕刻製程，從介電層的上表面、從開口的底部，以及從介電層的複數個側壁的複數個部分選擇性移除第一保護層，其中在第二蝕刻製程之後，第一保護層的剩餘部分沿著介電層的複數個側壁延伸。在第二蝕刻製程之後，執行退火製程，其中退火製程轉化第二保護層為第三保護層。在退火製程之後，藉由用導電材料填充開口而形成閘極接觸。

本揭示內容提供一種半導體元件，包含閘極結構、複數個源極/汲極區域、介電層以及閘極接觸。複數個源極/汲極區域於閘極結構的相對側上。介電層於閘極結構上方。閘極接觸於介電層中，其中閘極接觸於閘極結構上方並電性耦合至閘極結構，其中遠離閘極結構的閘極接觸的上部具有第一寬度，靠近閘極結構的閘極接觸的下部具有第二寬度，且介於上部與下部中間的閘極接觸的中間部分具有第三寬度，其中第一寬度與第二寬度大於第三寬度。

30:奈米結構場效電晶體(NSFET)元件

50:基材

52:半導體材料

52A:多層

53:間隙

54:半導體材料/奈米結構

54A:多層

55:內間隔物

64:多層堆疊

90:鰭片

90U:上表面

91:鰭片結構

92:層堆疊

93:通道區域

94:遮罩

94A,94B:遮罩層

96:區域

97:虛設介電層/虛設閘極介電質

100:奈米結構場效電晶體(NSFET)元件

102:虛設閘極

103:凹槽

104,104A,104B:遮罩

108:閘極間隔層/閘極間隔物

110:開口

112:源極/汲極區域

114:內層介電(ILD)

116:接觸蝕刻停止層(CESL)

120:閘極介電層

122:閘極電極

123:閘極結構

124:蝕刻停止層

126:內層介電(ILD)

126S:側壁

128:三層光阻

128A:底部抗反射塗(BARC)層

128B:中層

128C:底部光阻層

129:開口

130:保護層

132:保護層

134:非等向性蝕刻製程

136:間隙

138:保護層

138A:第一區段

138B:第二區段

138C:第三區段

138D:第四區段

138E:第五區段

139:氧化物

139A,139B:子層

140:通孔/閘極接觸

142:導電材料

143:源極/汲極通孔

144:阻障層

146:矽化物區/區域

150:區域

1000:方法

1010,1020,1030,1040,1050,1060,1070:方塊

D1,D2,D3,D4:寬度

H1,H2:蝕刻深度

H3:高度

T:厚度

A-A:橫截面

B-B:橫截面

C-C:橫截面

D-D:橫截面

E-E:橫截面

F-F:橫截面

當結合隨附圖式進行閱讀時，本揭示內容之詳細描述將能被充分地理解。應注意，根據業界標準實務，各特徵並非按比例繪製且僅用於圖示目的。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。

第1圖為根據本揭示內容之一些實施方式所繪示之在三維視圖中的奈米結構場效電晶體(NSFET)元件的實施例。

第2圖、第3A圖、第3B圖、第4A圖、第4B圖、第5A圖至第5C圖、第6A圖至第6C圖、第7A圖至第7C圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖至第18D圖及第19A圖至第19D圖為根據本揭示內容之一些實施方式之奈米結構場效電晶體元件在製程各個階段中之剖面圖。

第20A圖和第20B圖一起繪示出在一些實施例中形成半導體元件的方法之流程圖。

以下揭示提供許多不同實施方式或實施例，用於實現本揭示內容的不同特徵。以下敘述部件與佈置的特定實施方式，以簡化本揭示內容。這些當然僅為實施例，並且不是意欲作為限制。舉例而言，在隨後的敘述中，第一特徵在第二特徵上方或在第二特徵上的形成，可包括第一特徵及第二特徵形成為直接接觸的實施方式，亦可包括有另一特徵可形成在第一特徵及第二特徵之間，以使得第一特徵及第二特徵可不直接接觸的實施方式。

除此之外，空間相對用語如「下面」、「下方」、「低於」、「上面」、「上方」及其他類似的用語，在此是為了方便描述圖中的一個元件或特徵和另一個元件或特徵的關係。空間相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋元件在使用或操作時的其他方位。該元件可以其他方位定向(旋轉90度或在其他方位)，並且本文使用的空間相對描述同樣可以相應地解釋。

在形成奈米結構場效電晶體(nanostructure field-effect transistor；NSFET)元件的接觸(例如，閘極接觸、源極/汲極接觸)的上下文中討論了本揭示內容的實施方式。本揭示內容的原理也可以應用於其他類型元件中的接觸之形成，例如平面元件、鰭式場效電晶體(fin field-effect transistor；FinFET)元件等。

根據一些實施方式，為了防止接觸(也可以稱為通孔)的彎曲輪廓(bowing profile)(其中接觸的側壁不再是線性的，並且具有延伸至相鄰的介電層中的凸出部分(bulging portion))，保護層形成於通孔接觸孔(via contact hole)中以形成加強結構，然後使用導電材料填充通孔接觸孔以形成接觸。在一些實施方式中，包含金屬化合物的第一保護層與包含半導體材料的第二保護層依次形成於介電層中的通孔接觸孔中。接著，執行非等向性蝕刻製程以選擇性地移除第二保護層的水平部分。接著，執行等向性蝕刻製程以選擇性地移除部分的第一保護層。在等向性蝕刻製程之後，第一保護層的剩餘部分沿開口的側壁延伸，並介於第二保護層的剩餘的垂直部分與介電層之間。接著，執行退火製程，以氧化第二保護層的剩餘的垂直部分，並將其轉化為第三保護層。第一保護層的剩餘部分與第三保護層形成加強結構。接著，用導電材料填充開口，以形成接觸。

第1圖為根據本揭示內容之一些實施方式所繪示之在三維視圖中的奈米結構場效電晶體(NSFET)元件30的實施例。NSFET元件30包含凸出於基材50上方的半導體鰭片90(也可稱為「鰭片」)。閘極電極122(例如，金屬閘極)設置於鰭片上方，源極/汲極區域112形成於閘極電極122的相對側上。多個奈米結構54(例如，奈米線或奈米片)形成於鰭片90上方，並於源極/汲極區域112之間。隔離區域96形成於鰭片90的相對側上。閘極介電層120形成於圍繞奈米結構54。閘極電極122在閘極介電層120上方且圍繞閘極介電層120。

第1圖進一步繪示出在後面的圖式中所使用的參考橫截面。橫截面A-A沿著閘極電極122的縱軸，並且在(例如)垂直於NSFET元件30的源極/汲極區域112之間的電流方向的方向上。橫截面B-B垂直於橫截面A-A，並沿著鰭片90的縱軸，且在(例如)NSFET元件的源極/汲極區域112之間的電流方向的方向上。橫截面C-C平行於橫截面B-B，並於兩個相鄰的鰭片90之間。橫截面D-D平行於橫截面A-A，並延伸穿過NSFET元件的源極/汲極區域112。為了清楚起見，後續圖式參考這些參考橫截面。

第2圖、第3A圖、第3B圖、第4A圖、第4B圖、第5A圖至第5C圖、第6A圖至第6C圖、第7A圖至第7C圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第 14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖至第18D圖以及第19A圖至第19D圖為根據本揭示內容之一些實施方式之奈米結構場效電晶體(NSFET)元件100在製程各個階段中之剖面圖。

在第2圖中，提供基材50。基材50可以是半導體基材(例如，主體半導體、絕緣層上半導體(semiconductor-on-insulator；SOI)基材等)，基材50可以是摻雜的(例如，p型或n型摻雜)或未摻雜的。基材50可以是晶圓(例如，矽晶圓)。一般來說，SOI基材是形成於絕緣層上的一層半導體材料。絕緣層可以是例如埋藏氧化物層(buried oxide；BOX)層或氧化矽層等。提供絕緣層於基材上，其中基材通常是矽基材或玻璃基材。也可使用其他基材(例如，多層或梯度基材)。在一些實施方式中，基材50的半導體材料包含矽；鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP的合金半導體；或上述之組合。

多層堆疊64形成於基材50上。多層堆疊64包含第一半導體材料52與第二半導體材料54的交替層。在第2圖中，由第一半導體材料52形成的多層標示為多層52A、52B及52C，由第二半導體材料54形成的多層標示為多層54A、54B及54C。第2圖中由第一半導體材料與第二半導體材料形成的層之數量僅僅是非限制性示例。也有可能是其他數量的層，且完全旨在包含在本揭示內容的範圍內。

在一些實施方式中，第一半導體材料52是適合形成p型FET的通道區域之磊晶材料(例如，矽鍺(Si_xGe_1-x，其中x在0至1的範圍內))，且第二半導體材料54是適合形成n型FET的通道區域之磊晶材料(例如，矽)。多層堆疊64(其也可稱為磊晶材料堆疊)之後將經過圖案化，以形成後續製程中的NSFET的通道區域。尤其是，多層堆疊64之後將經過圖案化與蝕刻，以形成水平奈米結構(例如，奈米片或奈米線)，所得NSFET的溝道區域包含多個水平奈米結構。

多層堆疊64可以藉由磊晶生長製程而形成，其可以在成長腔室(growth chamber)中執行。在磊晶生長製程期間，在一些實施方式中，成長腔室循環暴露於第一組前驅物以選擇性生長第一半導體材料52，然後暴露於第二組前驅物以選擇性生長第二半導體材料54。第一組前驅物包含第一半導體材料(例如，矽鍺)的前驅物，而第二組前驅物包含第二半導體材料(例如，矽)的前驅物。在一些實施方式中，第一組前驅物包含矽前驅物(例如，矽烷)和鍺前驅物(例如，鍺烷)，而第二組前驅物包含矽前驅物，但省略鍺前驅物。因此，磊晶生長製程可以包含使矽前驅物連續地流動到成長腔室，然後循環地流動：(1)在生長第一半導體材料52時，使鍺前驅物流入至成長腔室；並(2)在生長第二半導體材料54時，禁止鍺前驅物流入至成長腔室。可以重複循環暴露直到形成目標的層數。

第3A圖、第3B圖、第4A圖、第4B圖、第5A圖至第5C圖、第6A圖至第6C圖、第7A圖至第7C圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖至第18D圖以及第19A圖至第19D圖為根據本揭示內容之一些實施方式之NSFET元件100在製程的後續階段中之剖面圖。第3A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖以及第19A圖為沿第1圖中的橫截面B-B之剖面圖。第3B圖、第4B圖、第5C圖、第6C圖、第7C圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖以及第19B圖為沿第1圖中的橫截面A-A之剖面圖。第5B圖、第6B圖以及第7B圖為沿第1圖中的橫截面D-D之剖面圖。第18C圖和第19C圖為一實施方式中的NSFET元件100的一部分之放大視圖。第18D圖和第19D圖為另一實施方式中的NSFET元件100的一部分之放大視圖。兩個鰭片和兩個閘極結構在圖式中作為非限制性示例而繪示，應當理解的是，還可以形成其他數量的鰭片和其他數量的閘極結構。

在第3A圖和第3B圖中，鰭片結構91形成為突出於基材50上方。每個鰭片結構91包含半導體鰭片90(也可稱為鰭片)以及上覆於半導體鰭片90的層堆疊92。可以藉由分別蝕刻多層堆疊64和基材50中的凹槽而形成層堆疊92和半導體鰭片90。層堆疊92和半導體鰭片90可以藉由相同的蝕刻製程而形成。

可以藉由任何合適的方法來圖案化鰭片結構91。舉例而言，可以使用一種或多種微影製程(包含雙圖案化製程或多圖案化製程)來圖案化鰭片結構91。一般來說，雙圖案化製程或多圖案化製程結合微影製程和自對準製程，其允許創建具有(例如)比使用單一直接的微影製程可獲得的間距更小的間距之圖案。舉例而言，在一實施方式中，犧牲層形成於基材上方，並使用微影製程來圖案化。使用自對準製程於圖案化的犧牲層旁邊而形成間隔物。然後移除犧牲層，再可以使用剩餘的間隔物來圖案化(例如，鰭片結構91)。

在一些實施方式中，剩餘的間隔物用於圖案化遮罩94，遮罩94隨後用於圖案化鰭片結構91。遮罩94可以是單層遮罩，或者可以是例如包含第一遮罩層94A與第二遮罩層94B的多層遮罩。第一遮罩層94A與第二遮罩層94B可以各自由例如氧化矽、氮化矽或上述之組合等的介電材料而形成，並且可以根據合適的技術而沉積或熱生長。第一遮罩層94A與第二遮罩層94B可以是具有高蝕刻選擇性的不同材料。舉例而言，第一遮罩層94A可以是氧化矽，而第二遮罩層94B可以是氮化矽。可以藉由使用任何可接受的蝕刻製程來圖案化第一遮罩層94A與第二遮罩層94B而形成遮罩94。然後，遮罩94可以用作蝕刻遮罩，以蝕刻基材50與多層堆疊64。可以是任何可接受的蝕刻製程，例如，反應性離子蝕刻(reactive ion etch；RIE)、中性粒子束蝕刻(neutral beam etch；NBE)等或上述之組合。在一些實施方式中，蝕刻為非等向性蝕刻製程。在蝕刻製程之後，經圖案化的多層堆疊64形成層堆疊92，且經圖案化的基材50形成鰭片90，如第3A圖和第3B圖所繪示。因此，在繪示的實施方式中，層堆疊92也包含第一半導體材料52與第二半導體材料54的交替層，且鰭片90由與基材50相同的材料(例如，矽)而形成。

接著，在第4A圖和第4B圖中，淺溝槽隔離(Shallow Trench Isolation；STI)區域96形成於基材50上方，並於鰭片結構91的相對側上。作為形成STI區域96的一示例，絕緣材料可以形成於基材50上方。絕緣材料可以是氧化物(例如，氧化矽、氮化物等或上述之組合)，且可以藉由高密度電漿化學氣相沉積法(high density plasma chemical vapor deposition；HDP-CVD)、可流動CVD(flowable CVD；FCVD)(例如，在遠程電漿系統中進行基於CVD的材料而沉積，並進行後固化(post curing)，以使其轉化為另一種材料(例如氧化物))等或上述之組合而形成。可以使用藉由任何可接受的製程而形成的其他絕緣材料。在繪示的實施方式中，絕緣材料為藉由FCVD製程而形成的氧化矽。在形成絕緣材料之後，可以執行退火製程。

在一些實施方式中，形成絕緣材料，使得多餘的絕緣材料覆蓋鰭片結構91。在一些實施方式中，首先沿著基材50與鰭片結構91的表面形成襯墊，並且在襯墊上方形成填充材料(例如上述討論的那些材料)。在一些實施方式中，省略襯墊。

接著，對絕緣材料實施移除製程，以移除鰭片結構91上方之多餘的絕緣材料。在一些實施方式中，可以使用例如化學機械研磨(chemical mechanical polish；CMP)、回蝕製程等或上述之組合的平坦化製程。平坦化製程暴露出層堆疊92，使得在完成平坦化製程之後，層堆疊92的頂表面與絕緣材料的頂表面是齊平的。接著，凹陷絕緣材料，以形成STI區域96。凹陷絕緣材料，使得層堆疊92突出於相鄰的STI區域96之間。半導體鰭片90的頂部也從相鄰的STI區域96之間突出。此外，STI區域96的頂表面可以具有如圖所繪示的平坦表面、凸面、凹面(例如碟形)或上述之組合。STI區域96的頂表面可以藉由合適的蝕刻而形成平坦表面、凸面及/或凹面。可以使用可接受的蝕刻製程凹陷STI區域96，例如對絕緣材料的材料具有選擇性的材料(例如，以比鰭片90和層堆疊92的材料更快的速率蝕刻絕緣材料之材料)。舉例而言，可以使用例如稀釋氫氟酸(dilute hydrofluoric；dHF)之合適的蝕刻劑來進行化學氧化物移除。

仍參考第4A圖和第4B圖，虛設介電層97形成於層堆疊92上方以及STI區域96上方。虛設介電層97可以為(例如)氧化矽、氮化矽等或上述之組合，並可以根據可接受的技術來沉積或熱生長。在一實施方式中，在層堆疊92的上方以及在STI區域96的上表面上方共形地形成一層矽，並且執行熱氧化製程，以將沉積的矽層轉化為氧化物層作為虛設介電層97。

接著，在第5A圖至第5C圖中，虛設閘極102形成於鰭片結構91上方。為了形成虛設閘極102，虛設閘極層可以形成於虛設介電層97上方。虛設閘極層可以沉積於虛設介電層97上方，然後平坦化(例如，藉由CMP)。虛設閘極層可以是導電材料且可以選自非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)等。可以藉由物理氣相沉積(physical vapor deposition；PVD)、CVD、濺射沉積或本領域已知且使用的其他技術來沉積虛設閘極層。虛設閘極層可以由對STI區域96具有高蝕刻選擇性的其他材料製成。

然後，形成遮罩104於虛設閘極層上方。可以由氮化矽、氮氧化矽等或上述之組合形成遮罩104，並且可以使用可接受的微影和蝕刻技術來圖案化。在繪示的實施方式中，遮罩104包含第一遮罩層104A(例如，氧化矽層)與第二遮罩層104B(例如，氮化矽層)。然後藉由可接受的蝕刻技術，將遮罩104的圖案轉移到虛設閘極層，以形成虛設閘極102，然後藉由可接受的蝕刻技術，轉移到虛設介電層，以形成虛設閘極介電質97。虛設閘極102覆蓋層堆疊92的各個通道區域。遮罩104的圖案可用於物理分離每個虛設閘極102與相鄰的虛設閘極。虛設閘極102的縱向方向也可以實質垂直於鰭片結構91的縱向方向。在一些實施方式中，虛設閘極102與虛設閘極介電質97統稱為虛設閘極結構。

接著，藉由在層堆疊92、STI區域96以及虛設閘極102上方共形沉積絕緣材料來形成閘極間隔層108。絕緣材料可以是氮化矽、碳氮化矽等或上述之組合。在一些實施方式中，閘極間隔層108包含多個子層。舉例而言，第一子層(有時稱為閘極密封間隔層)可以藉由熱氧化或沉積而形成，第二子層(有時稱為主閘極間隔層)可以共形沉積於第一子層上。

第5B圖和第5C圖分別為第5A圖中沿NSFET元件100的橫截面E-E和橫截面F-F之剖面圖。橫截面E-E和橫截面F-F分別對應於第1圖中的橫截面D-D和橫截面。

接著，在第6A圖至第6C圖中，藉由非等向性蝕刻製程蝕刻閘極間隔層108，以形成閘極間隔物108。非等向性蝕刻製程可以移除閘極間隔層108的水平部分(例如，於STI區域96和虛設閘極102上方的部分)，並留下閘極間隔層108剩餘的垂直部分(例如，沿著虛設閘極102和虛設閘極介電質97的側壁的部分)，從而形成閘極間隔物108。

在形成閘極間隔物108之後，可以執行輕摻雜源極/汲極(lightly doped source/drain；LDD)區域(未顯示)的佈植。可以佈植適當類型(例如，p型或n型)的雜質到暴露的層堆疊92及/或半導體鰭片90。n型雜質可以是任何合適的n型雜質(例如，磷、砷或銻等)，且p型雜質可以是任何合適的p型雜質(例如，硼、BF₂或銦等)。輕摻雜源極/汲極區域可以具有從約10¹⁵cm^-3至約10¹⁶cm^-3的雜質濃度。退火製程可用於活化植入的雜質。

接著，開口110(其也可稱為凹槽)形成於層堆疊92中。開口110可以延伸穿過層堆疊92至鰭片90中。可以使用(例如)虛設閘極102與閘極間隔物108當作蝕刻遮罩，藉由非等向性蝕刻製程而形成開口110。

在形成開口110之後，執行選擇性蝕刻製程，以凹陷被開口110暴露的第一半導體材料52的末端部分，而實質不攻擊第二半導體材料54。在選擇性蝕刻製程之後，於第一半導體材料52中，在移除的末端之原來所在的位置處形成凹槽(也可稱為側壁凹槽)。

接著，形成(例如，共形地形成)內間隔層於開口110中。內間隔層也填充先前選擇性蝕刻製程而形成的第一半導體材料52的側壁凹槽。內間隔層可以是藉由合適的沉積方法(例如，PVD、CVD或原子層沉積(atomic layer deposition；ALD)等)而形成之合適的介電材料(例如，碳氮化矽(SiCN)或碳氮氧化矽(SiOCN)等)。接著，執行蝕刻製程(例如，非等向性蝕刻製程)，以移除設置於第一半導體材料52的側壁凹槽外之內間隔層的部分。內間隔層的剩餘部分(例如，設置於第一半導體材料52的側壁凹槽內之內的部分)形成內間隔物55。如第6A圖中所繪示，開口110暴露出第二半導體材料54的側壁，並暴露出鰭片90的上表面90U。

第6B圖和第6C圖分別為第6A圖中沿NSFET元件100的橫截面E-E和橫截面F-F之剖面圖。在第6B圖中，藉由用於形成閘極間隔物108的非等向性蝕刻製程，完全移除設置於STI區域96的上表面與相鄰的鰭片90之間的閘極間隔層108的一些部分。在一些實施方式中，閘極間隔層108的一些部分留在(例如，保留)於STI區域96的上表面上的相鄰鰭片90之間。閘極間隔層108的這些部分可能會被留下，這是因為相鄰鰭片90之間的小距離降低了非等向性蝕刻製程的效率，所以上述討論的非等向性蝕刻製程可能不會完全移除設置於相鄰鰭片90之間的閘極間隔層108。

接著，在第7A圖至第7C圖中，源極/汲極區域112形成於開口110中。在本文的討論中，根據上下文，源極/汲極區域可以指單獨的源極或汲極，也可以是共同的源極或汲極。在繪示的實施方式中，源極/汲極區域112是由磊晶材料形成，因此，也可稱為磊晶源極/汲極區域112。在一些實施方式中，磊晶源極/汲極區域112形成於開口110中，以對形成的NSFET元件的各個通道區域施加應力，從而提高性能。在一些實施方式中，形成磊晶源極/汲極區域112，使得虛設閘極102設置於源極/汲極區域112的各個相鄰對之間。在一些實施方式中，閘極間隔物108用於透過適當的橫向距離將磊晶源極/汲極區域112與從虛設閘極102隔開，使得磊晶源極/汲極區域112與所得NSFET元件之隨後形成的閘極不會短路。

磊晶源極/汲極區域112於開口110中磊晶生長。磊晶源極/汲極區域112可以包含任何可接受的材料(例如，適用於n型或p型元件)。舉例而言，在形成n型元件時，磊晶源極/汲極區域112可以包含在通道區域中施加拉伸應變的材料(例如，矽、SiC、SiCP或SiP等)。同樣地，在形成p型元件時，磊晶源極/汲極區域112可以包含在通道區域中施加壓縮應變的材料(例如，SiGe、SiGeB、Ge或GeSn等)。磊晶源極/汲極區域112可以具有從鰭片90的各個表面凸起的表面，並且可以具有刻面(facet)。

磊晶源極/汲極區域112及/或鰭片90可以用摻雜物來摻雜，以形成源極/汲極區域，類似於先前討論之形成輕摻雜源極/汲極區域的製程，隨後是退火。源極/汲極區域可以具有在約10¹⁹cm^-3至約10²¹cm^-3的雜質濃度。源極/汲極區域的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施方式中，磊晶源極/汲極區域112可以在生長過程中被原位摻雜。

由於用於形成磊晶源極/汲極區域112的磊晶製程，因此，磊晶源極/汲極區域112的上表面具有橫向向外擴展超過鰭片結構91的側壁的刻面。在繪示的實施方式中，在完成磊晶製程之後，相鄰的磊晶源極/汲極區域112保持分離(參照第7B圖)。在其他實施方式中，這些刻面導致相同NSFET的相鄰磊晶源極/汲極區域112合併。

接著，接觸蝕刻停止層(接觸蝕刻停止層；CESL)116形成(例如，共形地形成)於源極/汲極區域112上方以及虛設閘極102上方，然後第一層間介電(inter-layer dielectric；ILD)114沉積於CESL 116上方。CESL 116由具有與第一ILD 114不同的蝕刻速率的材料形成，並且可以使用PECVD而由氮化矽形成。也可以是例如氧化矽、氮氧化矽或上述之組合等之其他介電材料，且可以使用例如低壓CVD(low pressure CVD；LPCVD)或PVD等之替代技術形成CESL 116。

第一ILD 114可以由介電材料形成，且可以藉由任何合適的方法(例如，CVD、電漿增強(plasma-enhanced CVD；PECVD)或FCVD)而沉積。第一ILD 114的介電材料可以包含氧化矽、磷矽酸鹽玻璃(Phospho-Silicate Glass；PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass；BSG)、摻硼磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass；BPSG)或無摻雜矽酸鹽玻璃(undoped Silicate Glass；USG)等。可以使用藉由任何可接受的製程而形成其他絕緣材料。第7B圖和第7C圖繪示出第7A圖中的NSFET元件100 之剖面圖，其分別沿著第7A圖中的橫截面E-E和橫截面F-F。

接著，在第8A圖和第8B圖中，移除虛設閘極102。為了移除虛設閘極102，執行平坦化製程(例如，CMP)，以使第一ILD 114與CESL 116的頂表面齊平於虛設閘極102與閘極間隔物108的頂表面。平坦化製程也可以移除虛設閘極102上的遮罩104(參照第7A圖)以及沿著遮罩104的側壁的閘極間隔物108之一些部分。在平坦化製程之後，虛設閘極102、閘極間隔物108、CESL 116以及第一ILD 114的頂表面齊平。因此，虛設閘極102的頂表面穿過第一ILD 114而暴露。

接著，虛設閘極102於一個或多個蝕刻步驟中被移除，以形成凹槽103。在一些實施方式中，藉由非等向性乾式蝕刻製程移除虛設閘極102。舉例而言，蝕刻製程可以包含使用可選擇性蝕刻虛設閘極102(而不蝕刻第一ILD 114或閘極間隔物108)的反應氣體之乾式蝕刻製程。每個凹槽103暴露NSFET的通道區域。每個通道區域設置於磊晶源極/汲極區域112相鄰對之間。在移除虛設閘極102期間，當虛設閘極102被蝕刻，虛設閘極介電質97可以用作蝕刻停止層。在移除虛設閘極102之後，然後移除虛設閘極介電質97。第8B圖繪示出第8A圖中的沿著NSFET元件100的橫截面F-F之剖面圖。

接著，在第9A圖和第9B圖中，移除凹槽103中的虛設閘極介電質97。可以執行蝕刻製程(例如，等向性蝕刻製程)，以移除虛設閘極介電質97。在一實施方式中，使用包含HF和NH₃的蝕刻氣體而執行等向性蝕刻製程，以移除虛設閘極介電質97。

接著，在第10A圖和第10B圖中，移除第一半導體材料52(例如，被凹槽103暴露的部分)，以釋放第二半導體材料54。在移除第一半導體材料52之後，第二半導體材料54(例如，在移除虛設閘極102之前之下覆虛設閘極102的部分)形成水平延伸的複數個奈米結構54(例如，平行於基材50的主要上表面)。奈米結構54可以統稱為NSFET元件100的通道區域93或通道層。如第10A圖中所繪示，藉由移除第一半導體材料52，使得多個間隙53(例如，空缺空間)形成於多個奈米結構54之間。在一些實施方式中，取決於(例如)奈米結構54的尺寸(例如，大小及/或縱橫比)，奈米結構54為奈米片或奈米線。

在一些實施方式中，第一半導體材料52藉由使用具有選擇性的蝕刻劑(例如，對第一半導體材料52具有較高蝕刻速率)的選擇性蝕刻製程來移除，使得第一半導體材料52被移除，而實質上不攻擊第二半導體材料54。在一些實施方式中，執行等向性蝕刻製程，以移除第一半導體材料52。在一些實施方式中，使用蝕刻氣體以及(可選的)載氣(carrier gas)而執行等向性蝕刻製程，其中蝕刻氣體包含F₂和HF，且載氣可以是例如Ar、He、N₂等或上述之組合的惰性氣體。

第10A圖繪示出NSFET元件100沿鰭片的縱軸 (例如，沿鰭片中的電流流動方向)之剖面圖，而第10B圖繪示出沿NSFET元件100的橫截面F-F之剖面圖，其中橫截面F-F是沿著垂直於鰭片的縱軸的方向並穿過奈米結構54的中間部分的橫截面。

如第10A圖中所繪示，每個奈米結構54都具有沿著鰭片的縱軸的矩形橫截面。類似地，在第10B圖中，在垂直於鰭片的縱軸的方向且穿過奈米結構54的中間部分的橫截面中，每個奈米結構54具有矩形橫截面。

接著，在第11A圖和第11B圖中，奈米結構54藉由奈米結構重塑製程(reshaping process)(例如，等向性蝕刻製程)而再塑造。在一些實施方式中，使用對奈米結構54(例如，第二半導體材料54)的材料具有選擇性的蝕刻劑之選擇性蝕刻製程來重塑奈米結構54，使得奈米結構54被蝕刻，而實質上不攻擊NSFET元件100中的其他材料(例如，氧化物、氮化矽和低介電係數(K)的介電材料。

在一些實施方式中，重塑奈米結構54的等向性蝕刻製程(例如，選擇性蝕刻製程)使用蝕刻氣體以及(可選的)載氣而執行，其中蝕刻氣體包含F₂和NH₃，且載氣可以是例如Ar、He、N₂等或上述之組合的惰性氣體。

除了使用F₂和NH₃的混合物作為蝕刻氣體之外，其他合適的蝕刻氣體(例如，ClF₃或NF₃和NH₃的混合物)也可以替代地用作蝕刻氣體，以重塑奈米結構54。舉例而言，可以使用包含NF₃和NH₃的蝕刻氣體而執行等向性蝕刻製程(例如，等向性電漿蝕刻製程)，以重塑奈米結構54。

奈米結構重塑製程薄化每個奈米結構54的中間部分，而奈米結構54的末端部分實質上保持不變，從而產生第11A圖中的奈米結構54之啞鈴形橫截面。此外，奈米結構重塑製程移除奈米結構54的尖銳邊緣(例如，參考第10B圖中奈米結構54的90度邊緣)，因此產生每個奈米結構54的圓形邊緣(參考第11B圖中每個奈米結構54的圓角)，如下文更詳細描述。

如第11A圖中所繪示，在奈米結構重塑製程之後，在沿著鰭片的縱軸的橫截面中，每個奈米結構54具有啞鈴形狀，其中奈米結構54的末端部分(例如，物理接觸源極/汲極區域112的部分)具有大於奈米結構54的中間部分(例如，末端部分之間的中間部分)的厚度(沿著第11A圖的垂直方向測量)。在一些實施方式中，奈米結構54的末端部分與奈米結構54的中間部分的厚度差介於約0nm至約3nm之間。在第11A圖的示例中，每個奈米結構54的中間部分的上表面與下表面繪示為水平表面(例如，平坦表面)。當然，這僅是一非限制性示例。在一些實施方式中，每個奈米結構54的中間部分的上表面與下表面是彎曲的(例如，向奈米結構54水平中心軸彎曲)。此外，在第11B圖的橫截面中，每個奈米結構54具有運動場形狀(也可稱為跑道形狀、非方形(discorectangle)形狀、長圓形形狀或香腸體形狀)。尤其是，在第11B圖的橫截面中，每個奈米結構54的角落是圓形的(例如，彎曲的)。在一些實施方式中，在中間部分測量的奈米結構54的厚度T介於約3nm至約7nm之間。

隨著特徵尺寸在先進製程節點中持續縮小，相鄰奈米結構54之間的距離可能變得如此之小，以至於可能難以在後續處理中於奈米結構54周圍形成層(例如，閘極介電層)。通過重塑奈米結構54(例如，薄化奈米結構54的中間部分)，增加相鄰奈米結構54之間的距離，從而使得更容易在奈米結構54周圍形成(例如)閘極介電層120(參考第12A圖和第12B圖)。此外，由於形成NSFET元件100的通道區域93的奈米結構54的厚度T藉由奈米結構重塑製程而減少，因此，藉由在後續製程形成的金屬閘極上施加閘極控制電壓，可以更容易地控制(例如，開啟或關閉)NSFET元件100。

在一些實施方式中，省略了第11A圖和第11B圖所繪示的奈米結構重塑製程。在隨後的圖式中，NSFET元件100的通道區域93繪示為具有第11A圖和第11B圖的橫截面，應理解的是，通道區域93可具有第10A圖和第10B圖的橫截面(例如，當奈米結構重塑製程被省略時)。

接著，在第12A圖和第12B圖中，形成用於替換閘極的閘極介電層120與閘極電極122。閘極介電層120共形地沉積於凹槽103中，(例如，半導體鰭片90的頂表面和側壁上)以及於閘極間隔物108的側壁上。閘極介電層120也可以形成於第一ILD 114的頂表面上。值得注意的是，閘極介電層120環繞奈米結構54。根據一些實施方式，閘極介電層120包含氧化矽、氮化矽或上述之多層。在一些實施方式中，閘極介電層120包含高k介電材料。在此些實施方式中，閘極介電層120可具有大於約7.0的k值，且可以包含Hf、Al、Zr、La、Mg、Ba、Ti或Pb的金屬氧化物或矽酸鹽，或上述之組合。閘極介電層120的形成方法可以包含分子束沉積(molecular-beam deposition；MBD)、ALD或PECVD等。

接著，閘極電極122沉積於閘極介電層120上方和周圍，並填充凹槽103的剩餘部分。閘極電極122可以包含例如TiN、TiO、TaN、TaC、Co、Ru、Al、W或上述之組合的含金屬材料，或上述之多層。舉例而言，儘管繪示為單層的閘極電極122，閘極電極122可以包含任何數量的襯墊層(例如，阻障層)、任何數量的功函數調整層和填充材料。在填充閘極電極122之後，可以執行平坦化製程(例如，CMP)，以移除閘極介電層120與閘極電極122的材料之多餘部分，其中多餘部分覆蓋第一ILD 114的頂表面。閘極電極122與閘極介電層120的材料之剩餘部分因此形成所得NSFET元件100的替換閘極。每個閘極電極122與對應的閘極介電層120可以統稱為閘極結構123、閘極堆疊、替換閘極結構或金屬閘極結構。每個閘極結構123圍繞各自的奈米結構54。

接著，在第13A圖和第13B圖中，蝕刻停止層 124形成於第一ILD 114上方以及閘極結構123上方，且第二ILD 126形成於蝕刻停止層124上方。在一些實施方式中，省略蝕刻停止層124，第二ILD 126直接形成於第一ILD 114上。

蝕刻停止層124由與第一ILD 114的材料不同的材料而形成。舉例而言，蝕刻停止層124可以由氮化矽、氮氧化矽等藉由例如CVD、ALD等合適的形成方法而形成。第二ILD 126可以由與第一ILD 114相同或相似的材料而形成，並採用相同或相似的形成方法，因此不再重複贅述。

接著，形成源極/汲極通孔143(也可稱為源極/汲極接觸)，其中源極/汲極通孔143延伸穿過第二ILD 126與蝕刻停止層124(若有形成)，以電性耦合至源極/汲極區域112。為了簡單起見，第13A圖和隨後的圖式可能僅示出一個源極/汲極通孔143，應理解的是，每個源極/汲極區域112可具有耦合到相應的下覆源極/汲極通孔143之源極/汲極區域112。每個源極/汲極通孔143可以包含阻障層144和導電材料142。此外，在形成對應的源極/汲極通孔143之前，可以在每個源極/汲極區域112上方形成矽化物區146。

在一些實施方式中，為了形成源極/汲極通孔143，開口形成於第二ILD 126和蝕刻停止層124(若有形成)中，以暴露其下的源極/汲極區域112。接著，形成(例如，共形地形成)阻障層144，以加襯開口的底部和側壁。阻障層144可以包含例如氮化鈦的導電材料，也可以使用其他材料(例如，氮化鉭、鈦或鉭等)。可以使用例如電漿增強CVD(PECVD)的CVD製程而形成阻障層。然而，可以替代地使用其他替代製程(例如，濺鍍、金屬有機化學氣相沉積(metal organic chemical vapor deposition；MOCVD)或原子層沉積(ALD))。

接著，執行非等向性蝕刻製程，移除源極/汲極通孔143的開口的底部的阻障層144，以暴露出下覆的源極/汲極區域112，同時保留沿著源極/汲極通孔143的開口的側壁之阻障層144。接著，首先藉由沉積能夠與半導體材料(例如，矽、鍺)反應以形成矽化物或鍺化物區域的金屬(例如，鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金)而形成矽化物區146於源極/汲極區域112上方，然後執行熱退火製程，以形成矽化物區146。然後移除(例如，藉由蝕刻製程)沉積金屬的未反應部分。儘管區域146被稱為矽化物區，區域146也可以是鍺化物區域或鍺化矽區域(例如，包含矽化物與鍺化物的區域)。

接著，形成導電材料142，以填充源極/汲極通孔143的開口。導電材料142可以包含銅，但是可以替代地使用例如鎢、鈷、合金、摻雜多晶矽或上述之組合等之其他合適的材料。導電材料142可以藉由沉積種子層，然後將銅電鍍到種子層上、填充和過填充源極/汲極通孔143的開口而形成。一旦填充源極/汲極通孔143的開口，可以通過例如化學機械研磨(CMP)的研磨製程，來移除源極/汲極通孔143的開口外部之多餘的阻障層144以及多餘的導電材料142，然而，也可使用任何合適的移除製程。開口中的阻障層144與導電材料142之剩餘部分形成源極/汲極通孔143。

接著，在第14A圖和第14B圖中，三層光阻128(其包含頂部光阻層128C、中層128B以及底部抗反射塗(bottom anti-reflective coating；BARC)層128A)形成於第二ILD 126上方。三層光阻128的BARC層128A可以包含有機或無機材料。中層128B可以包含對頂部光阻層128C具有蝕刻選擇性的氮化矽或氮氧化矽等，使得頂部光阻層128C可以用作遮罩層以圖案化中層128B。頂部光阻層128C可以包含光敏材料。可以使用任何合適的沉積方法(例如，PVD、CVD、旋轉塗佈等或上述之組合)，以形成三層光阻128。

一旦形成三層光阻128，圖案(例如，開口)形成於頂部光阻層128C中。在一實施方式中，通過(例如，標線片(reticle))將頂部光阻層128C內的光敏材料暴露於圖案化的能源(例如，光)，以圖案化頂部光阻層128C。能量的影響將在受圖案化能源影響的光敏材料的某些部分引起化學反應，從而改變光阻的曝光部分的物理特性，使得頂部光阻層128C的曝光部分的物理特性不同於頂部光阻層128C的未曝光部分的物理特性。頂部光阻層128C然後可以用顯影劑而顯影，以移除頂部光阻層128C的曝光部分或是頂部光阻層128C的未曝光部分，這取決於例如是頂部光阻層128C的負型光敏材料或正型光敏材料。頂部光阻層128C的剩餘部分形成圖案化的光阻層。接著，頂部光阻層128C中的圖案延伸穿過中層128B與BARC層128A，並使用適當的方法(例如，一或多個非等向性蝕刻製程)，將圖案轉移至第二ILD 126與蝕刻停止層124(若有形成)，以形成開口129(也可稱為通孔接觸孔)於第二ILD 126與蝕刻停止層124中。如第14A圖和第14B圖中所繪示，開口129暴露閘極電極122的上表面、第二ILD 126的側壁126S以及蝕刻停止層124(若有形成)的側壁。

接著，在第15A圖和第15B圖中，形成(例如，共形地形成)保護層130於第二ILD 126的上表面上方以及開口129中。接著，形成(例如，共形地形成)保護層132於保護層130上方。在繪示的實施方式中，保護層130與132由不同材料形成。保護層130與132用於防止隨後形成的閘極接觸材料(例如參考第19A圖中的通孔140)突出到例如第二ILD 126，細節在下文中討論。

在一些實施方式中，保護層130由介電材料(例如，包含金屬材料與非金屬材料的金屬化合物)形成。舉例而言，保護層130可以由氧化鋁、氮化鋁或氮氧化鋁等形成。可以使用合適的形成方法(例如，ALD或CVD等)來形成保護層130。保護層130的厚度可以介於例如約1nm至約10nm之間。如第15A圖和第15B圖中所繪示，保護層 130加襯開口129的側壁與開口。

在一些實施方式中，保護層132由半導體材料(例如，矽或鍺)形成。可以使用合適的形成方法(例如，電漿氣相沉積或CVD等)來形成保護層132。保護層132的厚度可以介於例如約1nm至約20nm之間。

接著，在第16A圖和第16B圖中，執行非等向性蝕刻製程134，以從第二ILD 126的上表面以及從開口129的底部移除保護層132。在非等向性蝕刻製程134之後，保護層132的剩餘部分(例如，垂直部分)沿著第二ILD 126的側壁126S延伸，並覆蓋沿著第二ILD 126的側壁126S而設置的保護層130的一部分。在所示的實施方式中，保護層130的其他部分(例如，沿著第二ILD 126的上表面以及沿著開口129的底部的部分)(例如，沒有保護層132的部分)被保護層132暴露出來。

在一些實施方式中，使用對保護層132的材料具有選擇性(例如，具有較高的蝕刻速率)的蝕刻劑來執行非等向性蝕刻製程134，使得保護層132被蝕刻而實質上不攻擊保護層130。舉例而言，非等向性蝕刻製程134可以是使用氫氟碳氣體(例如，CH₃F或C₄H₈F₂)作為蝕刻氣體的電漿蝕刻製程。氫氟碳氣體的流速可以介於約5標準毫升/分鐘(standard cubic center meters per minute；sccm)至約50sccm之間。非等向性蝕刻製程134的壓力可以介於約5mTorr至約20mTorr之間。非等向性蝕刻製程134的溫度可以介於約30℃至約50 ℃之間。非等向性蝕刻製程134的持續時間可以介於約10秒至約120秒之間。

接著，在第17A圖和第17B圖中，執行等向性蝕刻製程，以從第二ILD 126的上表面以及從開口129的底部移除保護層130。使用對保護層130的材料具有選擇性的蝕刻劑而執行等向性蝕刻製程，使得保護層130被蝕刻而實質上不攻擊例如保護層132或第二ILD 126的其他層。值得注意的是，等向性蝕刻製程的蝕刻劑(例如，蝕刻液)進入到保護層132的剩餘部分與第二ILD 126的側壁126S之間的位置。因此，遠離閘極結構123的保護層130的上側壁部分以及鄰近閘極結構123的保護層130的下側壁部分被蝕刻劑移除，位於保護層130的側壁部分與下側壁部分之間的保護層130的中側壁部分沿著第二ILD 126的側壁126S而保留，如第17A圖和第17B圖中所繪示。在一些實施方式中，等向性蝕刻製程的蝕刻深度H1和蝕刻深度H2(請參考第18C圖和第18D圖)介於約10nm至約100nm之間，且保護層130的剩餘部分的高度H3(請參考第18C圖和第18D圖)介於約5nm至約100nm之間。

在等向性蝕刻製程之後，間隙136形成於保護層132的剩餘部分與第二ILD 126的側壁126S之間。應注意的是，由於保護層130之剩餘的中側壁部分設置(例如，填充)在間隙136的中間部分，因此，間隙136不會從第二ILD 126的上表面連續延伸至開口129的底部。此外，面對閘極結構123的保護層132的剩餘部分的底表面與閘極結構123間隔開來。換句話說，保護層132的剩餘部分的底表面與閘極結構123之間具有間隙。

在一些實施方式中，等向性蝕刻製程是使用蝕刻劑(例如，鹼性蝕刻劑(例如，氫氧化銨或水溶性胺)或酸性蝕刻劑(例如，氯化氫))執行的濕式蝕刻製程。在一實施方式中，蝕刻劑混合於體積濃度高於1%(例如，介於1%至20%之間)的水溶液中。可以使用pH緩衝化學品(例如，氟化銨)來微調水溶液的pH值。等向性蝕刻製程(例如，濕式蝕刻)的溫度介於約25℃至約100℃之間，等向性蝕刻製程的持續時間可以介於約1分至約5分之間。

接著，在第18A圖和第18B圖中，執行退火製程(也可稱為熱退火製程)。在繪示的實施方式中，藉由退火製程氧化保護層132的剩餘部分，並轉化為保護層138。舉例而言，保護層132的材料(例如，矽或鍺)藉由退火製程與環境空氣中的氧氣反應並形成氧化物(例如，氧化矽或氧化鍺)。

取決於退火製程的條件(例如，退火製程的溫度和/或持續時間)，保護層132的剩餘部分可以被完全氧化成氧化物(參考第18C圖)。或者，保護層132的剩餘部分的外部(例如，被開口129或間隙136暴露的部分)可以被氧化成氧化物(標示為第18D圖中的子層139A或139B)，且保護層132的剩餘部分的內部可以保留為原始的半導體材料(標示為第18D圖保護層132)。

如第18A圖和第18B圖中所繪示，在退火製程之後，保護層138沿著第二ILD 126的側壁126S以及保護層130的剩餘部分接觸並延伸。第17A圖和第17B圖中的間隙136不再存在。不受限於特定理論，一般相信在退火製程期間，第二ILD 126和保護層132都失去水並在它們之間形成O-H鍵，其中O-H鍵導致保護層132朝向第二ILD 126側壁126S彎曲，從而移除間隙136。保護層132(或至少其外部)也藉由退火製程被氧化。

第18C圖顯示第18A圖中的NSFET元件100的區域150之一實施方式中的放大視圖。在第18C圖的示例中，保護層132的剩餘部分完全被氧化成氧化物。第18D圖顯示第18A圖中的NSFET元件100的區域150之另一實施方式的放大視圖。在第18D圖的示例中，保護層132的剩餘部分的外部被氧化成氧化物139(標示為子層139A或139B)，且保護層132的剩餘部分的內部保留為原始的半導體材料(標示為保護層132)。換句話說，第18C圖中的保護層138為單層的氧化物(例如，矽氧化物或鍺氧化物)，而第18D圖中的保護層138為具有子層139A與139B的氧化物(例如，氧化矽或氧化鍺)，保護層(子層)132為半導體材料(例如，矽或鍺)，其中半導體材料的保護層(子層)132至少部分地夾在氧化物的子層139A與139B之間。

在第18C圖和第18D圖中，保護層138具有遠離閘極結構第一區段138A、靠近閘極結構的第二區段 138B、以及在第一區段138A與第二區段138B之間的第三區段138C，其中第一區段138A與第二區段138B沿著第二ILD 126的側壁126S接觸並延伸，且第三區段138C沿著保護層130的中側壁部分接觸並延伸。保護層138更包含連接第一區段138A與第三區段138C的第四區段138D，且包含連接第三區段138C與第二區段138B的第五區段138E。在第18A圖至第18D圖的示例中，第一區段138A、第二區段138B以及第三區段138C平行於第二ILD的側壁126S而延伸，而第四區段138D與第五區段138E中的每一個都與第二ILD側壁126S形成銳角。第18C圖和第18D圖進一步繪示出三個不同的寬度D1、D2與D3，寬度D1、D2與D3對應於保護層138的相對內側壁之間的距離，其分別在保護層138的第一區段138A、第二區段138B與第三區段138C處測量，其中寬度D1與D2大於寬度D3。寬度D1與D3在一些實施方式中可以相同，而在其他實施方式中可以不同。

第18D圖中，於保護層138的第一區段138A與第二區段138B中，保護層(子層)132夾在子層139A與子層139B之間。在保護層138的第三區段138C、第四區段138D以及第五區段138E中，保護層(子層)132夾在子層139A與保護層130的剩餘部分之間。這可能是由於在退火製程期間，保護層132的剩餘部分的一部分接觸保護層130的剩餘部分，因此，沒有暴露於環境空氣，所以沒有被氧化。

接著，在第19A圖和第19B圖中，使用合適的形成方法(例如，PVD、ALD或電鍍等)形成導電材料(例如，鎢)，以填充開口129。導電材料可以過度填充開口129。接著，可以執行平坦化製程(例如，CMP)，以從第二ILD 126的上表面移除導電材料的多餘部分，且開口129中的導電材料的剩餘部分形成通孔140(也可稱為接觸或閘極接觸140)。除了鎢之外，其他導電材料(例如，金、鈷等或上述之組合)也可用於形成閘極接觸140。

第19C圖和第19D圖顯示形成閘極接觸140之後的第18A圖的區域150之放大視圖，並且分別對應於第18C圖和第18D圖中的實施方式。值得注意的是，閘極接觸140在遠離基材50的上端處具有寬度D1，最靠近基材50的下端處具有寬度D4。此外，閘極接觸140在鄰近閘極接觸的下端於閘極接觸140的下部具有寬度D2，並於閘極接觸140的上端與下部之間的閘極接觸140的中間部分具有寬度D3。在繪示的實施方式中，寬度D4大於寬度D1與D2。寬度D1可以相同於寬度D2。寬度D1與D2大於寬度D3。

在先進半導體製程中，由於臨界尺寸的需求，通孔接觸孔(例如，開口129)的定義非常具有挑戰性。在一些實施方式中，通孔接觸孔的理想輪廓應該是直的。然而，由於用於限定通孔接觸孔的蝕刻製程的製程變異、及/或由於用於(例如，第二ILD 126及/或蝕刻停止層124)的材料，通孔接觸孔可能不具有理想的輪廓，並且可能具有延伸到第二ILD 126及/或蝕刻停止層124中的凸出部分。因此，當導電材料填充通孔接觸孔以形成通孔140時，形成的通孔140可以具有延伸到第二ILD 126及/或蝕刻停止層124中的凸起部分，這被稱為通孔140的彎曲輪廓。彎曲輪廓可能導致通孔140與橫向相鄰的導電特徵(例如，源極/汲極通孔143)之間的電氣短路，從而導致元件失效。本揭示內容藉由形成保護層130與138於通孔接觸孔中，形成通孔140周圍的加強結構，可以防止彎曲輪廓的發生，從而減少元件失效，並改善生產良率。此外，藉由具有在通孔140的上部和下部處的更大寬度(例如，寬度D1、D4或D3)，所形成的元件的電氣特性(例如，通孔140的電阻及/或加強結構的介電常數(k)的平均值)得到改善。

可以執行額外的製程來完成NSFET元件100的製造，正如普通技術人員容易理解的那樣，因此這裡可以不重複細節。舉例而言，用於形成閘極接觸140之相同或相似的製程可用於形成電性耦合到源極/汲極區域112的源極/汲極接觸。此外，包含導線和通孔的互連結構可以在後段製程(back end-of-the-line；BEOL)中形成，以互連形成於基材50中/上的電子部件，以形成功能電路。

可能有本揭示實施方式的變化，並且完全旨在包含在本揭示內容的範圍內。舉例而言，在繪示的實施方式中，在源極/汲極接觸之前形成閘極接觸140。在其他實施方式中，源極/汲極接觸可以在閘極接觸140之前形成，或者可以在與形成閘極接觸140相同的製程步驟中形成。作為另一個示例，根據所形成的元件的類型(例如，n型或p型元件)，可以移除第二半導體材料54，且可以保留第一半導體材料52，以形成奈米結構，其中奈米結構用作所形成的NSFET元件的通道區域。如本領域普通技術人員所容易理解，在保留第一半導體材料52以形成奈米結構的實施方式中，在移除第二半導體材料54之前，內間隔物形成於第二半導體材料54的末端部分的側壁凹槽中。

第20A圖和第20B圖一起繪示出在一些實施例中形成半導體元件的方法1000之流程圖。應當理解的是，第20A圖和第20B圖中所顯示的實施方法僅是許多可能的實施方法的一示例。本領域普通技術人員會認識到許多變化、替代和修改。舉例而言，可以添加、移除、替換、重新排列或重複如第20A圖和第20B圖中所繪示的各種步驟。

參考第20A圖和第20B圖，在方塊1010中，形成開口於介電層中，以暴露出開口下的導電特徵。在方塊1020中，開口的側壁和底部係以第一保護層加襯。在方塊1030中，形成第二保護層於第一保護層上方的開口中。在方塊1040中，執行非等向性蝕刻製程，以從開口的底部移除第二保護層的第一部分，其中在非等向性蝕刻製程之後，第二保護層的第二部分沿著開口的側壁而保留。在方塊1050中，在非等向性蝕刻製程之後，執行等向性蝕刻製程，以(從開口的側壁)移除遠離導電特徵的第一保護層的上部以及靠近導電特徵的第一保護層的下部，其中在等向性蝕刻製程之後，第一保護層的上部與下部之間的中間部分沿著開口的側壁而保留。在方塊1060中，在等向性蝕刻製程之後，執行退火製程，以至少部分地將第二保護層的第二部分轉化為氧化物。在方塊1070中，在退火製程之後，用導電材料填充開口，以形成接觸。

實施方式可以實現許多優點。本揭示的方法藉由在通孔140周圍形成加強結構(其包含保護層130與138)，避免通孔140的彎曲輪廓發生，從而降低由於電器短路引起的元件失效的可能性，並增加生產良率。通孔的設計形狀具有擴大的上部和下部，這改善了形成的元件的電氣特性(例如，通孔140的較低電阻)。

在一實施方式中，一種形成半導體元件的方法包含：形成開口於介電層中，以暴露出開口下的導電特徵；用第一保護層加襯開口的複數個側壁與底部；形成第二保護層於第一保護層上方的開口中；執行非等向性蝕刻製程，以從開口的底部移除第二保護層的第一部分，其中在非等向性蝕刻製程之後，第二保護層的一第二部分沿著開口的複數個側壁而保留；在非等向性蝕刻製程之後，執行等向性蝕刻製程，以從開口的複數個側壁移除離導電特徵的第一保護層的上部以及靠近導電特徵的第一保護層的下部，其中在等向性蝕刻製程之後，在介於上部與下部之間的第一保護層的中間部分沿著開口的複數個側壁而保留；在等向性蝕刻製程之後，執行退火製程，以至少部分地將第二保護層的第二部分轉化為氧化物；以及在退火製程之後，用導電材料開口填充，以形成接觸。在一實施方式中，在等向性蝕刻製程之後以及在退火製程之前，第二保護層的第二部分與介電層間隔開，其中在退火製程之後，第二保護層的第二部分沿著介電層接觸並延伸。在一實施方式中，退火製程轉化第二保護層的第二部分為第三保護層，其中第三保護層包含遠離導電特徵的第一區段、靠近導電特徵的第二區段，以及介於第一區段與第二區段的第三區段，其中第一區段與第二區段接觸沿著介電層接觸並延伸，且第三區段沿著第一保護層的中間部分接觸並延伸。在一實施方式中，接觸具有遠離導電特徵的頂部部分、靠近導電特徵的底部部分、以及介於頂部部分與底部部分之間的中間部分，其中接觸的頂部部分與底部部分係寬於接觸的中間部分。在一實施方式中，非等向性蝕刻製程使用對第二保護層具有選擇性的第一蝕刻劑而執行，且等向性蝕刻製程使用對第一保護層具有選擇性的第二蝕刻劑而執行。在一實施方式中，第一保護層由金屬化合物形成，其中第二保護層由半導體材料形成。在一實施方式中，非等向性蝕刻製程是電漿蝕刻製程，且等向性蝕刻製程是濕式蝕刻製程。在一實施方式中，電漿蝕刻製程使用氫氟碳氣體而執行。在一實施方式中，濕式蝕刻製程使用鹼性溶液或酸性溶液而執行。在一實施方式中，藉由退火製程完全轉化第二保護層的第二部分為半導體材料的氧化物。在一實施方式中，退火製程轉化半導體材料的複數個外部為半導體材料的氧化物，其中在退火製程之後，半導體材料的內部保持不變，並介於半導體材料的轉化的氧化物之間。

在一實施方式中，一種形成半導體元件的方法包含：形成介電層於閘極結構上方，其中閘極結構在鰭片上方，並介於複數個源極/汲極區域之間；形成開口於介電層中，其中開口暴露閘極結構的上表面以及介電層的複數個側壁；共形地形成第一保護層於介電層的上表面上方且於開口中；共形地形成第二保護層於第一保護層上方；藉由執行第一蝕刻製程，從介電層的上表面以及從開口的底部選擇性移除第二保護層，其中在第一蝕刻製程之後，第二保護層沿著介電層的複數個側壁延伸；在第一蝕刻製程之後，藉由執行第二蝕刻製程，從介電層的上表面、從開口的底部，以及從介電層的複數個側壁的複數個部分選擇性移除第一保護層，其中在第二蝕刻製程之後，第一保護層的剩餘部分沿著介電層的複數個側壁延伸；在第二蝕刻製程之後，執行退火製程，其中退火製程轉化第二保護層為第三保護層；以及在退火製程之後，藉由用導電材料填充開口而形成閘極接觸。在一實施方式中，在第二蝕刻製程之後以及在退火製程之前，介電層的複數個側壁與第二保護層之間有間隙，其中在退火製程之後，第三保護層沿著介電層的複數個側壁接觸並延伸。在一實施方式中，在退火製程之後，第三保護層進一步第一保護層的剩餘部分接觸並延伸。在一實施方式中，第二保護層由半導體材料形成，其中退火製程轉化半導體材料為半導體材料的氧化物。在一實施方式中，第二保護層由半導體材料形成，其中退火製程轉化第二保護層的複數個外部為半導體材料的氧化物，其中第二保護層的內部在退火製程之後保留為半導體材料。

在一實施方式中，半導體元件包含：閘極結構；複數個源極/汲極區域，於閘極結構的相對側上；介電層，於閘極結構上方；以及閘極接觸，於介電層中，其中閘極接觸接觸於閘極結構上方並電性耦合至閘極結構，其中遠離閘極結構的閘極接觸的上部具有第一寬度，靠近閘極結構的閘極接觸的下部具有第二寬度，且介於上部與下部之間的閘極接觸的中間部分具有第三寬度，其中第一寬度與第二寬度大於第三寬度。在一實施方式中，半導體元件更包含：第一保護層，介於閘極接觸與介電層之間；以及第二保護層，介於第一保護層與介電層之間，其中第二保護層沿著介電層的複數個側壁的第一區段接觸並延伸，其中第一保護層沿著介電層的複數個側壁的第二區段與第三區段接觸並延伸，其中第一區段介於第二區段與第三區段之間。在一實施方式中，閘極接觸沿著介電層的複數個側壁的第四區段接觸並延伸。在一實施方式中，其中第一保護層包含半導體材料的氧化物，且第二保護層包含金屬化合物材料。

上文概述多個實施方式的特徵，使得熟習此項技術者可更好地理解本揭示內容的態樣。熟習此項技術者應瞭解，可輕易使用本揭示內容作為設計或修改其他製程及結構的基礎，以便執行本文所介紹的實施方式的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示內容的精神及範疇，且可在不脫離本揭示內容的精神及範疇的情況下產生本文的各種變化、取代及更改。