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TWI740271B - 積體電路結構及其製造方法 - Google Patents

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TWI740271B
TWI740271B TW108140900A TW108140900A TWI740271B TW I740271 B TWI740271 B TW I740271B TW 108140900 A TW108140900 A TW 108140900A TW 108140900 A TW108140900 A TW 108140900A TW I740271 B TWI740271 B TW I740271B
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高琬貽
柯忠祁
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台灣積體電路製造股份有限公司
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Abstract

積體電路結構包含塊狀半導體區，第一半導體條帶在塊狀半導體區上方並連接塊狀半導體區，介電層包含氧化矽於其中，碳原子摻雜於氧化矽中。介電層包含水平部分在塊狀半導體區的頂表面上方並接觸塊狀半導體區的頂表面，以及垂直部分連接水平部分的末端，垂直部分接觸第一半導體條帶的下部的側壁。第一半導體條帶的頂部突出高於垂直部分的頂表面以形成半導體鰭。水平部分和垂直部分具有相同的厚度。閘極堆疊物延伸於半導體鰭的側壁和頂表面上。

Description

積體電路結構及其製造方法
本發明實施例係有關於半導體技術，且特別是有關於積體電路結構及其製造方法。
隨著積體電路日益微縮化及對積體電路速度的日益苛刻的要求，有著越來越小尺寸的電晶體需具有較大的驅動電流。因此，發展出鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)。鰭式場效電晶體包含在基底上方的垂直半導體鰭。半導體鰭用於形成源極區和汲極區以及在源極區與汲極區之間的通道區。形成淺溝槽隔離(Shallow Trench Isolation，STI)區以定義半導體鰭。鰭式場效電晶體也包含閘極堆疊物，閘極堆疊物形成於半導體鰭的側壁和頂表面上。
在形成淺溝槽隔離區和對應的鰭式場效電晶體時，先形成淺溝槽隔離區，接著將淺溝槽隔離區凹陷以形成半導體鰭，並以此為基礎形成鰭式場效電晶體。淺溝槽隔離區的形成可包含形成隔離襯墊，且接著透過使用可流動化學氣相沉積在隔離襯墊方形成氧化區。
在一些實施例中，提供積體電路結構，積體電路結構包含塊狀半導體區；第一半導體條帶，在塊狀半導體區上方並連接塊狀半導體區；介電層，包含氧化矽，其中碳原子摻雜於氧化矽中，且其中介電層包含:水平部分，在塊狀半導體區的頂表面上方並接觸塊狀半導體區的頂表面；以及垂直部分，連接水平部分的末端，其中垂直部分接觸第一半導體條帶的下部的側壁，其中第一半導體條帶的頂部突出高於垂直部分的頂表面以形成半導體鰭；以及閘極堆疊物，延伸於半導體鰭的側壁和頂表面上。
在一些其他實施例中，提供積體電路結構，積體電路結構包含塊狀半導體基底；以及隔離區，在塊狀半導體基底上方並接觸塊狀半導體基底，其中隔離區包含:介電襯墊，包含氧化矽，其中在氧化矽中摻雜碳原子；以及介電區，填充於介電襯墊的兩側垂直部分之間的區域，其中介電區包含氧化矽，且不含有碳於其中。
在另外一些實施例中，提供積體電路結構的製造方法，此方法包含蝕刻半導體基底以形成溝槽；透過原子層沉積循環形成第一介電層，其中第一介電層延伸至溝槽中，且其中原子層沉積循環包含:將六氯二矽烷脈衝至半導體基底；清除六氯二矽烷；在清除六氯二矽烷之後，將三乙胺脈衝至半導體基底；以及清除三乙胺；對第一介電層進行退火製程；以及對第一介電層進行平坦化製程，其中退火的第一介電層的剩下部分形成隔離區的一部分。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
提供淺溝槽隔離(STI)區和鰭式場效電晶體(FinFET)及其製造方法。顯示依據一些實施例之形成淺溝槽隔離區和鰭式場效電晶體的中間階段。討論一些實施例的一些變化。在各種視圖和顯示的實施例中，使用相似參考符號標註相似的元件。依據本發明一些實施例，淺溝槽隔離區的形成包含形成SiOCN膜(其可為SiOCNH膜)，且接著進行退火製程以將SiOCN膜轉變為氧化矽層。SiOCN膜和最終的氧化矽層具有好的抗氧化性，且可保護淺溝槽隔離區之間的半導體條帶免於氧化。討論的實施例的概念也可應用於包含任何其他填充氧化矽的間隙填充製程以及形成氧化矽的任何其他製程的結構和其他結構的加工，但不限於此。本文討論的實施例提供能夠製造或使用本發明實施例的主體的範例，且本發明所屬技術領域中具通常知識者將理解可進行修改而仍在不同實施例考慮的範圍中。以下圖式中相似的參考符號和文字係指相似的組件。雖然可以特定順序進行所討論的方法實施例，但是可以任何邏輯順序進行其他方法實施例。
第1、2、3A、3B、4、5A、5B、6A、6B、6C、7-12、13A、13B和13C圖顯示依據一些實施例之形成淺溝槽隔離區和鰭式場效電晶體的一部分的中間階段的透視圖和剖面示意圖。對應的製程示意性地對照至第30圖所示的製程流程200。
第1圖顯示初始結構的透視圖。初始結構包含晶圓10，晶圓10包含基底20(有時被稱為半導體基底)。基底20可更包含基底(部分)20-1。基底20-1可為半導體基底，其可為矽基底、矽鍺基底或由其他半導體材料形成的基底。基底20-1也可為塊狀(bulk)基底或絕緣層上覆半導體基底。
依據本發明一些實施例，顯示的區域為p型裝置區，其中將形成p型電晶體，例如p型鰭式場效電晶體(FinFET)。磊晶半導體層20-2(有時被簡稱為磊晶層)磊晶成長於基底20-1的頂部上。對應的製程以製程202顯示於第30圖的製程流程200中。在整篇說明書中，磊晶半導體層20-2和基底20-1被合稱為基底20。磊晶半導體層20-2可由矽鍺(SiGe)或鍺(其中沒有矽)形成。在磊晶半導體層20-2中的鍺原子百分比可高於在基底20-1中(如果有)的鍺原子百分比。依據本發明一些實施例，在磊晶半導體層20-2中的原子百分比(當由SiGe形成時)在約30%與約100%之間的範圍中。磊晶半導體層20-2也可由SiP、SiC、SiPC、SiGeB或第III-V族化合物半導體(例如InP、GaAs、AlAs、InAs、InAlAs、InGaAs)或類似物形成，或由包含上述材料的層狀物形成。磊晶半導體層20-2也可大致不含矽，例如有著小於約1%的矽百分比。
依據本發明一些實施例，顯示的裝置區為p型裝置區，其中將形成p型電晶體，例如p型鰭式場效電晶體。因此，可形成磊晶半導體層20-2。在相同的晶圓上和相同的裝置晶粒中，可形成n型鰭式場效電晶體，且用於形成n型鰭式場效電晶體之對應的裝置區可不具有磊晶半導體層20-2形成於其中。
墊層22(有時被稱為墊氧化層)和遮罩層24(有時被稱為硬遮罩)可形成於基底20上。墊層22可為由氧化矽形成的薄膜。依據本發明一些實施例，墊層22在熱氧化製程中形成，其中將基底20的頂表面層氧化。墊層22作為基底20與遮罩層24之間的黏著層。墊層22也可作為用於蝕刻遮罩層24的蝕刻停止層。依據本發明一些實施例，遮罩層24由例如使用低壓化學氣相沉積(Low-Pressure Chemical Vapor Deposition，LPCVD)形成的氮化矽。依據本發明其他實施例，遮罩層24透過電漿輔助化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)或類似方法形成。使用遮罩層24作為後續光微影製程期間的硬遮罩。
請參照第2圖，蝕刻遮罩層24和墊層22，暴露出下方的基底20。接著，蝕刻暴露的基底20形成溝槽31。對應的製程以製程204顯示於第30圖的製程流程200中。基底20在相鄰溝槽31之間的部分之後被稱為半導體條帶30，半導體條帶30覆蓋連接至基底20的下方塊狀部分。溝槽31可具有彼此平行的條帶狀(當從晶圓10的上視圖來看時)。雖然第2圖顯示一個半導體條帶30，可形成彼此平行的複數個半導體條帶30(請參照第3B圖)，其中溝槽31將複數個半導體條帶30彼此隔開。依據本發明形成磊晶半導體層20-2的一些實施例，溝槽31的底部可低於基底20-1與磊晶半導體層20-2之間的界面23。
依據一些實施例，請參照第3A和3B圖， 沉積矽層32。對應的製程以製程205顯示於第30圖的製程流程200中。依據其他實施例，省略沉積矽層32的步驟。沉積可透過順應性沉積製程來進行，例如例如低壓化學氣相沉積(LPCVD)、化學氣相沉積(Chemical Vapor Deposition， CVD)或類似方法。矽層32可不含有或大致不含有例如鍺、碳或類似物的其他元素。舉例來說，矽層32的原子百分比可大於約95%。矽層32可形成為結晶矽層或多晶矽層，其可例如透過調整沉積製程的溫度和成長速率來達成。矽層32的厚度可在約10Å與約25Å之間的範圍中。
當在前述步驟形成磊晶半導體層20-2時，形成矽層32。在不形成磊晶半導體層20-2且整個半導體條帶30由矽形成的區域中，可形成或可不形成矽層32。依據各種實施例，在第3A圖中，使用虛線顯示矽層32來指出可形成或可不形成矽層32。
第3A和3B圖也分別顯示成長/沉積介電層34的中間階段的透視圖和剖面示意圖。對應的製程以製程206顯示於第30圖的製程流程200中。晶圓10放置於原子層沉積(Atomic Layer Deposition，ALD)腔體(未顯示)中，在原子層沉積腔體中進行原子層沉積循環以成長介電層34。原子層沉積製程為順應性沉積製程。因此，介電層34的水平部分的厚度T1(第3B圖)等於介電層34的垂直部分的厚度T2。依據一些實施例，厚度T1和厚度T2可在約15Å與約50Å之間的範圍中。
第3B圖顯示第3A圖的參考剖面3B-3B的剖面示意圖，其中形成複數個緊密設置的半導體條帶30作為群組，且這些半導體條帶30透過窄溝槽31A彼此隔開。依據一些實施例，窄溝槽31A具有小的寬度W1，寬度W1可小於約160Å，或在約100Å與約250Å之間的範圍中。也可具有寬溝槽31B例如在緊密設置的半導體條帶30的群組的兩外側。寬溝槽31B的寬度W2大於寬度W1，舉例來說，W2/W1的比例大於約2.0。寬度W2也可大於約150Å。溝槽31A和31B被統稱為溝槽31。
在形成期間的介電層34(如第3A和3B圖所示)的中間化學結構顯示於第14和15圖。第14圖顯示第一原子層沉積製程以沉積介電層34。第14圖顯示的中間結構透過使用參考符號112、114、116和118來彼此區別透過不同步驟產生的結構。晶圓10包含基底層110，基底層110可代表暴露的部件，其包含第3A和3B圖的基底20、半導體條帶30和矽層32(如果不形成矽層32，則或墊層22和遮罩層24)。第14圖中的初始結構被稱為結構112。在顯示的範例中，基底層110顯示為包含矽，其可為結晶矽、非晶矽、多晶矽或類似物的形式。基底層110也可包含其他類型的含矽化合物，例如氧化矽、氮化矽、碳氧化矽、氮氧化矽或類似物。依據本發明一些實施例，由於形成原生氧化物且暴露於濕氣，因此Si-OH鍵形成於含矽的基底層110的表面。
請參照第14圖，在製程130中，將六氯二矽烷(HCD)引入/脈衝進入原子層沉積腔體中，晶圓(第3A和3B圖)放置於原子層沉積腔體中。對應的製程以製程208顯示於第30圖的製程流程200中。六氯二矽烷具有化學式(SiCl3 )2 ，且第18圖顯示六氯二矽烷分子的化學式。化學式顯示六氯二矽烷分子包含氯原子鍵結兩個矽原子，矽原子彼此鍵結。當六氯二矽烷脈衝進入原子層沉積腔體中時，可加熱晶圓10例如至溫度在約550°C與約670°C之間的範圍中。打斷結構112中所示的OH鍵，且矽原子和鍵結至矽原子的氯原子鍵結至氧原子以形成O-Si-Cl鍵。得到的結構被稱為結構114。依據本發明一些實施例，當引入六氯二矽烷時，沒有開啟電漿。六氯二矽烷氣體可保留在原子層沉積腔體中的時間在約20秒與約25秒之間。依據一些實施例，原子層沉積腔體的壓力可在約100Pa與約150Pa之間的範圍中。
接著，清除原子層沉積腔體中的六氯二矽烷。對應的製程以製程208顯示於第30圖的製程流程200中。在製程132中，可將包含鍵結烷基的氮原子的製程氣體脈衝進入原子層沉積腔體中。舉例來說，可脈衝三乙胺。對應的製程以製程210顯示於第30圖的製程流程200中。三乙胺可具有化學式N(CH2 CH3)3 ，其包含氮原子鍵結三個乙基(CH2 CH3 )。依據一些實施例，第19圖顯示三乙胺的符號，此符號顯示三乙胺包含氮原子鍵結三個乙基，每個連接至氮(N)原子的符號“>”代表乙基(CH2 CH3 ，或CH2 分子鍵結CH3­ 分子)。有著三乙胺的引入/脈衝，也可保持升高晶圓10的溫度例如在約550°C與約670°C之間的範圍中。溫度也可保持相同於在脈衝六氯二矽烷的製程時。依據本發明一些實施例，當引入三乙胺時，沒有開啟電漿。在脈衝三乙胺期間，原子層沉積腔體可具有壓力在約800Pa與約1000Pa之間的範圍中。
結構114與三乙胺反應。得到的結構被稱為結構116，如第14圖所示。在反應期間，打斷結構114中的Si-Cl鍵，使得氮原子(例如在三乙胺中)可鍵結至矽原子。矽原子可鍵結三個氮原子，有著每個氮原子更鍵結兩個乙基。三乙胺可保留在原子層沉積腔體中的時間在約5秒與約15秒之間，且接著清除原子層沉積腔體中的三乙胺。對應的製程以製程210顯示於第30圖的製程流程200中。
接著，如第14圖中的製程134所示，將氧(O­2 )脈衝進入原子層沉積腔體中。對應的製程以製程212顯示於第30圖的製程流程200中。在製程212期間，結構116與氧反應以產生結構118。烷基例如結構116中的乙基有助於將Si-N鍵轉變為Si-O鍵，舉例來說，打斷結構116中的一些Si-N鍵，且矽原子鍵結至氧原子。一些氮原子和氮原子鍵結的乙基也可保持鍵結至矽原子。一些氧原子可鍵結兩個矽原子以在一些矽原子之間產生交聯。依據本發明一些實施例，當引入氧時，沒有開啟電漿。在脈衝氧期間，原子層沉積腔體可具有壓力在約800Pa與約1000Pa之間的範圍中。氧可保留在原子層沉積腔體中的時間在約5秒與約15秒之間，且接著清除原子層沉積腔體中的氧。對應的製程以製程212顯示於第30圖的製程流程200中。
在上述製程中，製程130和132可一起被稱為原子層沉積循環136，原子層沉積循環136導致原子層的成長，原子層包含矽原子和對應鍵結的氮原子和乙基。再者，製程130、132和134也可被稱為原子層沉積循環138，原子層沉積循環138導致原子層的成長，原子層包括矽原子和對應鍵結的氮原子和乙基，並鍵結氧原子。依據一些實施例，從原子層沉積循環138得到的原子層具有厚度約1Å。
在完成製程134之後，重複原子層沉積循環138，使得沉積複數個原子層以形成介電層34，如第3A和3B圖所示。在後續的原子層沉積循環中，可打斷在先前的原子層沉積循環中形成的Si-O鍵和Si-N鍵，且由於脈衝六氯二矽烷的緣故可形成Si-Cl鍵。接著，可以Si-N鍵和對應的乙基取代Si-Cl鍵。接著，可使用氧形成Si-O鍵，Si-O鍵取代一些Si-N鍵。第15圖顯示得到的介電層34的化學結構。
重複原子層沉積循環138直到介電層34具有所期望的厚度。可以理解的是，依據所期望的介電層34的厚度，可沉積許多原子層。依據本發明一些實施例，介電層34的厚度可例如在約15Å與約50Å之間的範圍中。沉積的介電層34為SiOCN層，由於在乙基中存在氫，因此介電層34也為SiOCNH層。
依據本發明一些實施例，在原子層沉積循環138之後，得到的介電層34具有碳(原子)百分比在約1%與約15%之間的範圍中。介電層34中的氮原子百分比不能太高或太低。如果氮原子百分比太高，半導體條帶30在後續製程中可能彎曲。如果氮原子百分比太低，得到的介電層34和最終的氧化矽層不具有足夠的抗氧化性，且無法適當地保護半導體條帶30免於在後續退火製程期間氧化。舉例來說，介電層34中的氮(原子)百分比可在約5%與約20%之間的範圍中。介電層34中的其餘大部分元素為矽和氧，其可具有矽對氧的原子比例約1.5:2至約1:2.5，且可例如約1:2。舉例來說，矽的原子百分比可在約20%與約40%之間的範圍中。氧的原子百分比可在約50%與約70%之間的範圍中。
在沉積(成長)介電層34之後進行退火製程。對應的製程以製程214顯示於第30圖的製程流程200中。依據本發明一些實施例，退火製程包含低溫濕退火製程、高溫濕退火製程和乾退火製程。低溫濕退火製程和高溫濕退火製程可透過使用蒸氣(H­2 O)作為製程氣體來進行。乾退火製程可透過使用氮(N2 )、氬或類似物作為載氣來進行。以下參照第16和17圖討論退火製程。
依據本發明一些實施例，先進行低溫濕退火製程。對應的製程以製程216顯示於第30圖的製程流程200中。低溫濕退火製程在相對低溫來進行，例如在約300°C與約450°C之間的範圍中。低溫濕退火製程的持續時間可在約3小時與約5小時之間的範圍中。低溫濕退火製程期間的壓力可為約1大氣壓。低溫濕退火製程具有兩個功能。第一功能為將水/蒸氣(H­2 O)分子驅入介電層34中。第二功能為將介電層34中的Si-N-C鍵、Si-CH3 鍵和Si-N-Si鍵部分地轉變為Si-OH鍵。控制溫度夠高以引起至少部分轉變。另一方面，低溫濕退火製程的溫度不能太高。否則，介電層34的表面層將擴大而防止水分子進入介電層34的內部。因此，依據實驗結果選擇溫度範圍在約300°C與約450°C之間。
在低溫濕退火製程之後，進行高溫濕退火製程。對應的製程以製程218顯示於第30圖的製程流程200中。高溫濕退火製程在高於低溫濕退火製程的溫度的相對高溫來進行。舉例來說，高溫濕退火製程的溫度可在約450°C與約650°C之間的範圍中。高溫濕退火製程的持續時間可在約1.5小時與約2.5小時之間的範圍中。高溫濕退火製程期間的壓力可為約1大氣壓。溫度夠高以有效地將介電層34中的Si-C-N鍵轉變為Si-OH鍵，如第16圖示意性地顯示。另一方面，溫度不能太高而導致半導體材料過度氧化。舉例來說，半導體條帶30包括SiGe，高溫濕退火製程的溫度低於約650°C。否則，可氧化SiGe。雖然速率較低，矽也可在高於約650°C氧化。因此，高溫濕退火製程的溫度可在約500°C與約650°C之間的範圍中，或在約500°C與約600°C之間的範圍中用於高轉變效率且仍有一些製程裕度。
高溫濕退火製程使得打斷Si-N鍵和Si-O鍵。除了氮原子，也一起打斷附接至氮原子的烷基。OH基附接至打斷的鍵結。得到的化學結構可示意性地顯示於第16圖。在高溫濕退火製程期間，介電層34擴大，且體積的擴大率可上至約10%。
在高溫濕退火製程之後，進行乾退火製程以形成氧化矽。對應的製程以製程220顯示於第30圖的製程流程200中。可使用不含氧製程氣體作為製程氣體，例如氮(N2 )、氬或類似物。乾退火製程溫度不能太高或太低。如果溫度太低，可能不充分地打斷OH鍵，且Si-OH至Si-O-Si的轉變速率低。如果溫度太高，半導體條帶30(例如SiGe)可與周圍材料混合。依據本發明一些實施例，乾退火製程在溫度在約600°C與約800°C之間的範圍中進行。乾退火製程的持續時間可在約0.5小時與約1.5小時之間的範圍中。壓力可為約1大氣壓。可使用載氣來帶走產生的H2 O蒸氣。載氣可為氮、氬或類似物。
在乾退火製程中，打斷OH鍵和Si-O鍵(第16圖)，且打斷的H和OH結合以形成H2 O分子。由於失去氫原子的緣故，懸空的氧原子鍵可與Si鍵結以形成Si-O-Si鍵，並形成氧化矽(SiO2 )。得到的介電層之後被稱為氧化矽層34’，其顯示於第4圖。在進行乾退火製程之後，氧化矽層34’中可留有小的碳原子百分比和氮原子百分比，有著碳原子和氮原子的原子百分比小於約1%，且可能在約0.5%與約1.0%之間。此不同於使用傳統方法形成的淺溝槽隔離區，傳統方法形成的淺溝槽隔離區可不存在碳。再者，由於碳和氮原子為沉積的介電層34的殘留原子，因此碳和氮原子的分佈大致均勻。再者，由於六氯二矽烷包括氯原子，因此介電層34包括氯原子，且因此氧化矽層34’也可包括小量的氯原子於其中，舉例來說小於約1%，且可能在約0.5%與約1.0%之間。
請參照第5A和5B圖，以介電層(區)40填充剩下的溝槽31。對應的製程以製程222顯示於第30圖的製程流程200中。介電層40可為透過使用例如原子層沉積、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition，HDPCVD)或化學氣相沉積(CVD)形成的沉積的氮化矽層、含碳介電質或類似物。介電層40也可透過使用可流動化學氣相沉積(Flowable Chemical Vapor Deposition，FCVD)、旋塗或類似方法形成。介電層40沉積至高於氧化矽層34’的頂表面的水平面。介電層40可不含碳於其中，不含氯於其中，且可包含或不包含氮原子於其中。當介電層40包括氮時，介電層40中的氮原子百分比高於在氧化矽層34’中的氮原子百分比。舉例來說，介電層40中的氮原子百分比可高於約30%。再者，由於形成方法的緣故，因此介電層40可具有密度小於氧化矽層34’的密度。
介電層40的形成可包含退火製程，其也可涉及例如使用水蒸氣的濕退火。在包含用於將介電層34轉變為氧化矽層34’的退火製程的上述退火製程期間，介電層34和最終轉變的氧化矽層34’具有能力防止半導體條帶30氧化。此能力被稱為抗氧化性。
接著，進行平坦化製程(例如化學機械研磨(Chemical Mechanical Polish，CMP)製程或機械研磨製程)以移除包含氧化矽層34’和介電層40的介電材料的多餘部分。對應的製程以製程222顯示於第30圖的製程流程200中。介電材料的剩下部分為淺溝槽隔離區。平坦化製程可透過使用遮罩層24作為化學機械研磨停止層來進行。
在後續的製程中，如第6A、6B和6C圖所示，將在前述製程形成的淺溝槽隔離區42凹陷，使得半導體條帶30的頂部突出高於氧化矽層34’的頂表面34S(第6B和6C圖)，以形成突出鰭44。對應的製程以製程224顯示於第30圖的製程流程200中。介電層的凹陷可透過使用乾蝕刻製程進行，其中使用HF3 和NH3 作為蝕刻氣體。依據本發明其他實施例，介電層34的凹陷可透過使用濕蝕刻製程進行。舉例來說，蝕刻化學物可包含HF溶液。也可移除遮罩層24和墊層22(第5A和5B圖)。依據本發明一些實施例，突出鰭44的底部在高於磊晶半導體層20-2(如果形成)的底表面(即界面23)的水平面。
依據一些實施例，如第6B圖所示，將氧化矽層34’和介電層40都凹陷。依據其他實施例，如第6C圖所示，將氧化矽層34’凹陷，且不蝕刻介電層40，使得虛設介電鰭45突出高於氧化矽層34’的剩下部分的頂表面34S。當氧化矽層34’足夠厚時，可形成虛設介電鰭45，使得後續形成的閘極堆疊物和閘極間隙壁填充突出鰭44與虛設介電鰭45之間的空間。依據一些實施例，可增加氧化矽層34’的厚度T3例如大於約30Å，且可在約10Å與約100Å之間的範圍中。由於順應性沉積介電層34，因此當以介電層34填充窄溝槽31A時，不完全填充寬溝槽31B(第2B圖)。這使得當氧化矽層34’足夠厚時，可能填充介電層40，且使得可能形成虛設介電鰭45。當鰭式場效電晶體的尺寸非常小時，產生虛設鰭有助於改善鰭式場效電晶體的裝置效能。
在上述實施例中，半導體鰭可透過任何合適的方法形成。舉例來說，半導體鰭可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物或心軸(mandrel)將鰭圖案化。
請參照第7圖，形成虛設閘極堆疊物46橫跨突出鰭44。虛設閘極堆疊物46可包含虛設閘極介電質48和在虛設閘極介電質48上方的虛設閘極電極50。虛設閘極介電質48可由氧化矽或其他介電材料形成。虛設閘極電極50可透過使用多晶矽或非晶矽形成，且也可使用其他材料。每個虛設閘極堆疊物46也可包含在虛設閘極電極50上方的一個(或複數個)硬遮罩52。硬遮罩52可由氮化矽、氧化矽、碳氮化矽或前述之多層形成。虛設閘極堆疊物46可橫跨單一個或複數個突出鰭44及/或淺溝槽隔離區42。虛設閘極堆疊物46也具有長度方向垂直於突出鰭44的長度方向。虛設閘極堆疊物46的形成可包含沉積虛設閘極介電層，在虛設閘極介電層上方沉積閘極電極層，沉積硬遮罩層，以及將堆疊層圖案化以形成虛設閘極堆疊物46。
接著，請參照第8圖，閘極間隙壁54形成於虛設閘極堆疊物46的側壁上。閘極間隙壁54的形成可包含沉積毯覆性介電層，且進行非等向性蝕刻以移除介電層的水平部分，在虛設閘極堆疊物46的側壁上留下閘極間隙壁54。依據本發明一些實施例，閘極間隙壁54由含氧介電材料(氧化物)形成，例如SiO2 、SiOC、SiOCN或類似物。依據本發明一些實施例，閘極間隙壁54也可包含非氧化物介電材料，例如氮化矽。
接著，進行蝕刻製程以蝕刻突出鰭44不被虛設閘極堆疊物46和閘極間隙壁54覆蓋的部分，以得到第9圖所示的結構。突出鰭44的凹陷可透過非等向性蝕刻製程來進行，且因此保護而不蝕刻突出鰭44在虛設閘極堆疊物46和閘極間隙壁54正下方的部分。依據一些實施例，凹陷的半導體條帶30的頂表面可低於淺溝槽隔離區42的頂表面42A。先前由突出鰭44的被蝕刻部分佔據的空間之後被稱為凹口60。凹口60包含在淺溝槽隔離區42之間的一些部分(如第9圖所示)，且一些部分高於淺溝槽隔離區42且在虛設閘極堆疊物46之間。在凹陷製程中，也蝕刻矽層32高於凹口60的底表面60A的部分，因此可暴露出氧化矽層34’的側壁。如果氧化矽層34’非常薄，在形成凹口60期間也可消耗氧化矽層34’的暴露部分。底表面60A也可高於、齊平於或低於界面23。因此，在凹口60正下方可有或可沒有磊晶半導體層20-2的剩下部分。
接著，磊晶區62(源極/汲極區)透過從凹口60選擇性成長半導體材料來形成，以得到第10圖所示的結構。依據本發明一些實施例，磊晶區62包含矽鍺、矽或矽碳。取決於最終鰭式場效電晶體為p型鰭式場效電晶體或n型鰭式場效電晶體，隨著進行磊晶，可原位摻雜p型或n型雜質。舉例來說，當最終鰭式場效電晶體為p型鰭式場效電晶體時，可成長矽鍺硼(SiGeB)、GeB或類似物。相反地，當最終鰭式場效電晶體為n型鰭式場效電晶體時，可成長矽磷(SiP)、矽碳磷(SiCP)或類似物。依據本發明其他實施例，磊晶區62由第III-V族化合物半導體形成，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、前述之組合或前述之多層。在磊晶區62完全填充凹口60之後，磊晶區62開始水平地擴展，且可形成多面。
在磊晶製程之後，磊晶區62可進一步佈植p型或n型雜質以形成源極/汲極區，源極/汲極區也以參考符號62標註。依據本發明其他實施例，當磊晶區62在磊晶期間原位摻雜p型或n型雜質，省略佈植製程。
第11圖顯示在形成接觸蝕刻停止層(Contact Etch Stop Layer，CESL)66和層間介電質(Inter-Layer Dielectric，ILD)68之後的結構的透視圖。接觸蝕刻停止層66可由氮化矽、氮碳化矽或類似物形成。舉例來說，接觸蝕刻停止層66可透過使用順應性沉積製程形成，例如原子層沉積或化學氣相沉積。層間介電質68可包含透過使用可流動化學氣相沉積、旋塗、化學氣相沉積或其他沉積方法形成的介電材料。層間介電質68也可由含氧介電材料形成，其可為氧化矽基材料，例如氧化矽、四乙氧基矽烷(Tetra Ethyl Ortho Silicate，TEOS)氧化物、電漿輔助化學氣相沉積(PECVD)氧化物(SiO2 )、磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、硼摻雜磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)或類似物。進行平坦化製程(例如化學機械研磨(CMP)製程或機械研磨製程)使層間介電質68、虛設閘極堆疊物46、閘極間隙壁54的頂表面彼此齊平。在形成層間介電質68時，可採用退火製程。
接著，在一個或複數個蝕刻製程中蝕刻包含硬遮罩52、虛設閘極電極50和虛設閘極介電質48的虛設閘極堆疊物46，以形成在閘極間隙壁54的兩側部分之間的溝槽70，如第12圖所示。蝕刻製程可例如使用乾蝕刻進行。
接著，請參照第13A圖，形成(取代)閘極堆疊物72，閘極堆疊物72包含閘極介電質74和(取代金屬)閘極電極76。閘極堆疊物72的形成包含形成/沉積複數層，且接著進行平坦化製程，例如化學機械研磨製程或機械研磨製程。閘極介電質74延伸進入溝槽70(第12圖)中。依據本發明一些實施例，閘極介電質74包含界面層(Interfacial Layers，ILs)作為其下部。界面層形成於突出鰭44的暴露表面上。界面層可包含氧化層，例如氧化矽層。閘極介電質74也可包含形成於界面層上方的高介電常數介電層。高介電常數介電層可包含高介電常數介電材料，例如HfO2 、ZrO2 、HfZrOx 、HfSiOx 、HfSiON、ZrSiOx 、HfZrSiOx 、Al2 O3 、HfAlOx 、HfAlN、ZrAlOx 、La2 O3 、TiO2 、Yb2 O3 、氮化矽或類似物。閘極電極76可包含複數層，其包含氮化鈦矽(TSN)層、氮化鉭(TaN)層、氮化鈦(TiN)層、鈦鋁(TiAl)層、額外的TiN及/或TaN層以及填充金屬，但不限於此。這些層中的一些層定義了對應的鰭式場效電晶體的功函數。再者，p型鰭式場效電晶體的金屬層和n型鰭式場效電晶體的金屬層可不同於彼此，使得金屬層的功函數適用於對應的p型鰭式場效電晶體或n型鰭式場效電晶體。填充金屬可包含鋁、銅或鈷。因此，形成鰭式場效電晶體80。
第13B圖顯示鰭式場效電晶體80的剖面示意圖，其中包含閘極介電質74和閘極電極76的閘極堆疊物72重疊淺溝槽隔離區42，並直接接觸氧化矽層34’的頂表面34S。第13C圖顯示鰭式場效電晶體80的剖面示意圖，其中包含閘極介電質74和閘極電極76的閘極堆疊物72重疊淺溝槽隔離區42和虛設介電鰭45，並直接接觸氧化矽層34’的頂表面34S。
第20-22圖顯示依據其他實施例之形成淺溝槽隔離區和鰭式場效電晶體的中間階段的透視圖。這些實施例相似於先前顯示於第1、2、3A、3B、4、5A、5B、6A、6B、6C、7-12、13A、13B和13C圖的實施例，除了整個淺溝槽隔離區由氧化矽層34’形成，且不形成隔離襯墊。除非另外說明，否則這些實施例中的組件的材料和形成製程大致相同於類似組件，這些組件以類似於在先前的實施例中的參考符號標註。因此，第20-22圖(和第23-26圖)中顯示的組件的形成製程和材料的細節可見於先前的實施例的討論。
這些實施例的初始步驟大致相同於第1、2、3A和3B圖，其中已形成介電層34的一部分。繼續形成直到以介電層34完全填充溝槽31。接著，進行退火製程(第30圖中的製程214)，使得沉積的介電層34轉變為氧化矽層34’，如第20圖所示。氧化矽層34’的形成製程大致相同於先前實施例中所討論，且不重複於此。氧化矽層34’填充整個溝槽31(第2、3A和3B圖)。如第20圖所示，氧化矽層34’的頂表面34S’高於遮罩層24的頂表面。在形成氧化矽層34’時，低溫退火製程可使得水分子深入介電層34中，且高溫退火製程使得最終的介電層34擴大。由於介電層34將完全填充溝槽31(第3B圖)，因此介電層34從相鄰半導體條帶30成長的部分將最終彼此接觸，且縫隙可形成於其間。高溫退火製程使得介電層34從相鄰突出半導體鰭成長的部分當介電層34擴大時彼此緊密接觸。在後續的乾蝕刻製程中，更有效地建立交聯，使介電層34從相鄰突出半導體鰭成長的部分交聯。因此，在溝槽31中的氧化矽層34’的最終部分中，大致沒有縫隙或孔隙。
接著，對第20圖所示的結構進行平坦化製程，且形成淺溝槽隔離區42。因此，整個淺溝槽隔離區42由氧化矽層34’形成。接著，將淺溝槽隔離區42凹陷，且半導體條帶30的頂部形成突出鰭44，如第21圖所示。第22圖顯示虛設閘極堆疊物46的形成。後續的製程大致相同於第8-12、13A、13B和13C圖所示的結構，且不重複於此。得到的結構也相似於第13A、13B和13C圖所示，除了整個淺溝槽隔離區42由有著小量碳(例如小於約1原子百分比)於其中的同質氧化矽層34’形成。
第23-26圖顯示依據其他實施例之形成淺溝槽隔離區和鰭式場效電晶體的中間階段的透視圖。這些實施例相似於先前顯示於第1、2、3A、3B、4、5A、5B、6A、6B、6C、7-12、13A、13B和13C圖的實施例，除了透過沉積形成隔離襯墊，且氧化矽層34’形成於隔離襯墊上方。這些實施例的初始步驟大致相同於第1和2圖。接著，如第23圖所示，可形成(或可不形成)矽層32。接著，形成隔離襯墊35。隔離襯墊35可由透過使用原子層沉積、化學氣相沉積、低壓化學氣相沉積或類似方法形成的氧化矽形成。隔離襯墊35可以氧化矽(如沉積的)形成而不經過轉變和退火的製程。隔離襯墊35也可由其他材料形成，例如氮化矽。
接著，如第24圖所示，氧化矽層34’形成於隔離襯墊35上方。形成製程大致相同於先前實施例中所討論，且不重複於此。氧化矽層34’填充整個剩下的溝槽31(第23圖)。如第24圖所示，氧化矽層34’的頂表面34S’高於遮罩層24的頂表面。在形成氧化矽層34’時，低溫退火製程可使得水分子深入介電層34中，且高溫退火製程使得最終的介電層34擴大。這使得從突出半導體鰭成長的順應性介電層34彼此緊密接觸，並使得在後續乾退火製程中的交聯更有效。因此，在包含氧化矽層34’和隔離襯墊35的最終的淺溝槽隔離區42中，沒有縫隙或孔隙。
接著，對第24圖所示的結構進行平坦化製程，且形成淺溝槽隔離區42。接著，將淺溝槽隔離區42凹陷，且半導體條帶30的頂部形成突出鰭44，如第25圖所示。第26圖顯示虛設閘極堆疊物46的形成。後續的製程大致相同於第8-12、13A、13B和13C圖所示，且不重複於此。得到的結構也相似於第13A、13B和13C圖所示的結構，除了淺溝槽隔離區42包含隔離襯墊35和上方的氧化矽層34’。再者，氧化矽層34’可具有小量碳(例如小於約1原子百分比)於其中。
第27、28和29圖為從範例晶圓得到的實驗結果，其中Y軸代表元素Si、Ge、O、N和C的信號強度(量)，其分別由線150、152、154、156和158表示。X軸代表範例中的不同區域。這些範例在可流動化學氣相沉積製程和退火製程以形成介電層40(第5B圖)之後測量。第27圖顯示從具有透過使用低壓化學氣相沉積所沉積17Å的矽層32以及透過使用傳統低壓化學氣相沉積所形成的30Å的氧化矽層的第一範例所得到的結果。標示的區域140、142和144分別對應至半導體條帶30(例如第3B圖)、矽層32和沉積的氧化矽層。第28圖顯示從具有透過使用低壓化學氣相沉積所沉積17Å的矽層32以及透過使用第30圖的製程206(包含原子層沉積循環但沒有退火製程)所形成的30Å的介電層34的第二範例所得到的結果。標示的區域140、142和146分別對應至半導體條帶30(例如第3B圖)、矽層32和介電層34(第3A圖)。第29圖顯示從具有透過使用低壓化學氣相沉積所沉積17Å的矽層32以及依據本發明一些實施例(包含原子層沉積循環和退火製程)所形成的30Å的氧化矽層34’的第三範例所得到的結果。標示的區域140、142和148分別對應至半導體條帶30(例如第3B圖)、矽層32和氧化矽層34’(第5A圖)。第二範例從形成介電層34之後且在退火製程將其轉變為氧化矽層34’之前得到，而第三範例在退火製程之後得到。
第27、28和29圖中的矽層的厚度分別標註為T4、T5和T6。可以觀察到厚度T5等於厚度T6，表示矽層32的厚度不會在退火製程和後續的可流動化學氣相沉積中減少。此證明介電層34和轉變的氧化矽層34’具有好的抗氧化性，且可防止矽層32和下方的半導體條帶30(舉例來說SiGe，第3B圖)免於氧化。相較之下，厚度T4(第27圖)小於厚度T6，表示透過使用傳統低壓化學氣相沉積形成的氧化矽層的抗氧化性沒有本發明實施例中的介電層34和氧化矽層34’來得好。
本發明實施例具有一些優點特徵。在本發明實施例中，淺溝槽隔離區透過形成SiOCN層(其也為SiOCNH層)並將SiOCN層轉變為氧化矽層來形成。依據本發明實施例形成的SiOCN層和最終的氧化矽層為緻密的，且具有極好的抗氧化能力。因此，可消除或至少減少透過形成淺溝槽隔離區導致的半導體條帶不期望的氧化。
依據本發明一些實施例，積體電路結構包括塊狀半導體區；第一半導體條帶在塊狀半導體區上方並連接塊狀半導體區；介電層包括氧化矽，其中碳原子摻雜於氧化矽中，且其中介電層包括:水平部分在塊狀半導體區的頂表面上方並接觸塊狀半導體區的頂表面；以及垂直部分連接水平部分的末端，其中垂直部分接觸第一半導體條帶的下部的側壁，其中第一半導體條帶的頂部突出高於垂直部分的頂表面以形成半導體鰭；以及閘極堆疊物延伸於半導體鰭的側壁和頂表面上。在一實施例中，積體電路結構包含介電層中的碳原子百分比小於約1%。在一實施例中，積體電路結構包含介電層更包括氯於其中。在一實施例中，積體電路結構更包括介電區重疊並接觸水平部分，其中介電區包括氧化矽，且不含有碳於其中。在一實施例中，積體電路結構包含介電區的頂部突出高於垂直部分的頂表面以形成虛設介電鰭，且其中閘極堆疊物更延伸至虛設介電鰭的側壁和頂表面上。在一實施例中，積體電路結構更包括第二半導體條帶和第三半導體條帶在塊狀半導體區上方並連接塊狀半導體區；以及隔離區在第二半導體條帶與第三半導體條帶之間並接觸第二半導體條帶和第三半導體條帶，其中隔離區的整體由與介電層相同的同質介電材料形成，且其中隔離區不含有縫隙於其中。
依據本發明一些實施例，積體電路結構包括塊狀半導體基底；以及隔離區在塊狀半導體基底上方並接觸塊狀半導體基底，其中隔離區包括:介電襯墊包括氧化矽，其中在氧化矽中摻雜碳原子；以及介電區填充於介電襯墊的兩側垂直部分之間的區域，其中介電區包括氧化矽，且不含有碳於其中。在一實施例中，積體電路結構包含介電區更包括選自由氮原子、氯原子和前述之組合所組成的群組的原子。在一實施例中，積體電路結構更包括半導體條帶具有側壁接觸介電襯墊的側壁，其中半導體條帶的頂部突出高於隔離區的頂表面，以形成半導體鰭。在一實施例中，積體電路結構包含隔離區更包括突出部分在介電區上方並連接介電區，且其中突出部分和介電區由相同的介電材料形成。在一實施例中，積體電路結構更包括半導體鰭在隔離區的一側上，其中突出部分的頂表面與半導體鰭的頂表面大致共平面。在一實施例中，積體電路結構更包括接觸蝕刻停止層在突出區上方並接觸突出區；以及層間介電質重疊並接觸接觸蝕刻停止層。
依據本發明一些實施例，一方法包含蝕刻半導體基底以形成溝槽；透過原子層沉積循環形成第一介電層，其中第一介電層延伸至溝槽中，且其中原子層沉積循環包含:將六氯二矽烷脈衝至半導體基底；清除六氯二矽烷；在清除六氯二矽烷之後，將三乙胺脈衝至半導體基底；以及清除三乙胺；對第一介電層進行退火製程；以及對第一介電層進行平坦化製程，其中退火後的第一介電層的剩下部分形成隔離區的一部分。在一實施例中，原子層沉積循環更包括:在清除三乙胺之後，將氧(O2 )脈衝至半導體基底；以及清除氧。在一實施例中，此方法更包括重複包括脈衝氧的原子層沉積循環。在一實施例中，退火製程包括:在第一溫度進行低溫濕退火製程；在高於第一溫度的第二溫度進行高溫濕退火製程；以及在高於第一溫度的第三溫度進行乾退火製程。在一實施例中，此方法更包括在第一介電層上方形成第二介電層，其中形成第二介電層的方法不同於形成第一介電層的方法。在一實施例中，使用可流動化學氣相沉積形成第二介電層。在一實施例中，此方法更包括在沉積第一介電層之前，使用不同於形成第一介電層的方法沉積隔離襯墊延伸至溝槽中。在一實施例中，第一介電層填充整個溝槽。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
10:晶圓 20、20-1:基底 20-2:磊晶半導體層 22:墊層 23:界面 24:遮罩層 30:半導體條帶 31、70:溝槽 31A:窄溝槽 31B:寬溝槽 32:矽層 34、40:介電層 34S、34S’、42A:頂表面 34’:氧化矽層 35:隔離襯墊 42:淺溝槽隔離區 44:突出鰭 45:虛設介電鰭 46:虛設閘極堆疊物 48:虛設閘極介電質 50:虛設閘極電極 52:硬遮罩 54:閘極間隙壁 60:凹口 60A:底表面 62:磊晶區 66:接觸蝕刻停止層 68:層間介電質 72:閘極堆疊物 74:閘極介電質 76:閘極電極 80:鰭式場效電晶體 110:基底層 112、114、116、118:結構 136、138:原子層沉積循環 140、142、144、146、148:區域 150、152、154、156、158:線 200:製程流程 130、132、134、202、204、205、206、208、210、212、214、216、218、220、222、224:製程 T1、T2、T3、T4、T5、T6:厚度 W1、W2:寬度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1、2、3A、3B、4、5A、5B、6A、6B、6C、7-12、13A、13B和13C圖為依據一些實施例之形成淺溝槽隔離(STI)區和鰭式場效電晶體(FinFET)的中間階段的透視圖和剖面示意圖。 第14圖顯示依據一些實施例之形成SiNOC膜的原子層沉積(Atomic Layer Deposition，ALD)循環。 第15圖顯示依據一些實施例之透過複數個原子層沉積循環形成的中間結構。 第16圖顯示依據一些實施例之在進行低溫濕退火製程和高溫濕退火製程之後的示意性結構。 第17圖顯示依據一些實施例之在乾退火製程之後的氧化矽的示意性化學結構。 第18和19圖分別顯示依據一些實施例之六氯二矽烷(hexachlorodisilane，HCD)的化學結構和三乙胺(triethylamine)的符號。 第20-22圖為依據一些實施例之形成淺溝槽隔離區和鰭式場效電晶體的中間階段的透視圖。 第23-26圖為依據一些實施例之形成淺溝槽隔離區和鰭式場效電晶體的中間階段的透視圖。 第27-29圖顯示依據一些實施例的一些實驗結果。 第30圖顯示依據一些實施例之形成淺溝槽隔離區和鰭式場效電晶體的製程流程。
20:基底
30:半導體條帶
40:介電層
34S:頂表面
34’:氧化矽層
42:淺溝槽隔離區
44:突出鰭
66:接觸蝕刻停止層
68:層間介電質
72:閘極堆疊物
74:閘極介電質
76:閘極電極
80:鰭式場效電晶體

Claims (14)

  1. 一種積體電路結構，包括：一塊狀半導體區；一第一半導體條帶，在該塊狀半導體區上方並連接該塊狀半導體區；一介電層，包括氧化矽，其中碳原子摻雜於氧化矽中，且其中該介電層包括：一水平部分，在該塊狀半導體區的頂表面上方並接觸該塊狀半導體區的頂表面；以及一垂直部分，連接該水平部分的末端，其中該垂直部分接觸該第一半導體條帶的下部的側壁，其中該第一半導體條帶的頂部突出高於該垂直部分的頂表面以形成一半導體鰭；一介電區，重疊並接觸該水平部分，其中該介電區包括氧化矽，且不含有碳於其中，其中該介電區的頂部突出高於該垂直部分的頂表面以形成一虛設介電鰭；以及一閘極堆疊物，延伸於該半導體鰭的側壁和頂表面上。
  2. 如申請專利範圍第1項所述之積體電路結構，其中該閘極堆疊物更延伸至該虛設介電鰭的側壁和頂表面上。
  3. 如申請專利範圍第1或2項所述之積體電路結構，更包括：一第二半導體條帶和一第三半導體條帶，在該塊狀半導體區上方並連接該塊狀半導體區；以及一隔離區，在該第二半導體條帶與該第三半導體條帶之間並接觸該第二半導體條帶和該第三半導體條帶，其中該隔離區的整體由與該介電層相同的一同質介電材料形成，且其中該隔離區不含有縫隙於其中。
  4. 一種積體電路結構，包括： 一塊狀半導體基底；以及一隔離區，在該塊狀半導體基底上方並接觸該塊狀半導體基底，其中該隔離區包括：一介電襯墊，包括氧化矽，其中在氧化矽中摻雜碳原子；以及一介電區，填充於該介電襯墊的兩側垂直部分之間的一區域，其中該介電區包括氧化矽，且不含有碳於其中，其中該隔離區更包括一突出部分在該介電區上方並連接該介電區。
  5. 如申請專利範圍第4項所述之積體電路結構，更包括一半導體條帶具有一側壁接觸該介電襯墊的側壁，其中該半導體條帶的頂部突出高於該隔離區的頂表面，以形成一半導體鰭。
  6. 如申請專利範圍第4或5項所述之積體電路結構，其中該突出部分和該介電區由相同的介電材料形成。
  7. 如申請專利範圍第6項所述之積體電路結構，更包括一半導體鰭在該隔離區的一側上，其中該突出部分的頂表面與該半導體鰭的頂表面大致共平面。
  8. 一種積體電路結構的製造方法，包括：蝕刻一半導體基底以形成一溝槽；透過一原子層沉積循環形成一第一介電層，其中該第一介電層延伸至該溝槽中，且其中該原子層沉積循環包括：將六氯二矽烷脈衝至該半導體基底；清除六氯二矽烷；在清除六氯二矽烷之後，將三乙胺脈衝至該半導體基底；以及清除三乙胺；對該第一介電層進行一退火製程； 在退火後的該第一介電層上方形成一第二介電層，該第二介電層填充於該第一介電層的兩側垂直部分之間的一區域，該第二介電層包括氧化矽，且不含有碳於其中，且該第二介電層更包括一突出部分在該區域上方並連接該區域；以及對該第一介電層和該第二介電層進行一平坦化製程，其中退火的該第一介電層和該第二介電層的剩下部分形成一隔離區。
  9. 如申請專利範圍第8項所述之積體電路結構的製造方法，其中該原子層沉積循環更包括：在清除三乙胺之後，將氧脈衝至該半導體基底；以及清除氧。
  10. 如申請專利範圍第9項所述之積體電路結構的製造方法，更包括重複包括脈衝氧的該原子層沉積循環。
  11. 如申請專利範圍第8或9項所述之積體電路結構的製造方法，其中該退火製程包括：在一第一溫度進行一低溫濕退火製程；在高於該第一溫度的一第二溫度進行一高溫濕退火製程；以及在高於該第一溫度的一第三溫度進行一乾退火製程。
  12. 如申請專利範圍第8或9項所述之積體電路結構的製造方法，其中形成該第二介電層的方法不同於形成該第一介電層的方法。
  13. 如申請專利範圍第8或9項所述之積體電路結構的製造方法，更包括在沉積該第一介電層之前，使用不同於形成該第一介電層的方法沉積一隔離襯墊延伸至該溝槽中。
  14. 如申請專利範圍第8或9項所述之積體電路結構的製造方法，其中該第一介電層填充整個該溝槽。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211243B2 (en) 2018-11-21 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of filling gaps with carbon and nitrogen doped film
US11393711B2 (en) * 2018-11-21 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon oxide layer for oxidation resistance and method forming same
JP2021150383A (ja) * 2020-03-17 2021-09-27 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US11527653B2 (en) * 2020-07-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11996317B2 (en) 2021-01-15 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming isolation regions by depositing and oxidizing a silicon liner
JP7304905B2 (ja) 2021-01-29 2023-07-07 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム
US12051594B2 (en) * 2021-03-05 2024-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device structure with gate
US11908751B2 (en) 2021-05-05 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor isolation regions and methods of forming the same
US20230143986A1 (en) * 2021-11-09 2023-05-11 Invention And Collaboration Laboratory Pte. Ltd. Transistor structure
US20230170421A1 (en) * 2021-11-26 2023-06-01 Invention And Collaboration Laboratory Pte. Ltd. Transistor structure
US20230187265A1 (en) * 2021-12-15 2023-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Stress Modulation Using STI Capping Layer for Reducing Fin Bending
KR102603515B1 (ko) * 2022-11-03 2023-11-20 (주)이큐테크플러스 고밀도 라디컬을 이용하여 개선된 계면 및 박막을 형성하는 방법
TW202439631A (zh) * 2023-03-29 2024-10-01 聯華電子股份有限公司 半導體元件及其製作方法
US20240405096A1 (en) * 2023-06-02 2024-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413583B1 (en) * 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
US20150004772A1 (en) * 2013-06-28 2015-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Fin Bending Reduction
US20150179503A1 (en) * 2013-10-04 2015-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism for FinFET Well Doping
US20180261513A1 (en) * 2016-06-30 2018-09-13 International Business Machines Corporation Fabrication of a vertical fin field effect transistor with reduced dimensional variations

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861334B2 (en) * 2001-06-21 2005-03-01 Asm International, N.V. Method of fabricating trench isolation structures for integrated circuits using atomic layer deposition
KR100468729B1 (ko) 2002-04-25 2005-01-29 삼성전자주식회사 Ｈｃｄ 소스를 이용하여 실리콘 산화막을 원자층 증착하는방법
US20080179715A1 (en) * 2007-01-30 2008-07-31 Micron Technology, Inc. Shallow trench isolation using atomic layer deposition during fabrication of a semiconductor device
US20110065287A1 (en) 2009-09-11 2011-03-17 Tokyo Electron Limited Pulsed chemical vapor deposition of metal-silicon-containing films
KR101008002B1 (ko) 2010-09-14 2011-01-14 시너스 테크놀리지, 인코포레이티드 기판 구조의 형성 방법 및 이를 포함하는 소자의 제조 방법
US8723236B2 (en) 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
JP5869923B2 (ja) * 2012-03-09 2016-02-24 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
US9035425B2 (en) 2013-05-02 2015-05-19 United Microelectronics Corp. Semiconductor integrated circuit
CN104282561B (zh) 2013-07-02 2018-11-06 中国科学院微电子研究所 FinFET器件及其制作方法
US9953975B2 (en) 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
US9263316B2 (en) 2014-02-13 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a semiconductor device with void-free shallow trench isolation
US9666692B2 (en) 2015-07-31 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming FinFET gate oxide
US10037884B2 (en) * 2016-08-31 2018-07-31 Lam Research Corporation Selective atomic layer deposition for gapfill using sacrificial underlayer
US10037912B2 (en) 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
CN108281479A (zh) * 2017-01-06 2018-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10312132B2 (en) * 2017-01-25 2019-06-04 International Business Machines Corporation Forming sacrificial endpoint layer for deep STI recess
US9887094B1 (en) 2017-05-03 2018-02-06 Globalfoundries Inc. Methods of forming EPI semiconductor material on the source/drain regions of a FinFET device
US10847409B2 (en) * 2018-09-27 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11393711B2 (en) * 2018-11-21 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon oxide layer for oxidation resistance and method forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413583B1 (en) * 1998-02-11 2002-07-02 Applied Materials, Inc. Formation of a liquid-like silica layer by reaction of an organosilicon compound and a hydroxyl forming compound
US20150004772A1 (en) * 2013-06-28 2015-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Fin Bending Reduction
US20150179503A1 (en) * 2013-10-04 2015-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism for FinFET Well Doping
US20180261513A1 (en) * 2016-06-30 2018-09-13 International Business Machines Corporation Fabrication of a vertical fin field effect transistor with reduced dimensional variations

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