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CN107978630A - 具有堆叠的纳米线状沟道的场效应晶体管及其制造方法 - Google Patents

具有堆叠的纳米线状沟道的场效应晶体管及其制造方法 Download PDF

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CN107978630A
CN107978630A CN201710983853.5A CN201710983853A CN107978630A CN 107978630 A CN107978630 A CN 107978630A CN 201710983853 A CN201710983853 A CN 201710983853A CN 107978630 A CN107978630 A CN 107978630A
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Abstract

公开了具有堆叠的纳米线状沟道的场效应晶体管及其制造方法。场效应晶体管包括具有纳米线状沟道区的堆叠体的鳍。堆叠体至少包括第一纳米线状沟道区和在第一纳米线状沟道区上堆叠的第二纳米线状沟道区。FET包括在鳍的相对侧上的源电极和漏电极。FET还包括在第一纳米线状沟道区与第二纳米线状沟道区之间的包含SiGe的介电分隔区，介电分隔区从第二纳米线状沟道区的面对第一纳米线状沟道区的表面完全延伸到第一纳米线状沟道区的面对第二纳米线状沟道区的表面。FET包括沿堆叠体的一对侧壁延伸的栅极堆叠体。栅极堆叠体包括栅极介电层和在栅极介电层上的金属层。金属层不在第一纳米线状沟道区与第二纳米线状沟道区之间延伸。

Description

具有堆叠的纳米线状沟道的场效应晶体管及其制造方法
本申请要求于2017年3月14日在美国专利商标局提交的第15/458,655号美国非临时专利申请以及2016年10月24日在美国专利商标局提交的发明名称为“具有堆叠纳米线状沟道的部分GAA纳米线状场效应晶体管及简单制造流程(Partial GAA Nanowire-like FETwith Stacked Nanowire-Like Channels with Simple Manufacturing Flow)”的第62/412,179号美国临时专利申请的优先权和权益，所述申请的全部内容通过引用包含于此。
技术领域
本公开总体上涉及场效应晶体管及制造场效应晶体管的方法。
背景技术
传统电路通常由非平面“鳍式”场效应晶体管(finFET)形成。传统finFET通常包括用作导电沟道区的多个竖直鳍。使鳍沟道区的宽度变窄改善了鳍沟道区中的电位的栅极控制。因此，传统finFET可以设置窄的鳍宽度以减小短沟道效应，因此能够使栅极长度缩小至更短。然而，随着栅极长度缩小，传统finFET会无法提供期望的性能(例如，Ieff-Ioff)。另外，传统finFET不是栅极完全覆盖(GAA)结构，因此栅极控制仅位于鳍的侧部，这限制了栅极长度进一步缩小。
未来的技术已经预期了由栅极完全覆盖(GAA)的纳米线(NW)FET或GAA纳米片(NS)FET形成电路以减小短沟道效应，因此能够使栅极长度缩小至更短。然而，GAA NW FET和GAANS FET均存在集成问题。例如，GAA FET需要内部分隔件以将GAA栅极金属与源极区/漏极区分隔开以减小寄生电容。另外，GAA FET通常需要将GAA栅极金属形成在上沟道区的底部与下沟道区的顶部之间的狭窄的竖直区域中以减小寄生电容。然而，在沟道区之间的狭窄的竖直区域中形成GAA栅极金属使得难以实现期望的阈值电压(Vt)。
发明内容
本公开涉及用于nFET和/或pFET装置的场效应晶体管(FET)的各种实施例。在一个实施例中，FET包括鳍，所述鳍包括纳米线状沟道区的堆叠体。所述堆叠体至少包括第一纳米线状沟道区和堆叠在第一纳米线状沟道区上的第二纳米线状沟道区。FET还包括位于所述鳍的相对侧上的源电极和漏电极。FET还包括位于第一纳米线状沟道区与第二纳米线状沟道区之间的包含SiGe的介电分隔区。介电分隔区从第二纳米线状沟道区的面对第一纳米线状沟道区的表面完全地延伸到第一纳米线状沟道区的面对第二纳米线状沟道区的表面。FET还包括沿着纳米线状沟道区的堆叠体的一对侧壁延伸的栅极堆叠体。栅极堆叠体包括栅极介电层和位于栅极介电层上的金属层。栅极堆叠体的金属层不在第一纳米线状沟道区与第二纳米线状沟道区之间延伸。
FET还可以包括位于所述鳍上的外部分隔件。介电分隔区可以延伸到外部分隔件下面的侧部范围(lateral extent)。介电分隔区延伸到的所述侧部范围可以与外部分隔件相同。
介电分隔区的材料可以与栅极介电层的介电材料不同。
介电分隔区可以是栅极堆叠体的栅极介电层的一部分。
纳米线状沟道区的堆叠体中的每个纳米线状沟道区可以具有约3nm至约8nm的宽度，诸如约4nm至约6nm。纳米线状沟道区的堆叠体中的每个纳米线状沟道区可以具有约4nm至约12nm的高度，诸如约4nm至约8nm。介电分隔区可以具有约2nm至约6nm的厚度，诸如约2nm至约4nm。
FET可以包括第一鳍和第二鳍，第二鳍具有与第一鳍相邻的纳米线状沟道区的第二堆叠体。第一鳍与第二鳍之间的分隔距离可以大于介电分隔区的厚度。
纳米线状沟道区的堆叠体的介电分隔区可以具有达到栅极堆叠体的栅极介电层的厚度的约两倍的厚度。
纳米线状沟道区的堆叠体中的每个纳米线状沟道区可以包括硅，第二纳米线状沟道区的面对第一纳米线状沟道区的表面和第一纳米线状沟道区的面对第二纳米线状沟道区的表面可以具有(100)的取向，纳米线状沟道区的堆叠体的一对侧壁可以均具有(110)的取向。
纳米线状沟道区的堆叠体中的每个纳米线状沟道区可以包括硅，第二纳米线状沟道区的面对第一纳米线状沟道区的表面、第一纳米线状沟道区的面对第二纳米线状沟道区的表面以及纳米线状沟道区的堆叠体的一对侧壁可以均具有(110)的取向。
第一纳米线状沟道区和第二纳米线状沟道区可以是应变的。
本公开还涉及形成用于nFET和/或pFET装置的场效应晶体管的各种方法。所述方法包括：在基底上形成交替的牺牲层和导电沟道层的堆叠体并对所述堆叠体进行蚀刻以形成至少一个鳍。所述至少一个鳍包括纳米线状沟道区的堆叠体，所述堆叠体至少包括第一纳米线状沟道区和堆叠在第一纳米线状沟道区上的第二纳米线状沟道区。所述方法还包括在所述至少一个鳍的第一侧上形成源电极，并在所述至少一个鳍的与第一侧相对的第二侧上形成漏电极。所述方法还包括形成位于纳米线状沟道区的堆叠体中的第一纳米线状沟道区与第二纳米线状沟道区之间的介电分隔区。介电分隔区从第二纳米线状沟道区的面对第一纳米线状沟道区的表面完全地延伸到第一纳米线状沟道区的面对第二纳米线状沟道区的表面。所述方法还包括形成包括栅极介电层和位于栅极介电层上的金属层的栅极堆叠体。栅极堆叠体沿着纳米线状沟道区的堆叠体的一对侧壁延伸，栅极堆叠体的金属层不在纳米线状沟道区的堆叠体中的第一纳米线状沟道区与第二纳米线状沟道区之间延伸。
所述方法还可以包括在所述至少一个鳍上形成外部分隔件。介电分隔区可以延伸到外部分隔件下面的侧部范围。介电分隔区延伸到的所述侧部范围可以与外部分隔件相同。
对所述堆叠体进行蚀刻的步骤可以包括形成第一鳍和与第一鳍相邻的第二鳍。第一鳍与第二鳍之间的水平分隔距离可以至少与在第一鳍或第二鳍中的相邻的纳米线状沟道区之间的竖直分隔距离一样大。
可以在形成栅极堆叠体期间形成介电分隔区，介电分隔区可以是栅极堆叠体的栅极介电层的一部分。
所述方法可以包括在形成介电分隔区之前去除牺牲层。
形成源电极和漏电极的步骤可以包括通过沉积Si缓冲层之后沉积SiGe或SiGeB层(诸如通过外延沉积工艺)来形成pFET源极区和漏极区，并且去除牺牲层的步骤可以由于Si缓冲层而不去除pFET源极区和漏极区。
牺牲层可以包括SiGe，pFET源极区和漏极区的层可以包括SiGe，pFET源极区和漏极区的与牺牲层相邻的部分可以具有与牺牲层中的Ge的浓度相同或不同的Ge的浓度。
形成源电极和漏电极的步骤可以包括通过外延沉积来形成包括Si的nFET源极区和漏极区，并且去除牺牲层的步骤可以由于Si而不去除nFET源极区和漏极区。
导电沟道层可以包括Si，牺牲层可以包括SiGe，SiGe的Ge含量可以为约10％至约50％。
所述方法还可以包括形成用于nFET和/或pFET装置的传统finFET，形成传统finFET的步骤可以不利用牺牲层。
导电沟道层可以包括Si，牺牲层可以包括SiGe，所述方法可以不包括在形成栅极堆叠体之前去除牺牲层的步骤。
提供发明内容部分以介绍本公开的实施例的特征和构思的选择，选择的特征和构思在下面的具体实施例方式部分进一步的描述。本发明内容部分不意在明确要求保护的主题的关键或必要特征，也无意用于限制要求保护的主题的范围。一个或更多个描述的特征可以与一个或更多个其它描述的特征组合以提供可工作的装置。
附图说明
通过结合下面的附图参照下面的详细描述，本公开的实施例的这些和其它特征和优点将变得更明显。在附图中，贯穿附图，相同的附图标记标识相同的特征和组件。附图不一定是按比例绘制的。
图1A和图1B分别是根据本公开的一个实施例的场效应晶体管(FET)的示意性透视图和示意性剖视图；
图2A和图2B分别描述形成根据本公开的一个实施例的FET的方法的任务的示意性剖视图和示意性俯视图；
图2C和图2D分别描述形成根据本公开的一个实施例的FET的方法的另一任务的示意性剖视图和示意性俯视图；
图2E描述形成根据本公开的一个实施例的FET的方法的进一步的任务的示意性俯视图；
图2F和图2G分别描述形成根据本公开的一个实施例的FET的方法的另一任务的示意性剖视图和示意性俯视图；
图2H和图2I分别描述形成根据本公开的一个实施例的FET的方法的另一任务的示意性剖视图和示意性俯视图；
图2J和图2K分别描述形成根据本公开的一个实施例的FET的方法的进一步的任务的示意性剖视图和示意性俯视图。
具体实施方式
本公开涉及场效应晶体管(FET)及其制造方法的各种实施例。本公开的FET包括：纳米线状沟道的堆叠体以及栅极堆叠体，其中，栅极堆叠体包括介电层和金属层。根据本公开的一个或更多个实施例，栅极堆叠体的介电层完全地围绕每个纳米线状沟道延伸，而栅极堆叠体的金属层沿着纳米线状沟道的侧部延伸，但不在纳米线状沟道的堆叠体中相邻的纳米线状沟道之间延伸。因此，本公开的FET为部分GAA纳米线状FET(即，部分GAA NW状FET)。沿着纳米线状沟道的侧壁设置完整的栅极堆叠体(即，介电层和金属层)，由于除了通过沿着每个纳米线状沟道的侧部的介电层与每个纳米线状沟道进行栅极耦合之外，还通过沿着每个纳米线状沟道的顶部和底部的介电层与每个纳米线状沟道进行栅极耦合，所以与传统finFET相比，提供了对沟道电位的改善的控制。本公开的FET被构造为通过改善对导电鳍式沟道区中的电位的栅极控制使得与传统FET相比能够使沟道长度缩小至更短。本公开的FET还被构造为能够使这些更短的沟道长度不会产生与传统的完整的栅极全覆盖(GAA)纳米片FET和完整的GAA纳米线FET相关的集成问题。
在下文中，将参照附图更详细地描述示例实施例，在附图中，同样的附图标记始终表示同样的元件。然而，本发明可以以各种不同的形式实施并且不应该被解释为仅限于在此示出的实施例。相反地，提供这些实施例作为示例，使得本公开将是彻底的和完整的，并将把本发明的方面和特征充分地传达给本领域技术人员。因此，可以不描述对于本领域普通技术人员用于完全理解本发明的方面和特征不必要的工艺、元件和技术。除非另外指出，否则同样的附图标记在附图和书面描述中始终表示同样的元件，因此，可以不重复对其的描述。
在附图中，为了清晰起见，可以夸大和/或简化元件、层和区域的相对尺寸。为了便于解释，在这里可使用诸如“在……之下”、“在……下面”、“下面的”、“在……下方”、“在……上面”和“上面的”等的空间相对术语来描述如在附图中所示的一个元件或特征与另一个或另外多个元件或特征的关系。将理解的是，除了在附图中描绘的方位之外，空间相对术语意在包含装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为“在”其它元件或特征“下面”、“之下”或“下方”的元件将随后被定位为“在”所述其它元件或特征的“上面”。因而，示例术语“在……下面”和“在……下方”可能包含上面和下面两种方位。可以另外对装置进行定向(例如，旋转90度或在其它方位)，并且应该对在此使用的空间相对描述语做出相应的解释。
将理解的是，虽然在这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是，这些元件、组件、区域、层和/或部分不应该受到这些术语的限制。这些术语用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件、第一组件、第一区域、第一层或第一部分可被命名为第二元件、第二组件、第二区域、第二层或第二部分。
将理解的是，当元件或层被称作“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可直接在所述另一元件或层上、直接连接到或直接结合到所述另一元件或层，或者可以存在一个或更多个中间元件或者中间层。此外，还将理解的是，当元件或层被称作为“在”两个元件或层“之间”时，该元件或层可以是两个元件或层之间的唯一的元件或层，或者还可以存在一个或更多个中间元件或中间层。
在这里使用的术语是出于描述具体实施例的目的，而并非意图限制本发明。如这里所使用的，除非上下文另外清楚地指出，否则单数形式的“一”和“一个(种/者)”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包括”、“包含”及其变形，说明存在陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如这里所用的，术语“和/或”包括一个或更多个相关列出项的任意和全部组合。当诸如“……中的至少一个(种)”的表述位于一列元件(要素)之后时，修饰整列的元件(要素)，而不是修饰该列中的个别元件(要素)。
如这里使用的，术语“基本上”、“大约”和类似的术语被用作近似的术语而不是程度的术语，并意图说明本领域普通技术人员将认可的测量值或计算值中的固有偏差。此外，当描述本发明的实施例时使用“可以(可)”是指“本发明的一个或更多个实施例”。如这里使用的，可认为术语“使用”及其变形分别与术语“利用”及其变形同义。另外，术语“示例性”意指示例或图示。
除非另有限定，否则用于此的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，除非这里明确这样限定，否则术语(诸如通用词典中定义的术语)应被解释为具有与它们在相关领域和/或本说明书的上下文中的含义一致的含义，并且不应该以理想化或过于形式化的含义来解释。
现在参照图1A至图1B，根据本公开的一个实施例的场效应晶体管(FET)100包括源电极101、漏电极102、在源电极101和漏电极102之间延伸的至少一个鳍103以及包括栅极介电层105和位于介电层105上的金属层106的栅极堆叠体104。源电极101和漏电极102、鳍103以及栅极堆叠体104形成在基底107(例如，体硅基底或绝缘体上硅(SOI)基底)上。如图1B所示，每个鳍103被划分或分隔成离散的纳米线状沟道区108的堆叠体。尽管在所示实施例中堆叠体包括三个纳米线状沟道区108，但是在一个或更多个实施例中，堆叠体可以包括任何其它合适数量的纳米线状沟道区108，诸如，两个沟道区或多于三个沟道区。在一个或更多个实施例中，纳米线状沟道区108可以是应变的(strained)。
如图1B所示，栅极堆叠体104的栅极介电层105或栅极介电层105的一部分完全围绕每个纳米线状沟道区108(即，栅极堆叠体104的栅极介电层105或栅极介电层105的一部分沿着每个纳米线状沟道区108的上表面109、下表面110和一对相对侧壁或侧表面111、112延伸)。因此，在示出的实施例中，对于每对相邻的纳米线状沟道区108而言，栅极堆叠体104的栅极介电层105或栅极介电层105的一部分将下面的纳米线状沟道区108的上表面109与上面的纳米线状沟道区108的下表面110分隔开。此外，在示出的实施例中，栅极堆叠体104的金属层106沿着纳米线状沟道区108的侧表面111、112延伸并且沿着最上面的纳米线状沟道区108的上表面109延伸(即，金属层106围绕鳍103的纳米线状沟道区108延伸或者覆盖鳍103的纳米线状沟道区108)，但是金属层106不在相邻的纳米线状沟道区108之间或者最下面的纳米线状沟道区108与基底107之间延伸。因此，在示出的实施例中，整个栅极堆叠体104(即，栅极介电层105和金属层106)未充分地或完全地围绕每个纳米线状沟道区108延伸，从而本公开的FET 100为部分的栅极完全覆盖(GAA)FET而不是完整的GAA FET。沿着纳米线状沟道区108的侧表面111、112设置完整的栅极堆叠体104，由于除了通过沿着每个纳米线状沟道区108的侧表面111、112的栅极介电层105与每个纳米线状沟道区108进行栅极耦合之外，还通过沿着每个纳米线状沟道区108的上表面109和下面表110的栅极介电层105与每个纳米线状沟道区108进行栅极耦合，所以与传统的鳍式场效应晶体管(finFET)结构相比，提供了对沟道电位的改善的控制。
在一个或更多个实施例中，栅极堆叠体104的栅极介电层105可以不在相邻的纳米线状沟道区108之间延伸，或者可以基本上不在相邻的纳米线状沟道区108之间延伸，FET100可以包括将相邻的纳米线状沟道区108分隔开的单独的介电层。所述单独的介电层可以由与栅极堆叠体104的栅极介电层105的介电材料不同的介电材料形成。即，所述单独的介电层可以沿着纳米线状沟道区108的上表面109和下表面110延伸，栅极介电层105可以沿着纳米线状沟道区108的侧表面111、112延伸，使得在相邻的纳米线状沟道区108之间(例如，沿着纳米线状沟道区108的上表面109和下表面110)延伸的介电层的介电常数与沿着纳米线状沟道区108的侧表面111、112延伸的栅极介电层105的介电常数不同。因此，FET 100包括将相邻的纳米线状沟道区108竖直分隔开的一个或更多个分隔的区域113，所述分隔的区域113可以由与栅极堆叠体104的栅极介电层105的介电材料相同或不同的介电材料形成。设置沿着纳米线状沟道区108的上表面109和下表面110延伸的一个或更多个介电层(所述一个或更多个介电层具有与沿着纳米线状沟道区108的侧表面111、112延伸的栅极介电层105的介电常数不同的介电常数)可以提供沿着纳米线状沟道区108的上表面109和下表面110的改善的电子传输和/或可以提供与纳米线状沟道区108的上表面109和下表面110的更期望的栅极耦合。
在一个或更多个实施例中，纳米线状沟道区108可以具有约3nm至约8nm的沟道宽度W以及约4nm至约12nm的沟道高度H，栅极堆叠体104的栅极介电层113在纳米线状沟道区108之间延伸的部分可以具有约2nm至约6nm的厚度T，从而鳍103的相邻的纳米线状沟道区108被分隔开约2nm至约6nm。在一个或更多个实施例中，纳米线状沟道区108可以具有约4nm至约6nm的沟道宽度W以及约4nm至约8nm的沟道高度H，栅极堆叠体104的栅极介电层113在纳米线状沟道区108之间延伸的部分可以具有约2nm至约4nm的厚度T，从而鳍103的相邻的纳米线状沟道区108被分隔开约2nm至约4nm。设置沟道高度H约4nm至约8nm(例如，约3nm至约7nm)的纳米线状沟道区108并设置栅极堆叠体104的栅极介电层113在纳米线状沟道区108之间延伸的部分(该部分可以具有约2nm至约4nm的厚度T)，由于量子限域效应(quantumconfinement)使注入速度增加，所以可以在鳍103的纳米线状沟道区108中获得改善的电子传输。此外，这种增加的注入速度基本上不被增加的声子或表面粗糙度散射率抵消。设置沟道高度H约4nm至约8nm(例如，约3nm至约7nm)的纳米线状沟道区108并设置栅极堆叠体104的栅极介电层113在纳米线状沟道区108之间延伸的部分(该部分可以具有约2nm至约4nm的厚度T)，由于从栅极堆叠体104到纳米线状沟道区108的上表面109和下表面110的边缘电场的耦合，所以可以进一步获得鳍103的纳米线状沟道区108的改善的静电控制，从而减小短沟道效应，并且如果需要的话，能够使栅极长度缩小至更短。
在示出的实施例中，FET 100还包括第二鳍103，所述第二鳍103包括与包括纳米线状沟道区108的第一堆叠体的第一鳍103相邻的纳米线状沟道区108的第二堆叠体。在示出的实施例中，栅极堆叠体104(即，栅极介电层105和金属层106)以与栅极堆叠体104围绕第一鳍103延伸的方式相同的方式围绕第二鳍103延伸。在一个或更多个实施例中，FET 100可以包括任何其它合适数量的鳍，诸如以三个鳍或更多个鳍为例，每个鳍包括纳米线状沟道区108的堆叠体。在一个或更多个实施例中，第一鳍103(即，纳米线状沟道区108的第一堆叠体)与第二鳍103(即，纳米线状沟道区108的第二堆叠体)分隔开的距离D至少与在第一堆叠体和第二堆叠体中的相邻的纳米线状沟道区108之间的分隔距离一样大(例如，纳米线状沟道区108的第一堆叠体与第二堆叠体之间的水平分隔距离D至少与栅极介电层105的将相邻的纳米线状沟道区108竖直分隔开的部分的厚度T一样大)。在一个或更多个实施例中，纳米线状沟道区108的第一堆叠体与纳米线状沟道区108的第二堆叠体分隔开的距离D大于在第一鳍103和第二鳍103中的相邻的纳米线状沟道区108之间的分隔距离。
此外，在一个或更多个实施例中，栅极介电层105的将相邻的纳米线状沟道区108竖直分隔开的部分的厚度T与栅极介电层105的沿着纳米线状沟道区108的侧表面111、112延伸的部分的厚度tD不同(例如，栅极介电层105的沿着纳米线状沟道区108的上表面109和下表面110延伸的部分的厚度T与栅极介电层105的沿着纳米线状沟道区108的侧表面111、112延伸的部分的厚度tD不同)。即，栅极介电层105可以具有不均匀的(例如，变化的)厚度。在一个或更多个实施例中，栅极介电层105的将相邻的纳米线状沟道区108竖直分隔开的部分的厚度T等于或小于栅极介电层105的沿着纳米线状沟道区108的侧表面111、112延伸的部分的厚度tD的约两倍。
在一个或更多个实施例中，栅极堆叠体104的栅极介电层105的厚度tD可以为约1nm至约3nm，栅极堆叠体104的金属层106的厚度tM可以比具有约1nm至约5nm厚度的逸出功调制金属层的厚度大。
在一个或更多个实施例中，FET 100可以包括一个或更多个n型FET和/或一个或更多个p型FET。在一个或更多个实施例中，纳米线状沟道区108可以由硅(Si)形成，纳米线状沟道区108的上表面109和下表面110具有(100)的取向，并且纳米线状沟道区108的侧表面111、112具有(110)的取向。在一个或更多个实施例中，纳米线状沟道区108可以由Si形成，纳米线状沟道区108的上表面109和下表面110具有(110)的取向，纳米线状沟道区108的侧表面111、112具有(110)的取向。在一个或更多个实施例中，FET 100包括具有由Si形成的纳米线状沟道区108的n型FET，和/或具有由硅锗(SiGe)形成的纳米线状沟道区108的p型FET，纳米线状沟道区108的上表面109和下表面110具有(110)的取向或者(100)的取向，并且纳米线状沟道区108的侧表面111、112具有(110)的取向。在FET 100包括有n型FET和p型FET两者的一个或更多个实施例中，n型FET的纳米线状沟道区108的上表面109和下表面110的取向可以与p型FET的纳米线状沟道区108的上表面109和下表面110的取向相同。在FET 100包括有n型FET和p型FET两者的一个或更多个实施例中，n型FET和p型FET两者的纳米线状沟道区108可以由Si形成，n型FET的纳米线状沟道区108的上表面109和下表面110可以具有(100)的取向，并且p型FET的纳米线状沟道区108的上表面109和下表面110可以具有(110)的取向。在FET 100包括有n型FET和p型FET两者的一个或更多个实施例中，n型FET和p型FET两者的纳米线状沟道区108可以由Ge形成，n型FET的纳米线状沟道区108的上表面109和下表面110可以具有(111)的取向，并且p型FET的纳米线状沟道区108的上表面109和下表面110可以具有(110)的取向。在FET 100包括有n型FET和p型FET两者的一个或更多个实施例中，n型FET的纳米线状沟道区108可以由Si、Ge、SiGe或III-V族材料制成，p型FET的纳米线状沟道区108可以由Si、Ge或SiGe制成，并且n型FET或者p型FET的纳米线状沟道区108的上表面109和下表面110的表面取向可以是Si(110)、Ge(110)、n型Si FET(100)、p型Si FET(110)、n型Ge FET(111)或p型Ge FET(110)。
在一个或更多个实施例中，栅极堆叠体104的栅极介电层105可以由诸如以K大于10的材料(例如，HFO2)为例的高K介电材料形成。在一个或更多个实施例中，纳米线状沟道区108可以由Si、SiGe、Ge或III-V族材料形成，诸如砷化铟镓(InGaAs)、砷化铟(InAs)或锑化铟(InSb)。
在一个或更多个实施例中，栅极堆叠体104的金属层106可以包括逸出功调制金属层。在一个或更多个实施例中，栅极堆叠体104的金属层106可以包括与逸出功调制金属层相邻的低电阻金属覆层。
图2A至2K描述了形成根据本公开的一个实施例的场效应晶体管(FET)的方法的任务。如图2A和图2B所示，所述方法包括在硅基底203上逐层沉积交替的牺牲层201和导电沟道层202的堆叠体的任务，使得最下面的牺牲层201直接位于硅基底203上，每个导电沟道层202位于一对牺牲层201之间。硅基底203可以包括(100)或(110)的硅(Si)基底。虽然在示出的实施例中，所述任务包括沉积三个导电沟道层202和四个牺牲层201，但是在一个或更多个实施例中，所述任务可以包括根据期望的FET的尺寸来沉积任何其它合适数量的导电沟道层202和牺牲层201(例如，任务可以包括沉积一个或更多个导电沟道层202)。在一个或更多个实施例中，牺牲层201由SiGe形成，导电沟道层202由Si形成。在一个或更多个实施例中，牺牲层201的SiGe材料可以包括在约10％至约50％(例如，约15％至约35％或约20％至约30％)的范围内的Ge。在一个或更多个实施例中，牺牲层201具有约2nm至约6nm(例如，约2nm至约4nm)的厚度，导电沟道层202具有约4nm至约12nm的厚度(例如，约4nm至约8nm的厚度)。在一个或更多个实施例中，导电沟道层202可以不由Si和SiGe形成，牺牲层201可以不由Si和SiGe形成。在一个或更多个实施例中，导电沟道层202和牺牲层201可以是任何其它合适的材料，从而可以相对于针对n型FET、p型FET或者n型FET和p型FET两者的导电沟道层202来选择性地蚀刻牺牲层201。在FET为n型FET的一个或更多个实施例中，导电沟道层202和牺牲层201的材料可以分别为诸如InGaAs和InP的III-V族材料。在一个或更多个实施例中，针对n型FET或p型FET，导电沟道层202和牺牲层201的材料可以分别为诸如Ge和SiGe的IV族材料。在FET为p型FET的一个或更多个实施例中，导电沟道层202和牺牲层201的材料可以分别为诸如SiGe和Si的IV族材料。
在一个或更多个实施例中，导电沟道层202可以由Si形成，导电沟道层202的上表面和下表面具有(100)的取向，导电沟道层202的侧壁具有(110)的取向。在一个或更多个实施例中，导电沟道层202可以由Si形成，导电沟道层202的上表面和下表面具有(110)的取向，导电沟道层202的侧壁具有(110)的取向。在FET包括n型FET和p型FET两者的一个或更多个实施例中，n型FET具有由Si形成的导电沟道层202，p型FET具有由SiGe形成的导电沟道层202，导电沟道层202的上表面和下表面具有(110)的取向或(100)的取向，导电沟道层202的侧壁具有(110)的取向。在FET包括n型FET和p型FET两者的一个或更多个实施例中，n型FET的导电沟道层202的上表面和下表面的取向可以与p型FET的导电沟道层202的上表面和下表面的取向相同。在FET包括n型FET和p型FET两者的一个或更多个实施例中，n型FET和p型FET两者的导电沟道层202可以由Si形成，n型FET的导电沟道层202的上表面和下表面可以具有(100)的取向，p型FET的导电沟道层202的上表面和下表面可以具有(110)的取向。在FET包括n型FET和p型FET两者的一个或更多个实施例中，n型FET和p型FET两者的导电沟道层202可以由Ge形成，n型FET的导电沟道层202的上表面和下表面可以具有(111)取向，并且p型FET的导电沟道层202的上表面和下表面可以具有(110)取向。在FET包括n型FET和p型FET两者的一个或更多个实施例中，n型FET的导电沟道层202可以由Si、Ge、SiGe或III-V族材料制成，p型FET的导电沟道层202可以由Si、Ge或SiGe制成，并且n型FET或者p型FET的导电沟道层202的上表面和下表面的表面取向可以是Si(110)、Ge(110)、n型Si FET(100)、p型Si FET(110)、n型Ge FET(111)或p型Ge FET(110)。
在导电沟道层202由来自不同族(例如，IV族、III-V族)的材料形成和/或导电沟道层202不具有相同的表面取向的一个或更多个实施例中，可以通过从绝缘体上的起始材料外延生长和/或通过从块体(bulk)基底单独进行外延生长来形成导电沟道层202。
现在参照图2C和图2D，根据本公开的一个实施例的方法包括对导电沟道层202和牺牲层201的堆叠体进行图案化并进行蚀刻以形成至少一个鳍204的任务。可以通过诸如以光刻、侧壁图像转印或干蚀刻为例的任何合适的工艺或技术来执行对交替的导电沟道层202和牺牲层201的堆叠体进行图案化并进行蚀刻的任务。在示出的实施例中，所述任务包括形成两个相邻的鳍204，但是在一个或更多个实施例中，所述任务可以包括形成诸如一个鳍或三个或更多个鳍的任何其它期望数量的鳍204。如图2C所示，每个鳍204包括由导电沟道层202的材料形成的纳米线状沟道区205的堆叠体。对所述堆叠体进行图案化并进行蚀刻的任务包括形成具有期望的沟道高度H、期望的沟道宽度W的一个或更多个鳍，并且在两个或更多个鳍的情况下，形成在相邻的鳍204之间具有期望的水平分隔距离D的鳍204。在一个或更多个实施例中，所述方法包括形成两个或更多个鳍204，其中，两个相邻的鳍204之间的水平分隔距离D至少与牺牲层201的厚度T一样大。在一个或更多个实施例中，所述任务可以包括形成具有约3nm至约8nm的沟道宽度W(诸如以约4nm至约6nm的沟道宽度W为例)的一个或多个鳍204。一个或多个鳍204的沟道宽度W可以根据设计FET以使FET并入其中的器件的类型而变化。在一个或更多个实施例中，形成一个或多个鳍204的任务可以包括单个掩模任务和单个蚀刻任务或者两个或更多个掩模任务和蚀刻任务。另外，在一个或更多个实施例中，所述任务可以包括对沟道层材料或牺牲层材料进行非选择性的蚀刻(例如，干蚀刻)。此外，所述任务可以用于形成nFET和pFET的一个或更多个鳍204。
继续参照图2D，所述方法还包括：通过诸如氮化物沉积的本领域已知的任何工艺来形成虚设栅极206(例如，由氧化物/多晶硅/氮化物形成的虚设栅极)并形成外部侧壁分隔件207的任务。
所述方法还包括遮蔽源极区和漏极区并且在未被以上参照图2C和图2D描述的任务期间形成的虚设栅极206和外部侧壁分隔件207保护的区域中对一个或更多个鳍204进行蚀刻的任务。在一个或更多个实施例中，对一个或更多个鳍204的蚀刻一直向下执行到硅基底203或者到硅基底203中。
现在参照图2E，所述方法还包括：通过例如外延沉积来形成源极区208和漏极区209(例如，nFET源极区和漏极区或者pFET源电极和漏电极)的任务。在一个或更多个实施例中，源极区208和漏极区209可以是由任何合适的材料(诸如Si、SiP或SiCP)形成的nFET源极区和漏极区。在一个或更多个实施例中，nFET源极区208和漏极区209可以由具有诸如磷(P)或碳(C)的杂质的Si来形成。在外延沉积的任务期间，源极区208和漏极区209将从蚀刻区域的底部并沿着蚀刻区域的侧壁形成，从而将源极区208和漏极区209连接到纳米线状沟道区205和牺牲层201。另外，在一个或更多个实施例中，在外延沉积的任务期间，nFET源极区208和漏极区209从硅基底203生长以使得在沟道区中产生应变。
所述方法还包括去除源极区208和漏极区209的遮蔽(即，去遮挡源极区208和漏极区209)的任务。
在一个或更多个实施例中，形成源极区208和漏极区209的任务可以包括通过例如外延沉积来形成pFET源极区和漏极区的任务。在一个或更多个实施例中，形成pFET源极区208和漏极区209的任务包括沉积具有例如约1nm至约5nm(例如，约1.5nm)的厚度的Si的缓冲层，然后沉积SiGe、SiGeB或类似材料的层。在一个或更多个实施例中，所述任务可包括沉积具有诸如硼(B)或锡(Sn)的杂质的SiGe层。在一个或更多个实施例中，缓冲层的与牺牲层201相邻的部分可以由SiGe形成。在一个或更多个实施例中，pFET源极区208和漏极区209的与SiGe牺牲层201相邻的SiGe的部分可以具有与SiGe牺牲层201相同或者不同的Ge浓度。在牺牲层201由Si形成的一个或更多个实施例中，形成pFET源极区208和漏极区209的任务可以不包括沉积Si的缓冲层，但是在一个或更多个实施例中，即使当牺牲层201由Si形成时，形成pFET源极区208和漏极区209的任务也可以包括沉积Si的缓冲层。在外延沉积的任务期间，pFET源极区208和漏极区209将从蚀刻区域的底部并沿着蚀刻区域的侧壁形成，从而将源极区208和漏极区209连接到纳米线状沟道区205和牺牲层201。另外，在一个或更多个实施例中，在外延沉积的任务期间，pFET源极区208和漏极区209从硅基底203生长以使得在沟道区中产生应变。
现在参照图2F至2G，所述方法还包括沉积层间介电层(ILD)210、对虚设栅极206的顶部执行化学机械平坦化(CMP)，然后去除虚设栅极206以暴露一个或更多个鳍204的任务。继续参照图2F和图2G，所述方法还包括通过相对于Si具有选择性的(包括相对于Si纳米线状沟道区205具有选择性的)湿蚀刻或者干蚀刻来去除SiGe牺牲层201的任务。因为pFET源极区208和漏极区209或nFET源极区208和漏极区209包括与牺牲层201相邻的Si材料，所以牺牲层201的选择性蚀刻将不会蚀刻到pFET源极区208和漏极区209或nFET源极区208和漏极区209中。在牺牲层201具有足够的介电性质的一个或更多个实施例中(例如，对于nFET来说，牺牲层201由SiGe或InP形成)，所述方法可以不包括在如下所述的形成栅极堆叠体211的后续任务之前去除牺牲层201的任务。在一个或更多个实施例中，所述方法可以包括在形成栅极堆叠体211的任务之前部分地去除牺牲层201。
现在参照图2H至图2K，所述方法还包括：通过本领域已知的任何过程或工艺(诸如原子层沉积(ALD))形成栅极介电层212(参见图2H和图2I)然后在栅极介电层212上形成金属层213(图2J和2K)，由此形成栅极堆叠体211。在形成栅极堆叠体211的任务期间，栅极介电层212或栅极介电层212的一部分填充已去除的牺牲层201的区域(即，栅极介电层212或栅极介电层212的一部分填充先前被牺牲层201占据的区域)。栅极介电层212还形成在一个或多个鳍204中的每个上方(即，在每个鳍204中，栅极介电层212沿着纳米线状沟道区205的侧部并沿着最上面的纳米线状沟道区205的上表面形成)。因此，在形成栅极堆叠体211的任务之后，鳍204中的每个包括由栅极介电层212的一部分分隔开的两个或更多个纳米线状沟道区205的堆叠体。此外，在形成栅极堆叠体211的任务期间，在栅极介电层212上并且围绕一个或多个鳍204中的每个形成金属层213，使得金属层213沿着纳米线状沟道区205的侧壁并且沿着每个鳍204的最上面的纳米线状沟道区205的上表面延伸。由于栅极介电层212或栅极介电层212的一部分填充了已去除的牺牲层201的区域，所以栅极堆叠体211的金属层213不会沉积到已去除的牺牲层201的区域中。因此，在形成栅极堆叠体211的任务之后，栅极堆叠体211的金属层213不会在纳米线状沟道区205之间延伸(即，与栅极介电层212不同，金属层213不沿着每个纳米线状沟道区205的上表面和下表面延伸)。
在一个或更多个实施例中，所述方法可以包括在已去除的牺牲层201的区域中形成(例如，沉积)介电层，并在形成栅极堆叠体211的任务之前去除(例如，蚀刻)介电层的沿着纳米线状沟道区205的侧壁的部分的任务(例如，所述方法可以包括在形成栅极堆叠体211之前沿着纳米线状沟道区205的上表面和下表面形成介电层)。介电层的介电材料与栅极堆叠体211的栅极介电层212的介电材料不同(例如，介电层具有与栅极介电层212的介电常数不同的介电常数)。因此，在形成栅极堆叠体211的任务之后，在相邻的纳米线状沟道区205之间(例如，沿着纳米线状沟道区205的上表面和下表面)延伸的介电层的介电常数与沿着纳米线状沟道区205的侧壁延伸的栅极介电层的介电常数不同。沿着纳米线状沟道区205的侧壁与沿着纳米线状沟道区205的上表面和下表面设置具有不同介电常数的介电层可以沿着纳米线状沟道区205的上表面和下表面提供改善的电子传输和/或提供与纳米线状沟道区205的上表面和下表面的更期望的栅极耦合。
所述方法还包括通过本领域已知的任务来完成FET以及包括一个或更多个FET的电路的形成，所述任务包括使栅极金属能够仅位于已经去除了虚设栅极的区域中的CMP任务，然后是形成接触的任务，以及形成后端制程(back-end-of-line,BEOL)的任务。另外，在一个或更多个实施例中，所述方法可以包括与根据上述的本公开的任务而形成的FET在同一个芯片/电路上形成部分的栅极完全覆盖(GAA)FET、传统完整的GAA FET和/或传统finFET。

Claims (20)

1.一种用于nFET和/或pFET装置的场效应晶体管，所述场效应晶体管包括：
鳍，包括纳米线状沟道区的堆叠体，所述纳米线状沟道区的堆叠体至少包括第一纳米线状沟道区和堆叠在第一纳米线状沟道区上的第二纳米线状沟道区；
源电极和漏电极，位于鳍的相对侧上；
介电分隔区，位于第一纳米线状沟道区与第二纳米线状沟道区之间并且包含SiGe，介电分隔区从第二纳米线状沟道区的面对第一纳米线状沟道区的表面完全地延伸到第一纳米线状沟道区的面对第二纳米线状沟道区的表面；
栅极堆叠体，沿着纳米线状沟道区的堆叠体的一对侧壁延伸，栅极堆叠体包括栅极介电层和位于栅极介电层上的金属层，
其中，栅极堆叠体的金属层不在第一纳米线状沟道区与第二纳米线状沟道区之间延伸。
2.如权利要求1所述的场效应晶体管，所述场效应晶体管还包括位于鳍上的外部分隔件，其中，介电分隔区延伸到外部分隔件下面的侧部范围。
3.如权利要求1所述的场效应晶体管，其中，介电分隔区的材料与栅极介电层的介电材料不同。
4.如权利要求3所述的场效应晶体管，其中，场效应晶体管为nFET。
5.如权利要求1所述的场效应晶体管，其中，介电分隔区包括栅极堆叠体的栅极介电层的一部分。
6.如权利要求1所述的场效应晶体管，其中，
纳米线状沟道区的堆叠体中的每个纳米线状沟道区具有3nm至8nm的宽度，
纳米线状沟道区的堆叠体中的每个纳米线状沟道区具有4nm至12nm的高度，
介电分隔区具有2nm至6nm的厚度。
7.如权利要求1所述的场效应晶体管，其中，
纳米线状沟道区的堆叠体中的每个纳米线状沟道区具有4nm至6nm的宽度，
纳米线状沟道区的堆叠体中的每个纳米线状沟道区具有4nm至8nm的高度，
介电分隔区具有2nm至4nm的厚度。
8.如权利要求1所述的场效应晶体管，其中，纳米线状沟道区的堆叠体的介电分隔区具有达到栅极堆叠体的栅极介电层的厚度的约两倍的厚度。
9.如权利要求1所述的场效应晶体管，其中，
纳米线状沟道区的堆叠体中的每个纳米线状沟道区包括硅，
第二纳米线状沟道区的面对第一纳米线状沟道区的表面、第一纳米线状沟道区的面对第二纳米线状沟道区的表面以及纳米线状沟道区的堆叠体的一对侧壁均具有(110)的取向。
10.如权利要求1所述的场效应晶体管，其中，第一纳米线状沟道区和第二纳米线状沟道区是应变的。
11.一种形成用于nFET和/或pFET装置的场效应晶体管的方法，所述方法包括：
在基底上形成交替的牺牲层和导电沟道层的堆叠体；
对堆叠体进行蚀刻以形成至少一个鳍，所述至少一个鳍包括纳米线状沟道区的堆叠体，所述纳米线状沟道区的堆叠体至少包括第一纳米线状沟道区和堆叠在第一纳米线状沟道区上的第二纳米线状沟道区；
在所述至少一个鳍的第一侧上形成源电极；
在所述至少一个鳍的与第一侧相对的第二侧上形成漏电极；
形成位于纳米线状沟道区的堆叠体中的第一纳米线状沟道区与第二纳米线状沟道区之间的介电分隔区，介电分隔区从第二纳米线状沟道区的面对第一纳米线状沟道区的表面完全地延伸到第一纳米线状沟道区的面对第二纳米线状沟道区的表面；以及
形成包括栅极介电层和位于栅极介电层上的金属层的栅极堆叠体，
其中，栅极堆叠体沿着纳米线状沟道区的堆叠体的一对侧壁延伸，
其中，栅极堆叠体的金属层不在纳米线状沟道区的堆叠体中的第一纳米线状沟道区与第二纳米线状沟道区之间延伸。
12.如权利要求11所述的方法，所述方法还包括在所述至少一个鳍上形成外部分隔件，其中，介电分隔区延伸到外部分隔件下面的侧部范围。
13.如权利要求11所述的方法，其中，在形成栅极堆叠体期间形成介电分隔区，其中，介电分隔区包括栅极堆叠体的栅极介电层的一部分。
14.如权利要求11所述的方法，所述方法还包括在形成介电分隔区之前去除牺牲层。
15.如权利要求14所述的方法，其中，形成源电极和漏电极的步骤包括通过沉积Si缓冲层然后沉积SiGe或SiGeB的层来形成pFET源极区和漏极区，其中，去除牺牲层的步骤由于所述Si缓冲层而不去除pFET源极区和漏极区。
16.如权利要求15所述的方法，其中：
牺牲层包括SiGe，
pFET源极区和漏极区的层包括SiGe，
pFET源极区和漏极区的与牺牲层相邻的部分具有与牺牲层中的Ge的浓度相同或不同的Ge的浓度。
17.如权利要求14所述的方法，其中，形成源电极和漏电极的步骤包括通过外延沉积来形成包括Si的nFET源极区和漏极区，其中，去除牺牲层的步骤由于所述Si而不去除nFET源极区和漏极区。
18.如权利要求11所述的方法，其中，导电沟道层包括Si，牺牲层包括SiGe，其中，SiGe的Ge含量为10％至50％。
19.如权利要求11所述的方法，所述方法还包括：形成用于nFET和/或pFET装置的传统的鳍式场效晶体管，其中，形成传统的鳍式场效晶体管的步骤不利用牺牲层。
20.如权利要求11所述的方法，其中，导电沟道层包括Si，牺牲层包括SiGe，其中，所述方法不包括在形成栅极堆叠体之前去除牺牲层的步骤。
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