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TW201824400A - 半導體裝置的製造方法 - Google Patents

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TW201824400A
TW201824400A TW106140278A TW106140278A TW201824400A TW 201824400 A TW201824400 A TW 201824400A TW 106140278 A TW106140278 A TW 106140278A TW 106140278 A TW106140278 A TW 106140278A TW 201824400 A TW201824400 A TW 201824400A
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李承翰
沙哈吉Ｂ 摩爾
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置的製造方法，包括：形成第一鰭狀物與第二鰭狀物於基板上；沉積隔離材料包圍第一鰭狀物與第二鰭狀物；形成閘極結構沿第一鰭狀物與第二鰭狀物的側壁與上表面上；使閘極結構外部的第一鰭狀物與第二鰭狀物形成凹陷，以形成第一鰭狀物中的第一凹陷與第二鰭狀物中的第二凹陷；磊晶成長第一源極/汲極材料，自第一凹陷與第二凹陷凸出；以及磊晶成長第二源極/汲極材料於第一源極/汲極材料上，其中第二源極/汲極材料成長於第一源極/汲極材料的相對端的最外表面上的速率較成長於第一源極/汲極材料的相對端之間的第一源極/汲極材料的表面上的速率慢，以及其中第二源極/汲極材料相對於第一源極/汲極材料具有較高的摻雜濃度。

Description

半導體裝置的製造方法
本揭露關於半導體裝置，更特別關於鰭式場效電晶體(FinFET)裝置及其形成方法。
當半導體產業朝向奈米技術的製程節點邁進，以求更高的裝置密度、更高的效能、與更低的成本時，在三維設計的開發上，例如鰭式場效電晶體(FinFET)，面臨製程與設計的問題。一般的鰭式場效電晶體具有自基板延伸的薄的垂直鰭狀物(或鰭狀結構)，其藉由例如蝕刻基板的部份矽層而形成。鰭式場效電晶體的通道形成於此垂直鰭狀物中。閘極提供於鰭狀物上，例如包覆鰭狀物。閘極位於通道的兩側上，可讓閘極自通道兩側控制通道。然而，在半導體製程中實施這些結構與製程仍屬挑戰。
根據一實施例，本揭露半導體裝置的製造方法包括：形成第一鰭狀物與第二鰭狀物於基板上，第二鰭狀物鄰近第一鰭狀物；沉積隔離材料包圍第一鰭狀物與第二鰭狀物，隔離材料的第一部分位於第一鰭狀物與第二鰭狀物之間，第一鰭狀物與第二鰭狀物的上部延伸於隔離材料的上表面上；形成閘極結構沿第一鰭狀物與第二鰭狀物的側壁與上表面上；使閘極結構外部的第一鰭狀物與第二鰭狀物形成凹陷，以形成第一鰭 狀物中的第一凹陷與第二鰭狀物中的第二凹陷；磊晶成長第一源極/汲極材料，自第一鰭狀物的第一凹陷凸出，以及自第二鰭狀物的第二凹陷凸出；以及磊晶成長第二源極/汲極材料於第一源極/汲極材料上，其中第二源極/汲極材料成長於第一源極/汲極材料的相對端的最外表面上的速率較成長於第一源極/汲極材料的相對端之間的第一源極/汲極材料的表面上的速率慢，以及其中第二源極/汲極材料相對於第一源極/汲極材料具有較高的摻雜濃度。
根據一實施例，本揭露半導體裝置的製造方法包括：形成鰭狀物於基板上；形成隔離區包圍鰭狀物，隔離區的第一部分位於相鄰鰭狀物之間；形成閘極結構於鰭狀物上；使與閘極結構相鄰的部分鰭狀物形成凹陷；以及形成源極/汲極區於閘極結構的相對側上，源極/汲極區的至少其中之一延伸超過隔離區的第一部分，其中形成源極/汲極區包括：利用第一磊晶製程形成第一磊晶層於鰭狀物的凹陷部分上，以及利用不同於第一磊晶製程的第二磊晶製程形成第二磊晶層，延伸超過第一磊晶層，其中第二磊晶製程促進相鄰第一磊晶層之間的成長，並抑制最外層磊晶層上的成長。
根據一實施例，本揭露半導體裝置包括：第一鰭狀物於基板上；第二鰭狀物於基板上，第二鰭狀物鄰近第一鰭狀物；隔離區，包圍第一鰭狀物與第二鰭狀物，隔離區的第一部分位於第一鰭狀物與第二鰭狀物之間；閘極結構，沿第一鰭狀物與第二鰭狀物的側壁與上表面上，閘極結構定義通道區於第一鰭狀物與第二鰭狀物中；源極/汲極區，於與閘極結構相 鄰的第一鰭狀物與第二鰭狀物上，源極/汲極區包括第二磊晶區於第一磊晶區上，其中第二磊晶區的摻雜濃度高於第一磊晶區的摻雜濃度；以及矽化物，於源極/汲極區上。
A-A、B-B‧‧‧剖面線
T1‧‧‧半導體鰭狀物頂部與矽化物層之間的距離
θ‧‧‧側壁角度
30‧‧‧鰭式場效電晶體
32、50‧‧‧基板
34、62‧‧‧隔離區
36‧‧‧鰭狀物
38、66‧‧‧閘極介電物
40、68‧‧‧閘極
42、44‧‧‧源極/汲極區
52、56‧‧‧罩幕層(硬罩幕)
54‧‧‧基板的圖案化部分
58‧‧‧冠結構
60、64、81‧‧‧半導體條狀物(半導體鰭狀物)
62’‧‧‧凹陷隔離區
70‧‧‧罩幕
72‧‧‧閘極密封間隙子材料
76‧‧‧凹陷
80‧‧‧第一磊晶層
82‧‧‧氣隙
86‧‧‧第二磊晶層
88‧‧‧覆蓋層
90‧‧‧層間介電物
92‧‧‧矽化物層
94‧‧‧接觸
第1圖係一例中，一種鰭式場效電晶體(FinFET)的三維立體圖。
第2、3、4、5、6A-6B、7A-7B、8-15圖係根據部分實施例，一種鰭式場效電晶體(FinFET)製造方法中間階段的剖面示意圖。
下述內容提供的不同實施例可實施本揭露的不同結構。特定構件與排列的實施例係用以簡化本揭露而非侷限本揭露。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
根據不同實施例，提供鰭式場效電晶體(FinFET)及其形成方法，並說明形成鰭式場效電晶體的中間階段。部分實施例討論採用先閘極(gate-first)製程形成鰭式場效電晶體。在其他實施例中，亦可採用後閘極(gate-last)製程(有時稱為替代閘極製程)。下述內容亦包含實施例的某些變化。本技術領域中具有通常知識者應理解，其他所做的改良亦屬其他實施例的範疇。雖然下述討論的方法實施例具有特定順序，但不同的其他方法實施例亦可以任何合邏輯的順序進行，並可包含較少或較多的步驟。
在具體提及所示實施例之前，一般會先提及本揭露實施例的某些有利特徵及觀點。一般而言，本揭露係半導體裝置及其形成方法，提供簡易製程流程，以於鰭式場效電晶體中形成平頂的磊晶源極/汲極，提升裝置效能。此外，此平頂的磊晶源極/汲極可增加接觸著陸區(contact landing area)，降低對源極/汲極區的接觸電阻。磊晶源極/汲極亦可包括較高摻雜部分，此亦可降低接觸電阻，並促進成長於相鄰鰭狀物上的磊晶源極/汲極的合併。
第1圖係以立體圖揭示鰭式場效電晶體(FinFET)30的一例。鰭式場效電晶體30包括鰭狀物36於基板32上。基板32包括隔離區34，且鰭狀物36自相鄰的隔離區34之間凸起於隔離區34上。閘極介電物38沿鰭狀物36的側壁與上表面上，而閘極40位於閘極介電物38上。源極/汲極區42與44設置於鰭狀物36的相對側中，對應閘極介電物38與閘極40，第1圖更揭示用於後續圖式的參考剖面線。剖面線A-A橫越鰭式場效電晶體30 的通道、閘極介電物38、與閘極40。剖面線B-B平行於剖面線A-A，且橫越源極/汲極區42。為清楚說明，後續圖式對應上述參考剖面線。
第2至15圖係根據部分實施例，揭示鰭式場效電晶體製程中間階段的剖面示意圖。除了冠結構上的多個鰭狀物，第2至15圖揭示的鰭式場效電晶體與第1圖中的鰭式場效電晶體30是類似的。第2至5圖對應剖面線A-A與剖面線B-B，第6A與7A圖對應剖面線A-A，第6B與7B圖對應剖面線B-B，第8至15圖對應剖面線B-B。
第2圖揭示基板50。基板50可為半導體基板，例如基體半導體、絕緣層上半導體(SOI)基板、或其類似物，其可掺雜n型或p型掺質或未掺雜。基板50可為晶圓，例如矽晶圓。一般而言，絕緣層上半導體基板包括形成於絕緣層上的半導體材料層。舉例來說，絕緣層可為埋入氧化物(BOX)層、氧化矽層、或其類似物。絕緣層位於基板(通常為矽或玻璃基板)上。亦可使用其他基板，例如多層或漸變基板(gradient substrate)。在部分實施例中，基板50的半導體材料可包括矽或鍺，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦的半導體化合物，或包括鍺化矽(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)、及/或磷砷化銦鎵(GaInAsP)、或上述之組合的合金半導體。
基板50可包括積體電路裝置(未圖示)。本技術領域中具有通常知識者應理解，各種不同的積體電路裝置，例如電 晶體、二極體、電容、電阻、類似物、或上述之組合，可形成於基板50中及/或於基板50上，以符合鰭式場效電晶體(FinFET)在設計上有關結構與功能的需求。積體電路裝置可以任何的適當方法形成。
第2圖更揭示形成罩幕層52於基板50上，並利用罩幕層52，圖案化基板50，以形成基板50的圖案化部分54。在部分實施例中，罩幕層52為硬罩幕，後續可稱為硬罩幕52。硬罩幕52可由氮化矽、氮氧化矽、碳化矽、碳氮化矽、類似物、或上述之組合所形成。
在部分實施例中，基板50的圖案化部分54可藉由蝕刻基板50(位於圖案化罩幕層52外部)而形成。上述蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似製程、或上述之組合。上述蝕刻可為非等向性。
第3圖揭示形成冠結構58與其上的半導體條狀物60。可形成罩幕層56於基板50的圖案化部分54上，並對其進行圖案化。在部分實施例中，罩幕層56為硬罩幕，後續可稱為硬罩幕56。硬罩幕56可由氮化矽、氮氧化矽、碳化矽、碳氮化矽、類似物、或上述之組合所形成。
在部分實施例中，冠結構58與半導體條狀物60可藉由蝕刻硬罩幕56中的溝槽以及基板50的圖案化部分54而形成。半導體條狀物60亦可稱為半導體鰭狀物60。上述蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似製程、或上述之組合。上述蝕刻可為非等向 性。
第4圖揭示形成絕緣材料於相鄰的半導體條狀物60之間，以形成隔離區62。絕緣材料可為氧化物，例如氧化矽、氮化物、類似物、或上述之組合，且可藉由高密度電漿化學氣相沉積(HDP-CVD)、可流動化學氣相沉積(FCVD，例如將化學氣相沉積為主的材料沉積於遠端電漿系統中，並進行後硬化使其轉換成另一材料，例如氧化物)、類似方法、或上述之組合而形成。亦可使用藉由任何可接受製程所形成的其他絕緣材料。在此實施例中，絕緣材料為藉由可流動化學氣相沉積(FCVD)製程形成的氧化矽。於形成絕緣材料之後，可進行回火製程。再者，於第4圖中，藉由例如化學機械研磨(CMP)的平坦化製程可移除任何多餘的絕緣材料(以及，若存在的硬罩幕56)，並使隔離區62的上表面與半導體條狀物60的上表面為共平面。
第5圖揭示使隔離區62形成凹陷，例如形成淺溝槽隔離(STI)區。隔離區62形成凹陷，使得半導體條狀物60的上部自相鄰的隔離區62之間凸起，形成半導體鰭狀物64。如圖所示，隔離區62的某些部分殘留於相鄰的半導體鰭狀物64之間的冠結構58的頂部上。再者，隔離區62的上表面可包括如圖所示的平坦表面、凸面、凹面(例如碟狀)、或上述之組合。可藉由適當的蝕刻使隔離區62的上表面形成平坦、凸面、及/或凹面。可利用可接受的蝕刻製程，例如對隔離區62的材料具有選擇性的蝕刻製程，使隔離區62形成凹陷。舉例來說，利用CERTAS®蝕刻移除化學氧化物，或可使用應用材料SICONI工具、或稀氫 氟酸(HF)。
第6A與6B圖揭示形成閘極結構於部分的半導體鰭狀物64上。第6A圖對應如第1圖所示的剖面線A-A，第6B圖對應如第1圖所示的剖面線B-B。介電層(未圖示)形成於半導體鰭狀物64與隔離區62上。舉例來說，介電層可為氧化矽、氮化矽、上述之多層結構、或類似物，且根據可接受的技術，進行沉積或熱成長。在部分實施例中，介電層可為高介電常數的介電材料。在該些實施例中，介電層的介電常數大於約7.0，且可包括下述金屬的氧化物或矽酸鹽：鉿(Hf)，鋁(Al)，鋯(Zr)，鑭(La)，鎂(Mg)，鋇(Ba)，鈦(Ti)，鉛(Pb)、上述之多層物、或上述之組合。上述介電層的形成方法可包括分子束沉積(MBD)、原子層沉積(ALD)、電漿增強化學氣相沉積(PECVD)、或類似方法。
閘極層(未圖示)形成於介電層上，而罩幕層(未圖示)形成於閘極層上。可沉積閘極層於介電層上，並進行平坦化，例如化學機械研磨(CMP)。可沉積罩幕層於閘極層上。舉例來說，閘極層可由多晶矽所形成，但亦可使用其他材料。在部分實施例中，閘極層可包括含金屬材料，例如氮化鈦(TiN)、氮化鉭(TaN)、碳化鉭(TaC)、鈷(Co)，釕(Ru)，鋁(Al)、上述之組合、或上述之多層結構。舉例來說，罩幕層可由氮化矽或類似物所形成。
於形成上述層後，可採用可接受的光微影與蝕刻技術圖案化罩幕層，以形成罩幕70。藉由可接受的蝕刻技術，可將罩幕70的圖案轉移至閘極層與介電層，以形成閘極68與閘 極介電物66。閘極68與閘極介電物66覆蓋半導體鰭狀物64的各別通道區。閘極80的縱向實質上垂直於各別半導體鰭狀物64的縱向。
第7A與7B圖揭示移除閘極結構外部的半導體鰭狀物64。第7A圖對應如第1圖所示的剖面線A-A，第7B圖對應如第1圖所示的剖面線B-B。閘極結構可作為移除半導體鰭狀物64過程中的罩幕，使得於半導體鰭狀物64、及/或隔離區62中，形成凹陷76。如圖所示，於移除半導體鰭狀物64後，至少部分的隔離區62殘留於相鄰的半導體鰭狀物64之間冠結構58的上表面。
可藉由任何可接受的蝕刻製程形成凹陷76，例如反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、氫氧化四甲基銨(TMAH)、氫氧化銨、可蝕刻矽且在矽與隔離區62的材料及/或閘極密封間隙子材料(gate seal spacer material)72之間具有良好蝕刻選擇性的濕蝕刻劑、類似方法、或上述之組合。蝕刻可為非等向性。在部分實施例中，冠結構58的上表面是露出的，作為凹陷76至少一部分的底表面。
第8圖揭示進一步使位於凹陷76之間的隔離區62(如第7B圖所示)形成凹陷，以形成凹陷隔離區62’(第8至15圖對應如第1圖所示的剖面線B-B及第7B圖)。隔離區62形成凹陷，可藉由適當的蝕刻，使得凹陷隔離區62’的上表面形成凹面，如第8圖所示。在部分實施例中，對隔離區62進行蝕刻，使得凹陷隔離區62’於冠結構58的上表面上延伸出特定的高度，或是形成特定的厚度。舉例來說，可藉由控制蝕刻製程的 期程來控制凹陷隔離區62’的高度或厚度。在部分實施例中，蝕刻隔離區62，使得凹陷隔離區62’於凹面邊緣與側壁之間具有特定側壁角度θ。於第8圖所示的插圖中顯示側壁角度θ的一例。舉例來說，蝕刻隔離區62，使得凹陷隔離區62’具有介於約40度與約80度之間的特定側壁角度θ，例如約50度的側壁角度θ。舉例來說，可藉由控制蝕刻製程的選擇性來控制側壁角度θ。在部分例中，可選擇凹陷隔離區62’的高度、厚度、及/或側壁角度，以提升源極/汲極區上表面的均勻性(如下所述)。可利用可接受的蝕刻製程使隔離區62形成凹陷，例如對隔離區62材料具有選擇性的蝕刻製程。上述蝕刻製程亦可為乾蝕刻製程或濕蝕刻製程。
第9圖揭示形成閘極密封間隙子材料72於凹陷隔離區62’與冠結構58露出的表面上。閘極密封間隙子材料72亦可形成於半導體鰭狀物64、閘極68與罩幕70上，以形成閘極密封間隙子(未圖示)。熱氧化或沉積製程可形成閘極密封間隙子材料72。在部分實施例中，閘極密封間隙子材料72可由氮化物所形成，例如，氮化矽、氮氧化矽、碳化矽、碳氮化矽、類似物、或上述之組合。
第10圖揭示蝕刻閘極密封間隙子材料72。可利用非等向性蝕刻製程，例如乾蝕刻製程，蝕刻閘極密封間隙子材料72，以移除位於閘極結構側壁外部的部分閘極密封間隙子材料72。殘留於閘極結構側壁上的閘極密封間隙子材料72形成閘極密封間隙子(未圖示)。亦移除位於凹陷76內的部分閘極密封間隙子材料72。在部分實施例中，部分的閘極密封間隙子材料 72殘留於凹陷隔離區62’上，如第10圖所示。殘留於凹陷隔離區62’上的部分閘極密封間隙子材料72可具有凹頂面，亦如第10圖所示。在部分實施例中，蝕刻閘極密封間隙子材料72，形成特定形狀，例如特定側壁角度。在部分實施例中，蝕刻閘極密封間隙子材料72，以於凹陷隔離區62’的上表面上延伸出特定高度，或形成特定厚度。在部分實施例中，閘極密封間隙子材料72與凹陷隔離區62’的厚度比可介於約0.3至約0.8之間。在部分例中，凹陷隔離區62’或閘極密封間隙子材料72的厚度或形狀將影響形成於凹陷76中的磊晶源極/汲極區的後續成長(以下將更詳細描述)。因此，可選擇凹陷隔離區62’或閘極密封間隙子材料72的厚度或形狀，以提升後續形成的磊晶源極/汲極區上表面的均勻性。
第11至13圖揭示形成源極/汲極區。在部分實施例中，源極/汲極區的形成包括多重、不同的沉積製程。在部分實施例中，源極/汲極區的形成包括過程中可調整沉積參數的單一沉積製程。如第11圖所示，實施第一沉積製程，藉由於凹陷76中磊晶成長材料，以於凹陷76中形成第一磊晶層80。可藉由例如有機金屬化學氣相沉積(MOCVD)、分子束磊晶(MBE)、液相磊晶(LPE)、氣相磊晶(VPE)、選擇性磊晶成長(SEG)、類似方法、或上述之組合的製程形成第一磊晶層80。如第11圖所示，由於凹陷隔離區62’與閘極密封間隙子材料72的阻擋，第一磊晶層80先垂直成長於凹陷76中，此期間磊晶層並無水平成長。待完全填滿凹陷76後，第一磊晶層80才同時進行垂直與水平成長，自每一凹陷76凸起。在部分實施例中，第一磊晶層80 的最外表面可實質上為(110)方向。舉例來說，上述最外表面可為第一磊晶層80彼此背離的最外表面，或是第一磊晶層80相對端上的表面。例如，第11圖揭示第一磊晶層80相對端上的表面為外表面。在部分實施例中，第一磊晶層80最外表面之間的表面可包括實質上為(111)方向或(100)方向的表面，或包括(111)方向與(100)方向結合的表面，如第11圖所示。如第11圖所示，相鄰半導體鰭狀物81的第一磊晶層80可合併形成連續磊晶層80。儘管在其他情況下，一個或多個相鄰的半導體鰭狀物81可能不會合併。由於凹陷隔離區62’與閘極密封間隙子材料72的阻擋，於冠結構58上，在第一磊晶層80的下部與位於冠結構58上的閘極密封間隙子材料72的上表面之間，可能形成氣隙82。
在得到的鰭式場效電晶體(FinFET)為n型鰭式場效電晶體的部分示例性實施例中，第一磊晶層80包括碳化矽(SiC)、磷化矽(SiP)、掺雜磷的碳化矽(SiCP)、或類似物。在得到的鰭式場效電晶體(FinFET)為p型鰭式場效電晶體的替代示例性實施例中，第一磊晶層80包括鍺化矽(SiGe)，且p型摻質可例如為硼或銦。在部分例中，第一磊晶層80的摻雜濃度可介於約1020cm-3至約1021cm-3之間。在部分實施例中，第一磊晶層80可於成長時原位掺雜。在其他實施例中，第一磊晶層80可不掺雜。
如第12圖所示，實施第二沉積製程，以形成第二磊晶層86於第一磊晶層80上。可藉由例如有機金屬化學氣相沉積(MOCVD)、分子束磊晶(MBE)、液相磊晶(LPE)、氣相磊晶(VPE)、選擇性磊晶成長(SEG)、類似方法、或上述之組合的製 程形成第二磊晶層86。第二磊晶層86可包括碳化矽(SiC)、磷化矽(SiP)、掺雜磷的碳化矽(SiCP)、或類似物。在部分實施例中，利用可使用多重前驅物的選擇性磊晶成長(SEG)形成第二磊晶層86。舉例來說，可利用前驅物形成第二磊晶層86，此前驅物包括以二氯矽烷(DCS)作為成長前驅物，以及以矽烷及/或鹽酸作為蝕刻前驅物。藉由調整前驅物比例、形成溫度、以及形成壓力，第二磊晶層86可選擇性地形成於第一磊晶層80的相鄰半導體鰭狀物81之間及之上，而未形成於第一磊晶層80的最外表面上。舉例來說，在部分實施例中，第一磊晶層80可具有實質上為(110)方向的最外表面，以及最外表面之間實質上為(111)方向或(100)方向的表面。相較於(100)或(111)的結晶方向，選擇性磊晶成長(SEG)製程可優先蝕刻(110)的結晶方向，因而減少第二磊晶層86於第一磊晶層80的最外表面((110)方向)上的成長。在此方法中，第二磊晶層86於第一磊晶層80最外表面上的成長速率可低於第二磊晶層86於第一磊晶層80其他表面上的成長速率。在部分實施例中，形成第二磊晶層86的溫度可介於約600℃至約750℃之間，壓力可介於約10torr至約600torr之間。
在部分例中，選擇性成長第二磊晶層86於相鄰半導體鰭狀物81之間及之上，可有利於相鄰半導體鰭狀物81之間的合併，且亦可提供源極/汲極區大致平坦或均勻的上表面。在部分例中，如此處所述，大致上平坦的第二磊晶層86的形成可允許矽化物層92與第二磊晶層86之間有更佳的電性接觸品質(如下描述)。大致上平坦的第二磊晶層86的形成亦可允許鰭 式場效電晶體(FinFET)對於製程變化或製程缺陷較不生敏感，並可提升製程再現性。在部分例中，第二磊晶層86上表面的高度變化可低於約5nm。在部分例中，第二磊晶層86的上表面可於閘極密封間隙子材料72上方約30nm與約60nm之間，例如於閘極密封間隙子材料72上方約40nm。在部分例中，第二磊晶層86的上表面可高於半導體鰭狀物81的上表面約3nm至約20nm。
在部分實施例中，部分或全部的第二磊晶層86可較第一磊晶層80有更高摻雜。例如，部分的第二磊晶層86的摻雜濃度可介於約1×1021cm-3至約5×1021cm-3之間。在部分實施例中，第二磊晶層86可於成長時原位掺雜。在部分實施例中，第二磊晶層86包括具有相對高的磷摻雜的磷化矽(SiP)。在部分例中，藉由形成具有相對高摻雜的第二磊晶層86，可降低後續形成的矽化物的接觸電阻(以下將更詳細討論)。在部分實施例中，具有最高摻雜的部分第二磊晶層86位於相鄰的半導體鰭狀物81之間。
在部分實施例中，可藉由單一、連續的磊晶製程，形成第一磊晶層80與第二磊晶層86。在其他實施例中，可藉由分離製程形成上述磊晶層。在利用單一、連續製程的實施例中，可變化磊晶製程的製程參數(例如製程氣體流量、溫度、壓力等)，以形成具有不同材料組成的上述結構。舉例來說，在磊晶過程中，在形成第一磊晶層80的過程中，前驅物的流速可處於第一程度，而當轉變欲形成第二磊晶層86時，前驅物的流速則可調整至第二程度。
如第13圖所示，形成覆蓋層88於第二磊晶層86與第一磊晶層80上。覆蓋層88可包括例如磷化矽(SiP)、鍺化矽(SiGe)、掺雜磷的鍺化矽(SiGeP)、或類似物的材料。可藉由例如有機金屬化學氣相沉積(MOCVD)、分子束磊晶(MBE)、液相磊晶(LPE)、氣相磊晶(VPE)、選擇性磊晶成長(SEG)、類似方法、或上述之組合的製程形成覆蓋層88。在部分實施例中，利用可使用多重前驅物的選擇性磊晶成長(SEG)形成覆蓋層88。舉例來說，可利用前驅物形成覆蓋層88，此前驅物包括以鍺烷(GeH4)及/或二氯矽烷(DCS)作為成長前驅物，以及以鹽酸作為蝕刻前驅物。在部分實施例中，第二磊晶層86的上表面大致為平坦，而形成於第二磊晶層86上的覆蓋層88的上表面亦大致平坦。
在第14圖中，沉積層間介電物(ILD)90於第13圖所述的結構上。層間介電物90由介電材料所形成，例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、掺雜硼的磷矽酸鹽玻璃(BPSG)、未掺雜的矽酸鹽玻璃(USG)、或類似物，且層間介電物90可藉由任何適當方法沉積形成，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、或可流動化學氣相沉積(FCVD)。
在第15圖中，形成接觸94穿過層間介電物(ILD)90。形成接觸94的開口穿過層間介電物(ILD)90。可利用可接受的光微影及蝕刻技術形成開口。在部分實施例中，在形成開口的過程中，移除至少一部分的覆蓋層88，及/或第二磊晶層86。
之後，可形成矽化物層92於第二磊晶層86上。在部分實施例中，可藉由沉積導電材料，之後，實施回火製程，形成矽化物層92。導電材料可為例如鈦、鈷的材料或其他材料。舉例來說，包括二矽化鈦(TiSi2)的矽化物層92可形成自鈦導電材料，或是包括二矽化鈷(CoSi2)的矽化物層92可形成自鈷導電材料。在部分例中，覆蓋層88的部分材料擴散進入矽化物層92。例如，在一例中，覆蓋層88包括鍺化矽，則矽化物層92可包括自覆蓋層88擴散來的鍺雜質。在部分例中，覆蓋層88中鍺的存在，可增加矽化物層92的矽化速率。在部分例中，當鍺擴散至矽化物層92中可允許位在矽化物層92與第二磊晶層86之間源極/汲極接觸處的矽化物層92的費米能階(Fermi level)解釘紮(de-pinning)，此可降低源極/汲極接觸的蕭特基能障高度(Schottky barrier height)，亦可降低源極/汲極接觸的接觸電阻。
在部分實施例中，如此處所述，形成第二磊晶層86可允許矽化物層92形成在半導體鰭狀物64上更高的高度。藉由形成遠離半導體鰭狀物64的矽化物層92，減少了矽化物層92造成閘極68短路的機會。在此方法中，鰭式場效電晶體(FinFET)，特別是半導體鰭狀物64，對於製程變化或製程缺陷較不生敏感。在部分實施例中，半導體鰭狀物64的頂部與矽化物層92之間的距離T1可介於約5nm至約20nm之間，例如約10nm。
在部分實施例中，使用與矽化物層92相鄰的高摻雜第二磊晶層86，可降低矽化物-磊晶接觸的電阻。在例如矽 化物層92與第二磊晶層86之間的源極/汲極接觸的金屬-半導體介面中，電阻與位於介面或鄰近介面的半導體的摻雜濃度成反比。因此，第二磊晶層86的較高摻雜濃度可降低鰭式場效電晶體(FinFET)的源極/汲極接觸的電阻。以此方式，使用此處所述的高摻雜第二磊晶層86可降低源極/汲極接觸電阻，並可增加鰭式場效電晶體(FinFET)的ION電流，提升鰭式場效電晶體的效率。
在部分例中，形成例如擴散阻障層、黏著層、或類似物的襯墊(liner)以及導電材料於接觸開口中。襯墊可包括鈦、氮化鈦、鉭、氮化鉭、或類似物。之後，形成接觸94於矽化物層92上的開口內。接觸94可包括導電材料，例如銅、銅合金、銀、金、鎢、鋁、鎳、或類似物。可實施例如化學機械研磨(CMP)的平坦化製程，以自層間介電物(ILD)90表面移除多餘材料。
雖未圖示，但本技術領域中具有通常知識者應理解可在第15圖的結構上實施額外的製程步驟。舉例來說，可形成多種金屬層間介電物(IMD)與其對應的金屬化物於層間介電物(ILD)90上。再者，可形成穿過覆蓋的介電層至閘極68的接觸。
再者，在部分實施例中，可使用後閘極製程(有時稱為替代閘極製程)。在該些實施例中，閘極68與閘極介電物66可視為偽結構，將於後續製程期間被移除，並以主動閘極與主動閘極介電物替代。
如此處所述，使用大致形成於相鄰磊晶鰭狀物之 間的高摻雜磊晶層，可增加形成合併的源極/汲極結構的可能性。再者，高摻雜磊晶層的形成，可使得源極/汲極結構的上表面大致呈現平坦或均勻。高摻雜磊晶層亦可允許矽化物(silicide)的形成是遠離鰭狀物的，且可降低源極/汲極接觸的電阻。
根據一實施例，本揭露半導體裝置的製造方法包括形成第一鰭狀物與第二鰭狀物於基板上，第二鰭狀物鄰近第一鰭狀物，沉積隔離材料包圍第一鰭狀物與第二鰭狀物，隔離材料的第一部分位於第一鰭狀物與第二鰭狀物之間，第一鰭狀物與第二鰭狀物的上部延伸於隔離材料的上表面上，形成閘極結構沿第一鰭狀物與第二鰭狀物的側壁與上表面上，使閘極結構外部的第一鰭狀物與第二鰭狀物形成凹陷，以形成第一鰭狀物中的第一凹陷與第二鰭狀物中的第二凹陷，磊晶成長第一源極/汲極材料，自第一鰭狀物的第一凹陷凸出，以及自第二鰭狀物的第二凹陷凸出，以及磊晶成長第二源極/汲極材料於第一源極/汲極材料上，其中第二源極/汲極材料成長於第一源極/汲極材料的相對端的最外表面上的速率較成長於第一源極/汲極材料的相對端之間的第一源極/汲極材料的表面上的速率慢，以及其中第二源極/汲極材料相對於第一源極/汲極材料具有較高的摻雜濃度。在一實施例中，本揭露方法更包括使隔離材料的第一部分形成凹陷。在一實施例中，第二源極/汲極材料中具有最高摻雜濃度的部分第二源極/汲極材料橫向位於自第一鰭狀物的第一凹陷凸出的第一源極/汲極材料與自第二鰭狀物的第二凹陷凸出的第一源極/汲極材料之間。在一實施例 中，磊晶成長第二源極/汲極材料包括磊晶成長磷化矽。在一實施例中，第二源極/汲極材料的摻雜濃度包括磷的濃度。在一實施例中，本揭露方法更包括沉積閘極密封間隙子(gate seal spacer)於閘極結構的側壁上，閘極密封間隙子的第一部分位於第一鰭狀物與第二鰭狀物之間的隔離材料的第一部分上，閘極密封間隙子的第一部分介於隔離材料的第一部分與第一源極/汲極材料之間。在一實施例中，本揭露方法更包括形成覆蓋層於第二源極/汲極材料上。在一實施例中，覆蓋層包括鍺。在一實施例中，本揭露方法更包括形成矽化物於第二源極/汲極材料上。在一實施例中，自第一鰭狀物的第一凹陷凸出的第一源極/汲極材料與自第二鰭狀物的第二凹陷凸出的第一源極/汲極材料形成物理接觸。
根據一實施例，本揭露半導體裝置的製造方法包括形成鰭狀物於基板上，形成隔離區包圍鰭狀物，隔離區的第一部分位於相鄰鰭狀物之間，形成閘極結構於鰭狀物上，使與閘極結構相鄰的部分鰭狀物形成凹陷，以及形成源極/汲極區於閘極結構的相對側上。源極/汲極區的至少其中之一延伸超過隔離區的第一部分。形成源極/汲極區包括利用第一磊晶製程形成第一磊晶層於鰭狀物的凹陷部分上，以及利用不同於第一磊晶製程的第二磊晶製程形成第二磊晶層，延伸超過第一磊晶層，其中第二磊晶製程促進相鄰第一磊晶層之間的成長，並抑制最外層磊晶層上的成長。在一實施例中，相鄰的第一磊晶層合併。在一實施例中，本揭露方法更包括形成覆蓋層於第二磊晶層上。在一實施例中，覆蓋層包括鍺。在一實施例中，第 二磊晶製程包括以較第一磊晶層高的濃度摻雜第二磊晶層。在一實施例中，第二磊晶層的上表面為平坦。
根據一實施例，本揭露半導體裝置包括第一鰭狀物於基板上，以及第二鰭狀物於基板上，第二鰭狀物鄰近第一鰭狀物。本揭露結構亦包括隔離區，包圍第一鰭狀物與第二鰭狀物，隔離區的第一部分位於第一鰭狀物與第二鰭狀物之間。本揭露結構亦包括閘極結構，沿第一鰭狀物與第二鰭狀物的側壁與上表面上，閘極結構定義通道區於第一鰭狀物與第二鰭狀物中。本揭露結構亦包括源極/汲極區，於與閘極結構相鄰的第一鰭狀物與第二鰭狀物上，其中源極/汲極區包括第二磊晶區於第一磊晶區上，其中第二磊晶區的摻雜濃度高於第一磊晶區的摻雜濃度。本揭露結構亦包括矽化物，於源極/汲極區上。在一實施例中，第一鰭狀物的上表面與矽化物的下表面之間的垂直距離介於約5nm至約20nm之間。在一實施例中，源極/汲極區包括磷化矽(SiP)。在一實施例中，矽化物包括二矽化鈦(TiSi2)。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本揭露。本技術領域中具有通常知識者應理解可採用本揭露作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本揭露之精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行改變、替換、或更動。

Claims (1)

  1. 一種半導體裝置的製造方法，包括：形成一第一鰭狀物與一第二鰭狀物於一基板上，該第二鰭狀物鄰近該第一鰭狀物；沉積一隔離材料包圍該第一鰭狀物與該第二鰭狀物，該隔離材料的一第一部分位於該第一鰭狀物與該第二鰭狀物之間，該第一鰭狀物與該第二鰭狀物的上部延伸於該隔離材料的一上表面上；形成一閘極結構沿該第一鰭狀物與該第二鰭狀物的側壁與上表面上；使該閘極結構外部的該第一鰭狀物與該第二鰭狀物形成凹陷，以形成該第一鰭狀物中的一第一凹陷與該第二鰭狀物中的一第二凹陷；磊晶成長一第一源極/汲極材料，自該第一鰭狀物的該第一凹陷凸出，以及自該第二鰭狀物的該第二凹陷凸出；以及磊晶成長一第二源極/汲極材料於該第一源極/汲極材料上，其中該第二源極/汲極材料成長於該第一源極/汲極材料的相對端的最外表面上的速率較成長於該第一源極/汲極材料的相對端之間的該第一源極/汲極材料的表面上的速率慢，以及其中該第二源極/汲極材料相對於該第一源極/汲極材料具有較高的摻雜濃度。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI723420B (zh) * 2018-07-11 2021-04-01 美商格芯（美國）集成電路科技有限公司 在ｆｉｎｆｅｔ中具有大ｅｐｉ之裝置及製造方法
TWI777605B (zh) * 2020-10-27 2022-09-11 台灣積體電路製造股份有限公司 半導體裝置與其形成方法
US11532711B2 (en) 2020-04-16 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. PMOSFET source drain

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020121514B4 (de) * 2019-10-30 2025-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8263451B2 (en) * 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US9263339B2 (en) 2010-05-20 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching in the formation of epitaxy regions in MOS devices
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9466696B2 (en) * 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9368388B2 (en) 2012-04-13 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for FinFETs
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) * 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
KR102068980B1 (ko) * 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9324870B2 (en) * 2013-09-09 2016-04-26 Globalfoundries Inc. Fin field effect transistor including asymmetric raised active regions
US9159833B2 (en) 2013-11-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9324713B1 (en) 2015-03-16 2016-04-26 Globalfoundries Inc. Eliminating field oxide loss prior to FinFET source/drain epitaxial growth
KR102251060B1 (ko) 2015-04-06 2021-05-14 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US9437496B1 (en) * 2015-06-01 2016-09-06 Globalfoundries Inc. Merged source drain epitaxy
US9831116B2 (en) 2015-09-15 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. FETS and methods of forming FETs
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102480447B1 (ko) * 2015-11-20 2022-12-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10128337B2 (en) 2016-06-03 2018-11-13 Applied Materials, Inc. Methods for forming fin structures with desired profile for 3D structure semiconductor applications
US9870926B1 (en) * 2016-07-28 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11476349B2 (en) * 2016-12-15 2022-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI723420B (zh) * 2018-07-11 2021-04-01 美商格芯（美國）集成電路科技有限公司 在ｆｉｎｆｅｔ中具有大ｅｐｉ之裝置及製造方法
US11532711B2 (en) 2020-04-16 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. PMOSFET source drain
TWI792267B (zh) * 2020-04-16 2023-02-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TWI777605B (zh) * 2020-10-27 2022-09-11 台灣積體電路製造股份有限公司 半導體裝置與其形成方法
US11688807B2 (en) 2020-10-27 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and methods of forming
US12119401B2 (en) 2020-10-27 2024-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and methods of forming

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