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TWI749871B - 半導體元件及形成半導體元件之方法 - Google Patents

半導體元件及形成半導體元件之方法 Download PDF

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TWI749871B
TWI749871B TW109139780A TW109139780A TWI749871B TW I749871 B TWI749871 B TW I749871B TW 109139780 A TW109139780 A TW 109139780A TW 109139780 A TW109139780 A TW 109139780A TW I749871 B TWI749871 B TW I749871B
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dielectric
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layer
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王捷平
陳亭綱
盧柏全
黃泰鈞
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

揭示一種形成半導體元件的方法，包含：在鰭狀結構之上形成閘極結構，其中鰭狀結構突出基材上方；在閘極結構中形成開口；沿著開口的側壁及底部形成第一介電層，其中第一介電層為非共形，其中第一介電層具有靠近遠離基材之閘極結構的上表面之第一厚度，且具有靠近開口的底部之第二厚度，其中第一厚度大於第二厚度；及在第一介電層之上形成第二介電層以填充開口，其中第一介電層是由第一介電材料所形成，第二介電層是由與第一介電材料不同之第二介電材料所形成。

Description

半導體元件及形成半導體元件之方法
一種半導體元件及一種形成半導體元件之方法。
由於各種電子組件(例如，電晶體、二極管、電阻器、電容器等)的積體密度的不斷改善，半導體產業已經歷快速的成長。在大多數情況下，此在積體密度上之改善來自最小特徵大小上之重複減少，此舉允許將更多的組件整合入給定的面積中。
鰭狀結構場效應電晶體(FinFET)元件正逐漸在積體電路中廣泛地使用。FinFET元件具有三維結構，此結構包括從基材突出之半導體鰭狀結構。配置成控制FinFET元件的導電通道之內之電荷載子的流動之閘極結構，包裹半導體鰭狀結構周圍。舉例而言，在三閘極FinFET元件中，閘極結構包裹半導體鰭狀結構的三個側周圍，從而在半導體鰭狀結構的三個側上形成導電通道。
在一些實施例中，一種形成半導體元件的方法包含：在鰭狀結構之上形成閘極結構，其中鰭狀結構突出基材上方；在閘極結構中形成開口；沿著開口的側壁及底部形成第一介電層，其中第一介電層為非共形，其中第一介電層具有靠近遠離基材之閘極結構的上表面之第一厚度，且具有靠近開口的底部之第二厚度，其中第一厚度大於第二厚度；及在第一介電層之上形成第二介電層以填充開口，其中第一介電層是由第一介電材料所形成，第二介電層是由與第一介電材料不同之第二介電材料所形成。
在一些實施例中，一種形成半導體元件的方法包含：在基材之上形成電氣地導電特徵；在電氣地導電特徵中形成開口；採用第一介電材料，以襯鋪開口的側壁及底部；處理設置在開口的底部處之第一介電材料的底部部分；在處理步驟之後去除第一介電材料的底部部分；及在去除步驟之後，藉由在第一介電材料之上形成第二介電材料，以填充開口。
在一些實施例中，一種半導體元件包含基材、突出基材上方之第一鰭狀結構及第二鰭狀結構、第一鰭狀結構之上之第一閘極結構、第二鰭狀結構之上之第二閘極結構；及在第一閘極結構與第二閘極結構間並接觸第一閘極結構及第二閘極結構之絕緣膜堆疊。絕緣膜堆疊包括第二介電材料及圍繞第二介電材料之第一介電材料，其中第一介電材料沿著第一閘極結構的第一側壁及第二閘極結構的第二 側壁延伸，其中第一介電材料的第一介電常數高於第二介電材料的第二介電常數。
A-A~C-C':橫截面
T1,T2:厚度
30:FinFET
50:基材
52:墊氧化物層
55:切割區域
56:墊氮化物層
58,70:遮罩
61:溝槽
62:隔離區
64,64A~64D:鰭狀結構
65:汲極區，LDD區
66:閘極介電
68:閘極電極
75:閘極結構
80:源極/汲極區
81:矽化物區
87:閘極間隔件
90:第一層間介電，ILD
94:阻擋層
95:第二ILD
96:閘極介電層
97,97A~C,97B_1~97B_2:金屬閘極
98:閘極電極
100,100A~100C:FinFET元件
102:觸點
102G:閘極觸點
102S:源極/汲極觸點
104:阻擋層
109:種子層
110:導電材料
122:第一硬質遮罩層
124:第二硬質遮罩層
126,128:介電層
127:絕緣膜堆疊
131:空氣間隙
141:開口
141S,141S’:側壁
143:電漿製程
1010~1040:方塊
當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此行業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。
圖1為根據一些實施例，鰭狀結構場效電晶體(FinFET)的立體視圖。
圖2至5、6A至6C、7A至7D、8A、8B、9A、9B、10A、10B、11A、及11B例示根據實施例，在製造的各種階段處之FinFET元件的各種視圖。
圖12例示根據另一實施例，FinFET元件的截面視圖。
圖13A、13B、14A、14B、及15例示根據另一實施例，在製造的各種階段處之FinFET元件的截面視圖。
圖16例示再根據另一實施例，FinFET元件之截面視圖。
圖17例示根據一些實施例，製造半導體元件的方法的流程圖。
後文揭露內容提供用於實行本揭露的不同特徵之許多不同實施例、或範例。後文描述組件及佈置之特定範例以簡化本揭露內容。當然，此等僅為範例且未意圖具限 制性。舉例而言，在後文的描述中，在第二特徵之上或上之第一特徵的形成可包含以直接接觸方式形成第一特徵及第二特徵的實施例，且亦可包含在第一特徵與第二特徵間形成額外特徵，使得第一特徵及第二特徵可不直接接觸的實施例。
再者，為便於描述，本文中可使用諸如「在...之下」、「在...下方」、「較低」、「在...上方」、「較高」、及類似者的空間相對術語，以描述圖示中所例示之一個元件或特徵與另一元件(等)或特徵(等)的關係。除圖示中所描繪之方位之外，空間相對術語亦意圖涵蓋元件在使用或操作中之不同方位。設備能以其他方式定向(旋轉90度或以其他定向)，且本文中使用之空間相對描述語可同樣以相應的方式解釋。在本文的整個論述中，除非另作說明，否則不同附圖中之相同或類似數字表示藉由使用相同或類似材料的相同或類似形成方法形成的相同或類似元件。此外，具有相同數字但字母不同的附圖(例如，圖8A及8B)例示在製造的相同階段處之相同元件的不同視圖(例如，沿著不同橫截視面的截面視圖)。
在形成多層絕緣膜堆疊作為間隙填充介電結構的背景下論述本揭露內容的實施例。儘管以在鰭狀結構場效應電晶體(FinFET)元件的生產線前端(FEOL)處理作為範例論述揭露的實施例，但揭露的實施例的原理可用於其他類型的元件(例如，平面元件)及/或其他製造階段，諸如生產線後端(BEOL)處理。
在一些實施例中，形成多層絕緣膜堆疊以填充間隙或開口，諸如在金屬閘極切割製程中將兩個金屬閘極分離之開口。多層絕緣膜堆疊包含襯鋪側壁及開口的底部之第一介電層(例如，SiN)。第一介電層為非共形(non-conformal)，並在開口的上部分處比在開口的底部處更厚。在第一介電層之上形成具有比第一介電層更低的介電常數之第二介電層(例如，SiO2)以填充開口。在一些實施例中，在形成第二介電層之前，藉由電漿製程處理第一介電層以處理第一介電層的底部部分，且藉由濕式刻蝕製程去除已處理的第一介電層的底部部分，以減少開口底部的第二介電層中之固定電荷，並為形成第二介電層留出更多空間。揭露的實施例減少多層絕緣膜堆疊的整體介電常數以減少RC延遲。非共形的第一介電層可進一步幫助平衡相鄰的金屬閘極間之寄生電容以減少閾值電壓變化。此外，藉由減少在開口底部處之固定電荷，有利地減少元件洩漏。
圖1以立體視圖例示FinFET 30的範例。FinFET 30包含基材50及突出基材50上方之鰭狀結構64。在鰭狀結構64的相對側上形成隔離區62，鰭狀結構64突出隔離區62上方。閘極介電66為沿著側壁並在鰭狀結構64的頂部表面之上，且閘極電極68在閘極電極介電66之上。源極/汲極區80在鰭狀結構64中且在閘極介電66及閘極電極68的相對側上。圖1進一步例示在後文圖示中所使用之參考截面視面。橫截面B-B沿著FinFET 30的閘極電極68的縱軸延伸。橫截面A-A垂直於橫截面B-B，並沿著鰭狀結構64的縱軸並在，舉例而言，源極/汲極區80間之電流流動方向上。截面C-C'與截面B-B'平行，並跨越磊晶源極/汲極區80。為清楚起見，後續圖示指代此等參考截面視面。
圖2至5、6A至6C、7A至7D、8A、8B、9A、9B、10A、10B、11A、及11B例示根據實施例，在製造的各種階段處之FinFET元件100的各種視圖。FinFET元件100與圖1中之FinFET 30類似，但具有多個鰭狀結構及多個閘極結構。圖2至5例示沿著橫截面B-B的FinFET元件100之截面視圖。圖6A例示FinFET元件100沿著橫截面A-A的截面視圖，且圖6B及6C例示沿著橫截面C-C的截面視圖。圖7A例示FinFET元件100沿著橫截面A-A的截面視圖，圖7B例示FinFET元件100的平面視圖，圖7C例示沿著橫截面B-B的截面視圖，圖7D例示沿著橫截面C-C的截面視圖。圖8A、9A、10A、及11B例示沿著橫截面B-B的截面視圖，圖8B、9B、10B例示沿著橫截面C-C的截面視圖，且圖11A例示沿著橫截面A-A的截面視圖。
圖2例示基材50的截面視圖。基材50可為半導體基材，諸如塊狀半導體、絕緣體上半導體(SOI)、或類似者，此半導體基材可為已(例如，採用p型或n型摻雜物)摻雜或無摻雜。基材50可為晶圓，諸如矽晶圓。通常而言，SOI基材包含在絕緣體層上所形成之半導體材料的層。絕 緣體層可為，舉例而言，埋入的氧化物(BOX)層、氧化矽層、或類似者。將絕緣層提供至通常為矽或玻璃基材之基材上。亦可使用其他基材，諸如多層或梯度基材。在一些實施例中，基材50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦之化合物半導體：包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP之合金半導體；或其等的組合。
接下來參考圖3，使用，舉例而言，光微影及蝕刻技術圖案化圖2中所圖示之基材50。舉例而言，在基材50之上形成遮罩層，諸如墊氧化物層52及覆壓的墊氮化物層56。墊氧化物層52可為包括，舉例而言，使用熱氧化製程形成的氧化矽之薄膜。墊氧化物層52可充當基材50與覆壓的墊氮化物層56間之黏附層，並可充當用於蝕刻墊氮化物層56之蝕刻停止層。在一些實施例中，墊氮化物層56是由氮化矽、氮氧化矽、碳氮化矽、類以者、或其等的組合所形成，且，作為範例，可使用低壓化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)所形成。
可使用光微影技術圖案化遮罩層。通常而言，光微影技術利用光阻劑材料(未圖示)，沉積、照射(曝光)、並顯影此光阻劑材料以去除部分的光阻劑材料。其餘的光阻劑材料保護下層的材料(諸如在此範例中之遮罩層)免受後續處理步驟(諸如蝕刻)的影響。在此範例中，將光阻劑材 料用於圖案化墊氧化物層52及墊氮化物層56以形成圖案化的遮罩58，如圖3中所例示。
將圖案化的遮罩58隨後用於圖案化基材50的暴露部分以形成溝槽61，從而在毗鄰的溝槽61間界定半導體鰭狀結構64(亦可稱為鰭狀結構)，如圖3中所例示。在一些實施例中，藉由使用，舉例而言，反應性離子蝕刻(RIE)、中性光束蝕刻(NBE)、類似者、或其等的組合在基材50中蝕刻溝槽，以形成半導體鰭狀結構64。蝕刻可為各向異性製程。在一些實施例中，溝槽61可為彼此平行且相對於彼此緊密間隔之條狀物(從頂部觀看)。在一些實施例中，溝槽61可為連續的且圍繞半導體鰭狀結構64。在形成半導體鰭狀結構64之後，可藉由蝕刻或任何合適的方法去除圖案化的遮罩58。
可藉由任何合適的方法圖案化鰭狀結構64。舉例而言，可使用一個或更多個光微影製程，包含雙圖案化或多圖案化製程，以圖案化鰭狀結構64。通常而言，雙圖案化或多圖案化製程結合光微影製程及自對準製程，而允許待創建之圖案具有，舉例而言，比其他使用單一、直接光微影製程所能獲得之間距更小的間距。舉例而言，在一個實施例中，使用光微影製程，以在基材之上形成犠牲層並圖案化犠牲層。使用自對準製程，以在圖案化的犠牲層旁邊形成間隔件。接著去除犠牲層，且接著可將其餘的間隔件、或心軸用於圖案化鰭狀結構。
接下來，圖4例示在相鄰的半導體鰭狀結構64間 之絕緣材料的形成(操作)以形成隔離區62。絕緣材料可為氧化物(例如，氧化矽)、氮化物、類似者、或其等的組合，並可藉由高密度電漿化學氣相沉積(HDP-CVD)、可流動CVD(FCVD)(例如，在遠程電漿系統中之基於CVD的材料沉積及後固化以使其轉變成另一種材料，諸如氧化物)、類似材料、或其等的組合，所形成。可使用其他絕緣材料及/或其他形成製程。在所例示的實施例中，絕`緣材料是藉由FCVD製程所形成之氧化矽。在形成絕緣材料之後，可進行退火製程。平坦化製程，諸如化學機械拋光(CMP)，可去除任何多餘的絕緣材料(並且，若存在，圖案化的遮罩58)並形成共平面(未圖示)的隔離區62的頂部表面及半導體鰭狀結構64的頂部表面。
在一些實施例中，隔離區62在隔離區62與基材50/半導體鰭狀結構64間之交界處包含襯裡，例如，襯裡氧化物(未圖示)。在一些實施例中，形成襯裡氧化物以減少在基材50與隔離區62間之交界處之晶體缺陷。類似地，襯裡氧化物亦可用於減少在半導體鰭狀結構64與隔離區62間之交界處之晶體缺陷。襯裡氧化物(例如，氧化矽)可為通過基材50的表面層的熱氧化所形成之熱氧化物，但亦可使用其他合適的方法形成襯裡氧化物。
接下來，使隔離區62凹陷以形成淺溝槽隔離(STI)區。使隔離區62凹陷，使得半導體鰭狀結構64的上部分從相鄰的隔離區62間突出。隔離區62的頂部表面可具有(如所例示之)平坦表面、凸起狀表面、凹入狀表面(諸如凹 碟狀)、或其等的組合。可藉由適當的蝕刻將隔離區62的頂部表面形成平坦、凸起狀、及/或凹入狀。可使用可接受的(諸如對隔離區62的材料具有選擇性之)蝕刻製程，使隔離區62凹陷。舉例而言，可使用，可使用稀釋的氫氟(dHF)酸之化學氧化物去除(製程)。
圖2至圖4例示形成鰭狀結構64的實施例，但能以各種不同的製程形成鰭狀結構。在一個範例中，可在基材的頂部表面之上形成介電層；可將溝槽蝕刻通過介電層；可在溝槽中磊晶成長同質磊晶結構；可使介電層凹陷，使得同質磊晶結構從介電層突出以形成鰭狀結構。在另一範例中，可將異質磊晶結構用於鰭狀結構。舉例而言，可使半導體鰭狀結構凹陷，並可在它們的位置上磊晶成長與半導體鰭狀結構不同的材料。
在又進一步範例中，可在基材的頂部表面之上形成介電層；可將溝槽蝕刻通過介電層；可使用與基材不同之材料在溝槽中磊晶成長異質磊晶結構；且可使介電層凹陷，使得異質磊晶結構從介電層突出以形成鰭狀結構。
在同質磊晶或異質磊晶結構為磊晶地成長之一些實施例中，磊晶成長材料可在成長期間被原位摻雜，雖然可一起使用原位摻雜與植入製程，但在成長期間被原位摻雜可免除之前及後續的植入製程。仍進一步地，在奈米OS區中磊晶成長與PMOS區中之材料不同之材料可能為有利的。在各種實施例中，鰭狀結構可包括矽鍺(SixGe1-x，其中x可在約0與1間)、碳化矽、純、或大致上純的鍺、 III-V族化合物半導體、II-VI族化合物半導體、或類似者。舉例而言，用於形成III-V族化合物半導體的可用材料包含，但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、及類似者。
圖5例示在半導體鰭狀結構64之上之虛設閘極結構75的形成。在一些實施例中，虛設閘極結構75包含閘極介電66及閘極68。可藉由圖案化遮罩層、閘極層、及閘極介電層，以形成虛設閘極結構75，其中遮罩層、閘極層、及閘極介電層分別包括與遮罩70、閘極68、及閘極介電66相同的材料。為了形成虛設閘極結構75，在半導體鰭狀結構64及隔離區62上形成閘極介電層。閘極介電層可為，舉例而言，氧化矽、氮化矽、其等的多層、或類似者，且可根據可接受的技術，以沉積或熱成長虛設介電層。閘極介電層的形成方法可包含分子束沉積(MBD)、原子層沉積(ALD)、電漿增強CVD(PECVD)、及類似方法。
在閘極介電層之上形成虛設閘極層，並在閘極層之上形成遮罩層。可在介電層之上沉積閘極層，且接著，諸如藉由CMP，平坦化閘極層。可在閘極層之上沉積遮罩層。閘極層可由，舉例而言，多晶矽所形成，但亦可使用其他材料。遮罩層可由，舉例而言，氮化矽或類似者所形成。
在形成閘極介電層、閘極層、及遮罩層之後，可使用可接受的光微影及蝕刻技術圖案化遮罩層以形成遮罩 70。接著可藉由合適的蝕刻技術將遮罩70的圖案轉移至閘極層及閘極介電層以分別形成閘極68及閘極介電66。柵極68及閘極介電66覆蓋半導體鰭狀結構64的對應通道區。閘極68亦可具有大致垂直於對應半導體鰭狀結構64的長度方向之長度方向。雖然在圖5的截面視圖中例示一個閘極結構75，但可在半導體鰭狀結構64之上形成一個以上的閘極結構75。
圖6A例示在圖5的處理之後之製造階段中，FinFET元件100沿著橫截面A-A(例如，沿著鰭狀結構的縱軸)之截面視圖。如圖6A中所例示，在鰭狀結構64中形成輕摻雜的汲極(LDD)區65。可藉由植入製程形成LDD區65。植入製程可在鰭狀結構64中植入N型或P型雜質以形成LDD區65。在一些實施例中，LDD區65鄰接FinFET元件100的通道區。部分的LDD區65可在閘極68下方延伸並延伸至FinFET元件100的通道區中。圖6A例示LDD區65的非限制性範例。LDD區65的其他配置、形狀、及形成方法亦為可能的，且完全地意圖被本揭露內容的範圍所包含。舉例而言，可在形成閘極間隔件87之後形成LDD區65。
仍然參考圖6A，在形成LDD區65之後，在閘極結構上形成閘極間隔件87。在圖6A的範例中，在閘極68的相對側壁上及閘極介電66的相對側壁上形成閘極間隔件87。閘極間隔件87可由氮化物(例如，氮化矽)、氮氧化矽、碳化矽、碳氮化矽、類似者、或其等的組合所形 成，並可使用，例如，熱氧化、CVD、或其他合適的沉積製程所形成。閘極間隔件87亦可在半導體鰭狀結構64的上表面及隔離區62的上表面之上延伸。
如圖6A中所例示之閘極間隔件87的形狀及形成方法僅為非限制性範例，且其他形狀及形成方法亦為可能。舉例而言，閘極間隔件87可包含第一閘極間隔件及第二閘極間隔件(未分別圖示)。可在閘極結構75的相對側壁上形成第一閘極間隔件。可在第一閘極間離件上形成第二閘極間離件，且將第一閘極間離件設置在對應閘極結構與對應第二閘極間離件間。在截面視圖中，第一閘極間隔件可具有L形形狀。作為另一範例，可在形成磊晶源極/汲極區80之後形成閘極間隔件87。在一些實施例中，在磊晶源極/汲極區80的磊晶製程之前，在第一閘極間隔件(未圖示)上形成虛設閘極間隔件，並在磊晶源極/汲極區80之後，去除虛設閘極間隔件並採用第二閘極間隔件替換形成源極/汲極區80。所有此等的實施例完全地意圖被本揭露內容的範圍所包含。
接下來，形成源極/汲極區80。藉由蝕刻鰭狀結構64，以形成源極/汲極區80以形成凹陷，並使用合適的方法，諸如金屬有機CVD(MOCVD)、分子束磊晶(MBE)、液相磊晶(LPE)、氣相磊晶(VPE)、選擇性磊晶生長(SEG)、類似者、或其等的組合，在凹陷中磊晶地成長材料。
如圖6A中所例示，磊晶源極/汲極區80可具有 從鰭狀結構64的對應表面凸起之表面(例如，在鰭狀結構64的非凹陷部分上方凸起)並可具有刻面。如圖6B中所例示，毗鄰的鰭狀結構64的源極/汲極區80可合併以形成連續的磊晶源極/汲極區80。在一些實施例中，如圖6C中所例示，毗鄰的鰭狀結構64的源極/汲極區80並未合併在一起並保持分離的源極/汲極區80。注意到為簡單起見，在圖6B及6C中僅例示兩個半導體鰭狀結構64。在所得的FinFET為n型FinFET之一些範例實施例中，源極/汲極區80包括碳化矽(SiC)、磷矽(SiP)、磷摻雜矽碳(SiCP)、或類似者。在所得的FinFET為p型FinFET之其他實施例中，源極/汲極區80包括SiGe及p型雜質，諸如硼或銦。
可採用摻雜物植入磊晶源極/汲極區80以形成源極/汲極區80，緊隨為退火。植入製程可包含形成並圖案化諸如光阻劑之遮罩以覆蓋待受保護免受植入製程影響之FinFET的區。源極/汲極區80可具有在自約1E19cm-3至約1E21cm-3的範圍內之雜質(例如，摻雜物)濃度。在一些實施例中，可在成長期間原位摻雜磊晶源極/汲極區。
接下來，如圖7A中所例示，在圖6A中所例示之結構之上形成第一層間介電(ILD)90，並進行閘極最終製程(有時稱為替換閘極製程)。在閘極最終製程中，分別去除被視為虛設閘極及虛設閘極介電之閘極68及閘極介電66(請參見圖6A)，並採用有源閘極及有源閘極介電替換閘極及閘極介電66，有源閘極及有源閘極介電可被統稱為 替換閘極。
在一些實施例中，第一ILD 90是由諸如氧化矽(SiO2)、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、無摻雜矽酸鹽玻璃(USG)、或類似物之介電材料所形成，並可由任何合適的方法，諸如CVD、PECVD、或FCVD，所沉積。可進行平坦化製程，諸如CMP，以去除遮罩70並平坦化第一ILD 90的頂部表面，使得在CMP製程之後第一ILD 90的頂部表面與閘極68的頂部表面齊平。因此，在所例示之實施例中，在CMP製程之後，暴露閘極68的頂部表面。
根據一些實施例，在蝕刻步驟(等)中去除閘極68及閘極68正下方之閘極介電66，因而形成凹陷(未圖示)。每個凹陷暴露對應鰭狀結構64的通道區。可在相鄰的磊晶源極/汲極區對80間設置各通道區。在虛設閘極去除製程期間，當蝕刻虛設閘極68時，可將虛設閘極介電層66用作蝕刻停止層。在虛設閘極68的去除製程之後，可接著去除虛設閘極介電層66。
接下來，藉由在每個凹陷中依次地形成閘極介電層96、阻擋層94、及閘極電極98，以在凹陷中形成金屬閘極97。如圖7A中所例示，在凹陷中共形地沉積閘極介電層96。在閘極介電層96之上共形地形成阻擋層94，且閘極電極98填充凹陷。儘管未圖示，但可，例如，在閘極介電層96與阻擋層94間，形成工作功能層。
根據一些實施例中，閘極介電層96包括氧化矽、 氮化矽、或其等的多層。在一些實施例中，閘極介電層96包含高k值介電材料，且在此等實施例中，閘極介電層96可具有大於約7.0之k值，且可包含金屬氧化物或鉿、鋁、鋯、鑭、鎂、鋇、鈦、鉛的矽酸鹽、及其等的組合。閘極介電層96的形成方法可包含MBD、ALD、PECVD、及類似方法。
可在閘極介電層96之上共形地形成工作功能層。工作功能層包括用於工作功能層之任何合適的材料。可被包含在金屬閘極97中之範例性p型工作功能金屬包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的p型工作功能材料、或其等的組合。可被包含在金屬閘極97中之範例性n型工作功能金屬包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型工作功能材料、或其等的組合。工作功能值與工作功能層的材料組成相關聯，且因此，選擇第一工作功能層的材料以微調其工作功能值，因而在對應區中待形成之元件中實現目標閾值電壓Vt。工作功能層可藉由CVD、PVD、ALD、及/或其他合適的製程所沉積。
接下來，在閘極介電層96之上及工作功能層之上(若存在的話)共形地形成阻擋層94。阻擋層94可包括，諸如氮化鈦之電氣地導電材料，但可替代地利用其他材料，諸如氮化鉭、鈦、鉭、或類似者。可使用CVD製程，諸如PECVD，形成阻擋層94。然而，可替代地使用其他替代 製程，諸如濺鍍、或MOCVD、ALD。
接下來，在阻擋層94之上形成閘極電極98。閘極電極98可藉由，諸如Cu、Al、W、類似物、或其等的組合、其等的多層之含金屬材料，所形成，並可藉由，例如，電鍍、化學鍍、PVD、CVD、或其他合適的方法，所形成。可進行平坦化製程，諸如CMP，以去除閘極介電層96、工作功能層、阻擋層94、及閘極電極98的材料多餘部分，此等多餘部分在第一個ILD 90的頂部表面之上。因此，閘極電極98、阻擋層94、工作功能層、及閘極介電層96的材料的所得其餘部分形成所得FinFET元件100的金屬閘極97。在圖7A的範例中例示三個金屬閘極97(例如，97A、97B、及97C)。然而，如熟習技藝者容易理解，可使用多於或少於三個金屬閘極97以形成FinFET元件100。
圖7B例示圖7A的FinFET元件100的平面視圖。為簡單起見，未例示FinFET元件100的所有特徵。舉例而言，在圖7B中未例示閘極間隔件87、隔離區62、及源極/汲極區80。
如圖7B中所例示，金屬閘極97(例如，97A/97B/97C)跨過半導體鰭狀結構64(例如，64A/64B/64C/64D)。在後續處理中，進行金屬閘極切割製程以將金屬閘極97B切割成兩個分離的金屬閘極97B_1及97B_2(參見，例如，圖11B)。在所例示之實施例中，去除切割區域55中之部分的金屬閘極97B，從 而將金屬閘極97B分離成兩個分離的金屬閘極。在所例示之實施例中，在金屬閘極切割製程之後，在半導體鰭狀結構64A及64B之上之部分的金屬閘極97B形成第一金屬閘極，且在半導體鰭狀結構64C及64D之上之部分的金屬閘極97B形成第二金屬閘極。例如，可藉由將不同的控制電壓施加至第一金屬閘極及第二金屬閘極，以獨立地控制第一金屬閘極及第二金屬閘極。
圖7B例示切割區域55的非限制性範例。切割區域55的數量、切割區域55的大小、及切割區域55的位置可變化，以實現不同的切割圖案，並以不同的大小及圖案以形成金屬閘極。舉例而言，切割區域55可沿著橫截面C-C擴大，以與金屬閘極97B在同一步驟中切割金屬閘極97A及/或金屬閘極97C。作為另一範例，可沿著橫截面B-B，例如，在半導體鰭狀結構64A與64B間使用第二切割區域，以將金屬閘極97B切割成可彼此獨立地被控制之三個分離的金屬閘極。切割區域55的此等及其他變化完全地意圖被本揭露內容的範圍所包含。後文論述使用如圖7B中所例示之一個切割區域55的範例，應當了解在FinFET元件100的製造中可使用任何數量的切割區域。
圖7C及7D例示圖7A的FinFET元件100，但分別沿著截面B-B及C-C，的截面視圖。如圖7D中所例示，在隔離區62及基材50之上設置金屬閘極97。閘極間隔件87為在各金屬閘極97的相對側壁上。第一ILD 90圍繞金屬閘極97及閘極間隔件87。由於橫截面C-C 在半導體鰭狀結構64的外部，因此在圖7D的截面視圖中看不到，諸如半導體鰭狀結構64、源極/汲極區80及LDD區65之特徵。
接下來，在圖8A及8B中，在第一ILD 90之上依次地形成第一硬質遮罩層122及第二硬質遮罩層124。在一些實施例中，第一硬質遮罩層122為金屬硬質遮罩層，第二硬質遮罩層124為介電硬質遮罩層。在後續處理中，使用各種光微影及蝕刻技術將圖案轉移至第一硬質遮罩層122上。接著，可將第一硬質遮罩層122用作用於蝕刻下層結構(例如，金屬閘極97)之蝕刻遮罩。第一硬質遮罩層122可為諸如氮化鈦、氧化鈦等、或類似物、或其等的組合之遮罩材料。可使用諸如ALD、CVD、PVD、類似物、或其等的組合之製程形成第一硬質遮罩層122。
在第一硬質遮罩層122之上沉積第二硬質遮罩層124。可將第二硬質遮罩層124用作第一硬質遮罩層122之遮罩圖案。在後續處理步驟中，圖案化第二硬質遮罩層124以形成圖案，接著可將此圖案轉移至第一硬質遮罩層122。第二硬質遮罩層124可為諸如氮化矽、氧化矽、原矽酸四乙酯(TEOS)、SiOxCy、類似物、或其等的組合之遮罩材料。可使用，諸如CVD、ALD、類似物、或其等的組合之製程形成第二硬質遮罩層124。在範例實施例中，第一硬質遮罩層122包括氮化鈦，且第二硬質遮罩層124包括氮化矽。
接下來，在第一硬質遮罩層122及第二硬質遮罩 層124之上形成圖案化的光阻劑層。在圖案化的光阻劑層中之圖案(例如，開口)對應至開口141的位置。使用合適的方法，諸如一個或更多個各向異性蝕刻製程，將光阻劑層中之圖案轉移至第一硬質遮罩層122及第二硬質遮罩層124。據此，在第一硬質遮罩層122及第二硬質遮罩層124中形成圖案(例如，開口)，此圖案暴露在切割區域55之內之部分的金屬閘極97B(見圖7B)。
接下來，如圖8A及8B中所例示，去除在切割區域55(參見圖7B)之內並被圖案化的第一硬質遮罩層122及第二硬質遮罩層124所暴露之部分的金屬閘極97B。可進行合適的蝕刻製程，諸如各向異性蝕刻製程，以去除金屬閘極97B的暴露的部分。在去除在切割區域55之內之部分的金屬閘極97B之後，形成開口141。開口141延伸通過金屬閘極97B，並將金屬閘極97B分離成兩個分離的閘極結構97B_1及97B_2。在所例示的範例中，開口141延伸至隔離區62中，且開口141的底部進一步延伸至基材50中。在一些實施例中，在開口141的相對側壁間所量測之開口141的寬度在約10奈米至約45奈米間，且在閘極電極98的上表面與開口141的底部間所量測之開口141的深度在約150奈米至約300奈米間。
圖8A及8B中所例示之開口141的形狀及深度為非限制性範例，開口141之其他形狀及深度亦為可能，並完全地被稱為本揭露內容的範圍所包含。舉例而言，開口141可延伸至隔離區62中，但不延伸至基材50中。作 為另一範例，開口141可比圖8A及8B中所例示者更寬，使得沿著金屬閘極97B的去除的部分之部分的閘極間隔件87亦藉由各向異性蝕刻製程(例如，電漿製程)所去除)。作為仍另一範例，在圖8A及圖8B中，開口141的橫截面被示成具有V形底部，但開口141的底部部分的其他形狀，諸如U形或矩形形狀亦為可能。在圖8A的範例中之開口141具有垂直地延伸(例如，垂直於基材50的主要上表面之)直的側壁141S。在一些實施例中，開口141具有傾斜的側壁141S'(在圖8A中以虛線例示)，使得開口141的相對側壁間之距離隨著開口141朝向基材50延伸而減小。換言之，具有傾斜的側壁141S’之開口141在頂部處(例如，靠近遠離基材50之金屬閘極97的上表面)比在底部處更寬。為簡單起見，在後續附圖中，開口141被圖示成具有直的側壁141S，但應當理解，開口141可具有傾斜的側壁141S'。
接下來，在圖9A及9B中，形成介電層126以襯舖側壁及開口141的底部。介電層126亦可覆蓋第二硬質遮罩層124的上表面。在一些實施例中，將介電層126形成為非共形層，使得介電層126的厚度隨著介電層126朝向開口141的底部延伸而(例如，連續地)減小。如圖9A中所例示，介電層126在靠近閘極電極98的上表面之第一側壁位置處具有厚度T1，並在靠近開口141的底部之第二側壁位置處具有厚度T2，其中T1大於T2。在一些實施例中，厚度T1在約55埃與約70埃間，且厚度T2 在約30埃與約55埃間。在一些實施例中，厚度T2為在厚度T1的約55%至約80%間(例如，0.55T1<T2<0.8T1)。作為範例，介電層126的平均厚度(例如，在開口141的頂部與底部部之平均量測值)可在約3.5奈米至約7奈米間。
在所例示的實施例中，介電層126是由介電材料所形成，此介電材料具有高於隨後形成的介電層128的介電常數(見圖10A及10B)之介電常數(亦稱為K值)。舉例而言，介電層126可由具有在約6.5與約8間之K值之氮化矽所形成，且隨後形成的介電層128可由具有在約3.5至約5間之K值之氧化矽所形成。
在一些實施例中，非共形介電層126包括氮化矽，並由電漿增強的原子層沉積(PEALD)製程形成非共形介電層。注意到，雖然通常將PEALD製程用於形成共形層，但本文中揭露的實施例使用新穎的PEALD製程以形成非共形介電層126。在一些實施例中，將包括複數個圖8A的FinFET元件100的單一晶圓定位在用於PEALD製程之處理腔室中。換言之，每次藉由揭露的PEALD製程在處理腔室中僅處理一個晶圓。在一些實施例中，將一個或更多個晶圓(其中每個晶圓包括複數個圖8A的FinFET元件100)定位在用於PEALD製程之處理腔室中。
在一些實施例中，形成非共形介電層126之PEALD製程包含多個循環(亦稱為處理循環)，其中每個循環包含四個步驟(亦稱為四個處理步驟)。在每個循環的 第一步驟中，將第一前驅物，諸如二氯矽烷(SiH2Cl2)或二碘矽烷(SiH2I2))饋入至處理腔室中。可藉由(諸如氮氣(N2)之)承載氣體將第一前驅物攜帶至處理腔室中。第一前驅物及承載氣體的流速可在每分鐘約5標準升(slm)與約30slm間，諸如9slm，且第一前驅物及載氣可被饋入至處理腔室中達約0.1秒至約5秒。第一前驅物(例如，SiH2Cl2或SiH2I2)與N2之體積混合比可在約0.01至約0.1間。用於第一處理步驟之溫度可在約300℃至約450℃間，諸如450℃，並用於第一處理步驟之壓力可在約0托(torr)至約30托間。
在結束第一步驟之後，進行第二步驟(亦稱為清除步驟)，其中將未使用的(例如，未反應的)第一前驅物及第一步驟的副產物抽泵出處理腔室。
接下來，在第三步驟中，將(諸如NH3的電漿或N2及H2的電漿之)第二前驅物饋入至處理腔室中。第二前驅物(例如，NH3電漿或N2/H2電漿)的流速可在約5sccm至約10slm間。用於第三步驟之溫度可在約300℃至約450℃間，且用於第三步驟之壓力可在約0托至約30托間。用於PEALD製程之RF源的功率在約500W至約800W間，並且接通RF源達約1秒至約30秒間。
接下來，在第四步驟中，進行另一清除步驟，使得將未使用的第二前驅物及第三步驟的副產物抽泵出處理腔室。在結束PEALD製程的第一個循環之後，形成一層氮化矽。可進行PEALD製程的額外循環，直到達到沉積材 料的目標厚度為止。
接下來，在圖10A及10B中，在介電層126之上形成介電層128，且介電層128填充開口141。在所例示的實施例中，介電層128是由與介電層126的介電材料不同之介電材料所形成，且介電層128的介電常數小於介電層126的介電常數。
在一些實施例中，介電層128是由氧化矽所形成，且由FEALD製程所形成。可在與用於介電層126之處理腔室相同的處理腔室中形成介電層128，但可使用不同的處理腔室以形成介電層128。在一些實施例中，將包括複數個圖9A的FinFET元件100的單一晶圓定位在用於PEALD製程之處理腔室中以形成介電層128。換言之，每次在處理腔室中僅處理一個晶圓。在一些實施例中，將一個或更多個晶圓(其中每個晶圓包括複數個圖9A的FinFET元件100)定位在用於PEALD製程之處理腔室中。
在一些實施例中，形成介電層128之PEALD製程包含多個循環，每個循環具有四個處理步驟，與前文所論述之PEALD處理類似。這四個處理步驟包含：第一步驟，其中將第一前驅物供應至處理腔室、第二步驟，抽泵出處理腔室中之氣體、第三步驟，將第二前驅物供應至處理腔室、及第四步驟，抽泵出處理腔室中之氣體。
在一些實施例中，將用於形成介電層128(例如，氧化矽)之第一前驅物，諸如N-(二乙氨基甲矽烷基)-N- 乙基乙胺(C8H22N2Si)，饋入至第一處理步驟中之處理腔室中。可藉由承載氣體，諸如氬氣(Ar)，將第一前驅物攜帶至處理腔室中。第一前驅物及載氣的流速可在2slm與約30slm間，諸如2slm，且第一前驅物及承載氣體可被饋入處理腔室中達0.1秒至約10秒。第一前驅物與承載氣體之混合比可在約0.01至約0.1間。用於第一處理步驟之溫度可為約150℃至約400℃，諸如260℃，且用於第一處理步驟之壓力可在約0托至約30托間。
在一些實施例中，在第三處理步驟中將用於形成介電層128的第二前驅物，諸如，O2的電漿，饋入至三處理步驟中之處理腔室中。在一些實施例中，第二前驅物為O2氣體。第二前驅物的流速可在約0.5slm至約20slm間。用於第三步驟之溫度可在約150℃至約400℃間，且用於第三步驟之壓力可在約0托至約30托間。可供應第二前驅物達約0.5秒至約30秒。用於PEALD製程之RF源的功率在約15W及約100W間，且接通RF源達約1分鐘。
在前文所論述之範例中，介電層126(例如，SiN)及介電層128(例如，SiO2)形成具有雙層結構之絕緣膜堆疊127。絕緣膜堆疊127用作將金屬閘極97B分離成兩個分離的金屬閘極97B_1及97B-2之間隙填充絕緣結構。除了前文所論述之範例材料外，亦可在薄膜疊堆中使用其他合適的材料。舉例而言，介電層128可藉由SiCN、SiOC、SiOCN、或類似物所形成。在一些實施例中，絕緣膜堆疊 127包含多於兩層的介電材料。舉例而言，可藉由具有比介電層126更低的整體(例如，平均)K值的複數個介電層(亦可稱為介電材料的複數個子層)替換介電層128。介電材料的複數個子層可包含不同材料的層，諸如SiCN、SiOC、SiOCN、或類似物的層。介電層128中之介電材料的複數個子層的整體(例如，平均)K值低於介電層126的K值。作為範例，多個介電材料子層中之所有介電材料具有小於介電層126的K值之K值。作為另一範例，介電層128中之介電材料的一些子層可具有大於介電層126的K值之K值，但介電材料的所有子層的整體K值低於介電層126的K值(例如，歸因於介電材料的其他子層具有低於介電層126之K值)。在一些實施例中，絕緣膜堆疊127可包含空氣間隙以進一步減少K值。可藉由，例如，使用濕式蝕刻製程選擇性地去除具有較低K值之複數個介電層中的一個介電層，以形成空氣間隙。
與由單一層的SiN所形成之間隙填充絕緣結構相比，由於在絕緣膜堆疊127中使用低K值介電材料，所揭露的絕緣膜堆疊127具有較低的整體(例如，平均)K值，這減少所形成之元件的RC延遲。此外，與具有共形的SiN層(例如，具有均勻的厚度)及在共形的SiN層之上之SiO2層之間隙填充絕緣結構相比，所揭露的絕緣膜堆疊127不僅減少RC延遲，如後文所論述，亦減少所形成之元件之閾值電壓Vt的變化。在一些實施例中，所形成之開口141在頂部處(例如，靠近閘極電極98的上表面)較寬，而在底 部處較窄。金屬閘極97B_1與97B_2間之寄生電容是藉由金屬閘極97B_1與97B_2間之較大距離所減少，但具有較高K值之較厚介電層126(例如，SiN)(這增加絕緣膜堆疊127在金屬閘極頂部部分之部分的整體K值(例如，平均K值))補償歸因於較大距離而引起之寄生電容的減少。相反地，在開口141的底部處，金屬閘極97B_1與97B_2間之寄生電容是藉由金屬閘極間之較小距離所增加，但更薄的介電層126(這減少在開口141底部之部分的絕緣膜堆疊127的整體K值)藉由減少的距離補償寄生在電容上之增加。據此，金屬閘極97B_1與97B_2間之寄生電容從金屬閘極的頂部到金屬閘極的底部具有平衡的(例如，大致均勻的)值。平衡的寄生電容值有助於，例如，沿著從金屬閘極97B_1/97B_2的頂部表面到金屬閘極97B_1/97B_2的底部表面的方向，減少閾值電壓變化。
接下來，在圖11A及11B中，進行平坦化製程，諸如CMP，以去除第一硬質遮罩層122、第二硬質遮罩層124、及被設置在閘極電極98的上表面之上之部分的介電層126/128。注意到圖11A的截面視圖為沿著橫截面A-A，而圖11B的截面視圖為沿著橫截面B-B。
接下來，在金屬閘極97或源極/汲極區80之上形成觸點102(例如，閘極觸點102G及源極/汲極觸點102S)且將觸點102(例如，閘極觸點102G及源極/汲極觸點102S)電性地耦合至金屬閘極97或源極/汲極區80。為了形成觸點102，在第一ILD 90之上形成第二ILD 95。 在一些實施例中，第二ILD 95是藉由可流動FCVD方法所形成之可流動膜。在一些實施例中，第二ILD 95是由諸如PSG、BSG、BPSG、USG、或類似者之介電材料所形成，且可藉由任何合適的方法，諸如CVD及PECVD，所沉積。接下來，形成通過第一ILD 90及/或第二ILD 95之觸點開口以暴露源極/汲極區80及金屬閘極97，接著採用電氣地導電材料(等)填充此等觸點開口以形成觸點102。在一些實施例中，在填充觸點開口之前，在源極/汲極區80之上形成矽化物區81。在後文中論述形成觸點102的細節。
在一些實施例中，在源極/汲極區80之上形成矽化物區81。藉由(後述方法)形成矽化物區81，首先沉積能與半導體材料(例如、矽、鍺)反應之金屬(諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬、或其合金)，以在磊晶源極/汲極的區80之上以形成矽化物或鍺化物區，接著，進行熱退火製程以形成矽化物區81。接著，例如，藉由蝕刻製程去除沉積金屬的未反應部分。儘管將區81稱為矽化物區，矽化物區81亦可為鍺化物區或矽鍺化物區(例如，包括矽化物及鍺化物之區)。
接下來，在矽化物區81之上、及在第二ILD 95的上表面之上，形成阻擋層104而襯舖觸點開口的側壁及底部。阻擋層104可包括氮化鈦、氮化鉭、鈦、鉭、類似物等，並可藉由ALD、PVD、CVD、或其他合適的沉積方法所形成。接下來，在阻擋層104之上形成種子層109。 種子層109可藉由PVD、ALD、或CVD所沉積，並可藉由鎢、銅、或銅合金所形成，但可替代地使用其他合適的方法及材料。一旦已形成種子層109，即可在種子層108上形成導電材料110，而填充及過度填充觸點開口。導電材料110可包括鎢，但可替代地利用其他合適的材料，諸如鋁、銅、氮化鎢、銠、銀、金、銠、鉬、鎳、鈷、鎘、鋅、其等的合金、其等的組合、及類似物。可使用任何合適的沉積方法，諸如PVD、CVD、ALD、電鍍(例如，電鍍)、及回流，以形成導電材料110。
一旦已填充觸點開口，可藉由，平坦化製程，諸如CMP，去除觸點開口外部的阻擋層104、種子層109、及導電材料110的多餘部分，但可使用任何合適的去除製程。因此在觸點開口中形成觸點102。作為範例，以單一橫截面例示觸點102，觸點102在不同橫截面中。此外，在圖11B中，作為範例，圖示兩個觸點102連接至兩個金屬閘極97B_1及97B_2中的各個金屬閘極。在不脫離本揭露內容的精神之情況下，可改變被連接至每個金屬閘極97B_1及97B_2之觸點102的數量及位置，此等修改及其他修改完全地意圖被本揭露內容的範圍所包含。
圖12例示根據另一實施例100A，FinFET元件的截面視圖。FinFET元件100A與圖11A及11B的FinFET元件100類似，但在靠近開口141的底部之介電層126中形成一個或更多個空氣間隙131。空氣間隙131可為介電層126中之密封腔，並可藉由於以下原因所形成： 例如，開口141的大小、介電層126的厚度、用於介電層126之材料、及/或當形成介電層126時所使用之製程條件。空氣間隙131可進一步減少靠近開口141的底部之部分的介電層126的K值。在一些實施例中，沿著橫截面A-A之圖12的FinFET元件100A的截面視圖與圖11A相同。
圖13A、13B、14A、14B、及15例示根據另一實施例，在製造的各種階段的FinFET元件100B的截面視圖。圖13A及13B的處理可跟隨圖8A及8B的處理步驟。換言之，在一些實施例中，圖2至5、6A至6C、7A至7D、8A、8B、13A、13B、14A、14B、及15例示FinFET元件100B的處理步驟。
參照圖13A及13B，形成介電層126(例如，SIN)以襯舖側壁及開口141的底部。在一些實施例中，使用，例如，ALD沉積製程，將介電層126形成為共形層。在一些實施例中，例如，使用前文參考圖9A及9B所描述之PEALD沉積製程，將介電層126形成為非共形層。在將介電層126形成為非共形層之實施例中，在此處理階段，介電層126的截面視圖可與圖9A及9B(或圖12)中所例示之該等實施例相同或類似。
接下來，進行電漿製程143以處理(例如，損壞)部分的介電層126。在一些實施例中，電漿製程為各向異性電漿蝕刻製程。可使用包括NF3、O2、CH3F、其等的組合、或類似者之的氣體源進行電漿製程。用於電漿蝕刻 製程之RF源的功率在約50W至約800W間，且接通RF源達1秒至約100秒。歸因於電漿製程的各向異性，電漿製程轟擊介電層126的水平部分(例如，靠近開口141的底部之部分的介電層126)，此等水平部分被電漿製程所損壞。在一些實施例中，電漿製程改變介電層126介電層126的受損部分的物理性質(例如，減少硬度及/或密度)，使得藉由隨後進行的蝕刻製程可容易地去除靠近開口141的底部之部分的介電層126。
接下來，在圖14A及14B中，進行蝕刻製程，諸如濕式蝕刻製程，以去除被電漿製程143處理(例如，損壞及/或鬆弛)之部分的介電層126。在一些實施例中，蝕刻製程為使用dHF酸作為蝕刻劑所進行之濕式蝕刻製程。dHF酸中之氫氟酸與去離子水間之稀釋比可在1：50至1：200間。濕式蝕刻製程的持續時間可在約60秒至約180秒間。在一些實施例中，濕式蝕刻製程完全去除靠近開口141的底部之部分的介電層126。在一些實施例中，藉由濕式蝕刻製程減少靠近開口141的底部之介電層126的厚度，並仍然在開口141的底部保留介電層126的薄層。
藉由使用濕式蝕刻製程去除(或減少)介電層126的底部部分(的厚度)，減少在開口141的底部處之介電層126的體積，且更多的空間可用於隨後形成的介電層128。由於介電層126(例如，SiN)具有比介電層128(例如，SiO2)更高的K值，在開口141的底部處之絕緣膜堆疊127(包含介電層126及128)的整體K值被減少，此舉減 少RC延遲且亦有助於平衡金屬閘極97B_1與97B_2間之寄生電容，此舉因而減少閾值電壓Vt的變化。此外，藉由去除(或減少)介電層126(例如，SiN)的底部部分(的厚度)，避免或減少在開口141的底部處之介電層126中之固定電荷，此舉有利地減少元件洩漏。
接下來，在介電層126之上形成介電層128(例如，SiO2、SiCN、SiOC、SiOCN、、類似物、或其等的多層)並填充開口141。可使用與圖10A及10B中之介電層128相同的前驅物及相同的形成方法(例如，PEALD)形成介電層128，因此不再重複細節。注意到在所例示之實施例中，由於藉由濕式蝕刻製程去除介電層126的底部部分，開口141中之介電層128從閘極電極98的上表面朝向基材50比介電層126延伸得更深。換言之，介電層126覆蓋開口141中之介電層128的上側壁，且開口141中之介電層128的下側壁被介電層126所暴露。在圖14A及14B的範例中，介電層128的底部部分延伸至基材50中並與基材50實體地接觸。取決於，例如，開口141的深度及介電層126的去除的底部部分的尺寸，介電層128的底部部分亦可實體地接觸隔離區62(例如，參見圖16)。
接下來，在圖15中，進行平坦化製程，諸如CMP，以從閘極電極98的上表面去除部分的介電層126及128。接下來，在閘極電極98之上形成第二ILD 95，並將觸點102形成以電性地耦合至對應的下層電氣地導電特徵，諸如金屬閘極97B_1/97B_2、或源極/汲極區80。處理與 前文參考圖11A及11B所論述之處理相同或類似，因此不再重複細節。圖15的截面視圖為沿著橫截面B-B。沿著橫截視面A-A之圖15的對應截面視圖與圖11A相同或類似。
圖16例示根據再另一實施例，FinFET元件100C的截面視圖。FinFET元件100C與圖15的FinFET元件類似，但介電層128的底部部分與基材50及隔離區62實體地接觸。
圖17例示根據一些實施例，製造半導體元件的方法的流程圖。應當理解，圖17所圖示之實施例方法僅為許多可能的實施例方法的範例。本領域熟習技藝者將認識到許多變化、替代、及修改。舉例而言，可添加、去除、替換、重新佈置、及重複如圖17中所例示之各種步驟。
參照圖17，在方塊1010處，在鰭狀結構之上形成閘極結構，其中鰭狀結構突出基材上方。在方塊1020處，在閘極結構中形成開口。在方塊1030處，沿著開口的側壁及底部形成第一介電層，其中第一介電層為非共形，其中第一介電層具有靠近遠離基材之閘極結構的上表面之第一厚度，並具有靠近開口的底部的第二厚度，其中第一厚度大於第二厚度。在方塊1040處，在第一介電層之上形成第二介電層以填充開口，其中第一介電層是藉由第一介電材料所形成，且第二介電層是藉由與第一介電材料不同之第二介電材料所形成。
實施例可實現優勢。藉由形成非共形的介電層126 及/或藉由去除(或減少)介電層126的底部部分(的厚度)，各種揭露內容的實施例減少絕緣膜堆疊127的整體介電常數，因此而減少RC延遲。此外，所揭露的實施例亦可幫助平衡相鄰的金屬閘極(例如，97B_1與97B_2)間之寄生電容，此舉減少閾值電壓變化。此外，藉由去除(或減少)介電層126的底部部分(的厚度)，避免或減少在開口141的底部部分處之介電層126中之固定電荷，此舉減少元件洩漏。
在實施例中，一種形成半導體元件的方法，包含：在鰭狀結構之上形成閘極結構，其中鰭狀結構突出基材上方；在閘極結構中形成開口；沿著開口的側壁及底部形成第一介電層，其中第一介電層為非共形，其中第一介電層具有靠近遠離基材之閘極結構的上表面之第一厚度，且具有靠近開口的底部之第二厚度，其中第一厚度大於第二厚度；及在第一介電層之上形成第二介電層以填充開口，其中第一介電層是由第一介電材料所形成，第二介電層是由與第一介電材料不同之第二介電材料所形成。在實施例中，開口延伸通過閘極結構，並將閘極結構分離成兩個分離結構。在實施例中，第一介電材料的第一介電常數高於第二介電材料的第二介電常數。在實施例中，第一介電材料為氮化矽，且第二介電材料為二氧化矽。在實施例中，第二厚度在第一厚度的約55%至約80%間。在實施例中，在第一介電層中靠近開口的底部中形成空氣間隙。在實施例中，此方法進一步包含，在形成第一介電層之後並在形成 第二介電層之前：採用電漿製程處理第一介電層；及在處理第一介電層之後，從開口的底部去除第一介電層的下部分。在實施例中，電漿製程為各向異性電漿蝕刻製程。在實施例中，去除第一介電層的下部分包括：進行濕式蝕刻製程以去除第一介電層的下部分。在實施例中，在形成第二介電層之後，第一介電層覆蓋第二介電層的上側壁，第二介電層的下側壁沒有第一介電層。
在實施例中，一種形成半導體元件的方法，包含：在基材之上形成電氣地導電特徵；在電氣地導電特徵中形成開口；採用第一介電材料，以襯鋪開口的側壁及底部；處理設置在開口的底部處之第一介電材料的底部部分；在處理步驟之後去除第一介電材料的底部部分；及在去除步驟之後，藉由在第一介電材料之上形成第二介電材料，以填充開口。在實施例中，第一介電材料與第二介電材料不同。在實施例中，第二介電材料包括複數個子層的介電材料，及第一介電材料的第一介電常數高於第二介電材料的整體介電常數，在實施例中，開口將電氣地導電特徵分離成兩個分離結構。在實施例中，處理第一介電材料的底部部分包括：使用電漿製程處理第一介電材料的底部部分。在實施例中，去除第一介電材料的底部部分包括：進行濕式蝕刻製程以去除第一介電材料的底部部分。在實施例中，第一介電材料為非共形，其中第一介電材料在第一側壁位置處比在第二側壁位置處厚，其中第一側壁位置靠近電氣地導電特徵之背離基材的上表面，且第二側壁位置靠近開 口的底部。
在實施例中，半導體元件包含：基材；突出基材上方之第一鰭狀結構及第二鰭狀結構；第一鰭狀結構之上之第一閘極結構；第二鰭狀結構之上之第二閘極結構；及在第一閘極結構與第二閘極結構間並接觸第一閘極結構及第二閘極結構之絕緣膜堆疊，其中絕緣膜堆疊包括：第二介電材料；及圍繞第二介電材料之第一介電材料，其中第一介電材料沿著第一閘極結構的第一側壁及第二閘極結構的第二側壁延伸，其中第一介電材料的第一介電常數高於第二介電材料的第二介電常數。在實施例中，第一介電材料為非共形，其中遠離基材之第一介電材料的上部分具有第一厚度，其中第一介電材料之最接近基材的下部分具有小於第一厚度之第二厚度。在實施例中，介電材料覆蓋遠離基材之第二介電材料的上側壁，其中靠近基材之第二介電材料的下側壁沒有第一介電材料。
前文概述數種實施例的特徵，因而本領域熟習技藝者可更理解本揭露內容的態樣。熟習此項技藝者應當理解，熟習此項技藝者可輕易地使用本揭露內容作為設計或修改其他製程及結構之基礎，以實現本文介紹的實施例的相同目的及/或達成相同優點。熟習此項技藝者亦應當認識到，此等效構造不脫離本揭露內容的精神及範圍，且在不脫離本揭露內容之精神及範圍之情況下，熟習此項技藝者可在本文中進行各種改變、替換、及變更。
50:基材
62:隔離區
64:鰭狀結構
94:阻擋層
95:第二ILD
96:閘極介電層
97B_1,97B_2:金屬閘極
98:閘極電極
100:FinFET元件
102:觸點
102G:閘極觸點
110:導電材料
126,128:介電層

Claims (10)

  1. 一種形成半導體元件之方法，包括：在一鰭狀結構之上形成一閘極結構，其中該鰭狀結構突出一基材上方；在該閘極結構中形成一開口；沿著該開口的複數個側壁及一底部形成一第一介電層，其中該第一介電層為非共形，其中該第一介電層具有靠近遠離該基材之該閘極結構的一上表面之一第一厚度，且具有靠近該開口的該底部之一第二厚度，其中該第一厚度大於該第二厚度；及在該第一介電層之上形成一第二介電層以填充該開口，其中該第一介電層是由一第一介電材料所形成，該第二介電層是由與該第一介電材料不同之一第二介電材料所形成。
  2. 如請求項1所述之方法，其中該開口延伸通過該閘極結構，並將該閘極結構分離成兩個分離結構。
  3. 如請求項1所述之方法，其中該第一介電材料的一第一介電常數高於該第二介電材料的一第二介電常數。
  4. 如請求項1所述之方法，其中該第二厚度在該第一厚度的55%至80%間。
  5. 如請求項1所述之方法，其中在該第一介電層中靠近該開口的該底部中形成一空氣間隙。
  6. 一種形成半導體元件之方法，包括：在一基材之上形成一電氣地導電特徵；在該電氣地導電特徵中形成一開口；採用一第一介電材料襯鋪該開口的複數個側壁及一底部；處理設置在該開口的該底部處之該第一介電材料的一底部部分；在該處理步驟之後去除該第一介電材料的該底部部分；及在該去除步驟之後，藉由在該第一介電材料之上形成一第二介電材料，以填充該開口。
  7. 如請求項6所述之方法，其中該第一介電材料與該第二介電材料不同。
  8. 如請求項6所述之方法，其中處理該第一介電材料的該底部部分包括：使用一電漿製程處理該第一介電材料的該底部部分。
  9. 一種半導體元件，包括：一基材；突出該基材上方之一第一鰭狀結構及第二鰭狀結構；該第一鰭狀結構之上之一第一閘極結構；該第二鰭狀結構之上之一第二閘極結構；及在該第一閘極結構與該第二閘極結構間並接觸該第一閘極結構及該第二閘極結構之一絕緣膜堆疊，其中該絕緣膜堆疊包括：一第二介電材料；及圍繞該第二介電材料之一第一介電材料，其中該第一介電材料沿著該第一閘極結構的一第一側壁及該第二閘極結構的一第二側壁延伸，其中該第一介電材料的一第一介電常數高於該第二介電材料的一第二介電常數。
  10. 如請求項9所述之半導體元件，其中該第一介電材料為非共形，其中遠離該基材之該第一介電材料的一上部分具有一第一厚度，其中該第一介電材料之最接近該基材的一下部分具有小於該第一厚度之一第二厚度。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12087775B2 (en) * 2021-07-08 2024-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistor devices and methods of forming same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202013509A (zh) * 2018-08-08 2020-04-01 美商格芯（美國）集成電路科技有限公司 鰭式結構

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102505242B1 (ko) * 2015-07-21 2023-03-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9640633B1 (en) * 2015-12-18 2017-05-02 International Business Machines Corporation Self aligned gate shape preventing void formation
US9847330B2 (en) * 2016-02-05 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9892961B1 (en) * 2016-08-09 2018-02-13 International Business Machines Corporation Air gap spacer formation for nano-scale semiconductor devices
US10263090B2 (en) 2017-04-24 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102343202B1 (ko) * 2017-06-20 2021-12-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
DE102018106170A1 (de) 2017-08-30 2019-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Geschnittenes metall-gate mit abgeschrägten seitenwänden
US10672613B2 (en) 2017-11-22 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming semiconductor structure and semiconductor device
US10777466B2 (en) 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
US10510894B2 (en) 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
KR102402763B1 (ko) * 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
US11245034B2 (en) * 2018-04-25 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102636464B1 (ko) * 2018-06-12 2024-02-14 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
US11127623B2 (en) 2018-12-07 2021-09-21 Globalfoundries U.S. Inc. Single diffusion cut for gate structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202013509A (zh) * 2018-08-08 2020-04-01 美商格芯（美國）集成電路科技有限公司 鰭式結構

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