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TW201810671A - 包括縮進的凸起源極/汲極以減少寄生電容之電晶體 - Google Patents

包括縮進的凸起源極/汲極以減少寄生電容之電晶體 Download PDF

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TW201810671A
TW201810671A TW106103943A TW106103943A TW201810671A TW 201810671 A TW201810671 A TW 201810671A TW 106103943 A TW106103943 A TW 106103943A TW 106103943 A TW106103943 A TW 106103943A TW 201810671 A TW201810671 A TW 201810671A
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transistor
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region
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漢威 鄧
聖沙普塔克 達斯古普塔
馬克 拉多沙弗傑維克
聖茲 K. 加德納
宋承勳
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英特爾公司
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Abstract

所揭示的是用於形成包括縮進的隆起源極/汲極(S/D)以減少寄生電容之電晶體的技巧。在一些狀況中，此等技巧包括在一高品質晶體成核表面上形成用於S/D磊晶再生長之凸耳。此等技巧亦可包括依照使得S/D隆起段從閘極材料縮進之一方式形成S/D區域之隆起段(例如相鄰於介於S/D區域與閘極材料之間的間隔物材料之部分)。這可使用一濕蝕刻程序藉由在介於一極化電荷誘發層與一氧化物層之間介面處形成一凹口來達成，使得極化電荷誘發層材料之一較高品質表面曝露以供S/D再生長之用。因此，可保持從一高品質成核表面生長S/D材料衍生出的效益，同時減少會按其他方式呈現之寄生重疊電容不利現象。

Description

包括縮進的凸起源極/汲極以減少寄生電容之電晶體
本發明係有關於包括縮進的凸起源極/汲極以減少寄生電容之電晶體。
在無線通訊裝置及電力管理領域中，各種組件可使用包括電晶體之固態裝置來實施。舉例而言，在射頻(RF)通訊中，RF前端是介於一天線與一數位基頻系統之間電路系統用的一類名。RF前端可包括多個組件，諸如功率放大器及低雜訊放大器。在RF設計的背景下，一功率放大器是一種可將一較低功率射頻信號轉換成一顯著功率信號之電子放大器。此類功率放大器裝置舉例而言，可包括例如雙載子接面電晶體或金屬氧化物半導體場效電晶體(MOSFET)。一低雜訊放大器是一種可放大一較低功率信號但不會使此低功率信號之信號雜訊比顯著衰減之電子放大器。此類低雜訊放大器裝置舉例而言，可包括例如接面FET (JFET)及高電子遷移率電晶體(HEMT)。電晶體亦可在RF通訊與電力管理應用中所包括之穩壓器及RF開關中使用。
依據本發明之一實施例，係特地提出一種電晶體，其包含：包括III-N半導體材料之一第一層，該第一層包括一通道區域；在該第一層之上的一極化電荷誘發層；在該通道區域中的至少一部分之上的一閘極堆疊，該閘極堆疊包括閘極介電材料及閘極電極材料；以及相鄰於該通道區域之源極與汲極(S/D)區域，各S/D區域包括一主體部分及一臂部分，各S/D臂部分位在該極化電荷誘發層上及中之至少一者，且以一第一方向朝向另一S/D區域延伸；其中各S/D臂在該第一方向具有一最大長度，並且在垂直於該第一方向之一第二方向具有一最大厚度，使得各S/D臂之該最大長度對該最大厚度之比率至少為2。
所揭示的是用於形成包括縮進的隆起源極/汲極(S/D)以減少寄生電容之電晶體的技巧。如鑑於本揭露將會了解的是，一給定源極或汲極區域之所以稱為「縮進」，原因在於此S/D區域之面向閘極側或邊緣並未朝向通道逐漸內縮，典型正如本狀況。反而，此面向閘極側相對筆直(相較於漸縮)向下連至一指狀凸耳。此指狀凸耳位在介於S/D區域與閘極之間的介電間隔層下面，並且提供用於S/D磊晶再生長之一高品質晶體成核表面。此等S/D區域之這種非窄縮或所謂縮進本質容許介於S/D區域與閘極之間的介電間隔物距離維持較寬，並因此避免或減少在S/D區域與閘極之間形成寄生電容(S/D區域與閘極之間合夾的介電間隔物之組合在合夾之介電間隔物因窄縮而太薄的情況下會形成一電容器)。在一些狀況中，此等技巧包括使用一選擇性蝕刻程序，在介於極化電荷誘發層材料與一氧化物層材料之間介面處形成一凹口，本文中有進一步解釋。此凹口在介電間隔層下面提供指狀，使得極化電荷誘發層材料之一較高品質表面(或凸耳)曝露以供S/D再生長之用。因此，若S/D區域(及介電間隔層)朝向閘極內縮，則保持從一高品質成核表面生長S/D材料衍生出的效益，同時減少或消除會按其他方式呈現之寄生電容。再者，寄生電容減少會導致改善電晶體裝置之截止頻率及最大振盪頻率，並且改善高電壓與高頻應用之效能。如鑑於本揭露將會顯而易見的是，凹口中形成之S/D材料稱為S/D區域之一臂或臂部分，而S/D區域之其餘部分稱為一主體部分。許多變例及組態鑑於本揭露將會顯而易見。 一般概述
如前述，電晶體是在諸如RFPA及LNA之多種RF前端組件中使用。對於高頻應用，必須使電晶體寄生電容及電晶體通路狀態電阻減到最小。然而，隨著電晶體為達高頻操作而擴縮尺寸，使兩問題降到最低變為愈來愈有挑戰性。縮減源極至閘極及汲極至閘極距離隨之而來的是一更大重疊電容之不利現象，其當作使一電晶體之截止頻率(fT)及最大振盪頻率(fMAX)衰減的一關鍵寄生組件。使用隆起之再生長源極/汲極減少通路狀態電阻造成此問題進一步擴大。
圖1繪示一電晶體結構的一截面圖，其中該截面圖乃沿著正交於閘極方向。如可參照圖1之例示性結構，電晶體包括內有通道區域115之III-N材料層110、位在層件110上之極化電荷誘發層120、源極/汲極(S/D)區域132、含閘極介電質142與閘極電極144之閘極堆疊、以及相鄰於閘極電極144擇一側之間隔物材料150。如亦可見到地，III-N材料層110與極化電荷誘發層120建立二維電子氣(2DEG)組態112。請注意，III-N材料於本文中使用時，包括一或多種三族材料(例如鋁、鎵、銦、硼、及/或鉈)與氮之一化合物。在一種例示性組態中，圖1中之結構之材料可包括用於III-N層110之氮化鎵(GaN)、用於極化電荷誘發層120之氮化鋁銦(AlInN)、以及用於S/D區域132之n型摻雜氮化銦鎵(InGaN)。為了使S/D材料132達到較佳的再生長以改善2DEG組態位置112處連至III-N材料110之接觸電阻，可建立凸耳133以提供一高品質晶體成核表面以供磊晶生長結晶S/D材料132之用。可使用一濕蝕刻程序建立凸耳133以在源極/汲極溝槽形成完畢後，移除位處凸耳位置133之間隔物材料150及閘極介電材料142 (所移除之此等材料兩者或擇一初始可以是硬罩材料)。在一些狀況中，可使用選擇性濕蝕刻程序來曝露凸耳位置處的未授損、較高品質極化電荷誘發層材料120，藉此提供用於磊晶生長S/D材料132之較高品質成核表面。然而，這造成介於S/D區域132與閘極電極材料144之間的分離距離X在S/D相鄰於間隔物材料150之區段中縮減，此等區段在本文中稱為S/D區域之隆起段。分離距離X之縮減在閘極電極144之兩側上引起不希望得到的寄生重疊電容(Cov)，如所示。
因此，且根據本揭露之一或多項實施例，提供用於形成包括縮進的隆起源極/汲極之電晶體以減少寄生電容的技巧。在一些實施例中，此等技巧包括在一高品質成核表面上形成用於源極/汲極材料再生長之凸耳，諸如圖1所示。然而，在一些此類實施例中，此等技巧亦可包括形成S/D區域之隆起段(例如相鄰於介於此等S/D區域與閘極材料之間的間隔物材料之部分)，所依照之一方式諸如與圖1之電晶體結構作比較，使得此等區段從閘極材料縮進或拉回。因此，在此類實施例中，可保持從一高品質成核表面生長源極/汲極材料衍生出的效益，同時減少或消除會按其他方式呈現之寄生重疊電容(Cov)不利現象，諸如在圖1之電晶體結構中呈現者。再者，在此類實施例中，Cov不利現象減少會導致改善電晶體裝置之截止頻率(fT)及最大振盪頻率(fMAX)，並且改善高電壓與高頻應用之效能。
在一些實施例中，可使用此等技巧來形成具有一三族氮化物半導體材料通道之電晶體。三族氮化物材料或III-N材料於本文中使用時，包括一或多種三族元素(例如鋁、鎵、銦、硼、鉈)與氮之一化合物。因此，III-N材料於本文中使用時，包括，但不限於氮化鎵(GaN)、氮化銦(InN)、氮化鋁(AlN)、氮化鋁銦(AlInN)、氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)、以及氮化鋁銦鎵(AlInGaN)。一般而言，三五族材料或III-V材料於本文中使用時，包括至少一種三族元素(例如鋁、鎵、銦、硼、鉈)及至少一種五族元素(例如氮、磷、砷、銻、鉍)。在一些實施例中，III-N材料可特別適用於電晶體通道材料，因為此等材料具有寬能隙及其他令人期望的性質。在一些實施例中，GaN可特別適用於電晶體通道材料，因為其能隙寬、臨界崩潰電場高、以及電子飽和速度高。舉例而言，由於III-N材料(而且尤其是GaN)具備有利性質，III-N (或更具體而言，GaN)通道電晶體可用於高電壓與高頻RF功率放大器、低雜訊放大器、穩壓器、以及RF開關。
在一些實施例中，此等技巧可包括形成待用於電晶體通道之III-N層上面極化電荷誘發層上之一凸耳，完成後形成圖1中之結構。然而，在一些此類實施例中，此等技巧包括使用一選擇性濕蝕刻程序以定標及移除介於極化電荷誘發層之頂端與覆蓋之氧化物材料(例如硬罩或閘極介電材料)之間一目標介面處的材料。如可基於本揭露瞭解者，以極化電荷誘發層(例如AlN)形成連至氧的鍵結會使此目標介面舉例而言，易於使用諸如氫氧化四甲銨(TMAH)之一適合的蝕刻劑來進行濕蝕刻。在此類實施例中，此選擇性蝕刻可比其(順著一垂直方向)蝕刻此材料之厚度更快地(順著一側面方向)從S/D溝槽向內進行蝕刻，藉此在目標介面處之結構中建立一凹口或凹槽，並且曝露一部分高品質極化電荷誘發層材料。再者，在此類實施例中，S/D材料可接著在凹口或凹槽中、及曝露之高品質極化電荷誘發層材料上生長，建立各具有一主體部分及一臂部分之S/D區域。此類S/D區域臂部分自主體部分朝向另一S/D區域延伸，並且進入使用選擇性濕蝕刻程序所形成之凹口或凹槽。在一些實施例中，各S/D區域壁可順著遠離主體部分之側面延伸方向具有一長度尺寸，並且順著垂直於此延伸方向之一方向具有一厚度尺寸，其中最大臂長與最大臂厚之比率至少為0.5、1、1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9、10、11、12、15、20、30、40、或50，或一些其他適合的最小比率，端視特定組態而定。舉例來說，在一些實施例中，最大臂長的範圍可以是10 nm至100 nm，而最大臂厚的範圍可以是2 nm至20 nm，以上僅略舉一些例示性範圍。
在一些實施例中，透過此等用於使S/D區域之隆起段(例如S/D區域相鄰於閘極堆疊間隔物材料之區段)縮進或拉回，各S/D隆起段最靠近閘極電極材料之邊緣舉例來說，可實質垂直，或具有使得邊緣在向上移動時(例如遠離S/D臂部分移動時)朝向閘極電極材料移動之一坡面。這可與圖1之結構中所示之S/D隆起段之邊緣作比較，其中那些S/D隆起段最靠近閘極電極材料之邊緣傾斜，舉例而言，使得此邊緣之頂端部分在使此邊緣向上移動時(例如遠離凸耳133移動時)遠離閘極電極材料移動。換句話說，在圖1中，由於S/D隆起段之形狀，分離距離X隨著您將間隔物材料150之厚度向上移動而增大。在一些實施例中，各S/D隆起段最靠近該閘極電極材料之一邊緣可實質平行於該閘極電極材料最靠近該各別S/D隆起段之一邊緣，使得這兩個邊緣之傾角在彼此的1、2、3、4、5、6、7、8、9、10、11、12、13、14、或15度範圍內，或為一些其他適合的最大度量，端視最終用途或目標應用而定。
本文中所提供技巧與結構之使用可使用工具來檢測，諸如：電子顯微術，包括掃描/透射電子顯微術(SEM/TEM)、掃描透射電子顯微術(STEM)、反射電子顯微術(REM)；組成映射；x射線結晶學或繞射(XRD)；二次離子質譜法(SIMS)；飛行時間SIMS (ToF-SIMS)；原子微探成像或斷層掃描；局部電極原子微探(LEAP)技巧；3D斷層掃描；或高解析度物理或化學分析，以上略舉數例適合的例示性分析工具。特別的是，此類工具可表明如本文中所述之電晶體結構。舉例而言，在一些狀況中，如本文中所述包括S/D臂部分之一電晶體結構可顯而易見。在一些狀況中，各S/D隆起段之邊緣之傾角可與最靠近閘極電極材料之傾角作比較，以判斷此等邊緣是否如本文中所述實質平行。在一些狀況中，本文中所述此等技巧之使用可基於衍生之效益來檢測。舉例而言，在一些狀況中，可衡量介於S/D區域與閘極電極材料之間重疊電容中獲得之改善，來檢測本文中所述此等技巧之使用。同樣地，在一些狀況中，可衡量一高電壓及/或高頻的以電晶體為基底之裝置的fT及/或fMax中獲得之改善，來檢測本文中所述此等技巧之使用。許多組態及變例鑑於本揭露將會顯而易見。 架構與方法
圖2A至2G根據本揭露之一些實施例，繪示一方法所產生之例示性積體電路結構，該方法被組配來形成包括縮進的隆起源極/汲極區域之一電晶體。請注意，所示視圖為沿著圖2G之正交於閘極方向取看之截面圖。本文中所述之技巧、以及圖2A至2G中所示之結構主要是以一平面電晶體組態為背景。然而，在一些實施例中，此等技巧可用於形成包括一非平面型組態之電晶體，諸如鰭式或finFET組態(例如包括一雙閘或三閘組態)或環繞式閘極組態(例如包括一或多條奈米線或奈米帶)。再者，在一些實施例中，此等技巧可用於形成許多不同類型的電晶體，諸如MOSFET、穿隧式FET (TFET)、或其他適合的電晶體架構，端視最終用途或目標應用而定。又再者，在一些實施例中，此等技巧可用於形成包括p型及/或n型電晶體裝置之積體電路，此等電晶體裝置諸如p型MOSFET (PMOS)、n型MOSFET (NMOS)、p型TFET (PTFET)、及/或n型TFET (NTFET)，以上略舉一些實例。更再者，在一些實施例中，舉例而言，此等技巧可用於嘉惠互補式MOS (CMOS)或互補式TFET (CTFET)裝置中所包括之p型及n型電晶體擇一或兩者。在一些實施例中，此等技巧可用於嘉惠不同規模之裝置，諸如所具關鍵尺寸在微米範圍內或在奈米範圍內之電晶體裝置(例如在32、22、14、10、7、或5 nm、或以下製程節點)。
圖2A根據一實施例，繪示一例示性層件堆疊，其可用於形成包括縮進的隆起源極/汲極(S/D)區域之一III-N通道電晶體裝置。如所示，此層件堆疊包括任選基材202、任選成核層204、III-N材料層210、極化電荷誘發層220、氧化物層222、以及硬罩層224。基材202屬於任選，因為在一些實施例中，III-N材料層210可以是一塊體晶圓，使得III-N材料層為基材，並且亦當作如本文中所述之層件210使用。如鑑於本揭露將會顯而易見的是，III-N材料層210可包括電晶體通道。請注意，任選基材202及任選成核層204為了易於例示，並未在圖2B至2G中呈現。然而，在一些實施例中，那兩個層件202及204會呈現位在那些圖式中所示的基座III-N材料層210下面。在一些實施例中，圖2A所示層件堆疊中此等層件其中一或多者之形成可使用金屬有機化學氣相沉積(MOCVD)、分子束磊晶(MBE)化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、或如鑑於本揭露將會顯而易見之任何其他適合程序來進行。
在一些實施例中，基材202 (若存在)可包括：塊體基材，其包括諸如矽(Si)、鍺(Ge)、SiGe、或碳化矽(SiC)一四族材料、及/或至少一種三五族材料及/或藍寶石及/或(多種)任何其他適合的材料，端視最終用途或目標應用而定；一絕緣體上覆X (XOI)結構，其中X是前述材料(例如四族及/或三五族及/或藍寶石)其中一種，並且此絕緣體材料是一種氧化物材料、或介電材料、或一些其他電氣絕緣材料；或一些其他適合的多層結構，其中頂層包括前述材料(例如四族及/或三五族及/或藍寶石)其中一種。請注意，四族材料於本文中使用時，包括至少一種四族元素(例如碳、矽、鍺、錫、鉛)，諸如Si、Ge、SiGe、或SiC，以上略舉一些實例。請注意，三五族材料於本文中使用時，包括至少一種三族元素(例如鋁、鎵、銦、硼、鉈)及至少一種五族元素(例如氮、磷、砷、銻、鉍)，諸如氮化鎵(GaN)、砷化鎵(GaAs)、氮化銦鎵(InGaN)、以及砷化銦鎵(InGaAs)，以上略舉一些實例。雖然在這項例示性實施例中，為了易於例示而類似於其他特徵將基材202展示為具有一厚度(垂直尺寸) T1，在一些例子中，基材202可比其他特徵厚很多，舉例而言，諸如具有範圍在50微米至950微米內之一厚度T1。在一些實施例中，基材202可用於一或多個其他積體電路(IC)裝置，諸如各種二極體(例如發光二極體(LED)或雷射二極體)、各種電晶體(例如MOSFET或TFET)、各種電容器(例如MOSCAP)、各種微機電系統(MEMS)、各種奈米機電系統(NEMS)、各種感測器、或任何其他適合的半導體或IC裝置，端視最終用途或目標應用而定。因此，在一些實施例中，如鑑於本揭露將會顯而易見，本文中所述之電晶體結構可包括於一系統晶片(SoC)應用中。
在一些實施例中，尤其是在非III-V材料基材上(例如一Si、Ge、SiGe、SiC、或藍寶石基材上)形成III-N層210的情況下，可在基材202與III-N層210之間形成任選成核層204以舉例而言，改善生長條件，及/或防止III-N層210以一不希望的方式與此基材材料起反應。在一些此類實施例中，舉例而言，成核層204可包括一III-V半導體材料，諸如AlN或一低溫GaN層(例如在攝氏700至950度範圍內之一溫度下磊晶生長)。在一些實施例中，任選成核層204可具有包括多種III-V材料之一多層結構。在一些實施例中，任選成核層204可以或可不包括將至少一部分此層件中一或多種材料之含量分級(例如增加及/或減少)。在一些實施例中，成核層204若存在，可具有任何適合的厚度，諸如10 nm至2微米(例如200 nm至1微米)之一厚度T2、或任何其他適合的厚度，端視最終用途或目標應用而定。
在一些實施例中，III-N層210可包括任何適合的III-N材料，諸如GaN或InGaN，或任何其他適合的三族氮化物半導體材料，端最終用途或目標應用而定。如前述，III-N材料於本文中使用時，包括一或多種三族材料(例如鋁、鎵、及/或銦)與氮之一化合物。因此，III-N材料於本文中按不同方式使用時，包括，但不限於GaN、InN、AlN、AlInN、AlGaN、InGaN、以及AlInGaN。在一些實施例中，GaN可特別適用於III-N層210，因為其能隙寬、臨界崩潰電場高、以及電子飽和高。舉例而言，將GaN運用於III-N層210之實施例可特別適用於高電壓及高頻應用，諸如以RF功率放大器及低雜訊放大器為背景，以上略舉一些例示性裝置。在一些實施例中，III-N層210可具有包括多種III-N材料之一多層結構。在一些實施例中，III-N層210可以或可不包括將至少一部分此層件中一或多種材料之含量分級(例如增加及/或減少)。在一些實施例中，III-N層210可形成為具有諸如50 nm至2微米之一厚度T3、或任何其他適合的厚度，端視最終用途或目標應用而定。舉例而言，在不存在基材202、以及III-N層210為一塊體晶圓並因此亦當作此基材使用之實施例中，III-N層210可實質更厚，諸如厚度大於5微米。
舉例而言，在一些實施例中，極化電荷誘發層220可包括諸如一或多種III-V材料之任何適合材料，而且更具體而言，在一些實施例中，可包括一或多種III-N材料(例如GaN、InN、AlN、AlInN、AlGaN、InGaN、及/或AlInGaN)。舉例來說，在一些實施例中，極化電荷誘發層220可包括鋁及銦，使得此層件包括AlN、AlGaN、InAlN、及InAlGaN其中至少一者。舉例而言，在一些實施例中，極化電荷誘發層220可提升電晶體通道區域中之載子遷移率，及/或用於形成下有III-N材料層210之一2DEG組態。在一些實施例中，極化電荷誘發層220可具有包括多種III-V材料之一多層結構。在一些實施例中，極化電荷誘發層220可以或可不包括將至少一部分此層件中一或多種材料之含量分級(例如增加及/或減少)。在一些實施例中，極化電荷誘發層220可具有0.1 nm至100 nm (例如0.5 nm至5 nm)之一厚度T4、或任何其他適合的厚度，端視最終用途或目標應用而定。
在一些實施例中，氧化物材料222可包括諸如一或多種氧化物材料之任何適合材料，而且更具體而言，在一些實施例中，可包括氧化鋁、二氧化矽、及/或一高k氧化物。在一些此類實施例中，高k氧化物包括具有一介電常數k之氧化物材料，比二氧化矽的介電常數(例如大於大約3.9之一k值)更大。舉例來說，高k氧化物包括氧化、氧化鑭、氧化鑭鋁、氧化鋯、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、以及氧化鉛鈧鉭，以上略舉一些實例。在一些實施例中，層件222不需要包括一氧化物材料。舉例來說，在一些此類實施例中，層件222可包括其他高k介電材料，諸如矽酸鉿、矽酸鋯、矽酸鉭、矽酸鋁、氮化矽、氮化硼、氮化鋁、以及鈮酸鉛鋅，以上略舉一些實例。然而，在層件222包括一氧化物材料之實施例中，氧分子在此層件222中連至極化電荷誘發層220之材料(例如AlN)的鍵結可在層件220與222之間施作易於進行後續濕蝕刻之介面，下文參照圖2E將會有更加詳細的說明。在一些實施例中，氧化物層222可具有0.1 nm至100 nm (例如1 nm至4 nm)之一厚度T5、或任何其他適合的厚度，端視最終用途或目標應用而定。在一些實施例中，層件222可具有包括多種氧化物及/或高k材料之一多層結構。舉例來說，在一例示性實施例中，氧化物層222可使用一原子層沉積(ALD)程序來形成，其中使極化電荷誘發層220上之第一層起氧化作用，然後形成鋁與氧鍵結，之後是一層氧鍵結，以此類推，使一層氧原子與一層鋁及氧原子交錯，直到此層件形成一所欲厚度為止。在一些實施例中，極化電荷誘發層220可以或可不包括將至少一部分此層件中一或多種材料之含量分級(例如增加及/或減少)。在一些實施例中，氧化物層222可具有0.1 nm至100 nm (例如1 nm至10 nm)之一厚度T5、或任何其他適合的厚度，端視最終用途或目標應用而定。
在一些實施例中，硬罩層224可包括任何適合的材料，諸如一氧化物(例如二氧化矽)、氮化物(例如氮化矽)、或碳化物(例如碳化矽)材料、或一介電材料，以上略舉一些實例。在一些實施例中，舉例而言，硬罩層224可以是待於之後移除並以絕緣體材料取代之一犧牲保護層，下文將會有更加詳細的說明。在一些實施例中，硬罩層224可具有包括多種硬罩材料之一多層結構。在一些實施例中，硬罩層224可包括將至少一部分此層件中一或多種材料之含量分級(例如增加及/或減少)。在一些實施例中，硬罩層224可具有5 nm至1微米(例如20 nm至500 nm)之一厚度T6、或任何其他適合的厚度，端視最終用途或目標應用而定。在一些實施例中，圖2A所示之堆疊中可存在另外的附加層。舉例而言，在一些此類實施例中，III-N層210下面可存在一緩衝層(例如一III-N材料緩衝層)。舉例來說，在III-N層210為AlGaN之狀況中，一GaN緩衝層可位於AlGaN層210下面。在一些實施例中，一附加層之另一實例舉例來說，是可位於極化電荷誘發層220上面或下面之一附加極化電荷誘發層。此一附加極化電荷誘發層可包括任何適合的III-V或III-N材料，而且舉例而言，其可使電晶體通道區域中的載子遷移率提升，及/或使極化電荷誘發層220與氧化物層222之間的相容性(例如介面截留之密度)改善。許多材料及層件組態鑑於本揭露將會顯而易見。
圖2B根據一實施例，繪示圖2A無任選層件202及204時的結構。請注意，就所述技巧，為了易於例示，圖2B中(或圖2C至2G中)未展示任選層件202及204。然而，在一些實施例中，任選層件202及204其中一者或兩者即使圖未示，仍可存在於此等結構中。圖2C根據一實施例，繪示圖2B之結構中硬罩層224及氧化物層222上已進行製作圖型之後的一例示性結構。在此一實施例中，這兩個層件224及222可使用任何適合的技巧來製作圖型以形成圖2C中所示之結構。圖2D根據一實施例，繪示已進行蝕刻以在圖2C之結構中形成源極/汲極(S/D)溝槽230之後的一例示性結構。在此一實施例中，舉例而言，可使用任何適合的技巧來形成S/D溝槽230，諸如一或多個濕及/或乾蝕刻程序，其將材料從極化電荷誘發層220及III-N層210移除，如所示。在一些此類例子中，舉例而言，可原位(無空斷)進行此(等)蝕刻程序。
圖2E根據一實施例，繪示使用一選擇性濕蝕刻程序在圖2D之結構中形成凹口231之後的一例示性結構。在此一實施例中，舉例而言，可使用任何適合的技巧來形成凹口231，諸如使用將材料從介於極化電荷誘發層220與氧化物層222之間的介面選擇性移除之一濕蝕刻程序。如鑑於本揭露將會顯而易見，此一選擇性濕蝕刻程序可在極化電荷誘發層材料220及/或氧化物層材料222之間介面處進行移除，採用的速率比移除其他材料、或移除位處此結構中其他位置之此類材料(層件220及222中之材料)快至少2、3、4、5、6、7、8、9、10、15、20、25、30、40、或50倍，或採用一些其他適合的選擇性移除率。舉例來說，在一例示性實施例中，用於形成凹口231之選擇性濕蝕刻可包括一氫氧化四甲銨(TMAH)蝕刻劑及一側面(水平，所示結構之側邊)蝕刻方向。在此一例示性實施例中，極化電荷誘發層220之頂端因其上形成氧化物層222所造成的氧化作用使在兩者之間的介面易於使用一TMAH為基底之蝕刻劑來進行濕蝕刻。如圖2E所示，濕蝕刻程序可比其為了形成凹口231而移除所涉層件(層件220及222)之材料之厚度(順著一垂直方向)更快地將材料側面地移除(順著一水平方向)。在一些實施例中，如鑑於本揭露將會顯而易見的是，凹口231之形狀可影響本文中所述S/D臂部分237之形狀，因為S/D臂部分237是在凹口231中形成。請注意，用於形成凹口231之選擇性濕蝕刻亦曝露極化電荷誘發層材料220之一高品質表面(可從此表面生長S/D材料)，此高品質表面乃展示為凸耳233。亦請注意，如231所指之特徵在本文中主要是描述為凹口，在一些實施例中，舉例而言，其亦可視為凹槽、狹縫、切口、或削口。
圖2F根據一實施例，繪示圖2E之結構之凹口231及S/D溝槽230中已生長S/D材料232之後的一例示性結構。在一些實施例中，S/D區域可使用任何適合的的技巧來形成，舉例而言，包括本文中所述之沉積技巧，諸如使用MOCVD程序來生長或再生長S/D材料232。在一些實施例中，可同時在S/D溝槽230之底端處、及凹口231中(及凸耳233上)極化電荷誘發層220上，於圖2E之結構上出現S/D材料232之生長或再生長。在一些此類實施例中，藉由形成凹口231所曝露(例如藉由進行上述選擇性濕蝕刻所曝露)之極化電荷誘發層220之凸耳233可提供較高品質表面，用以從該等表面生長S/D材料232，並且從而產生具有較高品質結晶結構之S/D材料。在一些例子中，舉例而言，可將此類高品質極化電荷誘發層220表面與可已使用乾蝕刻程序形成之S/D溝槽230中的較低品質生長表面作比較。在此類例子中，S/D材料232從凸耳233生長可比從S/D溝槽230之底端生長更快，使得至少大部分S/D材料232具備從凸耳233生長之較高品質結晶結構。在一些實施例中，S/D區域232可包括任何適合的材料，諸如一III-V材料、一III-N材料、及/或任何其他適合的材料，端視最終用途或目標應用而定。另外，在一些實施例中，S/D材料232可依照一n型或p型方式來摻雜，舉例而言，使用任何適合的摻雜技巧來摻雜。在一例示性實施例中，S/D區域232可包括銦及氮(例如InN或InGaN)，並且乃以每立方公分2E20左右之摻雜量使用Si依照一n型方式來摻雜。在一些實施例中，S/D區域232之一者或兩者可具有包括多種材料之一多層結構。在一些實施例中，S/D區域232之一者或兩者可以或可不包括將至少一部分此層件中一或多種材料之含量分級(例如增加及/或減少)。如圖2F之例示性結構中所示，S/D區域232各包括一主體部分235及一臂部分237，下文將會參照圖2G及3更加詳細說明。許多S/D組態鑑於本揭露將會顯而易見。
圖2G根據一實施例，繪示已在圖2F之結構上進行閘極堆疊處理之後的一例示性結構。在這項例示性實施例中，此閘極堆疊處理包括蝕刻並移除硬罩層224及氧化物層222、蝕刻極化電荷誘發層220之中心之一部分、沉積閘極介電層242、沉積間隔物材料250、蝕刻間隔物材料250之中心以形成用於閘極電極244之一溝槽、以及沉積閘極電極材料244以形成所示結構。此類處理可使用任何適合的技巧來達成，諸如任何適合的濕及/或乾蝕刻程序、諸如本文中所述任何適合的沉積程序(例如MBE、CVD、PVD)、任何適合的平坦化及/或研磨程序等等。在一些實施例中，至少一部分氧化物層222可留在圖2G所示之結構上，並且在一些實施例中，舉例而言，氧化物層222可當作閘極介電層242使用。再者，在一些此類實施例中，至少一部分硬罩層224可用於間隔物材料250。因此，在一些實施例中，無論是因為所欲，或因為使用的是真實世界的製作程序，氧化物層222及/或硬罩層224之遺留物仍可能留在最終結構中。然而，在這項例示性實施例，氧化物層222及硬罩層224遭受移除，並且以閘極介電層242及間隔層250取代。亦請注意，雖然閘極介電層242乃展示為已毯覆沉積於諸S/D區域232之間，並且因此保形地形成而使得此材料層軌隨如所示結構之拓樸型態，在一些實施例中，閘極介電層242仍可僅存在於閘極電極244下面。換句話說，在一些實施例中，舉例而言，閘極介電層材料242不需要存在於間隔物材料250下面或與其相鄰。在一些此類實施例中，如前述，氧化物層材料222可以或可不留在間隔物材料250下面。在一些實施例中，閘極介電材料242亦可位於閘極電極材料244與間隔物材料250之間。在一些實施例中，舉例而言，閘極介電層材料242可位於至少一部分S/D區域232上方，諸如位於此區域不在S/D區域上方具有S/D接點的諸部分上方。在一些此類實施例中，舉例而言，此一結構可因閘極介電材料之一毯覆沉積而出現。許多閘極堆疊材料組態鑑於本揭露將會顯而易見。
在一些實施例中，間隔物材料250可包括任何適合的材料，諸如介電材料，氧化物材料(例如氧化矽)及/或氮化物材料(例如氮化矽)，端視最終用途或目標應用而定。如前述，在一些實施例中，硬罩材料224可用於間隔物材料250，使得硬罩層224留存於最終結構中。在一些實施例中，閘極介電材料242可包括二氧化矽及/或高k介電材料，端視最終用途或目標應用而定。例示性高k閘極介電材料舉例來說，包括氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、以及鈮酸鉛鋅，以上略舉一些實例。在一些實施例中，舉例而言，可在閘極介電材料242上實行一退火程序，以改善其在使用一高k材料時之品質。在一些實施例中，舉例而言，閘極電極244及/或閘極接點(若存在)之材料可包括任何適合的材料，諸如多晶矽、氮化矽、碳化矽、或各種適合的金屬或金屬合金，諸如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)氮化鈦(TiN)、或氮化鉭(TaN)。在一些實施例中，一或多種材料層可在閘極介電質242與閘極電極244之間形成，舉例而言，用以提升閘極介電質242與閘極電極244之間的介面品質，及/或用以改善閘極介電質242與閘極電極244之間的電氣性質。此類中介層舉例而言，可包括一或多個功函數材料層。在一些實施例中，閘極介電層242及/或閘極電極244可包括二或更多個材料層之一多層結構。在一些實施例中，閘極介電層242及/或閘極電極層244可包括將至少一部分此(等)層件中一或多種材料之含量分級(例如增加及/或減少)。
請注意，在這項例示性實施例中，電晶體通道區域215可藉由閘極堆疊(包括閘極介電質242及閘極電極244)來界定，使得通道215位在如所示閘極堆疊下面。亦請注意，在這項例示性實施例中，位於III-N材料層210上面之極化電荷誘發層220在此電晶體處於一通路狀態時形成一二維電子氣(2DEG)組態212。如可基於本揭露瞭解的是，一2DEG組態包括順著兩個維度自由移動但緊密順著第三者受到侷限之載子(例如電子或電洞)之一氣體。此一緊密侷限會就順著第三者動作而導致量化之能階。雖然2DEG組態包括電子載子，並且二維電洞氣(2DHG)組態包括電洞載子，2DEG一詞為了易於說明，將會在本文中用於大致意指為兩種載子類型組態(電子與電洞兩者)，除非另有敍述。因此，在一些例子中，2DEG組態212位置可視為通道區域之一部分，因為2DEG組態212 (連同區域215)容許電荷載子(例如電子或電洞)在電晶體處於一通路狀態時，從源極流動至汲極。
圖3根據一些實施例，繪示圖2G之結構中所指之A-A矩形部分的一放大圖。圖3是為了輔助說明S/D主體部分235及S/D臂部分237而提供。如可參照圖3，為了易於目視識別，S/D主體部分235是以交叉影線著色來表明，而S/D臂部分237是以對角著色來表明。如前述，各S/D臂部分237是S/D材料232在圖2E之結構中所示各凹口231中形成的部分，而S/D區域之其餘部分是主體部分235。換句話說，各S/D主體部分235是尚未形成凹口231時(例如若已略過用於形成圖2E之選擇性濕蝕刻)的整個S/D區域232。如基於本揭露可瞭解，各S/D臂部分237的形狀與如本文中所述形成之各凹口231的形狀可以相同或非常近似。因此，在一些實施例中，為了達到一所欲S/D臂237形狀及/或尺寸，可從而調整與形成凹口231有關之條件。亦如前述的是，各S/D臂部分237從每個各別S/D主體部分235朝向另一S/D區域232側面延伸，這在圖2G中最能看出。如圖3中所示與右S/D臂部分237有關之放大區段，此臂部分自所示S/D主體部分235起並且朝向另一S/D區域(圖3中未繪示，但圖2G中有展示)向左延伸。請注意，雖然特徵237在本文中稱為一臂或臂部分，其舉例而言，仍也可視為一指狀物、分支、分株、突起物、附肢、或芽。亦請注意，雖然特徵237在這項例示性實施例中展示為大致指狀，本揭露非意欲受限於此。再者，請注意，在一些實施例中，至少一部分S/D臂可視為位於極化電荷誘發層材料中，諸如圖3之例示性結構中所示的狀況，其中S/D臂237之遠端(最遠離S/D主體部分235之末端)包括位在其下面及上面之極化電荷誘發層220。換句話說，在一些實施例中，S/D臂材料可位在極化電荷誘發層上及中之至少一者。
如圖3所示，表明的是S/D臂部分237之最大長度Lmax及最大厚度Tmax。如基於本揭露可瞭解，在這項例示性實施例中，S/D臂237之長度為順著自其各別S/D主體部分235起延伸之主軸的方向之一尺寸，其為水平方向。如亦可瞭解的是，在這項例示性實施例中，S/D臂237之厚度為順著與S/D臂237之長度垂直之一方向的一尺寸，其為順著垂直方向，並且也是與用於圖2A中厚度T1至T6相同的方向。請注意，在真實世界應用中，長度維度不一定完全水平，尤其是在用於檢測S/D臂特徵237之一截面圖未完美對準(相較於圖3所示之完美對準)的情況下。在一些實施例中，S/D臂部分237之Lmax可在5 nm至500 nm (例10 nm至100 nm)之範圍內，或可以是任何其他適合的長度，端視最終用途或目標應用而定。在一些實施例中，S/D臂部分237之Tmax可在1 nm至100 nm (例2 nm至20 nm)之範圍內，或可以是任何其他適合的厚度，端視最終用途或目標應用而定。在一些實施例中，S/D臂部分237之Lmax與Tmax的比率至少可以是0.5、1、1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9、10、11、12、15、20、30、40、或50，或一些其他適合的最小比率，端視最終用途或目標應用而定。如可參照圖3，S/D臂部分237窄縮至一尖端，使得此特徵之厚度隨著遠離各別S/D主體部分235之長度增大而減小。然而，所示形狀是為了說明性目的而提供，並非意欲限制本揭露。舉例而言，雖然圖3所示臂部分237之形狀自特徵237的頂端與底端兩者起朝向此尖端向內窄縮(從右向左移動時)，在一些實施例中，對於此特徵之至少某長度，可只在一側才出現窄縮，或一側可向外窄縮，以上略舉可出現的一些例示性變例。請注意，雖然在這項例示性實施例中，所示S/D臂部分237位在閘極介電材料242下面，而且在這項例示性狀況中更具體而言，閘極介電材料242乃位在S/D臂部分237上，在一些實施例中，其不一定是這種狀況。舉例而言，在一些此類實施例中，閘極介電材料242可僅在通道區域215上面形成。在一些實施例中，舉例而言，S/D臂部分237可直接位在間隔物材料250下面，及/或至少一些氧化物層材料222可留在S/D臂部分237上。將會參照圖5說明的是可就S/D臂部分237出現的一些例示性變例。
在一些實施例中，可進行附加處理以完成一電晶體之形成。舉例而言，此處理可包括例如在圖2G所示結構上方沉積絕緣體及/或介電材料，然後使用一標準或自訂S/D接點形成程序流程來形成S/D接點。在一種例示性狀況中，絕緣體材料中及S/D區域132上方形成接觸溝槽之後，於其中提供一接觸結構。在一些實施例中，此類S/D接點可包括任何適合的材料，諸如一傳導金屬或合金(例如鋁、鎢、銀、鎳鉑、或鎳鋁)。在一些實施例中，S/D接點可包括一電阻減少金屬及一接觸插塞金屬，或只包括一接觸插塞，端視最終用途或目標應用而定。例示性接觸電阻減少金屬包括銀、鎳、鋁、鈦、金、金鍺、鎳鉑、或鎳鋁、及/或其他此類電阻減少金屬或合金。接觸插塞金屬舉例來說，可包括鋁、銀、鎳、鉑、鈦、或鎢、或以上之合金，但可使用任何適當傳導之接觸金屬或合金，端視最終用途或目標應用而定。在一些實施例中，若希望，附加層可存在於S/D接觸區域中，諸如黏附層(例如氮化鈦)及/或襯墊或屏障層(例如氮化鉭)。請注意，舉例而言，在一些實施例中，可在形成S/D接點前先進行閘極堆疊處理(包括形成閘極介電質242及閘極電極244)，而在其他實施例中，可在形成S/D接點之後才進行閘極堆疊處理。舉例而言，可進行附加處理以完成一或多個電晶體裝置之形成，諸如進行後段互連。
圖4根據一實施例，繪示圖2G之結構，展示隨著隆起源極/汲極(S/D)區段相對縮進，相較於圖1之結構，重疊電容(Cov)減少。在這項例示性實施例中，S/D區域232之隆起段239包括S/D區域232相鄰於間隔物材料250之厚度，其乃展示於圖4之虛線上面以幫助視覺化S/D隆起段239。換句話說，在這項例示性實施例中，間隔物材料250介於隆起S/D區段239與閘極電極244之間。在一些實施例中，隆起S/D區段之材料可原生於對應S/D區域材料之其餘部分，隆起S/D區段之材料可與對應S/D區域材料之其餘部分不同。舉例來說，在一些實施例中，舉例而言，使用輔助接觸至S/D區域之材料來形成隆起S/D區段可能有效益。如基於本揭露可瞭解，相較於圖1之結構，本文中所述之技巧導致至少一部分各S/D隆起段239與閘極電極材料244之間的分離距離X相對增加，藉此導致寄生Cov減少(或在一些狀況中，消除)。換句話說，本文中所述之技巧導致遠離閘極電極材料244拉回S/D區域232之隆起段239，使得對於一給定組態且憑藉此結構之所有其他相同特徵(如具有圖1及4之結構的狀況)，可減少此Cov，但不用犧牲在極化電荷誘發層220材料之高品質凸耳上生長(或再生長)S/D材料232所衍生之效益。請注意，在這項例示性實施例中，S/D區域232之隆起段239為S/D主體部分235之厚度的一部分，並且S/D臂部分237不是S/D隆起段239的一部分。亦請注意，舉例而言，雖然所示寄生Cov位在圖4之例示性結構中，而且即使此類寄生Cov相較於圖1之例示性結構中存在之寄生Cov大幅減少，在一些實施例中，本文中所述之技巧仍可導致寄生Cov消除或寄生Cov減少至對電晶體效能之影響可忽略或無法測量之一量。
圖5根據一些實施例，繪示與圖4之結構類似之一例示性電晶體結構，展示可能出現之多種結構變化。請注意，所有特徵識別號都類似於圖4中的特徵識別號，差別在於那些數字之第一位數可已從一2變為一3或4以輔助意指為不同特徵。舉例而言，III-N材料層210及極化電荷誘發層220仍意指為如此；然而，S/D區域已如所示從232重新編號為332及432，各別S/D區域組件也已按類似方式重新編號，閘極介電質及閘極電極已從242及244分別重新編號為342及344，以此類推。因此，先前就類似特徵的相關論述適用於圖5之結構。如可參照圖5，已相對於圖4之結構出現多種結構變化。此等變化其中一者為，S/D臂部分337與437之形狀相對於S/D臂部分237不同，用以繪示可能出現之例示性變例。如所示S/D臂部分337包括一更低表面，其相對平坦，並且如相較於S/D臂部分237及437並不窄縮。另外，S/D臂部分337如相較於具有更尖頭狀(或實質V形)之尖端或末端之S/D臂部分237及437，具有更圓頭(或實質U形)之尖端或末端。如亦可看到，如相較於S/D臂部分237及337，S/D臂部分437之尖端或末端結束於一更高位置(例如更靠近間隔物材料之一位置)。另外，如相較於S/D臂部分237及337，S/D臂部分437具有一更大的Lmax，並且從而更遠離其S/D主體部分435側面延伸。在一些實施例中，一電晶體結構之擇一側上的S/D臂部分可實質對稱(舉例如圖4之狀況)或不對稱(舉例如圖5之狀況)。在一些實施例中，可在S/D臂部分材料中及/或周圍建立一或多個空穴，其中此類空穴可因為當S/D材料於其中生長(或再生長)時該S/D材料不能夠完全填充此等凹口而形成。許多S/D臂部分變例及組態鑑於本揭露將會顯而易見。
圖5之例示性結構繪示的另一變例為閘極堆疊形狀及位置已變更。舉例而言，閘極電極344之基座比閘極電極244之基座相對更寬，並且因此，介電材料層342具有一與閘極介電材料層242不同的形狀。再者，如可見到地，閘極電極344之一上部分比閘極電極244之上部分更窄，而且閘極電極344也在朝此特徵上升時向內窄縮。另外，如圖5所示，閘極堆疊(包括閘極電極344及閘極介電質342)比S/D區域332更靠近S/D區域432。因此，在一些實施例中，閘極堆疊離源極與汲極區域兩者之距離可相同(如圖4之狀況)，或比之另一S/D區域，閘極堆疊更靠近此等S/D區域之一者，端視最終用途或目標應用而定。舉例而言，在一些實施例中，比之另一S/D區域，閘極堆疊可更靠近此等S/D區域其中一者至少5、10、15、20、25、50、75、或100 nm，或更靠近某其他適合的最小量，端視最終用途或目標應用而定。請注意，閘極堆疊之移位亦影響2DEG組態之長度，如所示，左側上2DEG組態312之長度縮減，而右側上2DEG組態412之長度增大。亦請注意，在此例示性結構、以及圖4之例示性結構中，臂部分之遠端比S/D隆起段之材料更靠近閘極電極材料。許多閘極堆疊變例鑑於本揭露將會顯而易見。
圖5之例示性結構繪示的另一變例為S/D隆起段339及439在電晶體朝此等區段上升時朝向其中心向內傾斜。如亦可見到地，在圖5中識別邊緣362及364。邊緣362為S/D隆起段339最靠近閘極電極344之邊緣，而邊緣364為閘極電極344最靠近S/D隆起段339之邊緣。還表明的是傾角，其中邊緣362具有一傾角Y，而邊緣364具有一傾角Z。在這項例示性實施例中，邊緣362與364完全平行，使得傾角Y與Z相等，兩者大約為85°。在圖4之例示性實施例中，所論邊緣之傾角兩者亦完全平行，兩邊緣都具有90°之傾角。在一些實施例中，於一電晶體結構內，一S/D隆起段最靠近該閘極電極材料之一邊緣可實質平行於該閘極電極材料最靠近該各別S/D隆起段之一邊緣，使得S/D隆起段邊緣與對應最靠近閘極電極邊緣之傾角在彼此的1、2、3、4、5、6、7、8、9、10、11、12、13、14、或15度範圍內，或為一些其他適合的最大度量，端視最終用途或目標應用而定。換句話說，在圖5之例示性結構中，邊緣362與364可實質平行，使得Y與Z在彼此的1、2、3、4、5、6、7、8、9、10、11、12、13、14、或15度範圍內，或為一些其他適合的最大度量，端視最終用途或目標應用而定。請注意，如本文中所述，在一些實施例中，由於用於縮進或拉離S/D隆起段之技巧，此類邊緣(例如邊緣362與364)可實質平行。舉例而言，圖1中閘極電極144之邊緣的傾角為90度，各個及此等最靠近閘極電極材料之S/D隆起段邊緣大約為106° (左S/D區域)、及大約為74° (右S/D區域)，使得各別邊緣對之傾角之間的差異大約為16°。亦請注意，兩邊緣之傾角都應該測量自相同的參考線，諸如一水平線或介於兩個材料層之間的一介面所建立之一線條。在圖5之例示性狀況中，此參考線為一水平線，而且傾角Y與Z乃測量自此水平線(例如正x軸)之右側。再者，請注意，在一些狀況中，S/D隆起段邊緣(例如邊緣362)及/或閘極電極材料邊緣(例如邊緣364)可能不完全筆直，從而可能不會造成一完全的線條。然而，在此類狀況中，一最擬合之線條或一趨勢線可用於逼近此等邊緣，舉例而言，而且此類趨勢線可用於比較此等邊緣以舉例來說，判斷其是否實質平行。
雖然參照圖2A至2G及3至5所述之技巧主要係有關於形成具有一平面型組態之一電晶體，此等技巧仍可應用於形成不同組態之電晶體。舉例而言，在一些實施例中，此等技巧可用於形成具有非平面型組態之電晶體，諸如一雙閘組態、一三閘組態、或一環繞式閘極(GAA)組態(例如包括一或多條奈米線或奈米帶)。再者，此等技巧可應用於嘉惠各種不同電晶體類型，諸如金屬氧化物半導體場效電晶體(MOSFET)、接面FET (JFET)、穿隧式FET (TFET)、以及高電子遷移率電晶體(HEMT)，以上略舉數例。更再者，無論使用的是什麼電晶體摻雜策略，都可應用此等技巧。舉例而言，以一MOSFET組態來說明，通道區域可摻雜成一與相鄰S/D區域相反之類型，諸如包括n型摻雜S/D材料及p型摻雜通道材料之一n型MOSFET (NMOS)組態、或包括p型摻雜S/D材料及n型摻雜通道材料之一p型MOSFET (PMOS)組態。以一TFET組態來說明，S/D區域可為相反類型之摻雜(一者為n型摻雜而另一者為p型摻雜)，並且通道材料可為最輕摻雜或無摻雜/本質。更請注意，舉例而言，此等技巧可用於嘉惠一互補式裝置中所包括之n型及p型電晶體其中一者或兩者，諸如一互補式MOS (CMOS)裝置中所包括之NMOS及PMOS電晶體其中一者或兩者。亦請注意，舉例而言，雖然本揭露中之技巧乃描述並展示為針對一電晶體結構之S/D兩區域來進行，在一些實施例中，此等技巧仍可僅針對S/D其中一區域來進行，使得源極與汲極區域其中僅一者包括如本文中所述之一臂部分。因此，本文中所述之技巧非意欲受限於任何特定電晶體組態，除非另有敍述。許多變例及組態鑑於本揭露將會顯而易見。 例示性系統
圖6根據一例示性實施例，繪示以使用本文中揭示之技巧所形成之積體電路結構或裝置來實施之一運算系統1000。如可見到地，運算系統1000安放一主機板1002。主機板1002可包括若干組件，包括，但不限於一處理器1004及至少一個通訊晶片1006，其各可實體及電氣耦合至主機板1002，或按其他方式整合於其中。如將會了解的是，主機板1002舉例而言，可以是任何印刷電路板，無論是一主板、安裝於一主板上之一子板、或系統1000之唯一板材等。
運算系統1000取決於其應用，可包括可以或可不實體及電氣耦合至主機板1002之一或多個其他組件。這些其他組件可包括但不限於依電性記憶體(例如DRAM)、非依電性記憶體(例如ROM)、一圖形處理器、一數位信號處理器、一密碼處理器、一晶片組、一天線、一顯示器、一觸控螢幕顯示器、一觸控螢幕控制器、一電池、一音訊編解碼器、一視訊編解碼器、一功率放大器、一全球定位系統(GPS)裝置、一羅盤、一加速計、一陀螺儀、一揚聲器、一相機、及一大量儲存裝置(諸如硬碟機、光碟(CD)、數位多樣化光碟(DVD)等等)。運算系統1000中所包括之組件中任何一者可包括使用根據一例示性實施例所揭示之技巧而形成之一或多個積體電路結構或裝置。在一些實施例中，多種功能可整合到一或多個晶片內(例如，舉例來說，請注意，通訊晶片1006可以是處理器1004之部分或按其他方式整合於其內)。
通訊晶片1006實現無線通訊，可以轉移資料至及自運算裝置1000。「無線」一詞及其派生詞可用於說明電路、裝置、系統、方法、技巧、通訊通道等，其可透過使用經調變電磁輻射穿過一非固體介質來傳送資料。該用語非意味著相關裝置不含有任何導線，但在一些實施例中，此等相關裝置可能不含有任何導線。通訊晶片1006可實施一些無線標準或協定中任何一者，包括但不限於Wi-Fi (IEEE 802.11糸列)、WiMAX (IEEE 802.16系列)、IEEE 802.20，長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生標準、及任何其他指定為3G、4G、5G、及更先進世代之無線協定。運算系統1000可包括複數個通訊晶片1006。舉例來說，一第一通訊晶片1006可專屬於諸如Wi-Fi及藍牙等更短距無線通訊，而一第二通訊晶片1006可專屬於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他協定等更長距無線通訊。在一些實施例中，通訊晶片1006可包括含有縮進的隆起源極/汲極區域之一或多個電晶體，如本文中所述。
運算系統1000之處理器1004包括封裝於處理器1004內之一積體電路晶粒。在一些實施例中，處理器之積體電路晶粒包括以使用所揭示技巧形成之一或多個積體電路結構或裝置所實施之板面電路系統，如本文中按不同方式所述。「處理器」一詞可意指為舉例來說，處理來自暫存器及/或記憶體之電子資料以將該電子資料轉換成其他電子資料的任何裝置或一裝置之部分，該其他電子資料可儲存在暫存器及/或記憶體中。
通訊晶片1006亦可包括封裝於通訊晶片1006內之一積體電路。根據一些此類例示性實施例，通訊晶片之積體電路晶粒包括使用如本文中按不同方式所述而揭示之技巧來形成之一或多個積體電路結構或裝置。如鑑於本揭露將會了解的是，請注意，多標準無線能力可直接整合到處理器1004內(例如任何晶片1006之功能乃整合到處理器1004內，而不是具有分離的通訊晶片)。再者，請注意，處理器1004可以是具有此類無線能力之一晶片組。簡言之，可使用任意數量的處理器1004及/或通訊晶片1006。同樣地，任何一個晶片或晶片組可具有整合於其中之多種功能。
在各種實作態樣中，運算裝置1000可以是一膝上型電腦、一迷你筆記型電腦、一筆記型電腦、一智慧型手機、一平板電腦、一個人數位助理器(PDA)、一超行動PC、一行動電話、一桌上型電腦、一伺服器、一列印機、一掃描器、一監視器、一機上盒、一娛樂控制單元、一數位相機、一可攜式音樂播放器、一數位錄影機、或處理資料、或運用使用所揭示技巧來形成之一或多個積體電路結構或裝置之任何其他電子裝置，如本文中按不同方式所述。 進一步例示性實施例
以下實例涉及進一步實施例，許多排列及組態經此將會顯而易見。
實例1是一種電晶體，其包括：包括III-N半導體材料之一第一層，該第一層包括一通道區域；位在該第一層上面之一極化電荷誘發層；位在該通道區域其中至少一部分上面之一閘極堆疊，該閘極堆疊包括閘極介電材料及閘極電極材料；以及相鄰於該通道區域之源極與汲極(S/D)區域，各S/D區域包括一主體部分及一臂部分，各S/D臂部分位在該極化電荷誘發層材料上及中之至少一者，並且順著一第一方向朝向另一S/D區域延伸；其中各S/D臂順著該第一方向具有一最大長度，並且順著垂直於該第一方向之一第二方向具有一最大厚度，使得各S/D臂之該最大長度與該最大厚度之比率至少為2。
實例2包括實例1之標的內容，其中該第一層包括鎵及氮。
實例3包括實例1至2中任何一者之標的內容，其中該極化電荷誘發層包括鋁及氮。
實例4包括實例1至3中任何一者之標的內容，其中該等S/D區域包括銦及氮。
實例5包括實例1至4中任何一者之標的內容，其中該等S/D區域之材料為n型摻雜。
實例6包括實例1至5中任何一者之標的內容，其中該極化電荷誘發層及該第一層在該電晶體處於一通路狀態時形成一二維電子氣(2DEG)組態。
實例7包括實例1至6中任何一者之標的內容，其中各S/D臂之該最大長度與該最大厚度之比率至少為5。
實例8包括實例1至7中任何一者之標的內容，其更包括介於各該S/D區域與該閘極電極材料之間的介電間隔物材料，其中各S/D主體部分包括相鄰於該介電間隔物材料之一隆起段，以及其中各S/D隆起段比其各別S/D臂部分之一遠端更遠離該閘極電極材料。
實例9包括實例1至8中任何一者之標的內容，其更包括介於各該S/D區域與該閘極電極材料之間的介電間隔物材料，其中各S/D主體部分包括相鄰於該介電間隔物材料之一隆起段，以及其中各S/D隆起段最靠近該閘極電極材料之一邊緣實質平行於該閘極電極材料最靠近該各別S/D隆起段之一邊緣，使得該S/D隆起段邊緣與該對應最靠近閘極電極邊緣之諸傾角在彼此的5度範圍內。
實例10包括實例1至9中任何一者之標的內容，其中該閘極堆疊比該另一S/D區域更靠近該等S/D區域其中一者至少20 nm。
實例11包括實例1至10中任何一者之標的內容，其中該電晶體具有一平面型組態。
實例12包括實例1至10中任何一者之標的內容，其中該電晶體具有一非平面型組態。
實例13包括實例1至12中任何一者之標的內容，其中該電晶體為一金屬氧化物半導體場效電晶體(MOSFET)。
實例14是一種包括如實例1至13中任何一者之標的內容之高頻放大器裝置。
實例15是一種包括如實例1至14中任何一者之標的內容之運算系統。
實質16是一種電晶體，其包括：包括III-N半導體材料之一第一層，該第一層包括一通道區域；位在該第一層上面之一極化電荷誘發層；位在該通道區域其中至少一部分上面之一閘極堆疊，該閘極堆疊包括閘極介電材料及閘極電極材料；相鄰於該通道區域之源極與汲極(S/D)區域，各S/D區域包括一隆起段；以及介於該閘極電極材料與各S/D區域之該隆起段之間的介電間隔物材料；其中各S/D隆起段最靠近該閘極電極材料之一邊緣實質平行於該閘極電極材料最靠近該各別S/D隆起段之一邊緣，使得該S/D隆起段邊緣與該對應最靠近閘極電極邊緣之諸傾角在彼此的10度範圍內。
實例17包括實例16之標的內容，其中該第一層包括鎵及氮。
實例18包括實例16至17中任何一者之標的內容，其中該極化電荷誘發層包括鋁及氮。
實例19包括實例16至18中任何一者之標的內容，其中該等S/D區域包括銦及氮。
實例20包括實例16至19中任何一者之標的內容，其中該等S/D區域之材料為n型摻雜。
實例21包括實例16至20中任何一者之標的內容，其中該極化電荷誘發層及該第一層在該電晶體處於一通路狀態時形成一二維電子氣(2DEG)組態。
實例22包括實例16至21中任何一者之標的內容，其中該S/D隆起段邊緣與該對應最靠近閘極電極邊緣之諸傾角在彼此的5度範圍內。
實例23包括實例16至22中任何一者之標的內容，其中各S/D區域包括一主體部分及一臂部分，各S/D臂部分位在該介電間隔物材料下面，並且順著一第一方向朝向另一S/D區域延伸，以及其中各S/D臂順著該第一方向具有一最大長度，並且順著垂直於該第一方向之一第二方向具有一最大厚度，使得各S/D臂之該最大長度與該最大厚度之比率至少為2。
實例24包括實例16至23中任何一者之標的內容，其中各S/D區域包括一主體部分及一臂部分，各S/D臂部分位在該極化電荷誘發層材料上及中之至少一者，並且順著一第一方向朝向另一S/D區域延伸，以及其中各S/D隆起段比其各別S/D臂部分之一遠端更遠離該閘極電極材料。
實例25包括實例16至24中任何一者之標的內容，其中該閘極堆疊比該另一S/D區域更靠近該等S/D區域其中一者至少20 nm。
實例26包括實例16至25中任何一者之標的內容，其中該電晶體具有一平面型組態。
實例27包括實例16至25中任何一者之標的內容，其中該電晶體具有一非平面型組態。
實例28包括實例16至27中任何一者之標的內容，其中該電晶體為一金屬氧化物半導體場效電晶體(MOSFET)。
實例29是一種包括如實例16至28中任何一者之標的內容之高頻放大器裝置。
實例30是一種包括如實例16至29中任何一者之標的內容之運算系統。
實例31是一種形成一電晶體之方法，該方法包括：在一第一層上形成一極化電荷誘發層，該第一層包括III-N半導體材料；在該極化電荷誘發層上形成一第二層，該第二層包括氧化物材料；在該等極化電荷誘發層與第一層中形成源極與汲極(S/D)溝槽；在該等S/D溝槽兩者中進行一蝕刻以將介於該極化電荷誘發層與該第二層之間一介面處的材料選擇性移除，藉此對各該S/D溝槽新增一凹口；在該等S/D溝槽與凹口中形成S/D材料；以及在該第一層其中至少一部分上面形成一閘極堆疊，該閘極堆疊包括閘極介電材料及閘極電極材料。
實例32包括實例31之標的內容，其中該第一層包括鎵及氮。
實例33包括實例31至32中任何一者之標的內容，其中該極化電荷誘發層包括鋁及氮。
實例34包括實例31至33中任何一者之標的內容，其中該S/D材料包括銦及氮。
實例35包括實例31至34中任何一者之標的內容，其中該S/D材料為n型摻雜。
實例36包括實例31至35中任何一者之標的內容，其中該極化電荷誘發層及該第一層在該電晶體處於一通路狀態時形成一二維電子氣(2DEG)組態。
實例37包括實例31至36中任何一者之標的內容，其中各凹口中之S/D材料順著一第一方向具有一最大長度，並且順著垂直於該第一方向之一第二方向具有一最大厚度，使得該S/D材料之該最大長度與該最大厚度之比率至少為2。
實例38包括實例31至37中任何一者之標的內容，其中該第二層包括氧化鋁。
實例39包括實例31至38中任何一者之標的內容，其中該選擇性蝕刻為包括一氫氧化四甲銨(TMAH)為基底之蝕刻劑的一濕蝕刻。
實例40包括實例31至39中任何一者之標的內容，其中該選擇性蝕刻將介於該極化電荷誘發層與該第二層之間該介面處的材料以比移除其他地方材料快至少5倍之一速率選擇性移除。
實例41包括實例31至40中任何一者之標的內容，其中形成該S/D材料包括在該等凹口之一底端表面上生長該S/D材料。
實例42包括實例31至41中任何一者之標的內容，其更包括形成與該閘極電極材料之兩側其中至少一部分相鄰之介電間隔物。
前述對於例示性實施例之說明已為了例示及描述而介紹。其非意欲徹底囊括全部態樣，或將本揭露限定於所揭示的精確形式。鑑於本揭露，許多修改及變化是有可能的。本揭露之範疇意欲不受此詳細說明限制，而是意欲受限於其隨附之申請專利範圍。未來對本申請書主張優先權所提出之申請案可按一不同方式主張所揭示之標的內容，而且大致可包括如按不同方式或按其他方式在本文中示範之一或多個限制之任何集合。
110、210‧‧‧III-N材料層
112、212、312、412‧‧‧2DEG組態
115、215‧‧‧通道區域
120、220‧‧‧層件
132、232‧‧‧S/D材料
133、233‧‧‧凸耳
142‧‧‧閘極介電材料
144‧‧‧閘極電極材料
150、250‧‧‧間隔物材料
202‧‧‧基材
204‧‧‧成核層
222‧‧‧氧化物層
224‧‧‧硬罩層
230‧‧‧S/D溝槽
231‧‧‧凹口
235‧‧‧主體部分
237‧‧‧臂部分
239‧‧‧隆起段
242、342‧‧‧閘極介電材料層
244、344‧‧‧閘極電極
332、432‧‧‧S/D區域
435‧‧‧S/D主體部分
337、437‧‧‧S/D臂部分
339、439‧‧‧S/D隆起段
362、364‧‧‧邊緣
1000‧‧‧運算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1繪示一電晶體結構的一截面圖，其中該截面圖乃沿著正交於閘極方向。
圖2A至2G根據本揭露之一些實施例，繪示一方法所產生之例示性積體電路結構，該方法被組配來形成包括縮進的隆起源極/汲極區域之一電晶體。請注意，所示結構為沿著圖2G之正交於閘極方向取看之截面圖。
圖3根據本揭露之一些實施例，繪示圖2G之結構中所指之A-A矩形部分的一放大圖(blown-out view)。
圖4根據本揭露之一實施例，繪示圖2G之結構，展示隨著隆起源極/汲極(S/D)區段相對縮進，相較於圖1之結構，寄生重疊電容(Cov)減少。
圖5根據本揭露之一些實施例，繪示與圖4之結構類似之一例示性電晶體結構，展示可能出現之多種結構變化。
圖6根據本揭露之一實施例，繪示以使用本文中揭示之技巧所形成之積體電路結構或電晶體裝置來實施之一運算系統。
搭配本文中所述之圖式，藉由閱讀以下的[實施方式]，將會更加瞭解本文實施例之這些及其他特徵。在圖式中，各種圖式中所示的各等同或幾乎等同組件可藉由一相似符號來代表。為求清楚，並非每個組件都可在每張圖式中標示。再者，如將會了解的是，此等圖式不必然按照比例繪示，或意欲將所述實施例限制於所示特定組態。舉例來說，鑑於製作程序之真實世界限制，儘管有些圖式大致表明直線、直角、以及平滑曲面，所揭示技巧之一實際實作態樣可能具有較不完美的直線與直角，而且有些特徵可具有表面拓樸型態或按其他方式為非平滑。簡言之，此等圖式只是為了展示例示性結構而提供。
210‧‧‧III-N材料層
212‧‧‧2DEG組態
215‧‧‧通道區域
220‧‧‧層件
232‧‧‧S/D材料
235‧‧‧主體部分
237‧‧‧臂部分
239‧‧‧隆起段
242‧‧‧閘極介電材料層
244‧‧‧閘極電極
250‧‧‧間隔物材料

Claims (25)

  1. 一種電晶體，其包含： 包括III-N半導體材料之一第一層，該第一層包括一通道區域； 在該第一層之上的一極化電荷誘發層； 在該通道區域中的至少一部分之上的一閘極堆疊，該閘極堆疊包括閘極介電材料及閘極電極材料；以及 相鄰於該通道區域之源極與汲極(S/D)區域，各S/D區域包括一主體部分及一臂部分，各S/D臂部分位在該極化電荷誘發層上及中之至少一者，且以一第一方向朝向另一S/D區域延伸； 其中各S/D臂在該第一方向具有一最大長度，並且在垂直於該第一方向之一第二方向具有一最大厚度，使得各S/D臂之該最大長度對該最大厚度之比率至少為2。
  2. 如請求項1之電晶體，其中該第一層包括鎵及氮。
  3. 如請求項1之電晶體，其中該極化電荷誘發層包括鋁及氮。
  4. 如請求項1之電晶體，其中該等S/D區域包括銦及氮。
  5. 如請求項1之電晶體，其中該等S/D區域之材料為n型摻雜。
  6. 如請求項1之電晶體，其中該極化電荷誘發層及該第一層在該電晶體處於一通路狀態時形成一二維電子氣(2DEG)組態。
  7. 如請求項1之電晶體，其中各S/D臂之該最大長度對該最大厚度之比率至少為5。
  8. 如請求項1之電晶體，其進一步包含介於該S/D區域之各者與該閘極電極材料之間的介電間隔物材料，其中各S/D主體部分包括相鄰於該介電間隔物材料之一隆起段，並且其中各S/D隆起段係比其各別S/D臂部分之一遠端更遠離該閘極電極材料。
  9. 如請求項1之電晶體，其進一步包含介於該S/D區域之各者與該閘極電極材料之間的介電間隔物材料，其中各S/D主體部分包括相鄰於該介電間隔物材料之一隆起段，以及其中各S/D隆起段最靠近該閘極電極材料之一邊緣係實質平行於該閘極電極材料最靠近該各別S/D隆起段之一邊緣，使得該S/D隆起段邊緣與該對應最靠近閘極電極邊緣之傾角在彼此的5度範圍內。
  10. 如請求項1之電晶體，其中該閘極堆疊係比該另一S/D區域更靠近該等S/D區域中之一者至少20 nm。
  11. 如請求項1之電晶體，其中該電晶體具有一平面型組態。
  12. 如請求項1之電晶體，其中該電晶體具有一非平面型組態。
  13. 如請求項1之電晶體，其中該電晶體為一金屬氧化物半導體場效電晶體(MOSFET)。
  14. 一種包含如請求項1至13中任一項之電晶體的高頻放大器裝置。
  15. 一種包含如請求項1至13中任一項之電晶體的運算系統。
  16. 一種電晶體，其包含： 包括III-N半導體材料之一第一層，該第一層包括一通道區域； 在該第一層之上的一極化電荷誘發層； 在該通道區域中的至少一部分之上的一閘極堆疊，該閘極堆疊包括閘極介電材料及閘極電極材料； 相鄰於該通道區域之源極與汲極(S/D)區域，各S/D區域包括一隆起段；以及 介於該閘極電極材料與各S/D區域之該隆起段之間的介電間隔物材料； 其中各S/D隆起段最靠近該閘極電極材料之一邊緣係實質平行於該閘極電極材料最靠近該各別S/D隆起段之一邊緣，使得該S/D隆起段邊緣與該對應最靠近閘極電極邊緣之傾角在彼此的10度範圍內。
  17. 如請求項16之電晶體，其中各S/D區域包括一主體部分及一臂部分，各S/D臂部分係在該介電間隔物材料之下且以一第一方向朝向另一S/D區域延伸，並且其中各S/D臂在該第一方向具有一最大長度且在垂直於該第一方向之一第二方向具有一最大厚度，使得各S/D臂之該最大長度對該最大厚度之比率至少為2。
  18. 如請求項16之電晶體，其中各S/D區域包括一主體部分及一臂部分，各S/D臂部分位在該極化電荷誘發層上及中之至少一者，且以一第一方向朝向另一S/D區域延伸，並且其中各S/D隆起段係比其各別S/D臂部分之一遠端更遠離該閘極電極材料。
  19. 一種包含如請求項16至18中任一項之電晶體的高頻放大器裝置。
  20. 一種包含如請求項16至18中任一項之電晶體的運算系統。
  21. 一種形成一電晶體之方法，該方法包含： 在一第一層上形成一極化電荷誘發層，該第一層包括III-N半導體材料； 在該極化電荷誘發層上形成一第二層，該第二層包括氧化物材料； 在該極化電荷誘發層與該第一層中形成源極與汲極(S/D)溝槽； 在該等S/D溝槽之兩者中進行一蝕刻以將介於該極化電荷誘發層與該第二層之間的一介面處之材料選擇性移除，藉此對該S/D溝槽之各者新增一凹口； 在該等S/D溝槽與凹口中形成S/D材料；以及 在該第一層的至少一部分之上形成一閘極堆疊，該閘極堆疊包括閘極介電材料及閘極電極材料。
  22. 如請求項21之方法，其中在各凹口中之該S/D材料在一第一方向具有一最大長度，且在垂直於該第一方向之一第二方向具有一最大厚度，使得該S/D材料在各凹口中之該最大長度對該最大厚度之比率至少為2。
  23. 如請求項21之方法，其中該第二層包括氧化鋁。
  24. 如請求項21之方法，其中該選擇性蝕刻為包括一以氫氧化四甲銨(TMAH)為基底之蝕刻劑的一濕蝕刻。
  25. 如請求項21至24中任一項之方法，其中該選擇性蝕刻將介於該極化電荷誘發層與該第二層之間的該介面處之材料以比移除其他地方材料之一速率快至少5倍之一速率來選擇性移除。
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