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TWI748994B - 用以降低電容及電阻之電晶體閘極溝槽工程 - Google Patents

用以降低電容及電阻之電晶體閘極溝槽工程 Download PDF

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TWI748994B
TWI748994B TW106105438A TW106105438A TWI748994B TW I748994 B TWI748994 B TW I748994B TW 106105438 A TW106105438 A TW 106105438A TW 106105438 A TW106105438 A TW 106105438A TW I748994 B TWI748994 B TW I748994B
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威利 瑞奇馬迪
傑克 T. 喀瓦里洛斯
漢威 鄧
馬克 拉多沙弗傑維克
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美商英特爾公司
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Abstract

本發明揭示用以降低電容及電阻之電晶體閘極溝槽工程之技術。側壁間隔件有時稱為閘極間隔件，或更一般地，間隔件，可經形成於電晶體閘極之任一側上以幫助降低該閘極-源極/汲極電容。在虛擬閘極材料在例如替換閘極製程期間自該等間隔件之間移除以形成該閘極溝槽區之後，此類間隔件可界定閘極溝槽。在一些狀況下，為減少該閘極溝槽區內側之電阻，技術可經執行來形成多層閘極或閘極電極，其中該多層閘極包括第一金屬及該第一金屬上方的第二金屬，其中該第二金屬包括相較於該第一金屬的較低電阻率性質。在一些狀況下，為減少電晶體閘極溝槽內側之電容，技術可經執行來在該等閘極溝槽側壁上形成低k介電質材料。

Description

用以降低電容及電阻之電晶體閘極溝槽工程
本發明係有關於用以降低電容及電阻之電晶體閘極溝槽工程。
發明背景 半導體裝置為利用半導體材料之電子性質的電子組件，該等半導體材料諸如矽(Si)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、砷化鎵(GaAs)及砷化銦鎵(InGaAs)，列舉數個實例。場效電晶體(FET)為包括以下三個端子的半導體裝置：閘極、源極及汲極。FET使用藉由閘極施加的電場來控制電荷載子(例如，電子或電洞)藉以自源極流動至汲極的通道之電導率。一些FET具有被稱為主體或基板的第四端子，該第四端子可用來對電晶體加偏壓。金氧半導體FET (MOSFET)經組配為具有介於電晶體之閘極與主體之間的絕緣體，且MOSFET通常用於放大或切換電子信號。在一些狀況下，MOSFET包括閘極之任一側上的側壁間隔件(或所謂的閘極間隔件)，該等側壁間隔件可幫助決定通道長度且可幫助例如替換閘極製程。互補MOS (CMOS)結構通常使用p型MOSFET (p-MOS)及n型MOSFET (n-MOS)來實行邏輯閘極及其他數位電路。
finFET為在半導體材料之薄條(一般地稱為翅片)周圍構建的電晶體。電晶體包括標準FET節點，包括閘極、閘極介電質、源極區及汲極區。裝置之導電通道存在於翅片之鄰近於閘極介電質的外部分上。具體而言，電流沿翅片之兩個側壁(垂直於基板表面的側)/在翅片之兩個側壁內並且沿翅片之頂部(平行於基板表面的側)流動。因為此類組態之導電通道實質上沿翅片之三個不同的外平面區存在，所以此finFET設計有時稱為三閘極電晶體。三閘極電晶體為非平面電晶體組態之一實例，且其他類型之非平面組態亦為可利用的，諸如所謂的雙閘極電晶體組態，其中導電通道主要僅沿翅片之兩個側壁(且不沿翅片之頂部)存在。另一非平面電晶體組態為環繞式閘極(gate-all-around)組態，該環繞式閘極組態與基於翅片之電晶體類似地組配，但不是閘極在三個部分上(且因此，存在三個有效閘極)的翅片式通道區，使用一或多個奈米線(或奈米帶)且閘極材料大體上包圍每一奈米線。
依據本發明之一實施例，係特地提出一種電晶體，其包含：一閘極堆疊，其包括一閘極介電質及金屬閘極，該閘極介電質包括高k介電質材料，該金屬閘極包括具有一第一電阻率之一第一金屬層及具有一第二電阻率之一第二金屬層，該第二金屬層小於該第一電阻率，其中該第二金屬層在該第一金屬層上方；間隔件，其鄰近於該閘極堆疊之兩側，其中該第一金屬層並非介於該第二金屬層與該等間隔件中任一個之間；一通道區，其在該閘極堆疊下方，其中該閘極介電質介於該通道區與該金屬閘極之間；以及源極及汲極(S/D)區，其鄰近於該通道區。
較佳實施例之詳細說明 許多非普通挑戰存在於製造半導體電晶體中，尤其在工業試圖趕上摩爾定律時。例如，電晶體閘極溝槽內側的電阻及電容問題存在挑戰，尤其在閘極溝槽定比繼續時。此類閘極溝槽電阻及電容有關之挑戰可負面地影響電晶體效能。如將根據本揭示案瞭解的，閘極溝槽工程可用來解決此類挑戰以維持諸如用於CMOS裝置的電晶體裝置之高效能，尤其在電晶體裝置(及該等電晶體裝置之特徵)在大小方面繼續降低時。
因此，本文提供用於用以降低電容及電阻之電晶體閘極溝槽工程之技術。側壁間隔件，有時稱為閘極間隔件，或更一般地，間隔件，可經形成於電晶體閘極之任一側上，以幫助消除或降低閘極-源極及閘極-汲極之洩漏電流。在虛擬閘極材料自間隔件之間移除以形成閘極溝槽區之後，此類間隔件亦可用來界定閘極溝槽。在本揭示案之一些實施例中，為減少閘極溝槽區內側的電阻，可執行本文所提供之技術以在間隔件之間形成多層閘極或閘極電極。多層閘極包括第一金屬及第一金屬上方的第二金屬，其中包括相較於第一金屬的較低電阻率性質。在一些實施例中，為減少電晶體閘極溝槽內側的電容，可執行本文所提供之技術以在間隔件之間的閘極溝槽側壁上形成低k介電質材料。在一些實施例中，為減少間隔件之間的電晶體閘極溝槽內側的電阻及電容兩者，可執行本文所提供之技術以形成包括第一金屬及包括相較於第一金屬的較低電阻率的第二金屬的多層閘極且亦在閘極溝槽側壁上形成低k介電質材料。在一些實施例中，可使用一或多個定向蝕刻製程以部分地移除閘極溝槽位置處的材料來達成該等技術，如將根據本揭示案顯而易見的。在一些此類實施例中，定向蝕刻製程可導致斜置或斜率材料界面輪廓，如本文將更詳細地加以描述。此外，在一些實施例中，定向蝕刻製程可致能具有相對較高的電阻率的閘極金屬材料自閘極溝槽區之側壁之移除，因此致能該先前佔據之區域將由具有相對較低的電阻率的閘極金屬材料替換，且藉此降低閘極溝槽位置處的整體電阻。
本文所提供之技術及結構之使用可為使用諸如以下的工具可偵測的：電子顯微鏡包括掃描/穿透電子顯微鏡(SEM/TEM)、掃描穿透電子顯微鏡(STEM)及反射電子顯微術(REM)；組成照相；x射線結晶學或繞射(XRD)；二次離子質譜法(SIMS)；飛行時間SIMS (ToF-SIMS)；原子探針成像或斷層掃描；局部電極原子探針(LEAP)技術；3D斷層掃描；或高解析度物理或化學分析，僅列舉數個適合的示例性分析工具。特定而言，在一些實施例中，此類工具可指示具有如本文所描述地組配的閘極結構之積體電路或電晶體裝置。例如，在一些實施例中，此類結構可包括多層閘極，該多層閘極包括第一閘極金屬及第一閘極金屬上方的第二閘極金屬，該第二閘極金屬具有相較於該第一閘極金屬的較低電阻率。在一些此類實施例中，兩個金屬之間的電阻率之差異可為例如至少2 nΩ•m、5 nΩ•m、10 nΩ•m、15 nΩ•m、20 nΩ•m、25 nΩ•m、30 nΩ•m、35 nΩ•m、40 nΩ•m、50 nΩ•m、60 nΩ•m、70 nΩ•m、80 nΩ•m、90 nΩ•m或100 nΩ•m(在20℃處)，或一些其他適合的臨限差異，如將根據本揭示案瞭解的。在一些實施例中，形成於閘極溝槽區中的材料特徵中一或多個可具有作為所使用之定向蝕刻製程之結果的輪廓修改，如先前所描述。在一些此類實施例中，界面輪廓修改存在於不同材料特徵之間的界面處且可使用此類成像/分析技術在電晶體結構中經偵測，如本文將更詳細地加以描述。在一些實施例中，本文所提供之各種閘極結構可例如藉由量測所達成之效益來偵測，該等效益諸如閘極溝槽區中之電阻及/或電容之改良及/或作為閘極溝槽區中之電阻及/或電容之降低之結果得到的電晶體效能之改良。許多組態及變化將根據本揭示案為顯而易見的。架構及方法論
圖1A至圖1F例示根據本揭示案之一些實施例的由經組配來形成包括用以降低電阻之閘極溝槽工程之電晶體的方法產生的示例性積體電路結構。圖2A至圖2D例示根據本揭示案之一些實施例的由經組配來形成包括用以降低電容之閘極溝槽工程之電晶體的方法產生的示例性積體電路結構。圖3A至圖3D例示根據本揭示案之一些實施例的由經組配來形成包括用以降低電阻及電容之閘極溝槽工程之電晶體的方法產生的示例性積體電路結構。圖1A至圖1F、圖2A至圖2D及圖3A至圖3D中所提供之圖解沿正交於閘極的方向，從而例示可例如使用SEM或TEM達成的橫截面圖。請注意，儘管主要在形成具有平面組態之電晶體之上下文中描繪積體電路結構，但本揭示案並非意欲如此受限。例如，在一些實施例中，本文所描述之技術可用來形成具有非平面組態之電晶體，該非平面組態諸如翅片式組態(例如，finFET)、雙閘極組態、三閘極組態及/或環繞式閘極組態(例如，包括一或多個奈米線或奈米帶)，如將參考圖6更詳細地加以描述。此外，在一些實施例中，技術可用來形成p型及/或n型電晶體裝置，諸如p型MOSFET (p-MOS)、n型MOSFET (n-MOS)、p型隧道FET (p-TFET)，或n型TFET (n-TFET)，列舉數個實例。仍然此外，在一些實施例中，技術可用來有益於例如包括於互補MOS (CMOS)或互補TFET (CTFET)裝置中的p型電晶體及n型電晶體中任一者或兩者。仍然此外，在一些實施例中，技術可與不同規模之裝置一起使用，該等裝置諸如具有在微米範圍內或在毫微米範圍內之臨界尺寸的電晶體裝置(例如，在32 nm、22 nm、14 nm、10 nm、7 nm或5 nm製程節點或超出以上製程節點處形成的電晶體)。
圖1A例示根據一實施例的在已執行源極/汲極處理之後且在已打開閘極區以形成所示之示例性所得結構之後的示例性積體電路結構。如所示，示例性結構包括基板110、位於基板110中及位於基板110上方的源極/汲極區130、位於源極/汲極區130上的源極/汲極接點132，及介於源極/汲極接點132與閘極溝槽122之間(換言之，鄰近於源極/汲極接點132且亦鄰近於閘極溝槽122)的間隔件120。如可基於圖1A理解的，在一些實施例中，結構可在虛擬閘極堆疊之移除之前已包括虛擬閘極堆疊以形成所示結構中之閘極溝槽122。在一些此類實施例中，虛擬閘極堆疊之形成可已包括例如虛擬閘極氧化物/介電質沉積、虛擬閘極電極(例如，聚矽)沉積，及圖案化硬遮罩沉積。此類沉積製程可包括任何適合的沉積技術，諸如化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)，及/或任何其他適合的製程，取決於正形成的虛擬閘極。額外處理可包括例如圖案化虛擬閘極材料以形成所示之閘極溝槽122之形狀。如亦可基於本揭示案理解的，虛擬閘極經用作犧牲結構，該犧牲結構可已允許諸如間隔件120的其他組件之形成。另外，虛擬閘極材料(且更具體而言，虛擬閘極氧化物/介電質)可已在處理期間，諸如在源極/汲極區處理期間保護目標為電晶體通道區(例如，閘極溝槽122下方的表面)的區。在一些狀況下，閘極溝槽區122可經視為例如介於間隔件120之間的區。請注意，例示在閘極最後製程流中使用圖1A至圖1F、圖2A至圖2D及圖3A至圖3D之示例性結構的技術，使得例如出於於描述之容易性，在源極/汲極處理已經執行之後，移除虛擬閘極堆疊以形成閘極溝槽122 (且允許如本文所描述之閘極堆疊之形成)。然而，在一些實施例中，本文所描述之可在閘極第一製程流中經執行，使得例如在本文所描述之閘極堆疊形成之後或在電晶體製造製程流之任何其他適合階段處執行源極/汲極處理。在任何此類實施例中，所得電晶體結構(例如，圖1F、圖2D及圖3D中所示)將為相同的或類似的。
在一些實施例中，基板110可包括：塊體基板，其包括第IV族材料，諸如矽(Si)、鍺(Ge)、SiGe、鍺錫(GeSn)或碳化矽(SiC)，及/或至少一第III-V族材料及/或第II-VI族材料及/或藍寶石及/或任何其他適合的材料，取決於最終用途或目標應用；絕緣體上X (XOI)結構，其中X為上述材料(例如，第IV族及/或第III-V族及/或藍寶石)中之一個，且絕緣體材料為氧化物材料或介電質材料或一些其他電氣絕緣材料；或一些其他適合的多層結構，其中頂部層包括上述材料(例如，第IV族及/或第III-V族及/或第II-VI族及/或藍寶石)中之一個。請注意，如本文所使用之第IV族材料包括至少一第IV族元素(例如，碳、矽、鍺、錫、鉛)，諸如Si、Ge、SiGe、GeSn或SiC，列舉一些實例。請注意，如本文所使用之第II-VI族材料包括至少一第II族元素(例如，鋅、鎘、汞)及至少一第VI族元素(例如，氧、硫、硒、碲、釙)，諸如氧化鋅(ZnO)、硫化鋅(ZnS)、硒化鎘(CdSe)、碲化鋅鎘(CdZnTe)、碲化鎘汞(HgCdTe)，列舉一些實例。請注意，如本文所使用之第III-V族材料包括至少一第III族元素(例如，鋁、鎵、銦、硼、鉈)及至少一第V族元素(例如，氮、磷、砷、銻、鉍)，諸如氮化鎵(GaN)、砷化鎵(GaAs)、氮化銦鎵(InGaN)及砷化銦鎵(InGaAs)，列舉一些實例。儘管基板110在此示例性實施例中出於圖解之容易性而展示為具有類似於其他特徵的厚度(在垂直方向上之尺寸)，但在一些情況下，基板110可比其他特徵厚得多，諸如例如具有在50微米至950微米之範圍內的厚度。在一些實施例中，基板110可用於一或多個其他積體電路(IC)裝置，諸如各種二極體(例如，發光二極體(LED)或雷射二極體)、各種電晶體(例如，MOSFET或TFET)、各種電容器(例如，MOSCAP)、各種微機電系統(MEMS)、各種奈米機電系統(NEMS)、各種感測器或任何其他適合的半導體或IC裝置，取決於最終用途或目標應用。因此，在一些實施例中，本文所描述之電晶體結構可包括於系統單晶片(SoC)應用中，如將根據本揭示案顯而易見的。
在一些實施例中，可使用虛擬閘極堆疊形成間隔件120，如先前所描述。間隔件120之材料在一些實施例中可包括任何適合的材料，諸如絕緣體材料、介電質材料、氧化物(例如，氧化矽材料)，及/或氮化物(例如，氮化矽材料)。在一些實施例中，可藉由使用例如一或多個濕式及/或乾式蝕刻製程移除如先前所描述之虛擬閘極堆疊來形成閘極溝槽122。在一些實施例中，虛擬閘極堆疊及/或間隔件120之形狀及/或大小可經形成以獲得例如所要閘極堆疊大小及/或形狀。請注意，間隔件120在圖1A之示例性結構中展示為具有比鄰近閘極溝槽122及源極/汲極接點132之寬度較窄的寬度(在水平方向上之尺寸)；然而，本揭示案並非意欲如此受限。亦請注意，間隔件120展示於所例示之結構外側上，且此類間隔件120可用來例如電氣地隔離正形成的電晶體裝置與相同晶片或基板110上之相鄰裝置(該等相鄰裝置可經同時形成)。
如可在此示例性實施例中看出的，源極/汲極區130可已藉由蝕刻出基板110之一部分及使用例如磊晶沉積製程沉積(或生長或重新生長)源極/汲極區材料130形成，該外延沉積製程諸如CVD、金屬有機物化學氣相沉積(MOCVD)或分子束磊晶(MBE)，列舉數個示例性製程。在一些實施例中，源極/汲極可完全在基板中、產自於基板材料(例如，包括摻雜)、在基板上或上述各項之任何組合，取決於最終用途或目標應用。在一些實施例中，源極/汲極區130可包括任何適合的材料及適合的摻雜劑，取決於最終用途或目標應用。例如，在基板110包括矽且電晶體裝置將為p型MOSFET的一實施例中，源極/汲極區130兩者可包括p型摻雜矽(例如，其中硼為p型摻雜劑)，且此材料可為或可並非產自於基板材料。在基板110包括矽且電晶體裝置將為n型MOSFET的另一示例性實施例中，源極/汲極區兩者可包括n型摻雜矽(例如，其中磷為n型摻雜劑)，且此材料可為或可並非產自於基板材料。在一些實施例中，可使用任何適合的源極/汲極130材料及任擇的摻雜方案，取決於最終用途或目標應用。例如，在TFET組態中，源極及汲極區130可經相反類型地摻雜(例如，源極經p型摻雜且汲極經n型摻雜)，並且通道區經最低限度地摻雜或未摻雜(例如，本質或/i-型半導體材料)。
在一些實施例中，源極/汲極區130材料可產自於基板110且可包括或可不包括摻雜(例如，經由植入)，或源極/汲極區130材料可使用替換材料形成，此狀況可包括或可不包括移除基板之一部分以形成用於替換源極/汲極區130之沉積/生長之源極/汲極溝槽。在一些實施例中，源極/汲極區130可包括兩個或兩個以上材料層之多層結構。在一些實施例中，源極/汲極區130可包括分級(例如，增加及/或降低)區130之至少一部分中的一或多個材料之含量。例如，在一些實施例中，鈍化材料可在初級源極/汲極材料之沉積之前經沉積，以幫助例如源極/汲極材料與基板材料之間的界面之品質，取決於最終用途或目標應用。此外，在一些實施例中，接點改良材料可經形成於源極/汲極區材料之頂部上，以幫助例如接觸至源極/汲極接點132，取決於最終用途或目標應用。在一些實施例中，可在進行蝕刻底切(EUC)製程之後生長源極/汲極磊晶區。在一些此類實施例中，源極/汲極區可在間隔件120下方延伸且甚至可在閘極區下方(例如，在圖1A中之閘極溝槽122下方)延伸，且此類延伸部分可稱為例如源極/汲極尖端或延伸部。例如，在圖1A之實施例中所示之結構中，源極/汲極區部分地在間隔件120下方延伸(例如，該等源極/汲極區在間隔件120下方延伸約一半)。本文所描述之技術並非意欲限於任何特定源極/汲極組態。
在一些實施例中，可使用任何適合的技術，諸如使用任何適合的沉積製程(例如，CVD、ALD或PVD)形成源極/汲極接點132。在一些實施例中，源極/汲極接點132可包括任何適合的材料，諸如導電金屬或合金(例如，鋁、鎢、銀、鎳-鉑或鎳-鋁)。在一些實施例中，源極/汲極接點132可包括電阻減少金屬及接點插頭金屬，或僅接點插頭，取決於最終用途或目標應用。示例性接點電阻減少金屬包括銀、鎳、鋁、鈦、金、金-鍺、鎳-鉑或鎳鋁，及/或其他此類電阻減少金屬或合金。接點插頭金屬可包括例如鋁、銀、鎳、鉑、鈦或鎢，或其合金，但可使用任何適合導電的接點金屬或合金，取決於最終用途或目標應用。在一些實施例中，若期望如此，則額外層可存在於源極/汲極接點區132中，諸如黏合層(例如，氮化鈦)及/或襯裡或障壁層(例如，氮化鉭)。在一些實施例中，可例如使用合鑄、矽化或鍺化製程進行源極/汲極接點132之金屬化(例如，通常，繼之以退火的接點金屬之沉積)。在一些實施例中，硬遮罩及/或介電質材料或其他適合的材料可位於源極/汲極接點材料132上且位於源極/汲極接點材料132上方，以例如在後續處理期間保護源極/汲極接點區132。在一些此類實施例中，源極/汲極接點材料132上或上方的硬遮罩及/或介電質材料可幫助確保接點區之頂部表面保持未藉由例如本文所描述之閘極溝槽處理損壞。
圖1B例示根據一實施例的在閘極介電質材料140已經沉積於圖1A之結構上之後的示例性結構。在一些實施例中，可使用任何適合的技術，諸如使用任何適合的沉積製程(例如，CVD、ALD或PVD)形成閘極介電質材料140。如可在此示例性實施例中看出的，閘極介電質材料140之沉積導致圖1A之結構上方的保形層，使得材料追蹤結構(包括閘極溝槽122之側壁)之形貌學。然而，在一些實施例中，可以另一方式，諸如例如僅在閘極溝槽位置中沉積材料。進一步請注意，在一些實施例中，閘極介電質材料140之沉積可已充滿或大體上充滿閘極溝槽122，且圖1B之結構可已在執行蝕刻製程以重新形成閘極溝槽122之後經形成。在一些實施例中，閘極介電質材料140可包括二氧化矽及/或高k介電質材料，取決於最終用途或目標應用。高k閘極介電質材料之實例包括例如氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氮化鋁、氧化鉛鈧鉭及鈮鋅酸鉛。在一些實施例中，當使用高k材料時，可在閘極介電質層140上進行退火製程以改良該閘極介電質層之品質。在一些實施例中，閘極介電質層140可包括兩個或兩個以上材料層之多層結構。在一些實施例中，閘極介電質層140可包括分級(例如，增加及/或減少)閘極介電質層140之至少一部分中的一或多個材料之含量。
圖1C例示根據一實施例的在已移除圖1B之結構之閘極介電質材料140中之一些之後的示例性結構。在一些實施例中，任何適合的濕式及/或乾式蝕刻技術可用來部分地移除閘極介電質材料140，如圖1C之所得結構中所示。例如，在一些此類實施例中，一或多個適合的定向蝕刻製程可用來形成所示之閘極介電質140結構，其中閘極溝槽122側壁上的閘極介電質材料140之剩餘部分包括將參考圖5A至圖5D更詳細地描述的輪廓142。在使用定向蝕刻製程的實施例中，製程可包括各向異性濕式蝕刻技術，該各向異性濕式蝕刻技術包括適合的蝕刻劑。在一些此類實施例中，蝕刻劑可以比積體電路結構上例如位於其他地方的暴露材料快至少2倍、3倍、4倍、5倍、10倍、15倍、20倍、25倍或50倍的速率，或一些其他適合的最小臨限量選擇性地移除閘極介電質材料140。
圖1D例示根據一實施例的已在圖1C之結構上沉積第一閘極金屬材料152之後的示例性結構。在一些實施例中，可使用任何適合的技術，諸如使用任何適合的沉積製程(例如，CVD、ALD或PVD)形成第一閘極金屬材料152。圖1E例示根據一實施例的在已移除圖1D之結構之第一閘極金屬材料152中之一些之後的示例性結構。在一些實施例中，任何適合的濕式及/或乾式蝕刻技術可用來部分地移除第一閘極金屬材料152，如圖1E之所得結構中所示。例如，在一些此類實施例中，一或多個適合的定向蝕刻製程可用來形成所示之第一閘極金屬152結構，其中第一閘極金屬材料152之剩餘部分在閘極介電質層140之部分上且在該等部分之間，如所示。在使用定向蝕刻製程的實施例中，製程可包括各向異性濕式蝕刻技術，該各向異性濕式蝕刻技術包括適合的蝕刻劑。在一些此類實施例中，蝕刻劑可以比積體電路結構上例如位於其他地方的暴露材料快至少2倍、3倍、4倍、5倍、10倍、15倍、20倍、25倍或50倍的速率，或一些其他適合的最小臨限量，選擇性地移除第一閘極金屬材料152。圖1F例示根據一實施例的在已在圖1E之結構之閘極溝槽122之剩餘部分中形成第二閘極金屬材料154之後的示例性結構。在一些實施例中，可使用任何適合的技術，諸如使用任何適合的沉積製程(例如，CVD、ALD或PVD)形成第二閘極金屬材料154。如可在圖1F中看出的，在此示例性實施例中，第二閘極金屬材料154充滿來自圖1E之結構的閘極溝槽122之剩餘部分。在一些實施例中，平面化及/或拋光製程可與本文所描述之技術結合，諸如在沉積第二閘極金屬材料154之後，用來形成例如圖1F之結構。在此示例性實施例中，作為執行來自閘極溝槽122側壁移除第一閘極材料152的蝕刻之結果(該結果可藉由比較圖1D及圖1E看出)，第二金屬閘極材料154在閘極溝槽區122中佔據更多區域。例如，若第二金屬閘極材料已經沉積於圖1D之結構上(可能在平面化製程用來自S/D接點132之頂部上移除第一閘極金屬材料152之後)，則第一金屬閘極材料152將仍在閘極溝槽區之側壁上且將位於第二閘極材料154與鄰近間隔件120之間。此外，第一金屬閘極材料152將已比例如圖1F之結構中所示的佔據更多閘極溝槽區域(及而且大體上更多閘極溝區域)。然而，作為執行來形成圖1E之結構的蝕刻之結果，第一閘極金屬材料152不在閘極溝槽區122側壁上且並非位於第二閘極金屬材料154與鄰近間隔件120之間，如可在圖1F中看出。
在一些實施例中，第一閘極金屬材料152可包括任何適合的金屬及/或金屬合金材料，諸如基於鈦(Ti)、鋁(Al)、鎳(Ni)及/或鉑(Pt)之化合物，列舉一些實例。用於第一閘極金屬材料152之其他示例性材料可包括鎢(W)、鉭(Ta)、氮化鈦(TiN)或氮化鉭(TaN)，僅列舉一些實例。在一些實施例中，第二閘極金屬材料154可包括任何適合的金屬或金屬合金材料，諸如鈷(Co)、銅(Cu)、金(Au)、銀(Ag)、鎢(W)或鋁(Al)，列舉一些實例。在一些實施例中，金屬閘極層152、154中任一者或兩者可包括兩個或兩個以上材料層之多層結構。在一些實施例中，金屬閘極層152、154中之任一者或兩者可包括分級(例如，增加及/或降低)層之至少一部分中的一或多個材料之含量。在一些實施例中，閘極堆疊可包括除包括於圖1F之示例性結構中的該等層(該等層為閘極介電質層140、第一金屬閘極層152及第二金屬閘極層154)之外的層。例如，在一些此類實施例中，一或多個功函數材料層可包括於閘極堆疊中以增加例如層140與152及/或層152與154之間的界面品質。此外，此功函數材料層可存在以改良閘極堆疊中之電氣性質。
在一些實施例中，第一閘極材料152可具有大於20 nΩ•m、25 nΩ•m、30 nΩ•m、35 nΩ•m、40 nΩ•m、45 nΩ•m、50 nΩ•m、60 nΩ•m、70 nΩ•m、80 nΩ•m、90 nΩ•m或100 nΩ•m之電阻率(在20℃處)，或一些其他適合的最小臨限值，如將根據本揭示案瞭解的。在一些實施例中，第二閘極金屬材料154可具有小於50 nΩ•m、45 nΩ•m、40 nΩ•m、35 nΩ•m、30 nΩ•m、25 nΩ•m或20 nΩ•m之電阻率(在20℃處)，或一些其他適合的最大臨限值，如將根據本揭示案瞭解的。在一些實施例中，第二閘極金屬材料154可具有相較於第一閘極金屬材料152之該電阻率的相對較低電阻率，使得第一閘極金屬材料152與第二閘極金屬材料154之電阻率之間的差異為至少2 nΩ•m、5 nΩ•m、10 nΩ•m、15 nΩ•m、20 nΩ•m、25 nΩ•m、30 nΩ•m、35 nΩ•m、40 nΩ•m、50 nΩ•m、60 nΩ•m、70 nΩ•m、80 nΩ•m、90 nΩ•m或100nΩ•m (在20℃處)，或一些其他適合的臨限差異，如將根據本揭示案瞭解的。在一些實施例中，第二閘極金屬材料154可具有相較於第一閘極金屬材料152之電阻率的相對較低電阻率，使得第一閘極金屬材料152之電阻率與第二閘極金屬材料154之電阻率之比為至少1.25、1.5、1.75、2、2.5、3、3.5、4、4.5或5，或一些其他適合的臨限比，如將根據本揭示案瞭解的。如可基於本揭示案理解的，電晶體閘極堆疊結構中的材料可使用例如組成照相加以決定，且隨後在該等材料已知之後，可自任何適合的來源查找該等材料之電阻率性質(因而性質為已知量)。如先前所描述，相對較低第二閘極金屬材料可用來減少例如電晶體閘極溝槽內側的電阻。在一些實施例中，例如，可為有益的是，第一閘極金屬材料152位於閘極介電質材料140上且比第二閘極金屬材料更接近於電晶體通道區112，因為第一閘極金屬材料152與第二閘極金屬材料相比可具有用於控制載子穿過通道區112之流動的較好性質。在一些實施例中，例如，可為有益的是，第二閘極金屬材料154位於第一閘極金屬材料152上方，因為第二閘極金屬材料154可具有相較於第一閘極金屬材料152的較低電阻率，藉此使該第二閘極金屬材料成為用於與閘極接點金屬或電氣地連接至閘極堆疊的互連體接觸的較好候選者(因為材料154將提供相較於材料152的相對較少電阻)。
僅出於例示性目的，以下表提供用於第一閘極金屬材料152及第二閘極金屬材料154之多個不同示例性組合，以及用於每一材料之以nΩ•m為單位的對應電阻率值(在20℃處)。請注意，以下表中所提供之電阻率值可相較於在其他地方找到的電阻率值稍有不同(例如，加或減5 nΩ•m，在20℃處)，因為不同材料性質來源可提供不同值。
Figure 106105438-A0304-0001
如可基於本揭示案理解的，根據一些實施例，執行來自閘極溝槽區122移除第一閘極金屬152之部分(諸如閘極溝槽區之側壁上的第一閘極金屬材料152，如可藉由比較圖1D及圖1E看出的)的蝕刻導致閘極溝槽區122中之增加的區域用於第二閘極金屬材料154隨後佔據。如亦可基於本揭示案理解的，在一些此類實施例中，因為第二閘極金屬材料154具有相較於第一閘極金屬材料152的較低電阻率性質，所以閘極溝槽區122中之總電阻作為由具有相對較低電阻率性質之金屬材料(特定而言，第二閘極金屬材料154)佔據的閘極溝槽區122之增加之結果而降低。例如，此類效益可經達成，同時維持具有閘極堆疊中之相對較高電阻率層152之電氣效益。如可進一步基於本揭示案理解的，包括形成多層閘極電極但不使用本文參考圖1E所描述之蝕刻技術的製程流將不接收伴隨佔據閘極溝槽區中之較多區域的較低電阻率金屬發生的電阻降低效益。在一些實施例中，本文所描述之技術可導致閘極溝槽區122 (間隔件120之間的區)，該閘極溝槽區使其區域包括由第二閘極金屬材料154佔據的至少50%、60%、70%、80%、85%、90%或95%，或一些其他適合的最小臨限百分比，如將根據本揭示案顯而易見的。
圖2A至圖2D例示根據本揭示案之一些實施例的由經組配來形成包括用以降低電容之閘極溝槽工程之電晶體的方法產生的示例性積體電路結構。圖2A例示根據一實施例的如圖1C中所示且本文所描述之相同結構。因此，所有先前有關揭示內容同樣適用於圖2A之結構。圖2B例示根據一實施例的在低k介電質材料160已沉積於圖2A之結構上之後的示例性結構。在一些實施例中，可使用任何適合的技術，諸如使用任何適合的沉積製程(例如，CVD、ALD、PVD或旋塗處理)形成低k介電質材料160。如可看出的，低k介電質材料160形成於圖2A之結構中的閘極溝槽122之側壁之暴露部分上。圖2C例示根據一實施例的在已移除圖2B之結構之低k介電質材料160中之一些之後的示例性結構。在一些實施例中，任何適合的濕式及/或乾式蝕刻技術可用來部分地移除第一閘極金屬材料160，如圖2C之所得結構中所示。例如，在一些此類實施例中，一或多個適合的定向蝕刻製程可用來形成所示之低k介電質160結構，其中低k介電質材料160之剩餘部分在閘極溝槽122側壁位置處的間隔件材料120上且在閘極介電質材料140上方。在使用定向蝕刻製程的實施例中，製程可包括各向異性濕式蝕刻技術，該各向異性濕式蝕刻技術包括適合的蝕刻劑。在一些此類實施例中，例如，蝕刻劑可以比積體電路結構上位於其他地方的暴露材料快至少2倍、3倍、4倍、5倍、10倍、15倍、20倍、25倍或50倍的速率，或一些其他適合的最小臨限量，選擇性地移除低k介電質材料160。
在一些實施例中，低k介電質材料160可為具有小於二氧化矽之介電常數k的介電常數k的任何適合的材料。換言之，因為二氧化矽具有近似3.9之介電常數k，所以低k介電質材料為具有小於3.9之介電常數k值的介電質材料。示例性適合的低k介電質材料可包括摻碳氧化物(例如，摻碳二氧化矽)、摻氟氧化物(例如，摻氟二氧化矽)、摻氫氧化物(例如，摻氫二氧化矽)、多孔二氧化矽、多孔摻碳二氧化矽、旋塗有機聚合物介電質(例如，聚醯亞胺、聚降冰片烯、苯環丁烯及聚四氟乙烯)、旋塗矽基聚合物介電質(例如，三氧化矽烷及甲基矽倍半氧烷)、氣相沉積聚對二甲苯基、高度多孔氧化物(例如，乾凝膠及氣凝膠)，及/或任何其他適合的低k介電質材料，如將根據本揭示案瞭解的。在一些實施例中，低k介電質材料160可具有小於3.9、3.7、3.5、3.3、3.0、2.5或2.0，或一些其他適合的最大臨限值之介電常數k，如將根據本揭示案瞭解的。
圖2D例示根據一實施例的在閘極金屬152已沉積於圖2C之結構之閘極溝槽122中之後的示例性結構。在一些實施例中，可使用任何適合的技術，諸如使用任何適合的沉積製程(例如，CVD、ALD或PVD)形成閘極金屬152。在一些實施例中，閘極金屬152之沉積可已繼之以平面化及/或拋光製程以形成圖2D中所示之示例性結構。關於第一閘極金屬材料152的先前有關揭示內容同樣適用於圖2D之結構中之閘極金屬材料152。換言之，在一些實施例中，閘極金屬材料152可包括任何適合的金屬及/或金屬合金材料，諸如基於鈦(Ti)、鋁(Al)、鎳(Ni)及/或鉑(Pt)之化合物，列舉一些實例。用於第一閘極金屬材料152之其他示例性材料可包括鎢(W)、鉭(Ta)、氮化鈦(TiN)或氮化鉭(TaN)，僅列舉一些實例。請注意，因為圖2D之閘極堆疊僅包括一閘極金屬材料(材料152)，所以該閘極堆疊並不受益於本文關於具有第二金屬閘極材料所描述之閘極溝槽電阻之降低，該第二金屬閘極材料具有相較於閘極堆疊中之第一閘極金屬材料的相對較低電阻率。如圖2D之結構中所示，例如，低k介電質材料140介於閘極金屬152與間隔件120之間，且可幫助減少來自閘極溝槽位置的寄生電容。如可基於本揭示案理解的，低k介電質材料160導致與類似結構相比具有降低之寄生電容的結構，其中低k介電質材料160由高k介電質材料(例如，材料140)或閘極金屬材料(例如，閘極金屬材料152或154)替換。包括低k介電質材料140的閘極溝槽組態上之許多變化將參考圖4加以描述。
圖3A至圖3D例示根據本揭示案之一些實施例的由經組配來形成包括用以降低電阻及電容之閘極溝槽工程之電晶體的方法產生的示例性積體電路結構。如將根據本揭示案顯而易見的，根據一些實施例，參考圖3A至圖3D展示且描述之技術將參考圖1A至圖1F展示且描述之電阻減少技術與參考圖2A至圖2D展示且描述之電容減少技術組合。因此，關於圖1A至圖1F及圖2A至圖2D的先前有關揭示內容同樣適用於圖3A至圖3D之示例性結構。圖3A例示根據一實施例的展示於圖2C中且本文所描述之相同結構。圖3B例示根據一實施例的在第一閘極金屬材料152已經沉積於圖3A之結構上之後的示例性結構。圖3C例示根據一實施例的在已移除圖3B之結構之第一閘極金屬材料152中之一些之後的示例性結構。圖3D例示根據一實施例的在已在圖3C之結構之閘極溝槽122之剩餘部分中形成第二閘極金屬材料154之後的示例性結構。如圖3D中所示，示例性結構中之閘極溝槽位置包括第二閘極金屬材料154 (該第二閘極金屬材料可具有相較於第一閘極金屬材料152的較低電阻率且藉此提供降低之電阻)及閘極溝槽側壁上之低k介電質材料160 (該低k介電質材料可提供與相反在該位置處包括高k介電質材料或閘極材料的結構相比的降低之寄生電容)。額外處理可經執行來完成一或多個電晶體裝置之形成，諸如執行例如後端線互連。
圖4例示根據一些實施例的圖3D之包括多個尺寸識別符的示例性積體電路結構。圖4經提供來幫助描述圖3D之結構之特徵之不同尺寸。例如，在此示例性實施例中，閘極介電質層140之厚度T1經展示，且為金屬閘極材料(在此示例性狀況下為第一金屬閘極材料152)與通道區112之間的尺寸。在一些實施例中，閘極介電質層140厚度T1可介於0.1 nm與100 nm之間(例如，0.5 nm至5 nm)，或一些其他適合的值，取決於最終用途或目標應用。此外，在此示例性實施例中，第一金屬閘極材料層152之厚度T2經展示，且為第二金屬閘極材料154與閘極介電質層140之間的尺寸。在一些實施例中，第一金屬閘極材料層152厚度T2可介於0.1 nm與100 nm之間(例如0.2 nm至5 nm)，或一些其他適合的值，取決於最終用途或目標應用。仍然此外，在此示例性實施例中，低k介電質材料160之寬度W經展示，且為每一間隔件與金屬閘極材料(在此示例性狀況下為第二金屬閘極材料154)之間的尺寸。在一些實施例中，低k介電質160寬度W可介於0.1 nm與100 nm之間(例如，0.5 nm至5 nm)，或一些其他適合的值，取決於最終用途或目標應用。請注意，寬度W亦為每一間隔件120與閘極金屬材料152或154之間的閘極介電質材料140之相同尺寸。另外請注意，在此示例性實施例中，對於閘極介電質材料140，厚度T1與寬度W相同；然而，本揭示案並非意欲如此受限。
仍然此外，在此示例性實施例中，閘極介電質層材料140之最大高度H1經展示，且為材料之鄰近於每一間隔件120的側之高度或垂直尺寸，如可看出的。換言之，閘極介電質層材料140之高度沿每一間隔件120延伸高度H1。如亦可看出的，間隔件120之高度經指示為高度H2。在一些實施例中，高度H1可等於厚度T1，使得閘極介電質層材料140具有充分地一致的高度或厚度T1。在一些實施例中，可為有益的是高度H1將大於厚度T1，使得閘極介電質材料140在執行來形成閘極溝槽中之材料的蝕刻期間並未過多凹入。例如，若閘極介電質材料140凹入過遠，則該閘極介電質材料可能過薄而不能適當地充當閘極介電質層且/或材料140之部分可穿透通道區112之材料。在一些實施例中，閘極介電質材料140沿間隔件120延伸的高度H1可用與每一間隔件120之總高度H2之比表達，且每一間隔件之總高度H2與高度H1之此比可為至少(H2:H1)1、1.25、1.5、1.75、2、2.25、2.5、2.75、3、4或5，或一些其他適合的比臨限值，如將根據本揭示案瞭解的。在一些實施例中，閘極介電質材料140可僅沿每一間隔件120延伸一半或更少，使得H1小於或等於一半H2。換言之，閘極介電質材料140可僅延伸至閘極溝槽區之中間或更低。如可理解的，在存在的情況下，低k介電質材料可自每一間隔件120之頂部且沿每一間隔件向下延伸H2-H1之高度，如可看出的。
圖5A至圖5D例示根據一些實施例的在圖4之示例性積體電路結構中指示的正方形部分A-A的示例性放大視圖。如可在圖5A至圖5D中看出的，除閘極介電質材料140與低k介電質材料160之間的界面142、144、146及148之輪廓外，所有事物在每一結構中為相同的。如可基於本揭示案理解的，界面142、144、146及148之形狀或輪廓可作為用來形成閘極介電質材料特徵140的蝕刻製程之結果而形成，該蝕刻製程諸如例如用來形成圖1C之結構的定向蝕刻製程。此外，圖1C之示例性結構中指示的邊緣輪廓142為圖4及圖5A中所示之界面142之相同輪廓。如所示，圖5A包括與圖4之示例性結構相同的界面輪廓142。圖5B至圖5D之界面輪廓144、146及148分別例示可發生的示例性變化。請注意，儘管界面輪廓142在圖4之示例性結構中經展示為在金屬閘極之兩個側上相同(例如，相同高度H1、大小及形狀)，但在其他實施例中，狀況無需如此且本揭示案並非意欲如此受限。另外請注意，在圖5A至圖5D中，側或邊緣141經指示，且為閘極介電質材料140之最接近於鄰近間隔件材料120的側，且側或邊緣143經指示，且為閘極介電質材料140之最接近於金屬閘極(特定而言，在此等示例性狀況下，第二金屬閘極材料154)的側。
圖5A例示界面輪廓142在此示例性實施例中為直線且具有Z之傾斜角。儘管界面輪廓142之傾斜角Z在此示例性實施例中為45℃，但在一些實施例中，傾斜角Z可介於0與80℃之間，如將根據本揭示案瞭解的。請注意，在此示例性狀況下，傾斜角Z係自在自閘極金屬154至間隔件120之方向上前進的水平線量測，如所示。換言之，在一些實施例中，界面輪廓142可具有自鄰近間隔件120通向金屬閘極(特定而言，在圖5A之示例性結構中，第二金屬閘極層154)的朝向通道區112的向下斜坡。如先前所描述，圖5B至圖5D中之界面輪廓144、146及148分別例示閘極介電質材料140與低k介電質材料160 (在存在的情況下)之間的界面輪廓可發生的變化。此類變化包括與界面輪廓142相比的更多彎曲界面輪廓，如所示。在低k介電質材料不存在的實施例中，界面142、144、146及148將介於閘極介電質材料140與金屬閘極材料之間，諸如圖1F中所示。在圖5A至圖5D中所示之所有示例性結構中，間隔件材料120、閘極介電質材料140、低k介電質材料160及金屬閘極材料(在此等示例性狀況下，材料154)全部共享至少一共用水平面，該至少一共用水平面經指示為虛線P。換言之，在此類實施例中，在閘極介電質材料140與介於每一間隔件120與金屬閘極之間的低k介電質材料160之間存在材料重疊。如可基於本揭示案理解的，在一些實施例中，四個材料特徵共享作為經執行來形成圖1C之示例性結構(其中輪廓142可發生示例性變化144、146及148)的定向蝕刻之結果的至少一共用水平面。
圖6例示根據本揭示案之一些實施例的包括用以降低電阻及電容之閘極溝槽工程的示例性非平面電晶體架構。參考本文已描述之特徵(例如，基板110、間隔件120、源極/汲極130、閘極介電質140等)的先前有關揭示內容同樣適用於圖6之積體電路結構。然而，如可在圖6之示例性實施例中看出的，電晶體結構包括翅片通道區114及奈米線通道區116以例示兩個示例性非平面電晶體組態，本文所描述之技術可與該兩個示例性非平面電晶體組態一起使用。請注意，在此示例性實施例中中之結構亦包括翅片源極/汲極區130及131，其中源極/汲極區130包括產自於基板110之材料的材料且源極/汲極區131包括替換材料。另外請注意，淺溝槽隔離(STI)區172在此示例性實施例中展示於翅片之集合之間且可存在以幫助例如翅片之電氣隔離。進一步請注意，層間介電質(ILD)材料174在此示例性實施例中展示為形成於結構之部分上，此舉可用來例如幫助電氣地隔離且/或保護電晶體之各種特徵。在一些實施例中，STI及ILD材料可使用任何適合的技術形成，且可包括任何適合的材料，諸如絕緣體、介電質、氧化物及/或氮化物材料，取決於最終用途或目標應用。如所示，示例性結構包括兩個翅片，該兩個翅片可已使用任何適合的技術形成，諸如圖案化及蝕刻基板110以形成所要數目之翅片，及選擇性地蝕刻及移除翅片以來不同材料之翅片替換該等翅片(例如，該等技術可已經執行來形成用於源極/汲極區131的替換翅片)。在一些實施例中，翅片之源極/汲極區可經移除且以磊晶源極/汲極材料替換。無論源極/汲極區130及131是否經替換，在一些實施例中，該等區可包括任何適合的摻雜方案，取決於最終用途或目標應用。
如可基於本揭示案理解的，圖6之示例性結構中之閘極溝槽區包括圖3D中所示之組態(在此示例性實施例中，包括閘極介電質140、低k介電質160、第一閘極金屬152及第二閘極金屬154)。在一些實施例中，閘極溝槽區可不包括介於間隔件與閘極材料之間的低k介電質層160 (例如，如圖1F中所示之示例性實施例中的狀況)。在一些實施例中，閘極溝槽區可不包括第二閘極金屬154 (例如，如圖2D中所示之示例性實施例中的狀況)。在此示例性實施例中，在翅片右側，閘極堆疊形成於翅片通道區114之三個部分上以創造翅片或finFET電晶體組態。此翅片組態有時稱為三閘極或三維(3D)組態，因為此類翅片組態之導電通道實質上沿翅片之三個不同的外大體上平面區域存在(且因此存在三個有效閘極)。在一些實施例中，可使用本文所描述之技術達成其他類型之非平面電晶體組態，諸如雙閘組態，其中導電通道例如主要僅沿翅片之兩個側壁(且並不沿翅片之頂部)存在。另一非平面電晶體組態為環繞式閘極(GAA)組態，該環繞式閘極(GAA)組態與基於翅片之組態類似地組配，但使用一或多個奈米線(或奈米帶)且閘極材料通常包圍每一奈米線，諸如圖6中所例示之兩個奈米線116，而非閘極在三個部分上的情況下的翅片通道區。在一些實施例中，此類奈米線組態可藉由在翅片之通道區中包括犧牲材料及當通道區經暴露時(例如，在替換閘極或替換金屬閘極(RMG)製程期間)在形成閘極堆疊之前蝕刻出該犧牲材料來達成。在一些實施例中，非平面組態可用來提供各種效益，諸如例如增加載子移動率或增加通道區中之電荷之有效控制。
如可在圖6之示例性實施例中看出的，兩個翅片之寬度Fw及高度Fh出於圖解之容易性而展示為相同的。在一些實施例中，翅片可經形成以具有例如在3 nm至100 nm之範圍內的寬度Fw，或任何其他適合的寬度，取決於最終用途或目標應用。在一些實施例中，翅片可經形成以具有在5 nm至100 nm之範圍內的高度Fh，或任何其他適合的高度，取決於最終用途或目標應用。在一些實施例中，翅片可經形成為具有所要近似高度Fh與寬度Fw比(Fh:Fw)，諸如近似1.5:1、2:1、3:1、4:1、5:1，或任何其他適合的Fh:Fw比，取決於最終用途或目標應用。在一些此類實施例中，縱橫比捕獲(ART)方案可已用來形成具有例如至少4:1之高度與寬度(Fh:Fw)比的翅片。請注意，儘管圖6之示例性結構中之兩個翅片僅例示為具有相同寬度Fw及高度Fh，但本揭示案並非意欲如此受限。例如，在一些實施例中，形成於相同基板或晶粒上的翅片可經形成以具有變化的寬度及/或高度，取決於最終用途或目標應用。另外請注意，儘管兩個翅片例示於圖4之示例性結構中，但可在積體電路製造製程期間形成任何數目之翅片，諸如1、3、5、10、100、數千、數百萬或更多，取決於最終用途或目標應用。許多變化及組態將根據本揭示案顯而易見。示例性系統
圖7例示根據一些實施例的以使用本文所揭示之技術形成的積體電路結構或裝置實行的計算系統1000。如可看出的，計算系統1000容納母板1002。母板1002可包括若干組件，包括但不限於處理器1004及至少一通訊晶片1006，其中每一個實體地且電氣地耦合至母板1002，或以其他方式整合於該母板中。如將瞭解的，母板1002可為例如任何印刷電路板，主板、安裝於主板上的子板，或僅系統1000之板，等。
取決於計算系統之應用，計算系統1000可包括可為或可並非實體地且電氣地耦合至母板1002的一或多個其他組件。此等其他組件可包括但不限於依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、攝影機及大容量儲存裝置(諸如硬碟片驅動機、光碟片(CD)、數位通用碟片(DVD)等)。根據一示例性實施例，包括於計算系統1000中的組件中之任何者可包括使用所揭示技術形成的一或多個積體電路結構或裝置。在一些實施例中，多個功能可整合至一或多個晶片中(例如，如，應注意，通訊晶片1006可為處理器1004之部分或以其他方式整合至處理器1004中)。
通訊晶片1006可賦能於用於資料至計算系統1000及自該計算系統之傳遞之無線通訊。「無線」一詞及其派生詞可用來描述可經由非固體媒體藉由調變電磁輻射之使用來通訊資料的電路、裝置、系統、方法、技術、通訊通道等。該術語並非暗示相關聯裝置不含有任何引線，但是在一些實施例中該等相關聯裝置可不含有任何引線。通訊晶片1006可實行若干無線標準或協定中任何者，包括但不限於Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、上述各者之衍生物，以及指定為3G、4G、5G及其他的任何其他無線協定。計算系統1000可包括多個通訊晶片1006。例如，第一通訊晶片1006可專用於較短範圍之無線通訊，諸如Wi-Fi及藍牙，且第二通訊晶片1006可專用於較長範圍之無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
計算系統1000之處理器1004包括封裝於處理器1004內之積體電路晶粒。在一些實施例中，處理器之積體電路晶粒包括以使用所揭示技術形成的一或多個積體電路結構或裝置實行的機載電路，如本文多樣地描述。「處理器」一詞可指代處理例如來自暫存器及/或記憶體的電子資料以將該電子資料變換成可儲存在暫存器及/或記憶體中的其他電子資料的任何裝置或裝置之部分。
通訊晶片1006亦可包括封裝在通訊晶片1006內的積體電路晶粒。根據一些此類示例性實施例，通訊晶片之積體電路晶粒包括使用所揭示技術形成的一或多個積體電路結構或裝置，如本文不同地描述。如將根據本揭示案瞭解的，應注意，多標準無線能力可直接整合至處理器1004中(例如，其中任何晶片1006之功能整合至處理器1004中，而非具有分離通訊晶片)。此外應注意，處理器1004可為具有此無線能力的晶片組。簡而言之，可使用任何數目之處理器1004及/或通訊晶片1006。同樣地，任一晶片或晶片組可具有整合於其中的多個功能。
在各種實行方案中，計算裝置1000可為膝上型電腦、隨身型易網機、筆記型電腦、智慧型電話、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描儀、監視器、機上盒(set-top box)、娛樂控制單元、數位攝影機、可攜式音樂播放機、數位視訊記錄器，或處理資料或採用使用所揭示技術形成的一或多個積體電路結構或裝置的任何其他電子裝置，如本文不同地描述。進一步示例性實施例
以下實例係關於進一步實施例，許多置換及組態將自該等進一步實施例顯而易見。
實例1為一種電晶體，該電晶體包括：閘極堆疊，其包括閘極介電質及金屬閘極，該閘極介電質包括高k介電質材料，該金屬閘極包括具有第一電阻率之第一金屬層及具有第二電阻率之第二金屬層，該第二電阻率小於該第一電阻率，其中該第二金屬層在該第一金屬層上方；間隔件，其鄰近於該閘極堆疊之兩側，其中該第一金屬層並非介於該第二金屬層與該等間隔件中任一個之間；通道區，其在該閘極堆疊下方，其中該閘極介電質介於該通道區與該金屬閘極之間；以及源極及汲極(S/D)區，其鄰近於該通道區。
實例2包括實例1之主題，其中該高k介電質材料亦介於該金屬閘極與該等間隔件中至少一個之間，且其中該高k介電質材料之最接近於該至少一間隔件之側比該高k介電質材料之最接近於該金屬閘極之側延伸得更高。
實例3包括實例2之主題，其中該高k介電質材料之最接近於該間隔件之該側沿該至少一間隔件延伸不超過一半。
實例4包括實例1至3中任何實例之主題，其中該通道區包括第IV族半導體材料及第III-V族半導體材料中至少一個。
實例5包括實例1至4中任何實例之主題，其進一步包括低k介電質材料，該低k介電質材料介於該等間隔件中至少一個與該金屬閘極之間。
實例6包括實例5之主題，其中該至少一間隔件、該高k介電質材料、該低k介電質材料及該金屬閘極全部共享至少一共用水平面。
實例7包括實例5至6中任何實例之主題，其中該低k介電質材料與該高k介電質材料之間的界面具有朝向該通道區的向下斜坡，該向下斜坡自該至少一間隔件通向該金屬閘極。
實例8包括實例1至7中任何實例之主題，其中該第一金屬層包括鈦(Ti)、鋁(Al)、鎳(Ni)、鉑(Pt)、鎢(W)及鉭(Ta)中至少一個。
實例9包括實例1至8中任何實例之主題，其中該第二金屬層包括鈷(Co)、銅(Cu)、金(Au)、銀(Ag)、鋁(Al)及鎢(W)中至少一個。
實例10包括實例1至9中任何實例之主題，其中該第二電阻率在20℃處比該第一電阻率小至少10 nΩ•m。
實例11包括實例1至10中任何實例之主題，其中該第一金屬層具有0.5 nm至5 nm之介於該閘極介電質與該第二金屬層之間的厚度。
實例12包括實例1至11中任何實例之主題，其中該閘極介電質具有0.5 nm至5 nm之介於該第一金屬層與該通道區之間的厚度。
實例13包括實例1至12中任何實例之主題，其中該電晶體為p型電晶體及n型電晶體中一個。
實例14包括實例1至13中任何實例之主題，其中該電晶體具有平面組態。
實例15包括實例1至13中任何實例之主題，其中該電晶體具有非平面組態。
實例16包括實例1至15中任何實例之主題，其中該電晶體為金氧半導體FET (MOSFET)及穿隧FET (TFET)中一個。
實例17為一種計算系統，其包括實例1至16中任何實例之主題。
實例18為一種電晶體，該電晶體包括：閘極堆疊，其包括閘極介電質及金屬閘極，該閘極介電質包括高k介電質材料；間隔件，其鄰近於該閘極堆疊之兩側；通道區，其在該閘極堆疊下方，其中該閘極介電質介於該通道區與該金屬閘極之間；源極及汲極(S/D)區，其鄰近於該通道區；以及低k介電質材料，其介於該等間隔件與該金屬閘極之間，其中該等間隔件、該閘極介電質、該低k介電質材料及該金屬閘極全部共享至少一共用水平面。
實例19包括實例18之主題，其中該高k介電質材料亦介於該金屬閘極與該等間隔件中至少一個之間，且其中該高k介電質材料之最接近於該間隔件之側比該高k介電質材料之最接近於該金屬閘極之側延伸得更高。
實例20包括實例19之主題，其中該高k介電質材料之最接近於該間隔件之該側沿該至少一間隔件延伸不超過一半。
實例21包括實例18至20中任何實例之主題，其中該通道區包括第IV族半導體材料及第III-V族半導體材料中至少一個。
實例22包括實例18至21中任何實例之主題，該金屬閘極包括具有第一電阻率之第一金屬層及具有第二電阻率之第二金屬層，該第二電阻率小於該第一電阻率，其中該第二金屬層在該第一金屬層上方，且其中該第一金屬層並非介於該第二金屬層與該等間隔件中任一個之間。
實例23包括實例22之主題，其中該第二電阻率在20℃處比該第一電阻率小至少10 nΩ•m。
實例24包括實例22至23中任何實例之主題，其中該第一金屬層具有0.5 nm至5 nm之介於該閘極介電質與該第二金屬層之間的厚度。
實例25包括實例22至24中任何實例之主題，其中該第一金屬層包括鈦(Ti)、鋁(Al)、鎳(Ni)、鉑(Pt)、鎢(W)及鉭(Ta)中至少一個。
實例26包括實例22至25中任何實例之主題，其中該第二金屬層包括鈷(Co)、銅(Cu)、金(Au)、銀(Ag)、鋁(Al)及鎢(W)中至少一個。
實例27包括實例18至26中任何實例之主題，其中該低k介電質材料與該高k介電質材料之間的界面具有朝向該通道區的向下斜坡，該向下斜坡自該至少一間隔件通向該金屬閘極。
實例28包括實例27之主題，其中該向下斜坡為相對於水平至少45度。
實例29包括實例18至28中任何實例之主題，其中該閘極介電質具有0.5 nm至5 nm之介於該第一金屬層與該通道區之間的厚度。
實例30包括實例18至29中任何實例之主題，其中該電晶體為p型電晶體及n型電晶體中一個。
實例31包括實例18至30中任何實例之主題，其中該電晶體具有平面組態。
實例32包括實例18至30中任何實例之主題，其中該電晶體具有非平面組態。
實例33包括實例18至32中任何實例之主題，其中該電晶體為金氧半導體FET (MOSFET)及穿隧FET (TFET)中一個。
實例34為一種計算系統，其包括實例18至33中任何實例之主題。
實例35為一種形成電晶體之方法，該方法包括：在基板上方形成虛擬閘極堆疊；鄰近於該虛擬閘極堆疊之兩側形成間隔件；移除該虛擬閘極堆疊以在該等間隔件之間形成閘極溝槽區；在該閘極溝槽區中形成高k介電質材料層；在該閘極溝槽區中形成第一閘極金屬材料層，該第一閘極金屬材料具有第一電阻率；自該閘極溝槽區之側壁移除該第一閘極金屬材料；以及在該閘極溝槽區中形成第二閘極金屬材料層；該第二閘極金屬材料具有第二電阻率，該第二電阻率小於該第一電阻率。
實例36包括實例35之主題，其中在該閘極溝槽區中形成該高k介電質材料層包括將該高k介電質材料沉積於該閘極溝槽區中及執行定向蝕刻製程以部分地移除該高k介電質材料以暴露該閘極溝槽之側壁。
實例37包括實例35至36中任何實例之主題，其中該閘極溝槽區包括底部及側壁，且其中該高k介電質材料層經形成於該閘極溝槽區之該底部及該等側壁上。
實例38包括實例35至37中任何實例之主題，其中自該閘極溝槽區之側壁移除該第一閘極金屬材料包括執行定向蝕刻製程。
實例39包括實例35至38中任何實例之主題，其中該第二電阻率在20℃處比該第一電阻率小至少10 nΩ•m。
實例40包括實例35至39中任何實例之主題，其進一步包括在該閘極溝槽區中形成低k介電質材料層。
實例41包括實例40之主題，其中該低k介電質材料層係在形成該閘極介電質材料之後且在形成該第一閘極金屬材料之前形成於該閘極溝槽區中。
實例42包括實例40至41中任何實例之主題，其中該低k介電質材料層經形成於該閘極溝槽區之側壁上且經形成於該等間隔件上。
實例43包括實例35至42中任何實例之主題，其中該基板包括第IV族半導體材料及第III-V族半導體材料中至少一個。
實例44包括實例35至43中任何實例之主題，其中該第一閘極金屬材料包括鈦(Ti)、鋁(Al)、鎳(Ni)、鉑(Pt)、鎢(W)及鉭(Ta)中至少一個。
實例45包括實例35至44中任何實例之主題，其中該第二閘極金屬材料包括鈷(Co)、銅(Cu)、金(Au)、銀(Ag)、鋁(Al)及鎢(W)中至少一個。
示例性實施例之前述描述出於說明及描述之目的來提供。其不意欲為詳盡的或將本揭示案限於所公開之精確形式。許多改進及變化根據本揭示案為可能的。意圖在於，本揭示案之範疇不受此詳細描述限制，而受附加至本揭示案之申請專利範圍限制。主張本申請案之優先權的未來提交之申請案可以不同方式主張所揭示主題，且可通常包括如本文不同地揭示或以其他方式表明的一或多個限制之任何集合。
A-A‧‧‧正方形部分H1、H2、Fh‧‧‧高度P‧‧‧水平面T1、T2‧‧‧厚度W、Fw‧‧‧寬度Z‧‧‧傾斜角110‧‧‧基板112‧‧‧電晶體通道區/通道區114‧‧‧翅片通道區116‧‧‧奈米線通道區/奈米線120‧‧‧間隔件/間隔件材料122‧‧‧閘極溝槽/閘極溝槽區130、131‧‧‧翅片源極/汲極區132‧‧‧源極/汲極接點/源極/汲極接點區/源極/汲極接點材料140‧‧‧閘極介電質材料/閘極介電質層141、143‧‧‧側/邊緣142～148‧‧‧界面/界面輪廓152‧‧‧第一閘極金屬材料/第一閘極金屬154‧‧‧第二閘極金屬材料/閘極金屬160‧‧‧低k介電質材料172‧‧‧淺溝槽隔離(STI)區174‧‧‧層間介電質(ILD)材料1000‧‧‧計算系統1002‧‧‧母板1004‧‧‧處理器1006‧‧‧通訊晶片
圖1A至圖1F例示根據本揭示案之一些實施例的由經組配來形成包括用以降低電阻之閘極溝槽工程之電晶體的方法產生的示例性積體電路結構。請注意，圖1A至圖1F中所提供之圖解沿正交於閘極的方向，從而例示可例如使用電子顯微鏡達成的橫截面圖。
圖2A至圖2D例示根據本揭示案之一些實施例的由經組配來形成包括用以降低電容之閘極溝槽工程之電晶體的方法產生的示例性積體電路結構。請注意，圖2A至圖2D中所提供之圖解沿正交於閘極的方向，從而例示可例如使用電子顯微鏡達成的橫截面圖。
圖3A至圖3D例示根據本揭示案之一些實施例的由經組配來形成包括用以降低電阻及電容之閘極溝槽工程之電晶體的方法產生的示例性積體電路結構。請注意，圖3A至圖3D中所提供之圖解沿正交於閘極的方向，從而例示可例如使用電子顯微鏡達成的橫截面圖。
圖4例示根據本揭示案之一些實施例的圖3D之包括多個尺寸識別符的示例性積體電路結構。
圖5A至圖5D例示根據本揭示案之一些實施例的在圖4之示例性積體電路結構中指示的正方形部分A-A的示例性放大視圖。
圖6例示根據本揭示案之一些實施例的包括用以降低電阻及電容之閘極溝槽工程的示例性非平面電晶體架構。
圖7例示根據一些實施例的以使用本文所揭示之技術形成的積體電路結構或裝置實行的計算系統。
藉由閱讀與本文所描述之諸圖一起進行的以下詳細描述，將較好地理解本實施例之此等及其他特徵。在圖式中，各圖中例示的每一相同或幾乎相同組件可藉由類似數字表示。出於清晰性之目的，並未在每一圖中標記每一組件。此外，如將瞭解的，諸圖未必按比例繪製或意欲將所描述之實施例限制於所示之特定組態。例如，雖然一些圖通常指示直線、直角及平滑表面，但所揭示技術之實際實行方案可具有小於理想直線或直角，且一些特徵可具有表面形貌學或以其他方式為非平滑的，考慮製造製程之真實世界限制。簡而言之，諸圖僅提供來展示示例性結構。
110‧‧‧基板
120‧‧‧間隔件/間隔件材料
122‧‧‧閘極溝槽/閘極溝槽區
130‧‧‧源極/汲極區
132‧‧‧源極/汲極接點/源極/汲極接點區/源極/汲極接點材料

Claims (22)

  1. 一種電晶體，其包含：一閘極堆疊，其包括一閘極介電質及金屬閘極，該閘極介電質包括高k介電質材料，該金屬閘極包括具有一第一電阻率之一第一金屬層及具有小於該第一電阻率之一第二電阻率之一第二金屬層，其中該第二金屬層在該第一金屬層上方；間隔件，其鄰近於該閘極堆疊之兩側，其中該第一金屬層並未介於該第二金屬層與該等間隔件中任一個之間；一通道區，其在該閘極堆疊下方，其中該閘極介電質介於該通道區與該金屬閘極之間；以及源極及汲極(S/D)區，其鄰近於該通道區；其中該高k介電質材料亦介於該金屬閘極與該等間隔件中至少一者之間，且其中該高k介電質材料之最接近於該至少一間隔件之一側比該高k介電質材料之最接近於該金屬閘極之一側延伸得更高。
  2. 如請求項1之電晶體，其中該高k介電質材料之最接近於該間隔件之該側沿該至少一間隔件延伸不超過一半。
  3. 如請求項1之電晶體，其中該通道區包括一IV族半導體材料及一III-V族半導體材料中至少一者。
  4. 如請求項1之電晶體，其進一步包含低k介電質材料，該低k介電質材料介於該等間隔件中至少一 個與該金屬閘極之間。
  5. 如請求項4之電晶體，其中該至少一間隔件、該高k介電質材料、該低k介電質材料及該金屬閘極全部共享至少一共用水平面。
  6. 如請求項1之電晶體，其中該低k介電質材料與該高k介電質材料之間的一界面具有朝向該通道區之一向下斜坡，該向下斜坡自該至少一間隔件走向該金屬閘極。
  7. 如請求項1之電晶體，其中該第一金屬層包括鈦(Ti)、鋁(Al)、鎳(Ni)、鉑(Pt)、鎢(W)，及鉭(Ta)中至少一個。
  8. 如請求項1之電晶體，其中該第二金屬層包括鈷(Co)、銅(Cu)、金(Au)、銀(Ag)、鋁(Al)，及鎢(W)中至少一個。
  9. 如請求項1之電晶體，其中該第二電阻率在20℃處比該第一電阻率少至少10nΩ‧m。
  10. 如請求項1之電晶體，其中該第一金屬層具有0.5nm至5nm之介於該閘極介電質與該第二金屬層之間的一厚度。
  11. 如請求項1之電晶體，其中該閘極介電質具有0.5nm至5nm之介於該第一金屬層與該通道區之間的一厚度。
  12. 如請求項1之電晶體，其中該電晶體為一p型電晶體及一n型電晶體中之一者。
  13. 如請求項1之電晶體，其中該電晶體具有一平面組態。
  14. 如請求項1之電晶體，其中該電晶體具有一非平面組態。
  15. 如請求項1之電晶體，其中該電晶體為一金氧半導體FET(MOSFET)及一穿隧FET(TFET)中之一者。
  16. 一種運算系統，其包含請求項1至15中之任一項之該電晶體。
  17. 一種電晶體，其包含：一閘極堆疊，其包括一閘極介電質及一金屬閘極，該閘極介電質包括高k介電質材料；間隔件，其鄰近於該閘極堆疊之兩側；一通道區，其在該閘極堆疊下方，其中該閘極介電質介於該通道區與該金屬閘極之間；源極及汲極(S/D)區，其鄰近於該通道區；以及低k介電質材料，其介於該等間隔件與該金屬閘極之間，其中該等間隔件、該閘極介電質、該低k介電質材料及該金屬閘極全部共享至少一共用水平面；其中該高k介電質材料亦介於該金屬閘極與該等間隔件中至少一個之間，且其中該高k介電質材料之最接近於該間隔件之一側比該高k介電質材料之最接近於該金屬閘極之一側延伸得更高。
  18. 如請求項17之電晶體，該金屬閘極包含 具有一第一電阻率之一第一金屬層及具有小於該第一電阻率之一第二電阻率的一第二金屬層，其中該第二金屬層在該第一金屬層上方，且其中該第一金屬層並非介於該第二金屬層與該等間隔件中任一個之間。
  19. 如請求項18之電晶體，其中該第二電阻率在20℃處比該第一電阻率小至少10nΩ‧m。
  20. 一種形成一電晶體之方法，該方法包含：在一基板上方形成一虛擬閘極堆疊；於鄰近該虛擬閘極堆疊之兩側形成間隔件；移除該虛擬閘極堆疊以在該等間隔件之間形成一閘極溝槽區；在該閘極溝槽區中形成一高k介電質材料層，其中在該閘極溝槽區中形成該高k介電質材料層包括將該高k介電質材料沉積於該閘極溝槽區中及執行一定向蝕刻製程以部分地移除該高k介電質材料以暴露該閘極溝槽之側壁；在該閘極溝槽區中形成一層第一閘極金屬材料，該第一閘極金屬材料具有一第一電阻率；自該閘極溝槽區之側壁移除該第一閘極金屬材料；以及在該閘極溝槽區中形成一層第二閘極金屬材料；該第二閘極金屬材料具有小於該第一電阻率之一第二電阻率。
  21. 如請求項20之方法，其中自該閘極溝槽區之側壁移除該第一閘極金屬材料包括執行一定向蝕刻製 程。
  22. 如請求項20至21中之任一項之方法，其進一步包含在該閘極溝槽區中形成一低k介電質材料層。
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