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TW201810273A - 半導體記憶裝置 - Google Patents

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TW201810273A
TW201810273A TW105120352A TW105120352A TW201810273A TW 201810273 A TW201810273 A TW 201810273A TW 105120352 A TW105120352 A TW 105120352A TW 105120352 A TW105120352 A TW 105120352A TW 201810273 A TW201810273 A TW 201810273A
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line
signal
memory
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TW105120352A
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Inventor
前嶋洋
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東芝記憶體股份有限公司
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Abstract

本發明之實施形態在於抑制非選擇記憶串之讀取干擾。
實施形態之半導體記憶裝置具備記憶串，該記憶串具備第1及第2選擇電晶體以及複數個記憶胞。於讀出動作中，對源極線施加高於接地電壓之第1電壓，對連接於所選擇之記憶串之第1及第2選擇閘極線，施加將第1及第2選擇電晶體設為接通狀態之第2電壓。於讀出動作之第1期間，對連接於非選擇之記憶串之第1選擇閘極線施加第2電壓，於讀出動作之繼第1期間之後之第2期間，對連接於非選擇之記憶串之第1選擇閘極線施加第3電壓，該第3電壓高於接地電壓，且為對第1電壓加上第1選擇電晶體之閾值而得之電壓以下。

Description

半導體記憶裝置 [相關申請案]
本申請案享有以日本專利申請案2016-40290號(申請日：2016年3月2日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
實施形態係關於一種半導體記憶裝置。
作為非揮發性半導體記憶裝置，已知有NAND(Not-AND，反及)型快閃記憶體。
實施形態提供一種能夠抑制非選擇記憶串之讀取干擾之半導體記憶裝置。
實施形態之半導體記憶裝置具備：記憶胞陣列，其具備複數個記憶串，上述複數個記憶串之各者具備第1及第2選擇電晶體、以及串聯連接且積層於上述第1及第2選擇電晶體之間之複數個記憶胞；複數條字元線，其等分別連接於上述複數個記憶胞；位元線，其共通連接於上述複數個第1選擇電晶體；複數個第1擇閘極線，其等分別連接於上述複數個第1選擇電晶體之閘極；複數個第2選擇閘極線，其等分別連接於上述複數個第2選擇電晶體之閘極；及源極線，其共通連接於上述複數個第2選擇電晶體。於讀出動作中，對上述源極線施加高於接地電壓之第1電壓，於上述讀出動作中，對連接於所選擇之記憶串 之第1及第2選擇閘極線，施加將上述第1及第2選擇電晶體設為接通狀態之第2電壓。於上述讀出動作之第1期間，對連接於非選擇之記憶串之第1選擇閘極線施加上述第2電壓，於上述讀出動作之繼上述第1期間之後之第2期間，對連接於上述非選擇之記憶串之第1選擇閘極線施加第3電壓，該第3電壓高於上述接地電壓，且為對上述第1電壓加上上述第1擇電晶體之閾值而得之電壓以下。
10‧‧‧NAND型快閃記憶體
11‧‧‧記憶胞陣列
12‧‧‧列解碼器
13‧‧‧行解碼器
14‧‧‧感測放大器部
15‧‧‧資料快取記憶體
16‧‧‧核心驅動器
17‧‧‧電壓產生電路
18‧‧‧輸入輸出電路
19‧‧‧位址暫存器
20‧‧‧控制器
21‧‧‧狀態暫存器
22‧‧‧NAND串
30‧‧‧井區域
31‧‧‧配線層
32‧‧‧配線層
33‧‧‧配線層
34‧‧‧記憶孔
35‧‧‧半導體層
36‧‧‧閘極絕緣膜
37‧‧‧電荷儲存層
38‧‧‧區塊絕緣膜
39‧‧‧金屬配線層
40‧‧‧擴散層
41‧‧‧接觸插塞
42‧‧‧金屬配線層
43‧‧‧擴散層
44‧‧‧接觸插塞
45‧‧‧金屬配線層
51‧‧‧NMOS
52‧‧‧NMOS
53‧‧‧NMOS
54‧‧‧NMOS
55‧‧‧NMOS
56‧‧‧NMOS
57‧‧‧NMOS
58‧‧‧PMOS
59‧‧‧PMOS
60‧‧‧傳送閘極
61‧‧‧傳送閘極
62a‧‧‧時控反相器電路
62b‧‧‧時控反相器電路
63‧‧‧電容器
70‧‧‧區塊解碼器
70A‧‧‧NAND閘極
70B‧‧‧反相器電路
71‧‧‧傳送閘極
71-0~71-3‧‧‧傳送閘極
72‧‧‧MOS電晶體
72-0~72-3‧‧‧MOS電晶體
73‧‧‧MOS電晶體
74‧‧‧MOS電晶體
74-0~74-3‧‧‧MOS電晶體
75‧‧‧MOS電晶體
76‧‧‧MOS電晶體
ALE‧‧‧位址鎖存賦能信號
BADBLK‧‧‧信號
BL‧‧‧位元線
BL0~BL(m-1)‧‧‧位元線
BLC‧‧‧信號
BLK(BLK0、BLK1、BLK2、......)‧‧‧區塊
BLKSEL‧‧‧信號
BLKSELn‧‧‧信號
BLS‧‧‧信號
BLX‧‧‧信號
CEn‧‧‧晶片賦能信號
CG‧‧‧信號線
CLE‧‧‧指令鎖存賦能信號
CLK‧‧‧時脈信號
CMD‧‧‧指令
CPWELL‧‧‧井配線
DT0~DT3‧‧‧虛設單元電晶體
DWL0~DWL3‧‧‧虛設字元線
HLL‧‧‧信號
I/O‧‧‧輸入輸出端子
INV‧‧‧信號
LAT‧‧‧信號
LBUS‧‧‧內部匯流排
MT‧‧‧記憶胞電晶體
MT0~MT7‧‧‧記憶胞電晶體
NCO‧‧‧信號
R/Bn‧‧‧待命/忙碌信號
REn‧‧‧讀出賦能信號
RDECAD‧‧‧信號
RST‧‧‧信號
SDL‧‧‧快取記憶體
SEN‧‧‧節點
SGD‧‧‧選擇閘極線
SGD0~SGD3‧‧‧選擇閘極線
SGD_SEL‧‧‧電壓
SGD_USEL‧‧‧電壓
SGDI0~SGDI3‧‧‧信號線
SGS‧‧‧選擇閘極線
SGS0~SGS3‧‧‧選擇閘極線
SGS_SEL‧‧‧電壓
SGS_USEL‧‧‧電壓
SGSI0~SGSI3‧‧‧信號線
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
STB‧‧‧信號
USGDI‧‧‧信號線
USGSI‧‧‧信號線
VCGRV‧‧‧電壓
Vdd‧‧‧電源電壓
Vpre‧‧‧預充電電壓
VREAD‧‧‧電壓
Vss‧‧‧接地電壓
VSRC‧‧‧電壓
VSG‧‧‧電壓
WEn‧‧‧寫入賦能信號
WL‧‧‧字元線
WL0~WL7‧‧‧字元線
YXL‧‧‧信號
圖1係本實施形態之NAND型快閃記憶體之方塊圖。
圖2係記憶胞陣列之方塊圖。
圖3係記憶胞陣列所含之1個區塊之電路圖。
圖4係區塊之一部分區域之剖視圖。
圖5係說明虛設單元電晶體之電路圖。
圖6係感測放大器部及資料快取記憶體之方塊圖。
圖7係感測放大器部之電路圖。
圖8係列解碼器之電路圖。
圖9係說明區塊選擇動作之模式圖。
圖10係說明本實施形態之NAND型快閃記憶體之讀出動作之時序圖。
圖11係說明比較例之讀出動作之時序圖。
圖12(a)、(b)係用以說明讀取干擾之模式性能帶圖。
圖13係說明本實施形態之NAND型快閃記憶體之讀出動作之時序圖。
圖14係說明比較例之讀出動作之時序圖。
以下，參照圖式，對實施形態進行說明。
本實施形態之半導體記憶裝置係能夠電覆寫資料之非揮發性半 導體記憶體，於以下之實施形態中，作為半導體記憶裝置，列舉NAND型快閃記憶體為例進行說明。
[1]NAND型快閃記憶體之構成
圖1係本實施形態之NAND型快閃記憶體10之方塊圖。NAND型快閃記憶體10具備記憶胞陣列11、列解碼器12、行解碼器13、感測放大器部14、資料快取記憶體(資料鎖存電路)15、核心驅動器16、電壓產生電路17、輸入輸出電路18、位址暫存器19、控制器20及狀態暫存器21。
記憶胞陣列11具備複數個區塊，複數個區塊分別具備複數個記憶胞電晶體(有時亦簡稱為記憶胞)。記憶胞電晶體包含能夠電覆寫之EEPROM(註冊商標)單元。於記憶胞陣列11配設有複數條位元線、複數條字元線及源極線，以便控制施加至記憶胞電晶體之電壓。關於記憶胞陣列11之詳情，將於後文進行敍述。
列解碼器12自位址暫存器19接收區塊位址信號及列位址信號，基於該等信號，選擇對應之區塊內之任一字元線。行解碼器13自位址暫存器19接收行位址信號，基於該行位址信號，選擇任一位元線。
感測放大器部14於資料之讀出時，偵測及放大自記憶胞讀出至位元線之資料。又，感測放大器部14於資料之寫入時，將寫入資料傳送至位元線。對記憶胞陣列11讀出及寫入資料係以複數個記憶胞為單位而進行，該單位成為頁。
資料快取記憶體15以頁單位保存資料。資料快取記憶體15於資料之讀出時，暫時保存自感測放大器部14以頁單位傳送之資料，並將其串行地向輸入輸出電路18傳送。又，資料快取記憶體15於資料之寫入時，暫時保存自輸入輸出電路18串行地傳送之資料，並將其以頁單位向感測放大器部14傳送。
核心驅動器16將資料之寫入、讀出及刪除所需之電壓供給至列 解碼器12、感測放大器部14及未圖示之源極線驅動器等。藉由核心驅動器16供給之電壓經由列解碼器12、感測放大器部14及源極線驅動器施加至記憶胞(具體而言，為字元線、選擇閘極線、位元線及源極線)。
電壓產生電路17產生各動作所需之內部電壓(例如將電源電壓升壓後之電壓)，將該等內部電壓供給至核心驅動器16。
控制器20控制NAND型快閃記憶體10之整體動作。控制器20自外部之主機裝置(未圖示)接收各種外部控制信號，例如晶片賦能信號CEn、位址鎖存賦能信號ALE、指令鎖存賦能信號CLE、寫入賦能信號WEn及讀出賦能信號REn。信號名所附之“n”表示低態有效(active low)。
控制器20基於該等外部控制信號，識別自輸入輸出端子I/O供給之位址Add及指令CMD。然後，控制器20將位址Add經由位址暫存器19傳送至行解碼器13及列解碼器12。又，控制器20對指令CMD進行解碼。控制器20根據外部控制信號及指令CMD，進行資料之讀出、寫入、及刪除之各序列控制。又，控制器20為了將NAND型快閃記憶體10之動作狀態通知到主機裝置，而輸出待命/忙碌信號R/Bn。主機裝置藉由接收待命/忙碌信號R/Bn，而可獲知NAND型快閃記憶體10之狀態。
輸入輸出電路18於與主機裝置之間，經由NAND匯流排進行資料(包含指令CMD、位址Add及資料)之收發。
例如於電源接通時，狀態暫存器21暫時保存自記憶胞陣列11之ROM用戶空間文件系統(Filesystem in Userspace，FUSE)讀出之管理資料。又，狀態暫存器21暫時保存記憶胞陣列11之動作所需之各種資料。狀態暫存器21例如包含SRAM(Static Random Access Memory，靜態隨機存取記憶體)。
[1-1]記憶胞陣列11之構成
圖2係記憶胞陣列11之方塊圖。記憶胞陣列11具備複數個區塊BLK(BLK0、BLK1、BLK2、......)。複數個區塊BLK分別具備複數個串單元SU(SU0、SU1、SU2、......)。複數個串單元SU分別具備複數個NAND串22。記憶胞陣列11內之區塊數、1個區塊BLK內之串單元數及1個串單元SU內之NAND串數可分別任意地設定。
圖3係記憶胞陣列11所含之1個區塊BLK之電路圖。複數個NAND串22分別具備複數個記憶胞電晶體MT及2個選擇電晶體ST1、ST2。於本說明書中，亦有將記憶胞電晶體稱為記憶胞或單元之情形。圖3表示NAND串22具備8個記憶胞電晶體MT(MT0~MT7)之構成例，但NAND串22所具備之記憶胞電晶體MT之數量可任意地設定。記憶胞電晶體MT具備包含控制閘極及電荷儲存層之積層閘極，將資料非揮發地記憶。記憶胞電晶體MT能夠以記憶1位元資料(二進制)之方式構成，亦能夠以記憶2位元以上之資料(或三進制以上)之方式構成。
複數個記憶胞電晶體MT以其等之電流路徑串聯連接之方式配置於選擇電晶體ST1、ST2之間。該串聯連接之一端側之記憶胞電晶體MT之電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT之電流路徑連接於選擇電晶體ST2之電流路徑之一端。
串單元SU0所含之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD0，同樣地，於串單元SU1~SU3分別連接選擇閘極線SGD1~SGD3。串單元SU0所含之複數個選擇電晶體ST2之閘極共通連接於選擇閘極線SGS0，同樣地，於串單元SU1~SU3分別連接選擇閘極線SGS1~SGS3。再者，處於同一區塊BLK內之複數個選擇電晶體ST2之閘極亦可共通連接於同一選擇閘極線SGS。處於同一區塊BLK內之記憶胞電晶體MT0~MT7之控制閘極分別連接於字元線WL0 ~WL7。
於記憶胞陣列11內呈矩陣狀配置之NAND串22中處於同一行之複數個NAND串22之選擇電晶體ST1之電流路徑之另一端共通連接於位元線BL0~BL(m-1)中之任一者。“m”為1以上之整數。即，1條位元線BL於複數個區塊BLK間將處於同一行之NAND串22共通連接。同一區塊BLK所含之複數個選擇電晶體ST2之電流路徑之另一端共通連接於源極線SL。源極線SL例如於複數個區塊間將複數個NAND串22共通連接。
處於同一區塊BLK內之複數個記憶胞電晶體MT之資料例如被統一刪除。資料之讀出及寫入係針對共通連接於配設於1個區塊BLK之1條字元線WL之複數個記憶胞電晶體MT而統一進行。將該資料單位稱為頁。
圖4係區塊BLK之一部分區域之剖視圖。於p型井區域30上形成有複數個NAND串22。即，於井區域30上，依次積層有作為選擇閘極線SGS而發揮功能之例如4層配線層31、作為字元線WL0~WL7而發揮功能之8層配線層32、及作為選擇閘極線SGD而發揮功能之例如4層配線層33。於所積層之配線層間形成有未圖示之絕緣膜。
繼而，形成貫通該等配線層31、32、33而到達井區域30之記憶孔34，於記憶孔34內形成有柱狀之半導體層35。於半導體層35之側面，依次形成有閘極絕緣膜36、電荷儲存層(絕緣膜)37及區塊絕緣膜38。藉由該等形成記憶胞電晶體MT及選擇電晶體ST1、ST2。半導體層35作為NAND串22之電流路徑而發揮功能，成為供形成各電晶體之通道之區域。半導體層35之上端連接於作為位元線BL而發揮功能之金屬配線層39。
於井區域30之表面區域內形成有n+型雜質擴散層40。於擴散層40上形成有接觸插塞41，接觸插塞41連接於作為源極線SL而發揮功能 之金屬配線層42。進而，於井區域30之表面區域內形成有p+型雜質擴散層43。於擴散層43上形成接觸插塞44，接觸插塞44連接於作為井配線CPWELL而發揮功能之金屬配線層45。井配線CPWELL係用以經由井區域30對半導體層35施加電位之配線。
以上之構成於圖4所記載之紙面之深度方向上排列複數個，由在深度方向上排列之複數個NAND串22之集合形成串單元SU。
再者，NAND串22亦可具備虛設單元電晶體。圖5係說明虛設單元電晶體之電路圖。
於選擇電晶體ST2與記憶胞電晶體MT0之間，例如串聯連接有2個虛設單元電晶體DT0、DT1。於記憶胞電晶體MT7與選擇電晶體ST1之間，例如串聯連接有2個虛設單元電晶體DT2、DT3。於虛設單元電晶體DT0~DT3之閘極分別連接有虛設字元線DWL0~DWL3。虛設單元電晶體之構造與記憶胞電晶體相同。虛設單元電晶體並非用以記憶資料，而具有如下功能，即，於寫入脈衝施加動作或刪除脈衝施加動作中，緩和記憶胞電晶體或選擇電晶體所受到之干擾。
關於記憶胞陣列之構成，例如於2009年3月19日提出申請之名為“三維積層非揮發性半導體記憶體”之美國專利申請案12/407,403號中有所記載。又，2009年3月18日提出申請之名為“三維積層非揮發性半導體記憶體”之美國專利申請案12/406,524號、2010年3月25日提出申請之名為“非揮發性半導體記憶裝置及其製造方法”之美國專利申請案12/679,991號、2009年3月23日提出申請之名為“半導體記憶體及其製造方法”之美國專利申請案12/532,030號中有所記載。該等專利申請案整體藉由參照而被引用於本申請案之說明書中。
又，資料之刪除能夠以區塊BLK單位或小於區塊BLK之單位進行。關於刪除方法，例如於2011年9月18日提出申請之名為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”之美國專 利申請案13/235,389號中有所記載。又，於2010年1月27日提出申請之名為“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”之美國專利申請案12/694,690號中有所記載。進而，於2012年5月30日提出申請之名為“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”之美國專利申請案13/483,610號中有所記載。該等專利申請之整體藉由參照而被引用於本案說明書中。
[1-2]感測放大器部14及資料快取記憶體15之構成
繼而，對感測放大器部14及資料快取記憶體15之構成進行說明。圖6係感測放大器部14及資料快取記憶體15之方塊圖。
資料快取記憶體15例如具備3個快取記憶體ADL、BDL、XDL。資料快取記憶體15所含之快取記憶體之數量根據1個記憶胞所記憶之位元數而適當設定。
快取記憶體ADL、BDL、XDL能夠暫時儲存資料。快取記憶體XDL配置於最靠近IO焊盤(IO pad)之位置，並且經由雙向匯流排YIO而連接於輸入輸出電路18。快取記憶體XDL經由內部匯流排LBUS連接於感測放大器部14及快取記憶體ADL、BDL。儲存於快取記憶體XDL之寫入資料等可經由內部匯流排LBUS而複製及傳送至快取記憶體ADL、BDL。快取記憶體ADL、BDL之物理位置並無限制，可適當配置。
感測放大器部(S/A)14具備於讀出時用以保存其結果之快取記憶體(感測放大器快取記憶體)SDL。儲存於快取記憶體SDL之讀出資料等可經由內部匯流排LBUS而複製及傳送至快取記憶體ADL、BDL。
感測放大器部14經由位元線BL連接於記憶胞，具有相當於能夠統一讀出之單位(例如32千位元組)之容量。具體而言，於統一讀取32千位元組之情形時，位元線BL被準備32768位元組、即262144位元之 量，快取記憶體SDL、ADL、BDL、XDL之每一個亦被配置相同數量。
[1-3]感測放大器部14之具體構成
繼而，對感測放大器部14之構成進行說明。圖7係感測放大器部14之電路圖。
感測放大器部14具備複數個N通道MOS電晶體(以下稱為NMOS)51~57、複數個P通道MOS電晶體(以下稱為PMOS)58、59、傳送閘極60、61、快取記憶體(資料鎖存電路)SDL及電容器63。快取記憶體SDL例如由時控反相器電路62a、62b構成。
NMOS51之電流路徑之一端連接於被供給電源電壓Vdd之節點。NMOS51之電流路徑之另一端經由傳送閘極60、NMOS54、傳送閘極61而接地(連接於被供給接地電壓Vss之節點)。於NMOS54與傳送閘極61之連接節點，連接NMOS55之電流路徑之一端。該NMOS55之另一端連接於配置於記憶胞陣列11之位元線BL。於NMOS51並聯連接NMOS52、53之串聯電路。
PMOS58之電流路徑之一端連接於被供給電源電壓Vdd之節點。PMOS58之電流路徑之另一端經由PMOS59連接於構成快取記憶體SDL之反相器電路62a之輸入端子，並且經由NMOS56而接地。與該反相器電路62a交叉耦合之時控反相器電路62b之輸入端子經由NMOS57連接於內部匯流排LBUS。PMOS59之閘極經由感測節點SEN而連接於NMOS52與NMOS53之連接節點及電容器63之一端。對電容器63之另一端供給時脈信號CLK。
如下所述，控制器20對感測放大器部14內供給各種控制信號(例如信號BLX、BLC、BLS、HLL、XXL、STB、RST、NCO)。
對NMOS51之閘極供給信號BLX。對構成傳送閘極60之NMOS之閘極，供給構成快取記憶體SDL之反相器電路62a之輸出端子之信號 LAT。對構成傳送閘極60之PMOS之閘極，供給反相器電路62a之輸入端子之信號INV。對NMOS54之閘極供給信號BLC。對NMOS55之閘極供給信號BLS。
對構成傳送閘極61之NMOS之閘極供給信號INV。對構成傳送閘極61之PMOS之閘極供給信號LAT。
對NMOS52之閘極供給信號HLL。對NMOS53之閘極供給信號XXL。對PMOS58之閘極供給信號STB。對NMOS56之閘極供給重置信號RST。對NMOS57之閘極供給信號NCO。
繼而，對上述感測放大器部14中之寫入動作、讀出動作及寫入驗證動作進行概略性說明。
(寫入動作)
於對記憶胞寫入資料之情形時，控制器20產生如下控制信號。首先，控制器20將信號STB設為高位準(以下記作“H”位準)，將重置信號RST暫時設為“H”位準，而重置快取記憶體SDL。藉此，快取記憶體SDL之信號LAT成為“H”位準，信號INV成為低位準(以下記作“L”位準)。
之後，控制器20將信號NCO設為“H”位準。藉此，自內部匯流排LBUS將資料取入至快取記憶體SDL。於該資料為表示寫入之“L”位準(“0”)之情形時，信號LAT成為“L”位準，信號INV成為“H”位準。又，於資料為表示非寫入之“H”位準(“1”)之情形時，快取記憶體SDL之資料不變，保持信號LAT為“H”位準，信號INV為“L”位準之狀態。
繼而，控制器20將信號BLX、BLC、BLS設為“H”位準。於是，於寫入之情形時，即於快取記憶體SDL之信號LAT為“L”位準，信號INV為“H”位準之情形時，傳送閘極60斷開，傳送閘極61接通，位元線BL成為接地電壓Vss。於該狀態下，若字元線成為編程 電壓Vpgm，則對記憶胞寫入資料。
另一方面，於非寫入之情形時，即於快取記憶體SDL之信號LAT為“H”位準，信號INV為“L”位準之情形時，傳送閘極60接通，傳送閘極61斷開，因此位元線BL被充電成為電源電壓Vdd。此處，於字元線成為編程電壓Vpgm之情形時，記憶胞之通道被升壓為高電位，因此不對記憶胞寫入資料。
(讀出動作及寫入驗證動作)
於自記憶胞讀出資料之情形時，控制器20產生如下控制信號。首先，控制器20將重置信號RST暫時設為“H”位準，重置快取記憶體SDL。藉此，快取記憶體SDL之信號LAT成為“H”位準，信號INV成為“L”位準。
之後，控制器20將信號BLS、BLC、BLX、HLL、XXL設為特定之電壓。藉此，位元線BL被充電，並且電容器63之節點SEN被充電成為電源電壓Vdd。此處，於記憶胞之閾值電壓高於讀出位準之情形時，記憶胞為斷開狀態，位元線BL保持為“H”位準。即，節點SEN保持為“H”位準。又，於記憶胞之閾值電壓低於讀出位準之情形時，記憶胞成為接通狀態，位元線BL之電荷被放電。因此，位元線BL成為“L”位準。藉此，節點SEN亦成為“L”位準。
繼而，控制器20將信號STB設為“L”位準。於是，於記憶胞接通之情形時，由於節點SEN為“L”位準，故而PMOS59接通。藉此，快取記憶體SDL之信號INV成為“H”位準，信號LAT成為“L”位準。另一方面，於記憶胞斷開之情形時，由於節點SEN為“H”位準，故而PMOS59斷開。藉此，快取記憶體SDL之信號INV保持為“L”位準，信號LAT保持為“H”位準。
之後，控制器20將信號NCO設為“H”位準。於是，NMOS57接通，快取記憶體SDL之資料被向內部匯流排LBUS傳送。
又，於寫入動作後，進行驗證記憶胞之閾值電壓之寫入驗證動作。該寫入驗證動作與上述讀出動作相同。
[1-4]列解碼器12之構成
繼而，對列解碼器12之構成進行說明。圖8係列解碼器12之電路圖。列解碼器12具備區塊解碼器70及複數個傳送閘極。
區塊解碼器70具備NAND閘極70A及反相器電路70B。對NAND閘極70A之第1輸入端子(高態有效(active high))輸入信號RDECAD，對NAND閘極70A之第2輸入端子(低態有效)輸入信號BADBLK。
信號RDECAD係於對應之區塊為選擇區塊之情形時成為“H”位準，於對應之區塊為非選擇區塊之情形時成為“L”位準之信號。信號BADBKL係於對應之區塊為不良區塊(壞塊)之情形時成為“H”位準之信號。
NAND閘極70A輸出信號BLKSEL。NAND閘極70A之輸出端子連接於反相器電路70B之輸入端子。反相器電路70B輸出信號BLKSELn。
列解碼器12具備傳送閘極71(71-0~71-3)、72(72-0~72-3)、73、74(74-0~74-3)、75、76。該等傳送閘極由高耐壓用N通道MOS電晶體構成。
MOS電晶體71、72用以對選擇閘極線SGD傳送電壓。MOS電晶體71-0~71-3之電流路徑之一端分別連接於選擇閘極線SGD0~SGD3，另一端分別連接於信號線SGDI0~SGDI3，對閘極共通地供給信號BLKSEL。
MOS電晶體72-0~72-3之電流路徑之一端分別連接於選擇閘極線SGD0~SGD3，另一端共通連接於信號線USGDI，對閘極共通地供給信號BLKSELn。
MOS電晶體73用以對字元線WL傳送電壓。MOS電晶體72之電流 路徑之一端連接於對應之字元線WL，另一端連接於對應之信號線CG，對閘極供給信號BLKSEL。再者，圖8中僅圖示了1個MOS電晶體73，但要準備相當於字元線WL之條數之量之MOS電晶體73。
MOS電晶體74用以對選擇閘極線SGS傳送電壓。MOS電晶體74-0~74-3之電流路徑之一端分別連接於選擇閘極線SGS0~SGS3，另一端分別連接於信號線SGSI0~SGSI3，對閘極共通地供給信號BLKSEL。
MOS電晶體75、76用以對選擇閘極線SGSB傳送電壓。雖然圖3中省略圖示，但選擇閘極線SGSB(及與其連接之選擇電晶體)配置於NAND串22之最下層，具有降低NAND串22之源極側之電阻之功能，且用以對非選擇區塊傳送特定之電壓。
MOS電晶體75之電流路徑之一端連接於選擇閘極線SGSB，另一端連接於信號線SGSBI，對閘極供給信號BLKSEL。MOS電晶體76之電流路徑之一端連接於選擇閘極線SGSB，另一端連接於信號線USGSI，對閘極供給信號BLKSELn。
選擇閘極線SGSB連接於源極側之複數個選擇電晶體中之最下層之選擇電晶體。選擇閘極線SGSB(及與其連接之選擇電晶體)具有降低NAND串22(具體而言，為柱狀之半導體層35)之電阻之功能。於選擇區塊中，連接於選擇閘極線SGSB之選擇電晶體被接通。寫入動作、讀出動作及刪除動作中之NAND串22之電壓設定係使用選擇閘極線SGS而進行。
信號線SGDI0~SGDI3、USGDI、CG、SGSI0~SGSI3、SGSBI、USGSI連接於核心驅動器16。
[2]NAND型快閃記憶體10之動作
首先，對區塊選擇動作進行說明。圖9係說明區塊選擇動作之模式圖。
於選擇區塊中，MOS電晶體71、73、74、75成為接通狀態，MOS電晶體72、76成為斷開狀態。由此，於選擇區塊中，選擇閘極線SGD連接於信號線SGDI，選擇閘極線SGS連接於信號線SGSI，選擇閘極線SGSB連接於信號線SGSBI，字元線WL連接於信號線CG。
進而，於三維積層NAND型快閃記憶體10中能夠選擇選擇區塊內之1個串單元。如圖9所示，作為一例，於僅選擇選擇區塊內之串單元SU0之情形時，核心驅動器16對選擇閘極線SGD0施加使選擇電晶體ST1為接通狀態之電壓SGD_SEL，對選擇閘極線SGS0、SGSB施加使選擇電晶體ST2為接通狀態之電壓SGS_SEL。又，核心驅動器16對選擇閘極線SGD1~SGD3施加使選擇電晶體ST1為斷開狀態之電壓SGD_USEL，對選擇閘極線SGS1~SGS3施加使選擇電晶體ST2為斷開狀態之電壓SGS_USEL。對字元線WL施加下述電壓VREAD或電壓VCGRV。
另一方面，於非選擇區塊中，MOS電晶體71、73、74、75成為斷開狀態，MOS電晶體72、76成為接通狀態。由此，於非選擇區塊中，選擇閘極線SGD連接於信號線USGDI，選擇閘極線SGSB連接於信號線USGSI。字元線WL及選擇閘極線SGS成為浮動狀態。核心驅動器16對選擇閘極線SGD0~SGD3施加使選擇電晶體ST1為斷開狀態之電壓USGD，對選擇閘極線SGSB施加使選擇電晶體ST2為斷開狀態之電壓USGS。
再者，如上述般，連接於處於同一區塊BLK內之複數個選擇電晶體ST2之選擇閘極線SGS亦可為共通。該情形時，選擇閘極線SGS<3：0>作為共通之選擇閘極線SGS被配線。
如此，於三維積層NAND型快閃記憶體中，在選擇區塊內存在選擇NAND串及非選擇NAND串。因此，會發生二維(平面)NAND型快閃記憶體中不存在之固有之讀取干擾。於本實施形態中，主旨在於抑制 在非選擇NAND串中，SGD鄰近之記憶胞(或虛設單元)之熱載流子注入引起之讀取干擾。
以下，分為ABL(all-bit-line，全位元線)方式與位元線屏蔽方式，對讀出動作進行說明。ABL方式係自全部位元線同時讀出資料之方式。位元線屏蔽方式係自偶數位元線及奇數位元線個別地讀出資料之方式。非讀出對象之位元線設定為接地電壓Vss，作為屏蔽線而發揮功能。
[2-1]ABL方式之動作
圖10係說明ABL方式中之NAND型快閃記憶體10之讀出動作之時序圖。再者，於圖10中，時刻t1~t2之期間係用以降低升壓後之通道電壓之讀出準備期間，時刻t2~t3之期間係預充電期間，時刻t3~t4之期間係用以判定記憶胞之資料之讀出期間。
於時刻t1，控制器20對位元線BL施加接地電壓Vss(=0V)或電壓VSRC，對源極線施加電壓VSRC。電壓VSRC為“Vss<VSRC<Vdd”。控制器20對選擇字元線WL施加讀出電壓VCGRV，對非選擇字元線WL施加讀出通過電壓VREAD。讀出電壓VCGRV係用以判定讀出對象之記憶胞之閾值、即記憶胞之資料之電壓。讀出通過電壓VREAD係與記憶胞之保存資料無關地將記憶胞設為接通狀態之電壓。再者，於圖10中，藉由與非選擇字元線WL之耦合，使選擇字元線WL之電壓暫時大於讀出電壓VCGRV。
又，控制器20對選擇SGD(所選擇之選擇閘極線SGD)、非選擇SGD(非選擇之選擇閘極線SGD)、選擇SGS(所選擇之選擇閘極線SGS)、非選擇SGS(非選擇之選擇閘極線SGS)施加電壓VSG。電壓VSG係使選擇電晶體ST1、ST2為接通狀態之電壓，例如6V左右。即，於本實施形態中，在非選擇NAND串中，選擇電晶體ST1被暫時接通。
於選擇區塊之非選擇NAND串中，若在連接於選擇字元線WL之記憶胞處於切斷狀態時，選擇電晶體ST1保持斷開之狀態，則於非選擇字元線WL上升至讀出通過電壓VREAD時，汲極側通道被升壓，因而選擇字元線WL鄰近之記憶胞會因熱載流子注入所引起之讀取干擾而閾值上升。因此，為了降低升壓後之通道之電壓，藉由於使非選擇字元線WL上升至讀出通過電壓VREAD時，使非選擇NAND串之選擇電晶體ST1暫時接通，而可抑制選擇字元線WL鄰近之記憶胞中之熱載流子注入引起之讀取干擾。
於非選擇區塊中，對選擇閘極線SGD、SGS施加接地電壓Vss或電壓VSRC。
繼而，於時刻t2，控制器20對位元線BL施加預充電電壓Vpre。預充電電壓Vpre係用以於自記憶胞讀出資料之前對位元線BL預充電之電壓，例如為“VSRC+0.5V”左右。
繼而，控制器20對非選擇SGD施加電壓VSRC。藉此，於非選擇NAND串中，選擇電晶體ST1斷開。該情形時，非選擇SGD設定為與源極線SL相同之電壓VSRC，因此可將選擇電晶體ST1斷開，並且減小與相鄰字元線之電壓差。
再者，於時刻t2施加至非選擇SGD之電壓並不限定於與源極線相同之電壓VSRC，只要為使選擇電晶體ST1斷開之電壓即可。即，於時刻t2施加至非選擇SGD之電壓只要高於接地電壓Vss，並且為“對源極線之電壓VSRC加上選擇電晶體ST1之閾值所得之電壓”以下即可。
繼而，於時刻t3，感測放大器部14藉由判定位元線之電流，而讀出記憶胞之資料。之後，於時刻t4，將各種配線之電壓重置。
再者，亦可於時刻t1~t2之期間，使全部位元線BL為浮動狀態。該情形時，亦可實現上述相同之動作，並且與上述將位元線BL設為 電壓VSRC之情形相比，可降低消耗電力。
(比較例)
圖11係說明比較例之讀出動作之時序圖。於比較例中，於時刻t2，控制器20對非選擇SGD施加接地電壓Vss。藉此，於非選擇NAND串中，選擇電晶體ST1斷開。於比較例中，非選擇SGD與和其相鄰之字元線之電壓差變大。
圖12係用以說明讀取干擾之模式性能帶圖。圖12(a)表示比較例，圖12(b)表示本實施形態。
例如，記憶胞之閾值Vt=2V，選擇電晶體ST1之閾值Vt=3.5V，VREAD=8V，VSRC=1V，Vpre=1.5V(或1V)。例如，因施加至非選擇字元線WL6、WL7之讀出通過電壓VREAD，而導致通道被升壓到4V左右。
於比較例中，對選擇閘極線SGD施加0V，選擇電晶體ST1之通道為-3.5V左右。相對於此，於本實施形態中，對選擇閘極線SGD施加電壓VSRC(=1V)，選擇電晶體ST1之通道為-2.5V左右。藉此，於本實施形態中，在選擇閘極線SGD與和其相鄰之字元線WL7之間，通道之電壓差降低，讀取干擾被緩和。
[2-2]位元線屏蔽方式之動作
圖13係說明位元線屏蔽方式中之NAND型快閃記憶體10之讀出動作之時序圖。於位元線屏蔽方式中，於自偶數位元線讀出資料之情形時，對奇數位元線施加接地電壓Vss，另一方面，於自奇數位元線讀取資料之情形時，對偶數位元線施加接地電壓Vss。以下，僅對與ABL方式不同之動作進行說明。
於時刻t2，控制器20對選擇SGS及非選擇SGS施加電壓VSRC。於是，於選擇NAND串及非選擇NAND串中，選擇電晶體ST2斷開。藉此，NAND串中不會流動電流，故而可藉由電壓Vpre確實地對位元線 BL充電。
再者，於時刻t2施加至SGS之電壓並不限定於與源極線相同之電壓VSRC，只要為將選擇電晶體ST2切斷之電壓即可。即，於時刻t2施加至SGS之電壓只要高於接地電壓Vss，並且為“對源極線之電壓VSRC加上選擇電晶體ST2之閾值所得之電壓”以下即可。
於時刻t3，控制器20對SGS施加電壓VSG。之後，感測放大器部14藉由判定位元線之電壓，而讀出記憶胞之資料。
(比較例)
圖14係說明比較例之讀出動作之時序圖。於比較例中，在時刻t2，控制器20對非選擇SGD、選擇SGS及非選擇SGS施加接地電壓Vss。藉此，於非選擇NAND串中，選擇電晶體ST1斷開。又，於選擇NAND串及非選擇NAND串中，選擇電晶體ST2斷開。
與ABL方式之情形同樣地，於比較例中，非選擇SGD與和其相鄰之字元線之電壓差變大。另一方面，於本實施形態中，在選擇閘極線SGD與和其相鄰之字元線WL之間，通道之電壓差降低，讀取干擾被緩和。
[3]實施形態之效果
例如，於選擇閘極線SGD鄰近配置有虛設單元(記憶胞亦相同)。選擇閘極線SGD鄰近之虛設單元受到讀取干擾之次數與通常之記憶胞相比多相當於字元線WL數量之量，因此即便通常之記憶胞之干擾處於允許範圍內，虛設單元亦會更受到干擾。若虛設單元之閾值上升至影響單元電流(於讀出時流過NAND串之電流)之級別，則會對讀出動作產生影響。
於本實施形態中，在例如將源極線SL偏壓至1V左右之正電壓VSRC而非接地電壓Vss般之Negative Sense動作中，對非選擇NAND串之選擇閘極線SGD施加例如與施加至源極線SL之電壓相同之電壓 VSRC。藉此，於選擇閘極線SGD與和其相鄰之虛設字元線WL之間，通道之電壓差降低。其結果，可抑制選擇閘極線SGD鄰近之虛設單元(或記憶胞)中之熱載流子注入引起之讀取干擾。
(變化例)
於1個記憶胞電晶體MT保存2位元資料之情形時，其閾值電壓根據保存資料而取用4種位準中之任一種。於將4種位準由低至高依次設為刪除位準、A位準、B位準及C位準之情形時，於A位準之讀出動作時施加至選擇字元線之電壓例如為0V~0.55V之間。並不限定於此，亦可為0.1V~0.24V、0.21V~0.31V、0.31V~0.4V、0.4V~0.5V、0.5V~0.55V等任一個之間。於B位準之讀出時施加至選擇字元線之電壓例如為1.5V~2.3V之間。並不限定於此，亦可為1.65V~1.8V、1.8V~1.95V、1.95V~2.1V、2.1V~2.3V等任一個之間。於C位準之讀出動作時施加至選擇字元線之電壓例如為3.0V~4.0V之間。並不限定於此，亦可為3.0V~3.2V、3.2V~3.4V、3.4V~3.5V、3.5V~3.6V、3.6V~4.0V等任一個之間。作為讀出動作之時間(tR)，例如亦可為25μs~38μs、38μs~70μs、70μs~80μs等任一個之間。
寫入動作包含編程及編程驗證。於寫入動作中，最初施加至在編程時選擇之字元線之電壓例如為13.7V~14.3V之間。並不限定於此，例如亦可為13.7V~14.0V、14.0V~14.6V等任一個之間。亦可使對第奇數條字元線進行寫入時最初施加至所選擇之字元線之電壓、與對第偶數條字元線進行寫入時最初施加至所選擇之字元線之電壓不同。於將編程動作設為ISPP方式(Incremental Step Pulse Program，增量步進脈衝編程)時，作為上升之電壓，例如可列舉0.5V左右。作為施加至非選擇之字元線之電壓，例如可為6.0V~7.3V之間。並不限定於此，例如亦可為7.3V~8.4V之間，亦可為6.0V以下。亦可根據 非選擇之字元線係第奇數條字元線還是第偶數條字元線，而使所施加之藉由電壓不同。作為寫入動作之時間(tProg)，例如可為1700μs~1800μs、1800μs~1900μs、1900μs~2000μs之間。
於刪除動作中，最初施加至配置於半導體基板上部並且於上方配置有記憶胞之井之電壓例如為12V~13.6V之間。並不限定於此，例如亦可為13.6V~14.8V、14.8V~19.0V、19.0V~19.8V、19.8V~21V等任一個之間。作為刪除動作之時間(tErase)，例如可為3000μs~4000μs、4000μs~5000μs、4000μs~9000μs之間。
又，記憶胞例如亦可為如下構造。記憶胞於矽基板等半導體基板上具有介隔膜厚為4nm~10nm之穿隧絕緣膜而配置之電荷儲存膜。該電荷儲存膜可設定為膜厚為2nm~3nm之氮化矽(SiN)膜或氮氧化矽(SiON)膜等絕緣膜與膜厚為3nm~8nm之多晶矽(Poly-Si)膜之積層構造。亦可於多晶矽膜中添加釕(Ru)等金屬。記憶胞於電荷儲存膜之上具有絕緣膜。該絕緣膜具有例如被膜厚為3nm~10nm之下層High-k膜與膜厚為3nm~10nm之上層High-k膜夾著之膜厚為4nm~10nm之氧化矽(SiO)膜。作為High-k膜之材料，可列舉氧化鉿(HfO)等。又，氧化矽膜之膜厚可較High-k膜之膜厚厚。於絕緣膜上，隔著膜厚為3nm~10nm之功函數調整用膜而設置膜厚為30nm~70nm之控制電極。此處，功函數調整用膜例如為氧化鉭(TaO)等金屬氧化膜、氮化鉭(TaN)等金屬氮化膜等。控制電極可使用鎢(W)等。可於記憶胞間配置氣隙。
雖已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並非意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
BL‧‧‧位元線
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
SL‧‧‧源極線
VCGRV‧‧‧電壓
Vpre‧‧‧預充電電壓
VREAD‧‧‧電壓
Vss‧‧‧接地電壓
VSRC‧‧‧電壓
VSG‧‧‧電壓
WL‧‧‧字元線

Claims (7)

  1. 一種半導體記憶裝置，其特徵在於具備：記憶胞陣列，其具備複數個記憶串，上述複數個記憶串之各者具備第1及第2選擇電晶體、及串聯連接且積層於上述第1及第2選擇電晶體之間之複數個記憶胞；複數條字元線，其等分別連接於上述複數個記憶胞；位元線，其共通連接於上述複數個第1選擇電晶體；複數個第1選擇閘極線，其等分別連接於上述複數個第1選擇電晶體之閘極；複數個第2選擇閘極線，其等分別連接於上述複數個第2選擇電晶體之閘極；及源極線，其共通連接於上述複數個第2選擇電晶體；且於讀出動作中，對上述源極線施加高於接地電壓之第1電壓，於上述讀出動作中，對連接於所選擇之記憶串之第1及第2選擇閘極線，施加將上述第1及第2選擇電晶體設為接通狀態之第2電壓，於上述讀出動作之第1期間，對連接於非選擇之記憶串之第1選擇閘極線施加上述第2電壓，於上述讀出動作之繼上述第1期間之後之第2期間，對連接於上述非選擇之記憶串之第1選擇閘極線施加第3電壓，該第3電壓高於上述接地電壓，且為對上述第1電壓加上上述第1選擇電晶體之閾值而得之電壓以下。
  2. 如請求項1之半導體記憶裝置，其中上述第3電壓與上述第1電壓相同。
  3. 如請求項1或2之半導體記憶裝置，其中於上述讀出動作中，對 連接於上述非選擇之記憶串之第2選擇閘極線施加上述第2電壓。
  4. 如請求項1或2之半導體記憶裝置，其中於上述第1期間，對連接於上述非選擇之記憶串之第2選擇閘極線施加上述第2電壓，於上述第2期間，對連接於上述非選擇之記憶串之第2選擇閘極線施加上述第3電壓，且於上述讀出動作之繼上述第2期間之後之第3期間，對連接於上述非選擇之記憶串之第2選擇閘極線施加上述第2電壓。
  5. 如請求項1或2之半導體記憶裝置，其中於上述第1期間，對非選擇之字元線施加將記憶胞設為接通狀態之第4電壓。
  6. 如請求項1或2之半導體記憶裝置，其中於上述第1期間，對上述位元線施加上述第1電壓，或使上述位元線為浮動狀態。
  7. 如請求項1或2之半導體記憶裝置，其中上述複數個第2選擇閘極線作為1條第2選擇閘極線而被共有。
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