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TW201814996A - 靜電放電電路 - Google Patents

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TW201814996A
TW201814996A TW106111349A TW106111349A TW201814996A TW 201814996 A TW201814996 A TW 201814996A TW 106111349 A TW106111349 A TW 106111349A TW 106111349 A TW106111349 A TW 106111349A TW 201814996 A TW201814996 A TW 201814996A
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pad
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TW106111349A
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丁韻仁
賴致瑋
沈俊吉
許信坤
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力旺電子股份有限公司
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Abstract

一種靜電放電電路，連接至一墊(pad)。該靜電放電電路包括：一P型電晶體、一N型電晶體與一控制電路。P型電晶體的第一源汲端連接至該墊。N型電晶體的第一源汲端連接至P型電晶體的第二源汲端。N型電晶體的第二源汲端連接至一第一節點。控制電路連接於該墊、該第一節點、該P型電晶體的閘極與該N型電晶體的閘極。當該墊接收一靜電放電衝擊(ESD zap)時，該控制電路提供一第一電壓降至該P型電晶體且提供一第二電壓降至該N型電晶體，用以開啟該P型電晶體與該N型電晶體。

Description

靜電放電電路
本發明是有關於一種電路，且特別是有關於一種靜電放電(electro static discharge，簡稱ESD)電路。
眾所周知，在互補式金屬氧化物半導體的積體電路(CMOS IC)製程中，為增加其速度與整合度，半導體元件尺寸會越做越小、閘極氧化層(Gate oxide layer)會越來越薄。因此，閘極氧化層的崩潰電壓(breakdown voltage)降低，且半導體元件的PN接面(PN junction)的崩潰電壓也降低。
為了避免積體電路(IC)在生產過程中被靜電放電衝擊(ESD zapping)所損傷，在積體電路(IC)內皆會製作靜電放電電路。靜電放電電路提供了靜電放電電流路徑(ESD current path)，以免靜電放電流(ESD current)流入IC內部電路而造成損傷。
本發明係有關於一種靜電放電電路，連接至一墊，該靜電放電電路包括：一P型電晶體，具有一第一源汲端連接至該墊，一閘極端與一第二源汲端；一N型電晶體，具有一第一源汲端連接至該P型電晶體的該第二源汲端，一閘極端與一第二源汲端連接至一第一節點；一控制電路，連接於該墊、該第一節點、該P型電晶體的閘極與該N型電晶體的閘極；其中，當該墊接收一靜電放電衝擊時，該控制電路提供一第一電壓降至該P型電晶體且提供一第二電壓降至該N型電晶體，用以開啟該P型電晶體與該N型電晶體。
本發明係有關於一種靜電放電電路，連接至一墊，該靜電放電電路包括：複數個電晶體，以疊接的型式連接於該墊與一第一節點之間；以及一控制電路，連接於該墊與該第一節點、該些電晶體的閘極；其中，該些電晶體中的一第一部分包括複數個P型電晶體，該些電晶體中的一第二部分包括至少一個N型電晶體；其中，當該墊接收一靜電放電衝擊時，該控制電路提供複數的電壓降至對應的該些電晶體，用以開啟該些電晶體。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
在非揮發性記憶體的編程動作或者抹除動作時，編程電壓(program voltage)或者抹除電壓(erase voltage)會供應至非揮發性記憶體中用以編程記憶胞或者抹除記憶胞。
通常，編程電壓或者抹除電壓會非常接近半導體元件的耐壓，但並不會損毀半導體元件。舉例來說，非揮發性記憶體內部電路的半導體元件為MOS電晶體，其操作電壓為1.8V，而編程電壓為6V。雖然MOS電晶體可以承受6V的電壓應力(voltage stress)，但如果MOS電晶體承受的電壓應力再增大一些(例如7V以上)時，則MOS電晶體就會有損毀的危險。
因此，在非揮發性記憶體中必須設計靜電放電電路，且靜電放電電路的開啟臨限電壓(turn on threshold voltage)需要稍微大於6V，且越接近6V越好。當非揮發性記憶體接收到靜電放電衝擊(ESD zapping)時，即可快速地將靜電放電電流排除，以保護非揮發性記憶體的內部電路。
請參照第1圖，其所繪示為本發明靜電放電電路的第一實施例。靜電放電電路100與內部電路140連接於接收第一供應電壓Vpp的墊(pad)150與接收第二供應電壓GND的節點g之間。第一供應電壓Vpp由墊150輸入靜電放電電路100與內部電路140。第二供應電壓GND由節點g輸入靜電放電電路100與內部電路140。
靜電放電電路100中包括一第一靜電放電電流路徑(first ESD current path)102與一第二靜電放電電流路徑(second ESD current path)104。其中，第一靜電放電電流路徑102包括n個二極體Df1~Dfn串接於第一供應電壓Vpp與第二供應電壓GND之間。第二靜電放電電流路徑104包括m個二極體Dr1~Drm串接於第一供應電壓Vpp與第二供應電壓GND之間。第二供應電壓GND可為0V。
基本上，第一靜電放電電流路徑102的開啟臨限電壓(turn-on threshold voltage)為n×Von，其中Von為二極體的切入電壓(cut in voltage)，例如0.7V。因此，當第一供應電壓Vpp與第二供應電壓GND之間的電壓差(Vpp-0V)大於n×Von時，第一靜電放電電流路徑102開啟。
由以上的說明可知，第一靜電放電電流路徑102的開啟臨限電壓(n×Von)必需設定成大於第一供應電壓Vpp(例如6V)。如果將第一靜電放電電流路徑102的開啟臨限電壓(n×Von)設定成小於第一供應電壓Vpp(例如6V)，則會造成第一靜電放電電流路徑102的誤觸發(mis-trigger)。同樣地，第一靜電放電電流路徑102的開啟臨限電壓(n×Von)必需設定成小於第二靜電放電電流路徑104的總崩潰墊壓(m×Vbj)，其中Vbj為單一二極體的崩潰電壓(breakdown voltage)。如果將第一靜電放電電流路徑102的開啟臨限電壓(n×Von)設定成大於第二靜電放電電流路徑104的總崩潰墊壓(m×Vbj)，則會造成第二靜電放電電流路徑104的誤觸發(mis-trigger)。舉例來說，當墊150接收正的靜電電壓時，第一靜電放電電流路徑102會立即開啟，以避免造成第二靜電放電電流路徑104上的二極體崩潰。
同理，第二靜電放電電流路徑104開啟臨限電壓為m×Von。換言之，當第二供應電壓GND與第一供應電壓Vpp之間的電壓差(0V-Vpp)大於m×Von時，第二靜電放電電流路徑104開啟。
舉例來說，假設二極體的切入電壓Von為0.7V，崩潰電壓Vbj為4V，且內部電路140的電壓操作範圍為0V至6V之間。因此，靜電放電電路100中，第一靜電放電電流路徑102至少要串接9顆(9×0.7V=6.3V)二極體，第二靜電放電電流路徑104至少要串接2顆(2×4V=8V)二極體。如此，才不會誤觸發第一靜電放電電流路徑102或者第二靜電放電電流路徑104。
為了防止製程變異(process variation)而造成二極體切入電壓Von的變化，可以在第一靜電放電電流路徑102再增加一顆二極體。如此可以確認第一靜電放電電流路徑102不會在正常運作時誤觸發。
因此，當墊150接收到正的靜電放電衝擊(positive ESD zapping)時，第一靜電放電電流路徑102開啟，且靜電放電電流由墊150經由第一靜電放電電流路徑102流至節點g。反之，當墊150接收到負的靜電放電衝擊(negative ESD zapping)時，第二靜電放電電流路徑104開啟，且靜電放電電流由節點g經由第二靜電放電電流路徑104流至墊150。
請參照第2A圖，其所繪示為第一實施例靜電放電電路的電壓-電流曲線示意圖。其中，第一靜電放電電流路徑102中的二極體共10顆(n=10)，第二靜電放電電流路徑104中的二極體共2顆(m=2)。另外，在0V~6V之間為第一供應電壓Vpp的操作區間(Vpp operation region)。亦即，內部電路140接收的第一供應電壓Vpp如果在0V~6V之間，則靜電放電電路100可以確實保護內部電路140。
當第一供應電壓Vpp超過6V或者低於0V時，則代表可能遭受靜電放電衝擊(ESD zapping)，靜電放電電路100會根據第一供應電壓Vpp的變化來動作。根據本發明的第一實施例，當第一供應電壓Vpp上升到達7V時，靜電放電電流到達1μA，可視為第一靜電放電電流路徑102已開啟。另外，當第一供應電壓Vpp下降-1.4V時，靜電放電電流到達-1μA，可視為第二靜電放電電流路徑104已開啟。
請參照第2B圖，其所繪示為本發明第一實施例靜電放電電路進行人體模式(Human Body Mode，簡稱HBM)測試的示意圖。以人體模式(HBM)測試為例，當2KV的靜電電壓施加在墊150時，第一供應電壓Vpp會升高至12V，且靜電放電電流會上升至1.33A。此時，靜電放電電流可沿著開啟的第一靜電放電電流路徑102傳導至節點g。
如第2B圖所示，墊150於時間點t1接收到2KV的靜電電壓，使得第一供應電壓Vpp瞬間上升至12V，而第一靜電放電電流路徑102開啟。再者，根據第2A圖可知，於時間點t1時的靜電放電電流約為1.33A。
由於第一靜電放電電流路徑102已開啟，將使得第一供應電壓Vpp在時間點t2下降至7V以下。換言之，靜電放電電路100可在4μs內將第一供應電壓Vpp下降至7V以下。如此，可以保護內部電路中的半導體元件不會受損。
由於靜電放電電流可能流經第一靜電放電電流路徑102或者第二靜電放電電流路徑104。因此，在靜電放電電路100內，必須設計大尺寸的二極體Df1~Dfn、Dr1~Drm。如此，才可以防止靜電放電電流燒毀二極體Df1~Dfn、Dr1~Drm。然而，大尺寸的二極體Df1~Dfn、Dr1~Drm會有較小的寄生電阻(parasitic resistance)，使得待機漏電流(standby leakage current)增加。雖然增加第一靜電放電電流路徑102與第二靜電放電電流路徑104中串接二極體n與m的數目可以降低待機漏電流。然而，增加n與m的數目同時也會影響到第一靜電放電電流路徑102與第二靜電放電電流路徑104的開啟臨限電壓，此時也需要一併考慮開啟臨限電壓(n×Von)與總崩潰墊壓(m×Vbj)是否在適用的範圍。
如第2B圖所示，在靜電放電衝擊過後，第一供應電壓Vpp已經下降至7V以下。由於第一供應電壓Vpp會維持在7V附近一段時間。而在這段時間內，內部電路140內的半導體元件仍受到7V的電壓應力(voltage stress)影響，將使得半導體元件的特性變差，壽命減少。
請參照第3圖，其所繪示為本發明靜電放電電路的第二實施例。靜電放電電路200與內部電路240連接於接收第一供應電壓Vpp的墊(pad)250與接收第二供應電壓GND的節點g之間。第一供應電壓Vpp由墊(pad)250輸入靜電放電電路200與內部電路240。第二供應電壓GND由節點g輸入靜電放電電路200與內部電路240。
靜電放電電路200包括一控制電路210、一P型電晶體Mp與一N型電晶體Mn。其中，P型電晶體Mp的第一源汲端連接至墊250接收第一供應電壓Vpp、閘極端連接至控制電路210；N型電晶體Mn的第一源汲端連接至P型電晶體Mp的第二源汲端、閘極端連接至控制電路210、第二源汲端接收第二供應電壓GND。另外，如第3圖所示，P型電晶體Mp的基極端(body terminal)更可選擇性地連接至墊250以接收第一供應電壓Vpp；且N型電晶體Mn的基極端可選擇性地連接至節點g以接收第二供應電壓GND。
再者，P型電晶體Mp內有一寄生二極體(parasitic diode)Dp，其陰極(cathode terminal)連接於P型電晶體Mp的第一源極 端，陽極(anode terminal)連接於P型電晶體Mp的第二源汲端。相同地，N型電晶體Mn內有一寄生二極體Dn，其陰極連接於N型電晶體Mn的第一源極 端，陽極連接於N型電晶體Mn的第二源汲端。
控制電路210包括電阻R1、電阻R2、n個二極體Df1~Dfn 。電阻R1的第一端接收第一供應電壓Vpp，第二端連接於節點a；電阻R2的第一端接收第二供應電壓GND，第二端連接於節點b；以及，串接的n個二極體Df1~Dfn 連接於節點a與節點b之間。再者，P型電晶體Mp的閘極連接於節點a，N型電晶體Mn的閘極連接於節點b。
再者，串接的二極體Df1~Dfn中，第一個二極體Df1的陽極連接至節點a，最後一個二極體Dfn的陰極連接至節點b。而其他的二極體的陽極連接至前一個二極體的陰極，陰極連接至後一個二極體的陽極。
根據本發明的第二實施例，P型電晶體Mp的第一汲源端、P型電晶體Mp的通道區域(channel region)、P型電晶體Mp的第二汲源端、N型電晶體Mn的第一汲源端、N型電晶體Mn 的通道區域、N型電晶體Mn的第二汲源端組合成為第一靜電放電電流路徑。而控制電路210用來控制第一靜電放電電流路徑的開啟與關閉。
另外，N型電晶體Mn的第二汲源端、N型電晶體Mn的寄生二極體Dn、N型電晶體Mn的第一汲源端、P型電晶體Mp的第二汲源端、P型電晶體Mp的寄生二極體Dp、P型電晶體Mp的第一汲源端組合成為第二靜電放電電流路徑。
舉例來說，假設二極體Df1~Dfn、Dp、Dn的切入電壓Von為0.7V，崩潰電壓Vbj為4V，且內部電路240的第一供應電壓Vpp的操作區間(Vpp operation region)為0V至6V之間。因此，靜電放電電路200中，控制電路210至少要串接9顆(9×0.7V=6.3V)二極體，以防止第一靜電放電電流路徑被誤觸發。另外，第二靜電放電電流路徑串接2顆(2×4V=8V)二極體Dp、Dn。如此，在內部電路240正常運作時，才不會誤觸發第一靜電放電電流路徑或者第二靜電放電電流路徑。
基本上，第一靜電放電電流路徑的開啟臨限電壓(turn on threshold voltage)係由控制電路210中串接的n個二極體所決定Df1~Dfn。舉例來說，當控制電路210中串接9顆二極體，則第一供應電壓Vpp與第二供應電壓GND之間的電壓差(Vpp-0V)大於6.3V(9×0.7)時，控制電路210即可以控制第一靜電放電電流路徑開啟。
另外，第二靜電放電電流路徑的開啟臨限電壓為1.4V(2×0.7)。換言之，當第二供應電壓GND與第一供應電壓Vpp之間的電壓差(0V-Vpp)大於1.4V時，第二靜電放電電流路徑開啟。
請參照第4A圖，其所繪示為第二實施例靜電放電電路接收到負靜電放電衝擊的示意圖。當墊250接收到負的靜電放電衝擊時，第二靜電放電電流路徑開啟，且靜電放電電流IESD 由節點g經由寄生二極體Dn與Dp流至墊250。
請參照第4B圖，其所繪示為第二實施例靜電放電電路接收到正靜電放電衝擊的示意圖。當墊250接收到正的靜電放電衝擊時，第一 供應電壓Vpp快速上升。當第一 供應電壓Vpp超過第一靜電放電電流路徑的開啟臨限電壓(turn on threshold voltage)時，會產生負載電流(loading current)IL 流經控制電路210中的電阻R1產生第一電壓降(voltage drop)至P型電晶體Mp的第一源汲端與閘極端，以開啟P型電晶體Mp。同時，負載電流(loading current)IL 也會流經控制電路210中的電阻R2產生第二電壓降(voltage drop)至N型電晶體Mn的閘極與第二源汲端，以開啟N型電晶體Mn。如此，即可開啟第一靜電放電電流路徑。因此，靜電放電電流IESD 由墊250經由P型電晶體Mp與N型電晶體Mn的通道區域(channel region)流至節點g。再者，靜電放電電流IESD 遠大於負載電流IL 。
請參照第5A圖，其所繪示為第二實施例靜電放電電路的電壓-電流曲線示意圖。其中，在0V~6V之間為第一供應電壓Vpp的操作區間(Vpp operation region)。亦即，內部電路240接收的第一供應電壓Vpp如果在0V~6V之間，則靜電放電電路200可以確實保護內部電路240。
當第一供應電壓Vpp超過6V或者低於0V時，則代表可能遭受靜電放電衝擊(ESD zapping)，靜電放電電路200會根據第一供應電壓Vpp的變化來動作。根據本發明的第一實施例，當第一供應電壓Vpp上升到達6.3V時，靜電放電電流到達1μA，可視為第一靜電放電電流路徑開啟。另外，當第一供應電壓Vpp下降-0.7V時，靜電放電電流到達-1μA，可視為第二靜電放電電流路徑開啟。
請參照第5B圖，其所繪示為本發明第二實施例靜電放電電路進行人體模式(HBM)測試的示意圖。以人體模式(HBM)測試為例，當2KV的靜電電壓施加在墊250時，第一供應電壓Vpp會升高至6.5V，而靜電放電電流沿著開啟的第一靜電放電電流路徑傳導至節點g。相較於第一實施例的靜電放電電路100的曲線(虛線)上升至12V，第二實施例的靜電放電電路200僅會讓第一供應電壓Vpp上升至6.5V，兩者之間的差異ΔV1約為5.5V。
如第5B圖所示，墊250於時間點t1接收到2KV的靜電電壓，而第一供應電壓Vpp瞬間上升至6.5V，使得第一靜電放電電流路徑開啟。
由於第一靜電放電電流路徑已開啟，靜電放電電路200使得第一供應電壓Vpp在1μs時間之內下降至4V以下。相較於第一實施例的靜電放電電路100的曲線(虛線)下降至6.5V，第二實施例的靜電放電電路在靜電放電衝擊之後會維持在4V附近，兩者之間的差異ΔV2約為2.5V。明顯地，第一供應電壓Vpp 維持在4V附近完全不會影響到內部電路240中的半導體元件。換言之，第二實施例的靜電放電電路有更好的放電效率(discharge performance)。
當然，為了要能夠更確實地防止內部電路遭受靜電放電衝擊，可以再修改第二實施例。
請參照第6圖，其所繪示為本發明靜電放電電路的第三實施例。相較於第二實施例的靜電放電電路200，第三實施例的靜電放電電路300中增加一個開關電晶體Msw，耦接於節點c與節點d之間。
開關電晶體Msw的第一源汲端連接至節點c，第二源汲端連接至節點d，閘極端接收一常低準位信號VLO (normal Low signal)。當積體電路(IC)接收電源時，開關電晶體Msw閘極接收常低準位信號VLO 使得開關電晶體Msw開啟，第一供應電壓Vpp 可傳遞至內部電路240。
當積體電路(IC)未接收電源時，常低準位信號VLO 為浮接狀態(floating)，使得開關電晶體Msw關閉，隔離節點c與節點d之間的連接。
換句話說，於積體電路(IC)未接收電源時，如墊250接收到靜電放電的衝擊，除了第一靜電放電電流路徑或者第二靜電放電電流路徑可開啟之外，開關電晶體Msw也可以防止靜電放電的衝擊。
另外，第二實施例靜電放電電路200與第二實施例靜電放電電路300中 ，控制電路210內的二極體Df1~Dfn僅用來偵測第一供應電壓Vpp的變化，靜電放電電流並不會流經這些二極體Df1~Dfn。因此，設計較小尺寸的二極體Df1~Dfn運用於控制電路210即可。相較於第一實施例的靜電放電電路100，第二實施例的靜電放電電路200與第三實施例靜電放電電路300 會有較小的布局面積(layout area)。
由以上的說明可知，第二實施例的靜電放電電路200或第三實施例的靜電放電電路300 ，將P型電晶體Mp與N型電晶體Mn疊接(cascode)於第一供應電壓Vpp 與第二供應電壓GND之間。搭配控制電路210後，即可偵測墊250上的靜電放電衝擊，並且有效地保護內部電路240。
雖然第二實施例的靜電放電電路200或第三實施例的靜電放電電路300 僅介紹一個P型電晶體Mp與一個N型電晶體Mn疊接(cascode)於第一供應電壓Vpp 與第二供應電壓GND之間。在此領域的技術人員可以進一步修改，而完成其他實施例。舉例來說，第7圖為本發明靜電放電電路的第四實施例。其中，靜電放電電路400中的開關電晶體Msw相同於第6圖，此處不再贅述。
靜電放電電路400中，多個P型電晶體p1~p3與多個N型電晶體n1~n2疊接(cascode)於第一供應電壓Vpp 與第二供應電壓GND之間。相同地，串接的寄生二極體dp1~dp3與dn1~dn2也連接於第一供應電壓Vpp 與第二供應電壓GND之間。根據本發明的第四實施例，上述連接於第一供應電壓Vpp 與第二供應電壓GND之間的多個電晶體係包括二個部分。第一部分為多個P型電晶體，第二部分為至少一個N型電晶體。例如第7圖中的多個電晶體包括第一部分的三個P型電晶體p1~p3，第二部分的二個N型電晶體n1~n2。
再者，控制電路410連接至第一供應電壓Vpp、第二供應電壓GND、電晶體p1~p3與n1~n2的閘極。當墊250接收到靜電放電衝擊時，控制電路410提供對應的電壓降至電晶體p1~p3與n1~n2的閘極，使得電晶體p1~p3與n1~n2開啟。換言之，利用控制電路410與電晶體p1~p3與n1~n2即可用來偵測墊250所接收到的靜電放電衝擊，並有效地保護內部電路240。
當然，在此領域的技術人員可以進一步修改。例如，第四實施例中的電晶體之間也可以耦接其他電子元件(如雙載子電晶體BJT或者二極體)。另外，控制電路中的二極體也可用其他類似元件來取代。舉例來說，將電晶體作二極體式連接(diode connected)，使得電晶體具有二極體的特性。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400‧‧‧靜電放電電路
210、410‧‧‧控制電路
140、240‧‧‧內部電路
150、250‧‧‧墊
第1圖所繪示為本發明靜電放電電路的第一實施例。 第2A圖為第一實施例靜電放電電路的電壓-電流曲線示意圖。 第2B圖為本發明第一實施例靜電放電電路進行人體模式測試的示意圖。 第3圖為本發明靜電放電電路的第二實施例。 第4A圖為第二實施例靜電放電電路接收到負靜電放電衝擊的示意圖。 第4B圖為第二實施例靜電放電電路接收到正靜電放電衝擊的示意圖。 第5A圖為第二實施例靜電放電電路的電壓-電流曲線示意圖。 第5B圖為本發明第二實施例靜電放電電路進行人體模式測試的示意圖。 第6圖為本發明靜電放電電路的第三實施例。 第7圖為本發明靜電放電電路的第四實施例。

Claims (10)

  1. 一種靜電放電電路，連接至一墊，該靜電放電電路包括： 一P型電晶體，具有一第一源汲端連接至該墊； 一N型電晶體，具有一第一源汲端連接至該P型電晶體的一第二源汲端，具有一第二源汲端連接至一第一節點；以及 一控制電路，連接於該墊、該第一節點、該P型電晶體的一閘極與該N型電晶體的一閘極； 其中，當該墊接收一靜電放電衝擊時，該控制電路提供一第一電壓降至該P型電晶體且提供一第二電壓降至該N型電晶體，用以開啟該P型電晶體與該N型電晶體。
  2. 如申請專利範圍第1項所述之靜電放電電路，其中該控制電路包括： 一第一電阻，具有一第一端連接至該墊，一第二端連接至一第二節點； 一第二電阻，具有一第一端連接至該第一節點，一第二端連接至一第三節點；以及 複數個二極體，串接於該第二節點與該第三節點之間； 其中，該P型電晶體的閘極連接至該第二節點，且該N型電晶體的閘極連接至該第三節點。
  3. 如申請專利範圍第2項所述之靜電放電電路，其中該些二極體中的第一個二極體的陽極連接至該第二節點，該些二極體中的最後一個二極體的陰極連接至該第三節點；以及，其他的二極體中任一個二極體的陽極連接至前一個二極體的陰極，任一個二極體的陰極連接至後一個二極體的陽極。
  4. 如申請專利範圍第2項所述之靜電放電電路，其中當該墊接收該靜電放電衝擊時，該控制電路接收一負載電流，使得該第一電阻產生該第一電壓降，該第二電阻產生該第二電壓降。
  5. 如申請專利範圍第1項所述之靜電放電電路，更包括一開關電晶體連接於該墊與一內部電路之間，其中該開關電晶體的一第一源汲端連接至該墊，一第二源汲端連接至該內部電路，一閘極端接收一常低準位信號。
  6. 如申請專利範圍第1項所述之靜電放電電路，其中該P型電晶體的一基極連接至該墊，且該N型電晶體的一基極連接至該第一節點。
  7. 一種靜電放電電路，連接至一墊，該靜電放電電路包括： 複數個電晶體，以疊接的型式連接於該墊與一第一節點之間；以及 一控制電路，連接於該墊與該第一節點、該些電晶體的閘極； 其中，該些電晶體中的一第一部分包括複數個P型電晶體，該些電晶體中的一第二部分包括至少一個N型電晶體； 其中，當該墊接收一靜電放電衝擊時，該控制電路提供複數的電壓降至對應的該些電晶體，用以開啟該些電晶體。
  8. 如申請專利範圍第7項所述之靜電放電電路，其中該控制電路包括：複數個串接的二極體連接於一第二節點與一第三節點之間以及複數個電阻，其中當該墊接收該靜電放電衝擊時，該控制電路的該些電阻與該些串接的二極體接收一負載電流，使得該些電阻產生該些電壓降至對應的該些P型電晶體。
  9. 如申請專利範圍第8項所述之靜電放電電路，其中該些二極體中的第一個二極體的陽極連接至該第二節點，該些二極體中的最後一個二極體的陰極連接至該第三節點；以及，其他的二極體中任一個二極體的陽極連接至前一個二極體的陰極，任一個二極體的陰極連接至後一個二極體的陽極。
  10. 如申請專利範圍第7項所述之靜電放電電路，更包括一開關電晶體連接於該墊與一內部電路之間，其中該開關電晶體的一第一源汲端連接至該墊，一第二源汲端連接至該內部電路，一閘極端接收一常低準位信號。
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