[go: up one dir, main page]

TW201735154A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TW201735154A
TW201735154A TW105143418A TW105143418A TW201735154A TW 201735154 A TW201735154 A TW 201735154A TW 105143418 A TW105143418 A TW 105143418A TW 105143418 A TW105143418 A TW 105143418A TW 201735154 A TW201735154 A TW 201735154A
Authority
TW
Taiwan
Prior art keywords
upper portion
epitaxial
semiconductor device
epitaxial feature
substrate
Prior art date
Application number
TW105143418A
Other languages
English (en)
Other versions
TWI631612B (zh
Inventor
李宜靜
周立維
游明華
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201735154A publication Critical patent/TW201735154A/zh
Application granted granted Critical
Publication of TWI631612B publication Critical patent/TWI631612B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/258—Source or drain electrodes for field-effect devices characterised by the relative positions of the source or drain electrodes with respect to the gate electrode
    • H10D64/259—Source or drain electrodes being self-aligned with the gate electrode and having bottom surfaces higher than the interface between the channel and the gate dielectric
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10P32/15—
    • H10P52/402—
    • H10P14/24—
    • H10P14/27—
    • H10P14/3411—

Landscapes

  • Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)

Abstract

一種半導體裝置及其製造方法被揭露。半導體裝置包括一基板、於基板之上的一隔離結構、於基板之上且突出於隔離結構的二鰭片以及於二鰭片上的一磊晶特徵。磊晶特徵包括二下部與一上部。二下部分別位於二鰭片上。上部位於二下部上，且連接二下部。上部具有與二下部不同的摻雜濃度。上部的一頂表面實質上平坦。

Description

半導體裝置及其製造方法
本揭露是關於一種半導體裝置及其製造方法。
半導體積體電路(Integrated circuit；IC)產業歷經了快速的成長。積體電路材料及設計的技術進步已生產許多世代的IC，且每一世代都較前一代具有較小及更複雜的電路。在積體電路的演化中，功能密度(即每個晶片面積中交聯裝置的數目)普遍隨著幾何尺寸(即一次製程所能創造最小的組件(或線))的減小而增加。尺寸的縮小提供了諸多好處，例如產品效能以及降低成本。而尺寸的縮小亦增加了製程及生產的複雜性。
舉例而言，隨著半導體裝置尺寸逐漸縮小，已採用磊晶(epi)半導體材料實現應變源/汲極(source/drain；S/D)特徵(即應力源區域)，以增強載子遷移率並改善裝置性能。形成具有應力源區域的金氧半導體場效電晶體通常會磊晶成長矽(Si)以形成用於n型裝置的凸起源/汲極特徵，並且磊晶成長鍺化矽，以形成用於p型裝置的凸起源/汲極特徵。針對這些源/汲極特徵的形狀、配置和 材料的各種技術已經被實現，以進一步改善電晶體的裝置性能。儘管現有源/汲極的形成方法已普遍足以達成預期的目標，然而這些裝置與方法卻無法完全滿足各方面的所有需求。舉例而言，隨著電晶體的尺寸縮小，源/汲極的接觸電阻已經成為電路性能中日益突出的因素。因此，具有降低的源/汲極接觸電阻以令其能致使降低的功率消耗和更快的電路速度是被期待的。
本揭露的一實施例的半導體裝置包括一基板；於基板之上的一隔離結構；於基板之上且突出於隔離結構的二鰭片；以及於二鰭片上的一磊晶特徵。磊晶特徵包括二下部與一上部。二下部分別位於二鰭片上。上部位於二下部上。上部具有不同於二下部的摻雜濃度。上部的一表面實質上平坦。
本揭露的另一實施例包括一半導體裝置包括一基板；於基板之上的一隔離結構；於基板之上且突出於隔離結構的二鰭片；以及於二鰭片上的一磊晶特徵。磊晶特徵包括二下部與一上部。二下部分別位於二鰭片上。上部位於二下部上，且物性連接二下部。上部的一頂表面實質上平坦，且實質上與基板的一頂表面平行。上部與二下部具有同型的摻雜劑，但有不同的摻雜濃度。
本揭露的又一實施例包括一種製造半導體裝置的方法。提供一基板、一於基板之上的隔離結構，以及從基板延伸並穿過隔離結構的至少二鰭片。方法還包括蝕刻此至少二鰭 片，從而形成至少兩個溝槽。方法還包括在第一成長條件下於至少兩個溝槽中成長第一磊晶特徵，並在第一磊晶特徵上成長第二磊晶特徵。在第二磊晶特徵達到目標臨界尺寸之後，方法還包括在不同於第一成長條件的第二成長條件下成長第二磊晶特徵。
100‧‧‧半導體裝置
102‧‧‧基板
102a、102b‧‧‧區域
102'、124‧‧‧頂表面
104‧‧‧隔離結構
106、146‧‧‧鰭片
106a‧‧‧源/汲極區域
106b‧‧‧通道區域
108、108a‧‧‧閘極堆疊
110、130‧‧‧介電層
114‧‧‧溝槽
115‧‧‧曲頂表面
116‧‧‧凹陷
122、152‧‧‧磊晶特徵
122U、152U‧‧‧上部
122L、152L‧‧‧下部
125‧‧‧底表面
126、128‧‧‧接觸特徵
126a、128a‧‧‧阻障層
126b、128b‧‧‧導電層
200‧‧‧方法
202、204、206、208、210、212、214‧‧‧操作步驟
p‧‧‧節距
b、b1、b2、h‧‧‧尺寸
d、e‧‧‧高度
c、g‧‧‧寬度
f‧‧‧深度
h1‧‧‧厚度
“1-1”、“2-2”、“3-3”‧‧‧線
閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個態樣。應注意，根據業界中的標準做法，多個特徵並非按比例繪製。事實上，多個特徵之尺寸可任意增加或減少以利於討論的清晰性。
第1A圖、第1B圖、第1C圖與第1D圖繪示了依據本揭露的各方面構建的不同實施例的半導體裝置。
第2圖繪示了依據本揭露的各方面構建的形成半導體裝置的方法的方塊圖。
第3圖繪示了依據第2圖實施例的方法在製造的中間步驟中的半導體裝置的透視圖。
第4A圖、第4B圖、第4C圖、第5A圖、第5B圖、第5C圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10圖與第11圖繪示了依據部分實施例根據第2圖的方法所形成的目標半導體裝置的截面圖。
以下揭露提供眾多不同的實施例或範例，用於實 施本案提供的主要內容之不同特徵。下文描述一特定範例之組件及配置以簡化本揭露。當然，此範例僅為示意性，且並不擬定限制。舉例而言，以下描述「第一特徵形成在第二特徵之上方或之上」，於實施例中可包括第一特徵與第二特徵直接接觸，且亦可包括在第一特徵與第二特徵之間形成額外特徵使得第一特徵及第二特徵無直接接觸。此外，本揭露可在各範例中重複使用元件符號及/或字母。此重複之目的在於簡化及釐清，且其自身並不規定所討論的各實施例及/或配置之間的關係。並且，為使說明簡化及明確，不同特徵亦將任意地以不同尺度繪製。
此外，空間相對術語，諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等在本文中用於簡化描述，以描述如附圖中所圖示的一個元件或特徵結構與另一元件或特徵結構的關係。除了描繪圖示之方位外，空間相對術語也包含元件在使用中或操作下之不同方位。舉例而言，如果在附圖中的裝置被翻轉，則被描述為「下方(beneath)」或「以下(below)」的其它元件或特徵將會被轉向為「上方(above)」的其它元件或特徵。因此，示例性術語「以下(below)」可以包含上方和下方的方位。此裝置可以其他方式定向(旋轉90度或處於其他方位上)，而本案中使用之空間相對描述詞可相應地進行解釋。
本揭露的各種實施例一般涉及了半導體裝置及其形成方法。更具體而言，本揭露是關於在包括具有鰭狀通道的場效電晶體(鰭狀場效電晶體)的場效電晶體中形成凸起 源/汲極特徵。在部分實施例中，本揭露提供自多個磊晶特徵合併的凸起源/汲極特徵，且凸起源/汲極特徵各提供一實質上平頂表面。此平坦的頂表面提供比多個並極的個別磊晶特徵更大的接觸面積。當源/汲極接點形成在凸起源/汲極特徵上時，因著大的接觸面積，平坦的頂表面有助於減小源/汲極接點的相應電阻。
第1A圖繪示了依據本揭露的各方面構建的不同實施例的半導體裝置100。半導體裝置100可以是積體電路的製程中所製造出的中介裝置或其中的一部分，其可包括靜態隨機存取記憶體(static random access memory；SRAM)及/或其它邏輯電路，被動元件如電阻器、電容器和電感器，以及主動元件如p型場效電晶體(PFETs)、n型場效電晶體(NFETs)、鰭狀場效電晶體、金氧半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補金氧半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極型電晶體、高電壓電晶體、高頻電晶體、其它記憶元件及其組合。此外，各種實施例中的各種特徵，包括電晶體、鰭片、閘極堆疊、裝置區域以及其它特徵，是被提供來用於簡化與易於理解，且並不會對這些實施例中超出具體權利範圍的任何裝置的類型、任何裝置的數量、任何區域的數量或者任何結構或區域的配置做出必要的限制。舉例而言，相同的發明概念可以用於製造平面場效電晶體(field-effect transistor；FET)裝置和多閘極場效電晶體裝置。
請參照第1A圖，在本實施例中，半導體裝置100包括一基板102、於基板102之上的隔離結構104以及於基板102之上且突出於隔離結構104的兩個或多個鰭片106(第1A圖中所示的為兩個)。此外，在本實施例中，半導體裝置100包括磊晶特徵122，其包括上部122U以及兩個或更多的下部122L(第1A圖中所示的為兩個)。下部122L設置在相應的鰭片106上方，並且至少部分被鰭狀側壁介電層110環繞。在本實施例中，沿著z方向(一鰭片高度方向)，下部122L低於鰭狀側壁介電層110。下部122L藉由上部122U而彼此物性連接。上部122U提供實質上平坦的頂表面124。在一實施例中，頂表面124實質上平行於基板102的頂表面102'。在各種實施例中，上部122U的底表面125可以是平坦的或非平坦的。下面將進一步描述半導體裝置100的各種特徵。
在本實施例中，基板102是矽基板。可變地，基板102可以包括另一元素半導體，諸如鍺；含有碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；含有鍺化矽、磷砷化鎵、砷銦化鋁、砷鎵化鋁、磷銦化鎵、磷銦化鎵和/或磷砷銦化鎵的合金半導體；或其組合。在另一變化中，基板102是例如具有掩埋介電層的矽基絕緣體(silicon-on-insulator；SOI)。在實施例中，基板102包括用以形成主動裝置的主動區域，例如p阱和n阱。
鰭片106可以是用於形成p型場效電晶體的p型鰭片或用於形成n型場效電晶體的n型鰭片。鰭片106可以包括與基板102實質上相同的半導體材料。雖第1A圖未示出，但鰭片 106中的各者包括一通道區域與兩個夾著通道區域的源/汲極區域。第1A圖示出了橫越鰭片106的源/汲極區域之一而切割的半導體裝置100的截面圖。鰭片106藉由隔離結構104而分離。隔離結構104可以包括氧化矽、氮化矽、氧氮化矽、氟化矽玻璃(fluorinated silica glass；FSG)、低介電係數介電材料及/或其它合適的絕緣材料。在部分實施例中，隔離結構104可以是淺溝槽隔離(shallow trench isolation；STI)特徵。介電層110設置在隔離結構104之上，且與鰭片106的源/汲極區域相鄰。介電層110至少部分地環繞下部122L。在一實施例中，介電層110包括氮化物，例如氮化矽、氮氧化矽或氮碳化矽。上部122U設置在介電層110和下部122L之上。
在一實施例中，下部122L和上部122U之各者包括摻雜有諸如磷(P)或砷(As)的n型摻雜劑的矽，用以形成n型場效電晶體裝置。此外，上部122U包括一較下部122L高的n型摻雜劑的濃度。在一實例中，上部122U包括矽摻雜有一濃度範圍自每立方公分1e21至每立方公分5e21的磷，而下部122L包括矽摻雜有一濃度範圍自每立方公分1e20至每立方公分1e21的磷。在另一實施例中，下部122L和上部122U之各者包括摻雜有諸如硼(B)或銦(In)的p型摻雜劑的鍺化矽，用以形成p型場效電晶體裝置。在進一步的實施例中，上部122U包括一較下部122L高的p型摻雜劑的濃度。
請參照第1B圖，在一實施例中，半導體裝置100更包括在磊晶特徵122上形成的一接觸特徵126。具體而言，接觸特徵126設置在平頂表面124上。在實施例中，接觸特徵 126可以包括一阻障層126a和一在阻障層126a上的導電層126b。舉例而言，導電層126b可以包括鋁、鎢、銅、鈷、其組合或其它合適的材料；並且阻障層126a可以包括諸如氮化鉭的金屬氮化物，用以防止導電層126b的金屬元素遷移到相鄰的特徵。在各種實施例中，與傳統的結構相比，接觸特徵126和磊晶特徵122之間的接面提供減小的電阻。傳統的磊晶特徵通常具有類似菱形的截面輪廓，並且不是彼此隔離(未合併)，就是合併成具有帶有脊和谷的非平頂表面的形狀。在具有傳統磊晶特徵的許多情況下，只有磊晶特徵的部分頂表面(例如脊)與之上的接觸特徵直接相接。相較之下，磊晶特徵122的頂表面124實質上是平坦的，能與接觸特徵126提供比傳統磊晶特徵更大的接面。
請參照第1C圖，在另一實施例中，半導體裝置100包括區域102a和相鄰區域102b。區域102a包括上述的各種特徵(即鰭片106和磊晶特徵122)。區域102b包括鰭片146和在鰭片146上的磊晶特徵152。磊晶特徵152包括下部152L和在下部152L上的上部152U。介電層110至少部分地環繞下部152L。在本實施例中，沿著z方向，下部152L低於鰭狀側壁介電層110。上部152U設置在介電層110上。此外，在本實施例中，半導體裝置100包括與磊晶特徵122和152兩者相接的接觸特徵128。接觸特徵128包括阻障層128a和在阻障層128a上的導電層128b。阻障層128a和導電層128b可以分別具有與阻障層126a和導電層126b相同或相似的組成。在所示的此實施例中，磊晶特徵152具有菱形的截面輪廓，且接觸特徵128的一 部分設置在磊晶特徵152的一側之上。特別是，在此實施例中，接觸特徵128的一部分設置在磊晶特徵122的上部122U和磊晶特徵152的上部152U之間以及磊晶特徵122的上部122U及/或磊晶特徵152的上部152U的最寬部分(沿著x方向)之下。在另一實施例中，區域102b可以包括形狀類似於磊晶特徵122的磊晶特徵，即具有可以在其上設置接觸特徵128的實質上的平坦頂表面。在一實施例中，在區域102a中的特徵形成n型電晶體(如n型金氧半導體)，並且在區域102b中的特徵形成p型電晶體(如p型金氧半導體)。在變化實施例中，區域102a中的特徵形成p型電晶體(如p型金氧半導體)，並且區域102b中的特徵形成n型電晶體(如n型金氧半導體)。
請參照第1D圖，繪示了在另一實施例中的半導體裝置100的各種尺寸，特別是磊晶特徵122。第1D圖中的上部122U的形狀接近一矩形長條：其頂表面和底表面都是平坦的或幾乎平坦的。在兩個實施例(第1C圖和第1D圖)中的上部122U之間的差異之一是它們的側表面。第1C圖的上部122U具有面向上和向下的傾斜側表面，而第1D圖的上部122U具有接近垂直的側表面。在兩個實施例(第1C圖和第1D圖)中的上部122U之間的另一差異是它們的底表面。第1C圖的上部122U具有面向下的傾斜底表面，而第1D圖的上部122U具有接近平坦(水平)的底表面。在第1D圖所示的實施例中，鰭片106沿著鰭片寬度方向(「x」方向)具有一鰭片節距p。鰭片節距p也是下部122L的節距。在實施例中，鰭片節距p被調節用於製程節點，並且在磊晶特徵122中形成平坦頂表面124。如果鰭片 節距p太小，上部122U可能在磊晶成長過程中過早融合，以致成長成菱形，而不是具有平頂表面的形狀。如果鰭片節距p太大，上部122U可能根本不會合併。在一個例子中，鰭片節距p被調整為在從30奈米(nm)到50奈米的範圍內。
在如第1A圖和第1D圖所示的各種實施例中，上部122U沿著x方向延伸超過下部122L和鰭片106。上部122U具有沿著x方向的尺寸b和沿著鰭片高度方向(z方向)的尺寸h。在實施例中，尺寸b大於尺寸h。舉例而言，尺寸b的範圍自55奈米到75奈米。此外，上部122U延伸超過下部122L(以及兩個鰭片106)的左側和右側的部分可以是不對稱的。在第1D圖所示的實施例中，上部122U延伸超過下部122L的左側的尺寸為b1，右側的尺寸為b2。在部分實施例中，尺寸b1和尺寸b2之中的各者的範圍可以介於10奈米至25奈米之間。
請繼續參照第1D圖，在各種實施例中，介電層110沿著z方向具有高度d，並且高度d的範圍可以介於5奈米到25奈米之間。如下面將討論的，高度d對磊晶特徵122的各種形狀和尺寸有所貢獻。下部122L各自具有沿x方向的寬度c，在下部122L的近半高度處所測。在部分實施例中，寬度c的範圍可以介於6奈米到15奈米。此外，下部122L各自具有沿z方向的高度e。在部分實施例中，高度e的範圍可以從3奈米到15奈米。在部分實施例中，導電層128b具有一寬度g，其範圍可以介於約100奈米至約250奈米之間。導電層128b在其頂部可以比在其底部更寬(即梯形)。導電層128b的一下部自阻障層128a的頂表面向下延伸。此下部設置在磊晶特徵122的上部 122U和磊晶特徵152的上部152U之間，且在部分實施例中，其範圍自20至50奈米的深度f(沿著z方向)。由於導電層128b的此下部的存在，進一步擴大了接觸特徵128和磊晶特徵之間的接面。
第2圖繪示了依據本揭露的各方面構建的形成半導體裝置諸如半導體裝置100)的方法200的方塊圖。方法200是一個例子，並且不用以限制本揭露所超出的權利要求書中明確記載的內容。額外的操作可在方法200的之前、期間以及之後時提供，並且，所述的一些操作在此方法的其他實施例中可以被取代、消除或重置。方法200結合依據本揭露的各個方面的半導體裝置100的透視圖和截面圖的第3圖至第11圖在下面進行敘述。
在操作步驟202中，方法200(第2圖)接收半導體裝置100的前體。為了方便討論，半導體裝置100的前體也稱為半導體裝置100。第3圖繪示了半導體裝置100的透視圖。第4A圖、第4B圖與第4C圖分別繪示了沿著第3圖中的“1-1”、“2-2”和“3-3”線的半導體裝置100的截面圖。“1-1”線於xz平面上切割在鰭片106的源/汲極區域中的半導體裝置100。“2-2”線沿著鰭片106的一長度，於yz平面上切割半導體裝置100。“3-3”線於yz平面上切割在鰭片106外部的半導體裝置100。
請參照第3圖、第4A圖、第4B圖與第4C圖，半導體裝置100包括基板102、於基板102之上的隔離結構104與自基板102延伸並穿過隔離結構104的兩個鰭片106。兩個鰭片 106各自具有源/汲極區106a和插入源/汲極區106a的通道區106b。半導體裝置100更包括接合通道區域106b中的鰭片106的閘極堆疊108。特別是，閘極堆疊108在其多個側面上接合鰭片106，其形成多閘極裝置(在這種情況下為鰭狀場效電晶體)。
鰭片106可以使用包括微影和蝕刻製程的合適製程來製造。微影製程可以包括形成覆蓋基板102的光阻層(抗蝕劑)，將抗蝕劑暴露於一圖案，執行曝光後烘烤的製程，以及成長抗蝕劑以形成包括抗蝕劑的遮罩元件。然後，遮罩元件用於將凹陷蝕刻到基板102中，而在基板102上留下鰭片106。蝕刻製程可以包括濕式蝕刻、乾式蝕刻、反應離子蝕刻(reactive ion etching；RIE)及/或其他合適的製程。舉例而言，乾式蝕刻製程可以含氧氣體、含氟氣體(如四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)及/或乙氟烷(C2F6))、含氯氣體(如氯氣(Cl2)、氯仿(CHCl3)、四氯化碳(CCl4)及/或三氯化硼(BCl3))、含溴氣體(例如氫溴酸(HBr)及/或三溴甲烷(CHBr3))、含碘氣體、其它適合的氣體及/或電漿，及/或其組合來執行。舉例而言，濕式蝕刻製程可以包括在稀釋的氫氟酸(DHF)、氫氧化鉀(KOH)溶液、氨、含有氫氟酸(HF)、硝酸(HNO3)、及/或乙酸(CH3COOH)的溶液、或其它適合的濕蝕刻劑中蝕刻。鰭片106還可以使用雙圖案化微影(double-patterning lithography；DPL)製程形成。有許多形成鰭片106的其它實施例的方法可以是合適的。
隔離結構104可以藉由蝕刻基板102中的溝槽而 形成，即作為鰭片106形成製程的一部分。然後可以用隔離材料填充溝槽，接著進行化學機械研磨(chemical mechanical polishing；CMP)。其它隔離結構例如場氧化物、局部矽氧化技術(LOCal Oxidation of Silicon；LOCOS)及/或其它合適的結構是可能的。隔離結構104可以包括多層結構，例如，具有一個或多個熱氧化物襯層。
閘極堆疊108包括閘極介電層和閘極電極層。閘極介電層可以包括氧化矽或高介電係數介電質材料諸如氧化鉿、氧化鋯、氧化鑭、氧化鈦、氧化釔和鈦酸鍶。閘極介電層可以通過化學氧化、熱氧化、原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)和/或其他合適的方法形成。在一實施例中，閘極電極層包括多晶矽，並且可以通過諸如低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)和等離子體增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)的合適沉積製程形成。在部分實施例中，閘極電極層包括n型或p型功函數層和金屬填充層。舉例而言，n型功函數層可以包括具有足夠低的有效功函數的金屬，例如鈦、鋁、碳化鉭、氮碳化鉭、氮矽化鉭或其組合。舉例而言，p型功函數層可以包括具有足夠大的有效功函數的金屬，例如氮化鈦，氮化鉭、釕、鉬、鎢、鉑或其組合。舉例而言，金屬填充層可以包括鋁、鎢、鈷、銅及/或其它合適的材料。閘極電極層可以通過化學氣相沉積、物理氣相沉積、電鍍及/或其它合適的製程形成。在部分實施例中，閘極堆疊108 是犧牲閘極結構，即用於最後閘極堆疊的佔位。在部分實施例中，閘極堆疊108包括其閘極介電層與鰭片106之間的介面層。介面層可包括介電材料，例如氧化矽或氮氧化矽，且可藉由化學氧化、熱氧化、原子層沉積、化學氣相沉積及/或其它合適的製程而形成。閘極堆疊108可包括其它層，例如硬遮罩層。
在操作步驟204中，方法200(第2圖)在相應源/汲極區106a中的鰭片106的側壁上形成介電層110。第5A圖、第5B圖與第5C圖分別繪示了在沿著第3圖中的“1-1”、“2-2”和“3-3”線的半導體裝置100在這步驟之後的截面圖。請參照第5A圖、第5B圖與第5C圖，介電層110可以包括單層或多層結構，並且可以包括諸如氮化矽(SiN)或氮氧化矽的介電質材料。介電層110可以藉由化學氣相沉積、等離子體增強化學氣相沉積、原子層沉積、熱沉積或其他合適的方法形成。在本實施例中，介電層110也設置在閘極堆疊108的側壁上。在一實施例中，操作步驟204包括沉積製程，而隨後是蝕刻製程。舉例而言，其可以在半導體裝置100上沉積介電材料作為毯覆層，覆蓋隔離結構104、鰭片106和閘極堆疊108。然後，其可以執行各異向性蝕刻製程以移除部分來自隔離結構104、鰭片106和閘極堆疊108的頂表面的介電質材料，而留下閘極堆疊108與鰭片106的側壁上的介電質材料剩餘部分來作為介電層110。在實施例中，在鰭片106的側壁上的介電層110具有大約5至25奈米的高度。
在操作步驟206中，方法200(第2圖)選擇性地 蝕刻鰭片106的源/汲極區106a，以在其中形成一個或多個溝槽(或凹陷)114。第6A圖與第6B圖分別繪示了在沿著第3圖中的“1-1”、“2-2”和“3-3”線的半導體裝置100在這製造步驟之後的截面圖。請參照第6A圖與第6B圖，在本實施例中，鰭片106在隔離結構104的一頂表面下被蝕刻。操作步驟206可以包括一個或多個微影製程和蝕刻製程。舉例而言，微影製程可以形成覆蓋半導體裝置100的不傾向被蝕刻的區域的遮罩元件。遮罩元件提供開口，鰭片106藉由其開口而被蝕刻。鰭片106可以藉由乾式蝕刻製程、濕式蝕刻製程或其他蝕刻技術來蝕刻。在本實施例中，蝕刻製程被選擇性地調整以移除鰭片106的材料，而閘極堆疊108、介電層110和隔離結構104實質上保持不變。操作步驟206形成四個溝槽114，以在閘極堆疊108的各側上形成兩個的形式。各溝槽114可具有錐形截面輪廓(在xz平面中)，其具有在其底部比在其頂部更寬的開口。在蝕刻製程之後，一清潔製程可以執行，其用清潔化學品清潔溝槽114，以使其中的各個表面能預備好用於隨後的磊晶成長製程。清潔化學品可以是氫氟酸(hydrofluoric acid；HF)溶液、稀釋的氫氟酸溶液或其他合適的清潔溶液。
在操作步驟208中，方法200(第2圖)在四個溝槽114中成長四個磊晶特徵122L(即上文所述之磊晶特徵122的下部122L之前身，為了方便討論，也稱為磊晶特徵122L)，以在各溝槽中具有一個(第7A圖與第7B圖)的形式。磊晶特徵122L部分地填充相應的溝槽114。磊晶成長製程可以是具有矽基前體、選擇性磊晶成長(selective epitaxial growth； SEG)製程或循環沉積和蝕刻(cyclic deposition and etching；CDE)製程的低壓化學氣相沉積製程。舉例而言，矽晶體可以用低壓化學氣相沉積製程，以二氯矽烷(SiH2Cl2)作為前體生長。再舉另一例而言，鍺化矽晶體可以使用鹽酸作為蝕刻氣體以及四氫化鍺(鍺烷)和氫氣的氣體混合物來作為循環沉積和蝕刻製成的沉積氣體來形成，其在氫氣中包含約1%至約10%的四氫化鍺。介電層110的高度被調整以促進磊晶特徵122L的成長到期望的高度，而不具太多的橫向成長。在各種實施例中，磊晶特徵122L被成長為具有一高度，其範圍自3奈米到15奈米之間。磊晶特徵122L包括適於形成凸起源/汲極特徵的半導體材料。在一實施例中，磊晶特徵122L包括摻雜有一種或多種p型摻雜劑(例如硼或銦)的鍺化矽。在一實施例中，磊晶特徵122L包括摻雜有一種或多種n型摻雜劑(例如磷或砷)的矽。此摻雜可以利用臨場摻雜或非臨場摻雜的磊晶成長製程進行。
在操作步驟210中，方法200(第2圖)在磊晶特徵122L上方成長磊晶特徵122U(即上文所述之磊晶特徵122的上部122U之前身，為了方便討論，也稱為磊晶特徵122U)。在本實施例中，磊晶特徵122U是用與磊晶特徵122L相同的半導體材料生長，但摻雜劑濃度不同。舉例而言，磊晶特徵122L和122U可以各自包括摻雜有n型摻雜劑的矽，而磊晶特徵122U具有更高的n型摻雜劑濃度。再舉例而言，磊晶特徵122L和122U可以各自包括摻雜有p型摻雜劑的鍺化矽，但磊晶特徵122U具有更高的p型摻雜劑濃度。類似於磊晶特徵122L的形 成，磊晶特徵122U可以使用低壓化學氣相沉積製程、選擇性磊晶成長製程或循環沉積和蝕刻製程的技術形成。
如第8A圖與第8B圖所示，磊晶特徵122U填充在相應的溝槽114中的剩餘空間中，並且，一旦它們從相應的溝槽114伸出，就進一步橫向擴展。隨著磊晶特徵122U變得更高和更寬，它們開始合併。如第8A圖所示，其是沿著第3圖中的“1-1”線的半導體裝置100的截面圖。第8B圖繪示了沿著第3圖中的“2-2”線的半導體裝置100在這步驟的截面圖。請參照第8A圖，磊晶特徵122U合併為一連接的磊晶特徵，為了方便討論，也稱其為磊晶特徵122U。此外，在此製造階段，磊晶特徵122U尚未具有平頂表面。反而，其具有帶有一凹陷116的曲頂表面115。本揭露的發明人已經發現，在相同的磊晶成長條件下，持續成長磊晶特徵122U可能不會導致其具有平頂表面。
在操作步驟212中，方法200(第2圖)改變磊晶特徵122U的成長條件，並且持續生長磊晶特徵122U以具有實質上平坦的頂表面124，如第9A圖所示，其是沿著第3圖中的“1-1”線的半導體裝置100的截面圖。第9B圖繪示了沿著第3圖中的“2-2”線的半導體裝置100在這步驟的截面圖。在一實施例中，當個別磊晶特徵122U開始合併且合併磊晶特徵122U達到目標臨界尺寸(CD)時，方法200從操作步驟210切換至操作步驟212。舉例而言，當其尺寸b(第1D圖)達到一定值(如，節距p的至少1.5倍)，或者當其在凹陷116的底部處的厚度h1達到某一值(如第8A圖所示)，例如自期望尺寸h 的1/4到1/3。在一實施例中，當h1為大約5到10奈米時，方法200從操作步驟210切換到操作步驟212。
在一實施例中，操作步驟212使用與操作步驟210不同的沉積前體或不同的蝕刻氣體。在另一實施例中，操作步驟212使用與操作步驟210(在類型或數量上)不同的蝕刻氣體，但使用相同的沉積前驅物。不同的沉積前體或蝕刻氣體導致在凹陷116(第8A圖)中的晶體生長(或沉積)比在磊晶特徵122U的其他區域中更多的晶體生長(或沉積)。換句話說，雖然半導體材料也在磊晶特徵122U的側表面和底表面上生長(或沉積)，但是其頂表面115上的生長(或沉積)要快得多。如此，凹陷116被相應的半導體材料(例如，矽或鍺化矽)填充，並且磊晶特徵122U被成長為具有實質上平坦的頂表面124。
在一實施例中，操作步驟210使用二氯矽烷(dichlorosilane；SiH2Cl2，也稱為DCS)作為前體成長磊晶特徵122U以形成矽晶體。為了進一步描述實施例，操作步驟212向前體中添加矽烷，以便在凹陷116中具有較高的生長(或沉積)速率。在一實施例中，矽烷是SiH4。在一實施例中，操作步驟212中矽烷與二氯矽烷的比率在約0.005至約0.05的範圍內。在另一實施例中，操作步驟210使用鹽酸作為蝕刻氣體以及四氫化鍺和氫氣的氣體混合物作為沉積氣體來成長磊晶特徵122U，以形成鍺化矽晶體。為了進一步描述實施例，操作步驟212減少鹽酸的流速，使得鍺化矽在凹陷116中比在磊晶特徵122U的其他區域更快地沉積。在一實施例中，操作 步驟212中的鹽酸流速範圍為每分鐘自約100至約400標準立方厘米(sccm)。藉由操作步驟208、210和212，半導體裝置100設置有具有實質上平坦的頂表面124的凸起源極/汲極特徵122。在各種實施例中，操作步驟210和212可以是在自200至350托的壓力下和在自650至720℃的溫度下執行。
在操作步驟214中，方法200(第2圖)進行到進一步的操作步驟以形成最後的裝置。這包括各種過程。在一個例子中，矽化物或鍺矽化物會形成在磊晶特徵122U上。舉例而言，矽化物，如矽化鎳，可以藉由在磊晶特徵122U上沉積金屬層，對金屬層進行退火，使得金屬層與磊晶特徵122U中的矽反應以形成金屬矽化，且其後除去未反應的金屬層，而形成。
在另一例子中，操作步驟214用最後的閘極堆疊108a代替閘極堆疊108，如第10圖所示。為了進一步描述此例子，閘極堆疊108是具有虛設閘極介電層(如氧化矽)和虛設閘極電極層(如多晶矽)的佔位，而閘極堆疊108a是具有一高介電係數閘極介電層、一適當的n型或p型功函數層和一金屬填充層的高介電係數金屬閘極。高介電係數閘極介電層、功函數層和金屬填充層可以使用參照第3圖所述的合適材料。為了進一步描述此例子，操作步驟214可以在基板102上沉積低介電係數介電層130以覆蓋其上的形貌。介電層130可以包括諸如四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、摻雜或未摻雜的矽酸鹽玻璃、熔融石英玻璃(FSG)和/或其它合適的介電質材料的材料。介電層130可以通過等離子體增強 化學氣相沉積製程，可流動化學氣相沉積製程(FCVD)或其他合適的沉積技術來沉積。在部分實施例中，一具有諸如氮化矽的介電質材料的接觸蝕刻停止層(未示出)可以被沉積在低介電係數介電層130下方。在已經沉積了介電層130之後，操作步驟214移除閘極堆疊108，且使用一個或一個以上的沉積製程形成最後的閘極堆疊108a以代替閘極堆疊108。
在另一例子中，操作步驟214在磊晶特徵122U上形成源/汲極接觸特徵126或128，並且電性連接到磊晶特徵122U，如第11圖所示。這包括各種過程。舉例而言，操作步驟214可以執行一個或多個微影製程和蝕刻製程以形成穿過介電層130的接觸孔。接觸孔暴露磊晶特徵122U(或其上的矽化物或鍺矽化物)。在一實施例中，接觸孔在磊晶特徵122U的最寬部分下方延伸，如第1C圖和第1D圖所示。之後，操作步驟214在接觸孔的底部和側壁上沉積阻障層(如126a或128a)，以防止源/漏極接觸特徵126或128的金屬材料擴散到相鄰特徵中。阻障層包括介電材料，例如在一個例子中的氮化鉭。隨後，操作步驟214沉積金屬層(如126b或128b)以填充接觸孔中的剩餘空間。在本實施例中，源/汲極接觸特徵126或128包括阻障層和金屬層。阻障層和金屬層的沉積可以使用共形或非共形的沉積製程。在這兩種情況下，源/汲極接觸特徵126或128與下面的磊晶特徵122U之間的大的介面導致了磊晶特徵122U的實質上平坦的頂表面124。此一大的介面有利地降低了源/汲極接觸電阻。
儘管不意欲對此進行限制，本揭露的一或多個實 施例為半導體裝置及其形成提供了許多益處。例如，凸起源/汲極特徵可以成長為具有實質上平坦的頂表面。實質上平坦的頂表面在源/汲極特徵和設置在其上的源極/汲極接觸之間提供大的界面。大界面可以用共形或非共形的源/汲極接觸沉積來實現，而簡化了製造製程。在本揭露的實施例中，源/汲極特徵的幾何形狀可以藉由在某個製造階段改變磊晶成長條件來調整。本揭露的各種實施例可以容易地整合到現有的製造製程中。
本揭露的一實施方式包括一半導體裝置。半導體裝置包括一基板；於基板之上的一隔離結構；於基板之上且突出於隔離結構的二鰭片；以及於二鰭片上的一磊晶特徵。磊晶特徵包括二下部與一上部。二下部分別位於二鰭片上。上部位於二下部上。上部具有不同於二下部的摻雜濃度。上部的一頂表面實質上平坦。
在一實施例中，上述的上部沿著一鰭片寬度方向的一第一尺寸大於上部沿著一鰭片高度方向的一第二尺寸。
在一實施例中，上述的上部沿著鰭片寬度方向延伸超過二下部，並且上部到二下部的左側和右側的延伸部具有不同的厚度。
在一實施例中，上述的磊晶特徵包括具有一n型摻雜劑的矽。
在一實施例中，上述的上部具有一較二下部高的n型摻雜劑的濃度。
在一實施例中，上述的二鰭片具有一插入二源/ 汲極區域的通道區域，且磊晶特徵位於二源/汲極區域之一上，半導體裝置更包括一於隔離結構之上的閘極堆疊，以及接合二鰭片的通道區域。
在一實施例中，上述的半導體裝置更包括一於基板之上與二鰭片的側壁上的介電層，其中磊晶特徵的二下部至少部分被介電層環繞。
在一實施例中，上述的半導體裝置更包括一於頂表面的磊晶特徵上的接觸特徵，且其電性連接至磊晶特徵。
在一實施例中，上述的半導體裝置更包括於基板之上且突出於隔離結構的一第三鰭片以及於第三鰭片上的另一磊晶特徵。磊晶特徵與另一磊晶特徵包括不同的半導體材料；以及接觸特徵位於另一磊晶特徵的一表面上，且電性連接至另一磊晶特徵。
在一實施例中，上述的磊晶特徵包括n型摻雜矽，且另一磊晶特徵包括p型摻雜鍺化矽。
本揭露的另一實施方式包括一半導體裝置。半導體裝置包括一基板；於基板之上的一隔離結構；於基板之上且突出於隔離結構的二鰭片；以及於二鰭片上的一磊晶特徵。磊晶特徵包括二下部與一上部。二下部分別位於二鰭片上。上部位於二下部上，且物性連接二下部。上部的一頂表面實質上平坦，且實質上與基板的一頂表面平行。上部與二下部具有同型的摻雜劑，但有不同的摻雜濃度。
在一實施例中，上述的二鰭片具有一範圍介於30奈米至50奈米的間距，且上部沿一鰭片寬度方向的一尺寸範圍 介於55奈米至75奈米。
在一實施例中，上述的下部包括具有一n型摻雜劑的一第一濃度的矽，上部包括具有n型摻雜劑的一第二濃度的矽，且第二濃度高於第一濃度。
本揭露的又一實施方式包括一種製造半導體裝置的方法。此方法包括提供一基板、一於基板之上的隔離結構，以及從基板延伸並穿過隔離結構的至少二鰭片。方法還包括蝕刻此至少二鰭片，從而形成至少兩個溝槽。方法還包括於在至少兩個溝槽中成長第一磊晶特徵，並在第一成長條件下於第一磊晶特徵上成長第二磊晶特徵。在第二磊晶特徵達到目標臨界尺寸之後，方法還包括在不同於第一成長條件的第二成長條件下成長第二磊晶特徵。
在一實施例中，上述的第二磊晶特徵包括矽，第一成長條件使用具有二氯矽烷(SiH2Cl2)的第一前體，且第二成長條件使用第一前體和矽烷。
在一實施例中，上述的矽烷是四氫化矽(SiH4)。
在一實施例中，上述的第二磊晶特徵包括矽，第二成長條件使用比第一成長條件少的鹽酸。
在一實施例中，上述的方法更包括以一第一摻雜劑將第一磊晶特徵摻雜至一第一摻雜濃度以及以第一摻雜劑將第二磊晶特徵摻雜至高於第一摻雜濃度的一第二摻雜濃度。
在一實施例中，上述的方法更包括在蝕刻至少二鰭片之前，在至少二鰭片的側壁部分上形成一介電層，其中第一磊晶特徵至少部分被介電層環繞。
在一實施例中，上述的第二磊晶特徵被成長為具有一實質上平坦的頂表面，且方法更包括於實質上平坦的頂表面上形成接觸特徵。
上文概述了若干實施例的特徵，以便本領域熟習此項技藝者可更好地理解本揭露的態樣。本領域熟習此項技藝者應當瞭解到他們可容易地使用本揭露作為基礎來設計或者修改其他製程及結構，以實行相同目的及/或實現相同優勢的。本領域熟習此項技藝者亦應當瞭解到，此類等效構造不脫離本揭露的精神及範疇，以及在不脫離本揭露的精神及範疇的情況下，其可對本文進行各種改變、取代及變更。
100‧‧‧半導體裝置
102‧‧‧基板
102'、124‧‧‧頂表面
104‧‧‧隔離結構
106‧‧‧鰭片
110‧‧‧介電層
122‧‧‧磊晶特徵
122U‧‧‧上部
122L‧‧‧下部
125‧‧‧底表面

Claims (10)

  1. 一種半導體裝置，包括：一基板；一隔離結構，於所述基板之上；二鰭片，於所述基板之上，且突出於所述隔離結構；以及一磊晶特徵，於所述二鰭片上，其中：所述磊晶特徵包括二下部與一上部；所述二下部分別位於所述二鰭片上；所述上部位於所述二下部上；所述上部具有不同於所述二下部的摻雜濃度；以及所述上部的一頂表面實質上平坦。
  2. 如申請專利範圍第1項所述之半導體裝置，其中所述上部沿著一鰭片寬度方向的一第一尺寸大於所述上部沿著一鰭片高度方向的一第二尺寸。
  3. 如申請專利範圍第1項所述之半導體裝置，其中所述上部沿著所述鰭片寬度方向延伸超過所述二下部，並且所述上部到所述二下部的左側和右側的延伸部具有不同的厚度。
  4. 如申請專利範圍第1項所述之半導體裝置，更包括一於所述頂表面的磊晶特徵上的接觸特徵，且其電性 連接至所述磊晶特徵。
  5. 如申請專利範圍第4項所述之半導體裝置，更包括：一第三鰭片於所述基板之上，且突出於所述隔離結構；以及另一磊晶特徵，於所述第三鰭片上，其中：所述磊晶特徵與所述另一磊晶特徵包括不同的半導體材料；以及所述接觸特徵位於所述另一磊晶特徵的一表面上，且電性連接至所述另一磊晶特徵。
  6. 一種半導體裝置，包括：一基板；一隔離結構，於所述基板之上；二鰭片，於所述基板之上，且突出於所述隔離結構；以及一磊晶特徵，於所述二鰭片上，其中：所述磊晶特徵包括二下部與一上部；所述二下部分別位於所述二鰭片上；所述上部位於所述二下部上，且物性連接所述二下部；以及所述上部的一頂表面實質上平坦，且實質上與所述基板的一頂表面平行，其中所述上部與所述二下部具有 同型的摻雜劑，但有不同的摻雜濃度。
  7. 一種製造半導體裝置的方法，該方法包括：提供一基板、於所述基板之上的一隔離結構，以及從所述基板延伸並穿過所述隔離結構的至少二鰭片；蝕刻所述至少二鰭片，從而形成至少二溝槽；於所述至少二溝槽中成長第一磊晶特徵；在一第一成長條件下於在所述第一磊晶特徵上成長第二磊晶特徵；以及在所述第二磊晶特徵達到目標臨界尺寸之後，在不同於所述第一成長條件的一第二成長條件下成長所述第二磊晶特徵。
  8. 如申請專利範圍第7項所述之製造半導體裝置的方法，其中所述第二磊晶特徵包括矽，所述第一成長條件使用具有二氯矽烷(SiH2Cl2)的第一前體，且所述第二成長條件使用所述第一前體和矽烷。
  9. 如申請專利範圍第7項所述之製造半導體裝置的方法，其中所述第二磊晶特徵包括矽，所述第二成長條件使用比所述第一成長條件少的鹽酸。
  10. 如申請專利範圍第7項所述之製造半導體裝置的方法，更包括：以一第一摻雜劑將所述第一磊晶特徵摻雜至一第一摻雜 濃度；以及以所述第一摻雜劑將所述第二磊晶特徵摻雜至高於所述第一摻雜濃度的一第二摻雜濃度。
TW105143418A 2015-12-29 2016-12-27 半導體裝置及其製造方法 TWI631612B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562272369P 2015-12-29 2015-12-29
US62/272,369 2015-12-29
US15/277,478 2016-09-27
US15/277,478 US10490552B2 (en) 2015-12-29 2016-09-27 FinFET device having flat-top epitaxial features and method of making the same

Publications (2)

Publication Number Publication Date
TW201735154A true TW201735154A (zh) 2017-10-01
TWI631612B TWI631612B (zh) 2018-08-01

Family

ID=59087989

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105143418A TWI631612B (zh) 2015-12-29 2016-12-27 半導體裝置及其製造方法

Country Status (4)

Country Link
US (1) US10490552B2 (zh)
KR (1) KR101949568B1 (zh)
CN (1) CN106935652B (zh)
TW (1) TWI631612B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI654608B (zh) 2018-02-28 2019-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. 記憶元與記憶元的製造方法
TWI720558B (zh) * 2018-07-31 2021-03-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490459B2 (en) 2017-08-25 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for source/drain contact formation in semiconductor devices
DE102016119024B4 (de) * 2015-12-29 2023-12-21 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum Herstellen einer FinFET-Vorrichtung mit epitaktischen Elementen mit flacher Oberseite
DE102017117970B4 (de) 2016-12-15 2022-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement mit verschmolzenen epitaxialen Strukturelementen mit einer bogenähnlichen Unterseite und Verfahren zu dessen Herstellung
US10049936B2 (en) 2016-12-15 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having merged epitaxial features with Arc-like bottom surface and method of making the same
US10516037B2 (en) 2017-06-30 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming shaped source/drain epitaxial layers of a semiconductor device
DE102017127204A1 (de) 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum ausbilden geformter epitaktischer source-/drain-schichten eines halbleiterbauteils
US10141431B1 (en) * 2017-07-31 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy source/drain regions of FinFETs and method forming same
US10510875B2 (en) * 2017-07-31 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain structure with reduced contact resistance and enhanced mobility
US10141231B1 (en) 2017-08-28 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with wrapped-around epitaxial structure and manufacturing method thereof
US10658242B2 (en) * 2017-11-21 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with Fin structures
US11037924B2 (en) 2017-11-21 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
US10361279B2 (en) * 2017-11-24 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing FinFET structure with doped region
US10164048B1 (en) 2017-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
KR102476142B1 (ko) * 2018-03-14 2022-12-09 삼성전자주식회사 반도체 장치
US11069692B2 (en) * 2018-07-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET SRAM cells with dielectric fins
US11264237B2 (en) * 2018-09-28 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of epitaxy and semiconductor device
US11069791B2 (en) 2018-10-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11257928B2 (en) 2018-11-27 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial growth and device
US11515211B2 (en) 2020-02-27 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Cut EPI process and structures
US11404570B2 (en) 2020-02-27 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with embedded ferroelectric field effect transistors
TW202139270A (zh) 2020-02-27 2021-10-16 台灣積體電路製造股份有限公司 半導體裝置的形成方法
DE102020115553A1 (de) 2020-02-27 2021-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Cut-epi-verfahren und strukturen
US11257712B2 (en) * 2020-05-13 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact formation methods and devices
US11791401B2 (en) 2020-07-30 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11784228B2 (en) 2021-04-09 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process and structure for source/drain contacts
US11990511B2 (en) 2021-08-27 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain device and method of forming thereof

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8440517B2 (en) * 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8610240B2 (en) 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8367498B2 (en) 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8901537B2 (en) * 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8723236B2 (en) 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) * 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8680576B2 (en) 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8809139B2 (en) 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) * 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
KR102038486B1 (ko) * 2013-04-09 2019-10-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102068980B1 (ko) 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9287382B1 (en) 2014-11-06 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for semiconductor device
US9287264B1 (en) * 2014-12-05 2016-03-15 Globalfoundries Inc. Epitaxially grown silicon germanium channel FinFET with silicon underlayer
US9899268B2 (en) * 2015-03-11 2018-02-20 Globalfoundries Inc. Cap layer for spacer-constrained epitaxially grown material on fins of a FinFET device
US10032910B2 (en) * 2015-04-24 2018-07-24 GlobalFoundries, Inc. FinFET devices having asymmetrical epitaxially-grown source and drain regions and methods of forming the same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI654608B (zh) 2018-02-28 2019-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. 記憶元與記憶元的製造方法
US10886465B2 (en) 2018-02-28 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
US11430953B2 (en) 2018-02-28 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
US11818970B2 (en) 2018-02-28 2023-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
US12096706B2 (en) 2018-02-28 2024-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
TWI720558B (zh) * 2018-07-31 2021-03-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11227918B2 (en) 2018-07-31 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Melt anneal source and drain regions
US11855146B2 (en) 2018-07-31 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Melt anneal source and drain regions

Also Published As

Publication number Publication date
CN106935652A (zh) 2017-07-07
US20170186748A1 (en) 2017-06-29
US10490552B2 (en) 2019-11-26
KR101949568B1 (ko) 2019-02-18
KR20170078524A (ko) 2017-07-07
TWI631612B (zh) 2018-08-01
CN106935652B (zh) 2019-12-03

Similar Documents

Publication Publication Date Title
TWI631612B (zh) 半導體裝置及其製造方法
TWI828806B (zh) 半導體裝置與其形成方法
US11908742B2 (en) Semiconductor device having merged epitaxial features with arc-like bottom surface and method of making the same
TW202036662A (zh) 半導體裝置的形成方法
TW202029340A (zh) 半導體裝置及其形成方法
TWI878746B (zh) 金屬閘極鰭片電極結構及其形成方法
KR102331059B1 (ko) 반도체 디바이스 및 방법
TW202129840A (zh) 半導體裝置及其形成方法
US11769771B2 (en) FinFET device having flat-top epitaxial features and method of making the same
TWI854640B (zh) 奈米結構場效電晶體及其製造方法
US20250374663A1 (en) Source/Drain Regions of Semiconductor Devices and Methods of Forming the Same
US20250311389A1 (en) Semiconductor device having merged epitaxial features with arc-like bottom surface and method of making the same
CN115832047A (zh) 半导体器件及其形成方法
TWI844225B (zh) 半導體元件形成的方法
TW202230606A (zh) 半導體裝置
TWI756018B (zh) 半導體元件及半導體方法
CN120711828A (zh) 半导体结构及其形成方法
TW202221772A (zh) 填充結構及其製造方法