[go: up one dir, main page]

TWI878746B - 金屬閘極鰭片電極結構及其形成方法 - Google Patents

金屬閘極鰭片電極結構及其形成方法 Download PDF

Info

Publication number
TWI878746B
TWI878746B TW111143137A TW111143137A TWI878746B TW I878746 B TWI878746 B TW I878746B TW 111143137 A TW111143137 A TW 111143137A TW 111143137 A TW111143137 A TW 111143137A TW I878746 B TWI878746 B TW I878746B
Authority
TW
Taiwan
Prior art keywords
gate
nanostructure
fin
layer
dielectric
Prior art date
Application number
TW111143137A
Other languages
English (en)
Other versions
TW202335062A (zh
Inventor
邱詩航
王唯誠
吳仲強
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202335062A publication Critical patent/TW202335062A/zh
Application granted granted Critical
Publication of TWI878746B publication Critical patent/TWI878746B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H10D64/01318—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/018—Spacers formed inside holes at the prospective gate locations, e.g. holes left by removing dummy gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/518—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their lengths or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10P14/3452—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H10D64/0112—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Nanotechnology (AREA)

Abstract

實施例在利用導電金屬填充物的FinFET或nanoFET中提供替換金屬閘極。導電金屬填充物具有上表面，上表面具有可用於自對準接觸的鰭片形狀。

Description

金屬閘極鰭片電極結構及其形成方法
本揭露是有關於一種金屬閘極鰭片電極結構及其形成方法。
半導體元件被使用於各種類的電子應用中，諸如，舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體元件通常藉由以下方式所產製：依序地在半導體基材之上沉積絕緣或介電層、導電層、及半導體層、及半導體材料層，並使用微影製程圖案化各種材料層以在其上形成電路組件及元素。
半導體產業藉由不斷減小最小特徵大小以不斷改善各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，此舉允許將更多的組件整合至給定的區域之中。然而，隨著減少最小特徵大小，產生應被應對之額外問題。
一個實施例為金屬閘極鰭片電極結構的形成方法。此方法亦包含在基材之上形成鰭片。此方法亦包含在鰭片之上形成虛設閘極結構。此方法亦包含在虛設閘極結構的任一側上形成源極/汲極區。此方法亦包含在源極/汲極區之上沉積第一層間介電質(ILD)。此方法亦包含使第一層間介電質凹陷並在第一層間介電質之上形成自對準遮罩。此方法亦包含進行閘極替換週期以用替換金屬閘極替換虛設閘極結構，閘極替換週期包含：去除虛設閘極結構以形成第一凹陷。此方法亦包含在第一凹陷中沉積閘極介電，在閘極介電之上形成金屬閘極，在金屬閘極上沉積金屬填充物，及回蝕閘極介電、金屬閘極、及金屬填充物，從而由金屬填充物形成電極鰭片。此方法亦包含形成接觸電極鰭片的側壁的閘極觸點。
另一實施例為金屬閘極鰭片電極結構的形成方法。此方法亦包含圖案化半導體基材以形成半導體鰭片。此方法亦包含在半導體鰭片之上形成虛設閘極結構。此方法亦包含使虛設閘極結構的第一側上的半導體鰭片凹陷以形成第一凹陷。此方法亦包含在第一凹陷中沉積源極/汲極區。此方法亦包含在源極/汲極區之上沉積第一層間介電質。此方法亦包含去除虛設閘極結構以在第一層間介電質中形成第二凹陷，第二凹陷暴露出半導體鰭片的通道區。此方法亦包含在通道區之上的第二凹陷中沉積閘極介電。此方法亦包含在閘極介電之上的第二凹陷中沉積功函數層。此方 法亦包含在功函數層之上沉積金屬填充物。此方法亦包含回蝕閘極介電及功函數層以在第一層間介電質中形成第三凹陷，金屬填充的部分保留在第三凹陷中作為鰭片電極。此方法亦包含在第三凹陷中形成自對準觸點，自對準觸點與鰭片電極的垂直部分交界。
另一實施例為金屬閘極鰭片電極結構，其包含第一奈米結構、第二奈米結構、第一源極/汲極區、閘極結構及閘極觸點，第二奈米結構設置在第一奈米結構之上，第二奈米結構藉由在第一奈米結構一個端部處的第一內部間隔件及藉由在第一奈米結構的相對端部的第二內部間隔件與第一奈米結構分離。第一源極/汲極區毗鄰第一內側間隔件設置，第一源極/汲極區接觸第一奈米結構及第二奈米結構。閘極結構與第一源極/汲極區相對的每層第一內部間隔件毗鄰設置，閘極結構包裹圍繞第一奈米結構及第二奈米結構，閘極結構垂直延伸高於源極/汲極區，閘結構包含第一介電層、金屬柵極、閘極填充物，閘極填充物具有從金屬閘極突出的鰭片部分。閘極觸點在鰭片部分的任一側上設置，閘極觸點的部分介於鰭片部分與第一介電層之間。
A-A',B-B',C-C':橫截面
F11N,F12P:虛線框
50:基材
50N:n型區
50P:p型區
51A-51C:第一半導體層
53A-53C:第二半導體層
52,52A~C:第一奈米結構
54,54A~C:第二奈米結構
55:奈米結構
64:多層堆疊
66:鰭片
66’:通道區
68:隔離區
70:虛設介電層
71:虛設閘極介電質
72:虛設閘極層
74:遮罩層
76:虛設閘極
78:遮罩
81:第一間隔件
83:第二間隔件
86:第一凹陷
89:自對準遮罩
90:第一內部間隔件
92:磊晶源極/汲極區
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
94:蝕刻停止層
96:第一層間介電質
98:第二凹陷
100:閘極介電層
101:第一閘極介電質
102,113N,113P:閘極電極
103:第二閘極介電質
105:金屬閘極
107:黏著層
109:金屬填充物
109f:鰭片電極
110:矽化物區
111:垂直接縫
112:閘極遮罩
113:閘極結構
114:閘極遮罩
115:第二層間介電質
118:第四凹陷
122,124:觸點
結合附圖，根據以下詳細描述可以最好地理解本揭示內容。注意，根據行業中的標準實務，各種特徵未按比例繪製並且僅出於說明目的。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。
第1圖為根據一些實施例，以三維視圖例示之奈米結構場效電晶體(奈米FET)的範例。
第2A、2B、2C、2D、2E、3A、3B、3C、4A、4B、5A、5B、6A、6B、6C、7A、7B、7C、8、9、10A、10B、11、12、13、14、15A、15B、16、17、18A、18B、18C、19A、19B、19C、19D、20A、20B、20C、及20D圖為根據一些實施例，奈米FET製造中的中間階段的截面視圖。
第21A、21B、21C、及21D圖為根據一些實施例，奈米FET的截面視圖。
第22A、22B、22C、及22D圖為根據一些實施例，FinFET的截面視圖。
以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述元件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可使用諸如「在......下方」、「在......下」、「下方」、「在......上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中示出的取向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同取向。設備可以其他方式定向(旋轉90度或以其他取向)，並且在此使用的空間相對描述語亦可被相應地解釋。
隨著閘極間距演進技術節點縮小，使用自對準觸點變為需要。使用自對準觸點會增加蝕刻最終結構的風險，從而致使不被希望的電氣問題。因而，結構的設計應有助於防止如此不被希望的結果。實施例提供更大的閘極觸點以減少閘極電阻以使用於自對準觸點方案中。當替換閘極電極被凹陷以容納閘極遮罩時，閘極觸點的閘極填充部分被蝕刻以形成鰭片閘極電極。當隨後所形成的閘極觸點與鰭片閘極電極形成時，增加的表面積提供減少的閘極電阻。此外，由於可相對於鰭片閘極電極控制低k值介電層的高度，因此可控制鰭片閘極電極之上的間隙填充區域以用於隨後所形成的觸點。
後文描述以特定背景描述一些實施例，包括奈米FET的裸晶。然而，可將各種實施例應用於包括其他類型的電晶體(例如，鰭片場效電晶體(FinFET)、平面電晶體、或類似者)之裸晶，以取代奈米FET或與奈米FET組合。後文亦在FinFET的背景下描述一些實施例。
第1圖例示根據一些實施例，在三維視圖中示出 了奈米FET(例如，奈米線材FET、奈米片材FET(Nano-FET)或類似物)的範例。奈米FET包括在基材50(例如，半導體基材)上之鰭片66之上之奈米結構55(例如，奈米片材、奈米線材、或類似者)，其中奈米結構55充當奈米FET之通道區。奈米結構55可包含p型奈米結構、n型奈米結構、或其等的組合。將隔離區68設置於毗鄰鰭片66之間，此等鰭片可突出至相鄰的隔離區68上方並從相鄰的隔離區間突出。儘管將隔離區68描述/例示成與基材50分離，但如本文所使用，術語「基材」可指代單獨的半導體基材或半導體基材及隔離區的組合。額外地，儘管將鰭片66的底部部分例示成具有基材50之單一、連續材料，鰭片66及/或基材50的底部部分可包括單一材料或複數種材料。在此背景中，鰭片66指代在相鄰隔離區68之間延伸之部分。
閘極介電層100在鰭片66的頂部表面之上，並沿著奈米結構55的頂部表面、側壁、及底部表面。閘極電極102在閘極介電層100之上。在閘極介電層100及閘極電極102的相對側上之鰭片66上設置晶磊源極/汲極區92。
第1圖進一步例示在後文圖示中所使用之參考橫截面。橫截面A-A'沿著閘極電極102的縱軸並在，舉例而言，垂直於奈米FET的晶磊源極/汲極區92間之電流方向之方向上。橫截面B-B'垂直於橫截面A-A'，且平行於奈米FET的鰭片66的縱軸並在，舉例而言，奈米FET 的晶磊源極/汲極區92之間流動之電流方向上。橫截面C-C'與橫截面A-A'平行，並延伸通過奈米FET的磊晶源極/汲極區。為清楚起見，後續圖示指代此等參考橫截面。
在使用閘極最終製程所形成之奈米FET的背景中，論述本文中之一些實施例。在其他實施例中，可使用閘極最初製程。此外，一些實施例考量在平面元件，諸如平面FET或鰭片場效電晶體(FinFET)中，所使用之態樣。
第2A至20D圖為根據一些實施例，奈米FET的製造中之中間階段的截面視圖。第2A，2B，2C、2D、2E、3C、6A、7A、10A、18A、及19A圖例示如第1圖中所例示之參考橫截面A-A’。第3B、4B、5B、6B、7B、8、9、10B、11、12、13、14、15A、15B、16、17、18B、19B、及20B圖例示如第1圖中所例示之參考橫截面B-B’。第3A，4A，5A、6C、7C、18C、19D、及20D圖例示如第1圖中所例示之參考橫截面C-C’。第19C及第20C圖例示與第1圖中所例示的參考橫截面B-B’平行的參考橫截面。
在第2A及2B圖中，提供基材50。基材50可為半導體基材，諸如塊狀半導體、絕緣體上半導體(SOI)、或類似者，此半導體基材可被(例如，採用p型或n型摻雜劑)摻雜或無摻雜。基材50可為晶圓，諸如矽晶圓。通常而言，SOI基材為在絕緣體層上所形成之半導體材料的層。絕緣體層可為，舉例而言，埋入的氧化物(BOX)層、氧化矽層、或類似者。將絕緣體層提供至(通常為矽或玻璃基材 之)基材上。亦可使用其他基材，諸如多層或梯度基材。在一些實施例中，基材50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦之複合半導體；包含矽鍺、磷化砷化鎵、鋁砷化銦、鋁砷化鎵、鎵砷化銦、鎵磷化銦、及/或鎵磷化砷化銦之合金半導體；或其等的組合。
基材50具有n型區50N及p型區50P。n型區50N可用於形成n型元件，諸如NMOS電晶體，例如，N型奈米FET，而p型區50P可用於形成p型元件，諸如PMOS電晶體，例如，p型奈米FET。n型區50N可與p型區50P實體地分離(如藉由所例示之分隔件20)，且可將任意數量的元件特徵(例如，其他有源元件、摻雜區、隔離結構，等)設置於n型區50N與p型區50P之間。儘管例示一個n型區50N及一個p型區50P，可提供任意數量的n型區50N及p型區50P。
進一步在第2A及2B圖中，在基材50之上形成多層堆疊64，接著將其圖案化成奈米結構55。多層堆疊包含第一半導體層51A-51C及第二半導體層53A-53C的交替的層。在如後文所描述的奈米結構55的形成中圖案化第一半導體層，以形成第一奈米結構52A至52C(統稱作第一奈米結構52)。在如後文所描述的奈米結構55的形成中圖案化第二半導體層，以形成第二奈米結構54A至54C(統稱作第二奈米結構54)。為了例示的目的並如在後文所更詳細地論述，去除第二半導體層並圖案化第一半導 體層，以在p型區50P中形成奈米FET的通道區。此外，將會去除第一半導體層並圖案化第二半導體層，以在n型區50N中形成奈米FET的通道區。儘管如此，在一些實施例中，可去除第一半導體層並可圖案化第二半導體層，以在p型區50P中形成奈米FET的通道區，且可去除第二半導體層並可圖案化第一半導體層，以在n型區50N中形成奈米FET的通道區。
在仍又其他實施例中，可去除第一半導體層並可圖案化第二半導體層，以在n型區50N及p型區50P二者中形成奈米FETS的通道區。在其他實施例中，可去除第二半導體層並可圖案化第一半導體層，以在n型區50N及p型區50P二者中形成非FET的通道區。在此等實施例中，n型區50N及p型區50P兩者中之通道區可具有相同的材料組成(例如，矽、或另一半導體材料)並可同時形成此等通道區。第21A、21B，21C、及21D圖例示由此等實施例所得之結構，其中，舉例而言，在p型區50P及n型區50N二者中之通道區包括矽。
為了例示性目的，將圖案化成奈米結構55的多層堆疊例示成包含第一半導體層(例如，對應至第一奈米結構52)及第二半導體層(例如，對應至第二奈米結構54)中的每個的三層。在一些實施例中，多層堆疊(在圖案化成奈米結構55之前)可包含任意數量的第一半導體層及第二半導體層。多層堆疊的每個層皆可使用諸如化學氣相沉積(CVD)、原子層沉積(ALD)、氣相磊晶術(VPE)、分子 束磊晶術(MBE)、或類似者之製程，所晶磊地成長。在各種實施例中，可由適用的p型奈米FET之第一半導體材料(對應至第一奈米結構52)，諸如矽鍺或類似物，形成第一半導體層，且可由適用的n型奈米的第二半導體材料(對應至第二奈米結構54)，諸如FET、矽、矽碳等，形成第二半導體層。用於例示性目的，將多層堆疊(圖案化成奈米結構55)例示成具有適用於p型奈米FET之最底部半導體層。在一些實施例中，可形成多層堆疊，使得最底部層為適用於n型奈米FET之半導體層。
第一半導體材料及第二半導體材料可為對彼此具有高蝕刻選擇性之材料。如此一來，可在不明顯地去除n型區50N中之第二半導體材料的第二半導體層的情況下，去除第一半導體材料的第一半導體層，從而允許待圖案化的第二半導體層形成n型奈米FET的通道區。類似地，可在不明顯地去除p型區50P中之第一半導體材料的第一半導體層的情況下，去除第二半導體材料的第二半導體層，從而允許待圖案化的第一半導體層形成p型奈米FET的通道區。
現在參照第2A及2B圖，根據一些實施例，在基材50中形成鰭片66並在多層堆疊中形成奈米結構55。在一些實施例中，可分別藉由在多層堆疊及基材50中蝕刻溝槽，在多層堆疊及基材50中形成奈米結構55及鰭片66。蝕刻製程可為任何可接受的蝕刻製程，諸如反應離子蝕刻(RIE)、中性光束蝕刻(NBE)、類似製程、或其等的組合。 蝕刻製程可為各向異性製程。藉由蝕刻多層堆疊形成奈米結構55之製程，可進一步由第一半導體層界定第一奈米結構52A至C(統稱為第一奈米結構52)，並由第二半導體層界定第二奈米結構54A至C(統稱為第二奈米結構54)。可將第一奈米結構52及第二奈米結構54進一步統稱作奈米結構55。
可藉由任何合適的方法圖案化鰭片66及奈米結構55。舉例而言，可使用一個或更多個光微影製程，包含雙重圖案化或多圖案化製程，以圖案化鰭片66及奈米結構55。通常而言，雙重圖案化或多圖案化製程結合光微影製程及自對準製程，而允許待創建之圖案化具有，舉例而言，比其他使用單一、直接光微影製程所能獲得之間距更小的間距。舉例而言，在一個實施例中，使用光微影製程，以在基材之上形成犠牲層並圖案化犠牲層。使用自對準製程，以在圖案化的犠牲層旁邊形成間隔件。接著去除犠牲層，且接著將其餘的間隔件用於圖案化鰭片66。
用於例示性目的，將n型區50N及p型區50P中之鰭片66例示成具有大致上相等的寬度。在一些實施例中，n型區50N中之鰭片66的寬度可比p型區50P中之鰭片66的寬度更大或更薄。進一步地，縱使每個鰭片66及奈米結構55皆例示成整個具有一致的寬度，而在其他實施例中，鰭片66及/或奈米結構55可具有錐形的側壁，使得每個鰭片66及/或奈米結構55的寬度在朝向基材50之方向連續增加。在此等實施例中，每個奈米結構55可具 具有不同寬度，且形狀為梯形。
在對鰭片66及奈米結構55進行圖案化之後，毗鄰鰭片66形成淺溝槽隔離(STI)區68。可藉由在基材50、鰭片66、及奈米結構55之上、及毗鄰鰭片66之間沉積絕緣材料，形成淺溝槽隔離區68。絕緣材料可為氧化物，諸如氧化矽、氮化物、類似者、或其等的組合，且可藉由高密度電漿CVD(HDP-CVD)、可流動CVD(FCVD)、類似製程、或其等的組合，形成絕緣材料。可使用藉由任何可接受的製程所形成之其他絕緣材料。在所例示的實施例中，絕緣材料是藉由FCVD製程所形成之氧化矽。一旦形成絕緣材料，即可進行退火製程。在一實施例中，可形成絕緣材料使得多餘絕緣材料覆蓋奈米結構55。儘管將絕緣材料例示成單層，但一些實施例可利用多個層。舉例而言，在一些實施例中，可首先沿著基材50、鰭片66、及奈米結構55的表面形成襯裡(並未另外例示)。此後，可在襯裡之上形成諸如前文所論述之填充材料。
接著將去除製程應用於絕緣材料，以去除奈米結構55之上之多餘絕緣材料。在一些實施例中，可利用諸如化學機械拋光(CMP)、回蝕製程、其等的組合、或類似者之平坦化製程平坦化製程暴露奈米結構55，其使得奈米結構55及絕緣材料的頂部表面在完成平坦化製程之後為齊平。
接著使絕緣材料凹陷以形成淺溝隔離區68。使絕緣材料凹陷，使得n型區50N及p型區50P中之鰭片66 的奈米上部分從相鄰的淺溝隔離區68之間突出。進一步地，淺溝隔離區68的頂部表面可具有如所例示之平坦表面、凸起狀表面、凹入狀表面(諸如凹碟狀)、或其等的組合。可藉由適當的蝕刻將淺溝隔離區68的頂部表面形成平坦、凸起狀、及/或凹入狀。可使用可接受的蝕刻製程，諸如對絕緣材料(例如，以比鰭片66及奈米結構55的材料更快的速率，蝕刻絕緣材料的材料)的材料具有選擇性之一個製程，使淺溝隔離區68凹陷。舉例而言，可使用，舉例而言，使用稀釋的氫氟(dHF)酸，之氧化物去除(製程)。
前文所描述之製程僅為如何形成鰭片66及奈米結構55的一個範例。在一些實施例中，可使用遮罩及磊晶成長製程形成鰭片66及/或奈米結構55。舉例而言，可在基材50的頂部表面之上形成介電層，且可將溝槽蝕刻通過介電層以暴露下層的基材50。可在溝槽中磊晶地成長磊晶結構，且可使介電層凹陷使得磊晶結構從介電層突出以形成鰭片66及/或奈米結構55。磊晶結構可包括前文所論述之交替的半導體材料，諸如第一半導體材料及第二半導體材料。在磊晶結構為磊晶地成長之一些實施例的情況中，磊晶成長材料可在成長期間被原位摻雜，儘管可一起使用原位摻雜與植入製程，在成長期間被原位摻雜可免除之前及/或後續的植入製程。
額外地，僅用於例示性目的，在本文中將第一半導體層(及所得第一奈米結構52)及第二半導體層(及所得第二奈米結構54)例示及論述為在p型區50P及n型區50N 中包括相同材料。如此一來，在一些實施例中，第一半導體層及第二半導體層中的一者或兩者可為不同材料，或以不同順序在p型區50P及n型區50N中形成第一半導體層及第二半導體層中的一者或兩者。
進一步在第2A及2B圖中，可在鰭片66、奈米結構55、及/或淺溝隔離區68中形成適當的阱(並未另外例示)。在具有不同阱類型之實施例中，可使用光抗蝕劑或其他遮罩(並未另外例示)，以實現n型區50N及p型區50P之不同植入步驟。舉例而言，可在n型區50N和p型區50P中之鰭片66及淺溝隔離區68之上形成光抗蝕劑。圖案化光抗蝕劑以暴露p型區50P。可藉由使用旋塗技術形成光抗蝕劑，並可使用可接受的光微影製程技術圖案化光抗蝕劑。一旦圖案化光抗蝕劑，在p型區50P中進行n型雜質植入，且光抗蝕劑可充當遮罩以大致上地防止n型雜質被植入至n型區50N中。n型雜質可為以自約1013原子/cm3至約1014原子/cm3範圍內之濃度，被植入至區中之磷、砷、銻、或類似物。在植入之後，(諸如藉由可接受的灰化製程)去除光抗蝕劑。
在p型區50P植入之後或之前，在p型區50P及n型區50N中之鰭片66、奈米結構55、及淺溝隔離區68之上形成光抗蝕劑或其他遮罩(並未另外例示)。圖案化光抗蝕劑以暴露n型區50N。可藉由使用旋塗技術形成光抗蝕劑，並可使用可接受的光微影製程技術圖案化光抗蝕劑。一旦圖案化光抗蝕劑，在n型區50N中進行n型雜質植入， 且光抗蝕劑可充當遮罩以大致上地防止p型雜質被植入至p型區50P中。p型雜質可為以自約1013原子/cm3至約1014原子/cm3範圍內之濃度，被植入至區中之硼、氟化硼、銦、或類似者。在植入之後，可(諸如藉由可接受的灰化製程)去除光抗蝕劑。
在n型區50N及p型區50P的植入之後，可進行退火以修復植入損壞並活化已植入之p型及/或n型雜質。在一些實施例中，可在成長期間原位摻雜磊晶鰭片的成長材料，儘管可一起使用原位摻雜與植入製程，在成長期間原位摻雜可免除之前及/或之後的植入製程。
在第2E圖中，在鰭片66及/或奈米結構55上形成虛設介電層70。虛設介電層70可為，舉例而言，氧化矽、氮化矽、其等的組合、或類似物，且可根據可接受的技術，沉積或熱成長虛設介電層70。在虛設介電層70之上形成虛設閘極層72，並在虛設閘極層72之上形成遮罩層74。可在虛設介電層70之上沉積虛設閘極層72，且接著，諸如藉由CMP，平坦化虛設閘極層72。可在虛設閘極層72之上沉積遮罩層74。虛設閘極層72可為導電或非導電材料，且可選自包含以下各者之群組：非晶矽、多晶體矽(多晶釸)、多晶體矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬。可藉由物理氣相沉積(PVD)、CVD、濺鍍沉積、或其他用於沉積所選材料之技術，以沉積虛設閘極層72。虛設閘極層72可由相對於隔離區的蝕刻製程具有高蝕刻選擇性之其他材料所製成。遮 罩層74可包含，舉例而言，氮化矽、氧氮化矽、或類似者。在此範例中，跨n型區50N及p型區50P形成單一虛設閘極層72及單一遮罩層74。僅用於例示性目的，應注意到，圖示虛設介電層70僅覆蓋鰭片66及奈米結構55。在一些實施例中，可沉積虛設介電層70使得虛設介電層70覆蓋淺溝隔離區68，使得虛設介電層70在虛設閘極層72與淺溝隔離區68之間延伸。
第3A至20D圖例示實施例元件的製造中之各種額外步驟。第3A、4A、5A、6A、6C、7A、7C、18C、19D、及20D圖例示在n型區50N或p型區50P任一者中之特徵。
在第3A、3B、及3C圖中，可使用可接受的光微影製程及蝕刻技術圖案化遮罩層74(參見第2E圖)以形成遮罩78。接著可將遮罩78的圖案化轉移至虛設閘極層72及至虛設介電層70，以分別形成虛設閘極76及虛設閘極介電質71。虛設閘極76覆蓋鰭片66的相應通道區。可將遮罩78的圖案用於使每個虛設閘極76與毗鄰的虛設閘極76實體地分離。虛設閘極76亦可具有大致上垂直於相應鰭片66的長度方向之長度方向。
接下來，在如第3A、3B、及3C圖中所例示的結構之上形成第一間隔層及第二間隔層，並進行蝕刻以分別形成第一間隔件81及第二間隔件83。在形成第一間隔層及第二間隔層之後，它們隨後被圖案化以充當用於形成自對準源極/汲極區的間隔件。在淺溝隔離區68的頂部表面 上；鰭片66、奈米結構55、及遮罩78的頂部表面及側壁上；及虛設閘極76及虛設閘極介電質71的側壁上形成第一間隔件層。在第一間隔件層之上沉積第二間隔件層。可使用諸如熱氧化之技術，由氧化矽、氮化矽、氧氮化矽、或類似者，形成第一間隔件層，或藉由CVD、ALD、或類似製程，沉積第一間隔件層。可由具有與第一間隔件層的材料不同蝕刻速率之材料，形成第二間隔件層，諸如氧化矽、氮化矽、氧氮化矽、或類似者，並可藉由CVD、ALD、或類似製程，沉積第二間隔件層。
在形成第一間隔件層之後並在形成第二間隔件層之前，可進行用於輕度摻雜源極/汲極(LDD)區(並未另外例示)之植入製程。在具有不同元件類型的實施例中，類似於前文第2A及2B圖中所論述之植入製程，在暴露p型區50P時，可在n型區50N之上形成遮罩(諸如光抗蝕劑)，並可將適當類型的(例如，p型)雜質植入p型區50P中之暴露鰭片66及奈米結構55之中。接著可去除遮罩。隨後，在暴露n型區50N時，可在p型區50P之上形成遮罩(諸如，光抗蝕劑)，並可將適當類型的(例如，n型)雜質植入至n型區50N中之暴露鰭片66及奈米結構55中。接著可去除遮罩。n型雜質可為先前所論述之n型雜質中的任何雜質，且p型雜質可為先前所論述之p型雜質中的任何雜質。輕度摻雜源極/汲極區可具有在自約1x1015原子/cm3至約1x1019原子/cm3範圍內之濃度的雜質。可將退火用於修復植入損壞並活化植入的雜質。
接下來，蝕刻第一間隔件層及第二間隔件層以形成第一間隔件81及第二間隔件83。在後文所更詳細地論述，第一間隔件81及第二間隔件83用於自對準隨後所形成的源極汲極區，暨在後續處理期間保護鰭片66及/或奈米結構55的側壁。可使用合適的蝕刻製程(諸如，各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)、或類似製程)，以蝕刻第一間隔件層及第二間隔件層。在一些實施例中，第二間隔件層的材料具有與第一間隔件層的材料不同蝕刻速率，使得當圖案化第二隔件層時，第一間隔件層可充當蝕刻停止層，且使得當圖案化第一間隔件層時，第二間隔件層可充當遮罩。舉例而言，如第3A圖中所例示，可使用各向異性蝕刻製程蝕刻第二間隔件層，其中第一間隔件層充當蝕刻停止層，其中第二間隔件層的其餘部分形成第二間隔件83。此後，如第3A圖中所例示，在蝕刻第一間隔件層的暴露部分時，第二間隔件83充當遮罩，從而形成第一間隔件81。
如第3A圖中所例示，於鰭片66及/或奈米結構55的側壁上設置第一間隔件81及第二間隔件83。如第3B圖中所例示，在一些實施例中，將第二間隔件及第一間隔件層可各與遮罩78、虛設閘極76、及虛設閘極介電質71毗鄰地去除。在一些實施例中，可僅去除第二間隔件，而可保留並在遮罩78、虛設閘極76及虛設介電層60的側壁上設置第一間隔件81。在其他實施例中，可在毗鄰遮罩78、虛設閘極76、及虛設閘極介電質71之第一間隔件 81之上保留部分的第二間隔件83。
應注意到，前文揭露內容總體上描述形成間隔件及LDD區的製程。可使用其他製程及順序。舉例而言，可利用更少或額外的間隔件，可利用不同順序的步驟(例如，可在沉積第二間隔件層之前圖案化第一間隔件81，可形成並去除間隔件、及/或類似者。進一步地，可使用不同結構及步驟形成n型及p型元件。
在第4A及4B圖中，根據一些實施例，在鰭片66、奈米結構55、及基材50中形成第一凹陷86。隨後在第一凹陷86中形成磊晶源極/汲極區。第一凹陷86可延伸通過第一奈米結構52及第二奈米結構54，並進入基材50。如第4A圖中所例示，淺溝隔離區68的頂部表面可與第一凹陷86的底部表面齊平。在各種實施例中，可蝕刻鰭片66使得將第一凹陷86的底部表面設置於淺溝隔離區68的頂部表面下方；或類似者。可使用各向異性蝕刻製程，諸如RIE、NBE、或類似製程，藉由蝕刻鰭片66、奈米結構55、及基材50，形成第一凹陷86。在被使用於形成第一凹陷86之蝕刻製程期間，第一間隔件81、第二間隔件83、及遮罩78遮蔽鰭片66的部分、奈米結構55、及基材50。可將單一蝕刻製程或多個蝕刻製程用於蝕刻奈米結構55及/或鰭片66的每層。在第一凹陷86達到符合需求的深度之後，可將定時的蝕刻製程用於停止第一凹陷86的蝕刻製程。
接下來，藉由蝕刻第一凹陷86所暴露之(由第一 半導體材料(例如，第一奈米結構52)所形成的)奈米結構55的層的側壁的部分，形成n型區50N中之側壁凹陷(對應至例示的第一內部間隔件90)，藉由蝕刻第一凹陷86所暴露之(由第二半導體材料(例如，第二奈米結構54)所形成的)奈米結構55的層的側壁的部分，形成p型區50P中之側壁凹陷。儘管將側壁凹陷中之第一奈米結構52及第二奈米結構54的側壁例示成直的形狀，但此等側壁可為凹入狀或凸起狀。可使用各向同性蝕刻製程，諸如濕式蝕刻製程、或類似製程，以蝕刻此等側壁。可使用遮罩(未圖示)保護p型區50P，同時將對第一半導體材料具有選擇性之蝕刻劑使用蝕刻第一奈米結構52，使得與n型區50N中之第一奈米結構52相比較，第二奈米結構54及基材50保持相對未蝕刻。類似地，可使用遮罩(未圖示)保護n型區50N，同時將對第二半導體材料具有選擇性之蝕刻劑使用蝕刻第二奈米結構54，使得與p型區50P中之第二奈米結構54相比較，第一奈米結構52及基材50保持相對未蝕刻。在第一奈米結構52包含例如SiGe，而第二奈米結構54包含例如Si或SiC之實施例中，可將具有氫氧化四甲基銨(TMAH)、氫氧化銨(NH4OH)、或類似者之乾式蝕刻製程用於蝕刻n型區50N中之第一奈米結構52的側壁，並可將具有氟化氫、另一種氟基的蝕刻劑、或類似者之濕式或乾式蝕刻製程用於蝕刻p型區50P中之第二奈米結構54的側壁。
在形成側壁凹陷之後，在側壁凹陷中形成第一內部 間隔件90。第一內部間隔件90充當隨後所形成的源極/汲極區及閘極結構間之隔離特徵。將在後文所更詳細地論述，將會在第一凹陷86中形成源極/汲極區，而n型區50N中之第一奈米結構52及p型區50P中之第二奈米結構54將被對應的閘極結構所替換。
可藉由將內部間隔件層(並未另外例示)沉積在結構之上，形成第一內部間隔件90。可藉由似型沉積製程，諸如CVD、ALD、或類似製程沉積內部間隔件層。儘管可利用任何合適的材料，諸如，可具有小於約3.5之k值的低介電常數(低k值)材料，內部間隔件層可包括諸如氮化矽或氧氮化矽之材料。接著可各向異性地蝕刻內部間隔件層，以形成第一內部間隔件90。儘管將第一內部間隔件90的外部側壁例示成與n型區50N中之第二奈米結構54的側壁齊平，並與p型區50P中之第一奈米結構52的側壁齊平，第一內部間隔件90的外部側壁可分別延伸超過第二奈米結構54及/或第一奈米結構52的側壁或從第二奈米結構及/或第一奈米結構的側壁凹陷。
此外，儘管在第4B圖中，將第一內部間隔件90的外部側壁例示成直的形狀，但第一內部間隔件90的外部側壁可為凹入狀或凸起狀。可藉由各向異性蝕刻製程，諸如RIE、NBE、或類似製程，蝕刻內部間隔件層。可將第一內部間隔件90使用於防止被後續蝕刻製程(諸如用於形成閘極結構之蝕刻製程)，對隨後所形成的源極/汲極區(諸如後文參照第5A至5B圖所論述之磊晶源極/汲極區92) 的損壞。
在第5A至5B圖中，在第一凹陷86中形成磊晶源極/汲極區92。在一些實施例中，磊晶源極/汲極區92可在n型區50N中之第二奈米結構54及p型區50P中之第一奈米結構52上施加應力，從而改善性能。如第5B圖中所例示，在第一凹陷86中形成磊晶源極/汲極區92，使得每個虛設閘極76被設置在磊晶源極/汲極區92的相應相鄰對之間。在一些實施例中，將第一間隔件81使用於使磊晶源極/汲極區92以適當的橫向距離與虛設閘極76分離，且將第一內部間隔件90使用於使磊晶源極/汲極區92與奈米結構55以適當的橫向距離分離，離出磊晶源極/汲極區92，以便磊晶源極/汲極區不會與隨後所形成的所得奈米FET的閘極短路。
可藉由遮蔽p型區50P(例如，PMOS區)，形成n型區50N(例如，NMOS區)中之晶磊源極/汲極區92。接著，在n型區50N中之第一凹陷86中，磊晶地成長磊晶源極/汲極區92。晶磊源極/汲極區92可包含任何適用於n型奈米FET之可接受的材料。舉例而言，若第二奈米結構54為矽，則磊晶源極/汲極區92可包含在第二奈米結構54上施加拉伸應變之材料，諸如矽、碳化矽、摻磷碳化矽、磷化矽、或類似者。磊晶源極/汲極區92可具有從奈米結構55的相應上表面凸起之表面且可具有刻面。
可藉由遮蔽n型區50N(例如，NMOS區)，形成p型區50P(例如，PMOS區)中之晶磊源極/汲極區92。 接著，在p型區50P中之第一凹陷86中，磊晶地成長磊晶源極/汲極區92。晶磊源極/汲極區92可包含任何適用於p型奈米FET之可接受的材料。舉例而言，若第一奈米結構52為矽鍺，則磊晶源極/汲極區92可包括在第一奈米結構52上施加壓縮應變之材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺錫、或類似者。磊晶源極/汲極區92亦可具有從多層堆疊56的相應表面凸起之表面且可具有刻面。
類似於先前所論述之用於形成輕度摻雜源極/汲極區之製程，可將摻雜劑植入磊晶源極/汲極區92，第一奈米結構52、第二奈米結構54、及/或基材50，以形成源極/汲極區，接著進行退火。源極/汲極區可具有在約1x1019原子/cm3及約1x1021原子/cm3之間的雜質濃度。用於源極/汲極區之n型及/或p型雜質可為先前所論述之任何雜質。在一些實施例中，可在成長期間原位摻雜磊晶源極/汲極區92。
由於使用於在n型區50N和p型區50P中形成磊晶源極/汲極區92之磊晶術製程，磊晶源極/汲極區92的上表面具有刻面，此等刻面橫向地向外擴展超過奈米結構55的側壁。在一些實施例中，如第5A圖中所例示，此等刻面致使相同的奈米SFET的毗鄰晶磊源極/汲極區92合併。在其他實施例中，在完成磊晶術製程之後，毗鄰磊晶源極/汲極區92保持分離。可將第一間隔件81形成至淺溝隔離區68的頂部表面，從而阻塞晶磊成長。在一些其他實施例中，第一間隔件81可覆蓋奈米結構55的側壁的 部分，而進一步阻塞磊晶成長。在一些其他實施例中，可調整使被使用於形成第一間隔件81間隔件蝕刻，以去除間隔件材料，以允許晶磊成長區延伸至淺溝隔離區68的表面。
磊晶源極/汲極區92可包括一個或更多個半導體材料層。舉例而言，磊晶源極/汲極區92可包括第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C。可將任意數量的半導體材料層用於磊晶源極/汲極區92。可由不同半導體材料形成第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C中之每個材料層，且以不同摻雜劑濃度，摻雜此等材料層。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B及大於第三半導體材料層92C之摻雜劑濃度。在磊晶源極/汲極區92包括三個半導體材料層之實施例中，可沉積第一半導體材料層92A、可在第一半導體材料層92A之上沉積第二半導體材料層92B、且可在第二半導體材料層92B之上沉積第三半導體材料層92C。
在第6A、6B、及6C中，分別在如第3C、5B、及5A圖(第4A至5B圖的製程不改變第3C圖中所例示之橫截面)中所例示之結構之上沉積第一層間介電(ILD)96。可由介電材料形成第一層間介電質96，並可藉由任何合適的方法，諸如CVD、電漿加強CVD(PECVD)、或FCVD，沉積第一層間介電質。介電材料可包含磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、 硼摻雜磷矽酸鹽玻璃(BPSG)、無摻雜矽酸鹽玻璃(USG)、或類似者。可使用藉由任何可接受的製程所形成之其他絕緣材料。在一些實施例中，將接觸蝕刻停止層(CESL)94設置在第一層間介電質96與晶磊源極/汲極區92、遮罩78、及第一間隔件81之間。蝕刻停止層94可包括諸如，氮化矽、氧化矽、氧氮化矽、或類似者之介電材料，此介電材料具有與上層的第一層間介電質96的材料不同蝕刻速率。
在第7A至7C圖中，可進行平坦化製程，諸如CMP，以使第一層間介電質96的頂部表面與虛設閘極76或遮罩78的頂部表面齊平。平坦化製程亦可去除虛設設閘極76上之遮罩78，以及第一間隔件81沿著遮罩78的側壁的部分。在平坦化製程之後，虛設閘極76、第一間隔件81、及第一層間介電質96的頂部表面在製程變量之內齊平。據此，通過第一層間介電質96暴露虛設閘極76的頂部表面。在一些實施例中，遮罩78可保留，在此種情況下，平坦化製程使第一層間介電質96的頂部表面與遮罩78及第一間隔件81的頂部表面齊平。
在第8圖中，在平坦化製程之後，使用可接受的蝕刻製程，諸如對第一層間介電質96的材料有選擇性的一個製程(如，以比虛設閘極76的材料更快的速率蝕刻第一層間介電質96的材料)凹陷第一層間介電質96的上表面。舉例而言，可使用，舉例而言，使用稀釋的氫氟(dHF)酸，之氧化物去除(製程)。
在第9圖中，在使第一層間介電質96凹陷之後，可在凹陷中沉積自對準遮罩89，然後可平坦化自對準遮罩89的上表面以再次暴露虛設閘極76的上表面。
在第10A及10B圖中，在一個或更多個蝕刻步驟中去除虛設閘極76及遮罩78(若存在時)，以便形成第二凹陷98。亦去除在第二凹陷98中之部分的虛設介電層60。在一些實施例中，藉由各向異性乾式蝕刻製程去除虛設閘極76及虛設介電層60。舉例而言，蝕刻製程可包含使用反應氣體(等)之乾式蝕刻製程，此反應氣體以比第一層間介電質96或第一間隔件81更快的速率選擇性地蝕刻虛設閘極76。每個第二凹陷98暴露及/或覆壓部分的奈米結構55，在隨後所完成的奈米FET中，此奈米結構充當通道區。將充當通道區之部分的奈米結構55設置在磊晶源極/汲極區92的相鄰對之間。在去除製程期間，當蝕刻虛設閘極76時，可將虛設介電層60用於蝕刻停止層。在虛設閘極76的去除製程之後，可接著去除虛設介電層60。
將n型區50N中之第一奈米結構52及p型區50P中之第二奈米結構54去除，而延伸第二凹陷98。可藉由在p型區50P之上形成遮罩(未圖示)並使用對第一奈米結構52的材料具有選擇性之蝕刻劑進行諸如濕式蝕刻或類似製程之各向同性蝕刻製程，以將第一奈米結構52去除，而與第一奈米結構52相比較，第二奈米結構54、基材50、及淺溝隔離區68保持相對未蝕刻。在第一奈米結構52包含，例如SiGe，且第二奈米結構54A至54C包含，例如 Si或SiC之實施例中，可將氫氧化四甲基銨(TMAH)、氫氧化銨(NH4OH)、或類似者用於去除n型區50N中之第一奈米結構52。
可藉由在n型區50N之上形成遮罩(未圖示)並使用對第二奈米結構54的材料具有選擇性之蝕刻劑進行諸如濕式蝕刻或類似製程之各向同性蝕刻製程，以將p型區50P中之第二奈米結構54去除，而與第二奈米結構54相比較，第一奈米結構52、基材50、及淺溝隔離區68保持相對未蝕刻。在第二奈米結構54包含，例如SiGe，且第一奈米結構52包含，例如Si或SiC之實施例中，可將氟化氫、另一種氟基的蝕刻劑、或類似者用於去除p型區50P中之第二奈米結構54。
在其他實施例中，舉例而言，可藉由去除n型區50N及p型區50P兩者中之第一奈米結構52或藉由去除n型區50N及p型區50P兩者中之第二奈米結構54，同時形成n型區50N及p型區50P中之通道區。在此等實施例中，n型奈米FETs及p型奈米FETs的通道區可具有相同的材料組成，諸如矽、矽鍺、或類似物等。第21A，21B，21C，及21D圖例示由此等實施例所得之結構，其中在p型區50P及n型區50N二者中之通道區由第二奈米結構54所提供並，舉例而言，包括矽。
在第11至14圖中，替換閘極形成為包裹圍繞n型區50N及p型區50P中的通道區。第11至14圖中的視圖為在第10B圖中的虛線框F11N及F12P的區域中分 別對n型區50N及p型區50P進行的繼續製程的放大視圖。
在第11圖中，為替換閘極形成閘極介電層100。將閘極介電層100似型地沉積在第二凹陷98中。在n型區50N中，可將閘極介電層100形成在基材50的頂部表面及側壁以及第二奈米結構54的頂部表面、側壁、及底部表面上，且在p型區50P中，可將閘極介電層100形成在基材50的頂部表面、側壁、及第一奈米結構52的底部表面上。亦可在自對準遮罩89、蝕刻停止層94、第一間隔件81(若存在)、及淺溝隔離區68的頂部表面上沉積閘極介電層100。
根據一些實施例，閘極介電層100包括一層或更多層介電層，諸如氧化物、金屬氧化物、類似者、或其等的組合。舉例而言，在一些實施例中，閘極介電層100可包括在第一閘極介電質101之上之第一閘極介電質101(例如，包括氧化矽、或類似物)及第二閘極介電質103(例如，包括金屬氧化物、或類似物)。在一些實施例中，第一閘極介電質101可為低k值材料(具有小於約3.9的k值)，諸如氮化矽、碳化矽、氧化矽諸如碳摻雜氧化物的低k值介電質、極低-k值介電質，諸如多孔碳摻雜二氧化矽、類似物，或其等的組合。第二閘極介電質103可包含具有相反k值、高k值相對於低k值的介電材料，且在此等實施例中，第二閘極介電質103可具有大於約7.0的k值，並可包含金屬鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、或 其等組合的氧化物或矽酸鹽，舉例而言，氧化鉿、氧化鋁、氧化鋯、氧化鑭、氧化錳、氧化鋇、氧化鈦，或氧化鉛。
在n型區50N及p型區50P中之閘極介電層100的結構可為相同或不同結構。舉例而言，可在p型區50P中形成閘極介電層100時，遮蔽或暴露n型區50N。在暴露n型區50N之實施例的情況中，可同時在n型區50N中形成閘極介電層100。閘極介電層100的形成方法可包含分子束沉積(MBDALD、PECVD、PEALD、及類似方法。
在第12至13圖中，在閘極介電層100之上沉積閘極電極，且閘極電極可包含根據所得閘極的符合需求的功函數選擇極沈積的多個層。接著可沉積閘極電極的填充部分以填充第二凹陷98的其餘部分。閘極電極可包含金屬閘極105包含諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其等的組合、或其等的多層之含金屬材料。儘管在第12圖中例示單層金屬閘極105，但金屬閘極105可包含任意數量的襯裡層任意數量的功函數調諧層。可將構成金屬閘極105之層的任何組合，沉積在n型區50N中相鄰的第二奈米結構54之間、及第二奈米結構54A與基材50之間，且可沉積在p型區50P中第一奈米結構52之毗鄰第一奈米結構52之間。
舉例而言，在一個實施例中，金屬閘極105可包含一層或更多層的氧化矽、氧化鉿、氧化鑭、氧化鋁、氮化鈦、氮化鉭、氮化鈦矽、碳氮化鎢、氮化鎢、氮化鋁鈦、 氮化鉬、碳化鈦鋁、鋁化鈦、類似物、或其等的組合。
在一些實施例中，金屬閘極105可在n型區50N中的第二奈米結構54周圍及p型區50P中的第一奈米結構52周圍合併在一起，而在其他實施例中，在沉積金屬之後可保留額外的空間隨後所形成的層的金屬閘極105。
在形成金屬閘極105之後，黏著層107(其亦可稱作「黏膠層」)可似型地沉積在第二凹陷98中，以為隨後所沉積的金屬填充物109提供黏附力。在金屬閘極105之上似型地沉積黏著層107。在一些實施例中，黏著層107包含氮化鈦、氮化鉭、或類似物。黏著層107可藉由分子束沉積(MBD)、ALD、PECVD、PEALD、及類似物在200℃與500℃之間的溫度下沉積。舉例而言，弱使用ALD製程沉積氮化鈦，則TiCl4、及NH3的循環可用於構建ALD沉積層。若使用PEALD製程沉積氮化鈦，則可使用四(二甲氨基)鈦(TDMAT)及NH3循環來聚積PEALD沉積層。黏著層107的所得厚度可在約5埃與15埃之間。在一些實施例中，黏著層107可在n型區50N中的第二奈米結構54周圍及p型區50P中的第一奈米結構52周圍合併在一起，而在其他實施例中，在沉積黏著層107之後可保留額外的空間隨後所形成的層。
在第13圖中，沉積金屬填充物109作為閘極電極102的其餘部分(包含金屬閘極105、黏著層107、及金屬填充物109)以填充第二凹陷98的其餘部分。可在黏著層107之上沉積金屬填充物109。在一些實施例中，金 屬填充物109包含藉由CVD、ALD、PECVD、PEALD、或類似物沉積的鎢、鉬、鈷、釕、鋁、其等的組合、或類似物。歸因於金屬填充物109的似型地沉積及第二凹陷98的高寬高比，可在金屬填充物109中形成垂直接縫111，垂直接縫111從金屬填充物109的上部表面延伸至垂直接縫111的下點，其中下點不完全地攜帶通過金屬填充物109，而是終止於介於金屬填充物109的底部表面與金屬填充物109的上部表面之間的點。可藉由若干界定特徵觀察垂直接縫111。在一些實施例中，垂直接縫111在金屬填充物109中可包含寬度高達約10埃(即，在0埃與10埃之間)的小空隙，其可沿著垂直接縫111的長度連續或間歇地延伸。垂直接縫111的另一個特徵為垂直接縫111具有比金屬填充物109的其他部分更低的密度。的確，即使沒有形成空隙，垂直接縫111仍將具有比金屬填充物109的其他部分更低的密度，金屬填充物109具有大致上均勻的密度。垂直接縫111的另一個特徵為金屬填充物109的結構均勻性的中斷。如後文所進一步描述的，可藉由似型地沉積製程形成金屬填充物109，該製程沿著每個暴露表面產生特定結構。隨著金屬填充物109的堆積，第二凹陷98的右側表面接近第二凹陷98的左側表面。當它們相遇時，結構不同，致使垂直接縫111。舉例而言，若沉積製程利用ALD類型製程，則將沉積循環使用於形成多個薄層，每個薄層在沉積製程期間相互交聯。然而，在金屬填充物109的垂直接縫111處，交聯量將明顯小於沉積 層之間的交聯量。舉例而言，交聯量可比其他層的交聯量少40%至80%之間。應當注意，可使用普通技術人員已知的技術來觀察垂直接縫111。
雖然亦可使用其他製程，金屬填充物109可使用任何合適的製程來沉積，諸如藉由CVD、ALD、PECVD、或PEALD。舉例而言，若使用ALD沉積鎢，則可使用WF6作為前驅物氣體及B2H6或SiH4(與H2)作為反應氣體來沉積金屬填充物109，以提供產生鎢沉積的反應，及作為副產物的BF3或SiHF6、及HF。可藉由向沉積部位提供前驅物氣體及反應物氣體的交替的脈衝進行該製程，其中散佈有使用氬氣的淨化脈衝。製程溫度可在約275℃與300℃之間且製程壓力可在約5托與30托之間。沉積的每層鎢均可與先前一層交聯，產生晶體結構。
在n型區50N及p型區50P中之閘極介電層100的形成操作可同時發生，使得每區中之閘極介電層100由相同材料所形成，且閘極電極102(包含金屬閘極105、黏著層107、及金屬填充物109)的形成可同時發生，使得每個區中之閘極電極由相同材料所形成。在一些實施例中，每個區中之閘極介電層100可由相異製程所形成，使得閘極介電層100可為不同的材料及/或具有不同的數量的層，及/或每個區中之閘極電極可由相異製程所形成，使得閘極電極可為不同材料及/或具有不同數量的層。當使用不同的製程時，可將各種遮罩步驟用於遮蔽及暴露適當的區。
在沉積閘極介電層100及閘極電極102之後，閘 極結構的化學指標可包含從金屬填充物109至閘極介電層101的堆疊濃度的鎢、硼、矽、氟、及氯。
在第14圖中，在填充第二凹陷98之後，可進行平坦化製程，諸如CMP以去除閘極介電層100及閘極電極(包含金屬閘極105、黏著層107、及金屬填充物109)的材料的多餘部分，此等多餘部分在自對準遮罩89的頂部表面之上。因此，閘極電極102的材料及閘極介電層100的其餘部分形成所得奈米FET的替換閘極結構。可將閘極電極102及閘極介電層100統稱作「閘極結構」。
在第15A及15B圖中，閘極結構(包含閘極介電層100及對應的覆壓閘極電極102)藉由選擇性蝕刻製程凹陷，以便在閘極結構的正上方與蝕刻停止層94的相對部分之間直接形成第三凹陷99.選擇性蝕刻製程可用於保留金屬填充物109的鰭片形狀部分，鰭片電極109f，向上突出至第三凹陷99中。鰭片電極109f可用於為與閘極結構及源極/汲極區的接觸提供減小的尺寸。鰭片電極109f亦藉由用於閘極接觸的觸點增加鰭片電極109f來提供減小的閘極電阻。這致使性能改善，即使閘極大小不斷降低。
第一閘極介電質101、第二閘極介電質103、金屬閘極105、黏著層107、及金屬填充物109的材料，對不同的蝕刻劑可各自具有不同的蝕刻選擇性。可藉由將合適的蝕刻劑施加至替換閘極結構形成第三凹陷99。可使用濕式或乾式蝕刻製程施加蝕刻劑並可以任何順序施加。在一些實施例中，可同時使用多種蝕刻劑。可調整製程變量 以實現就蝕刻深度及蝕刻選擇性而言的符合需求的結果。儘管第二閘極介電質103、金屬閘極105、及黏著層107中的每一個例示成在第三凹陷99中被蝕刻到相同的深度，但應當瞭解它們可各自具有不同的蝕刻深度。在一些實施例中，第一閘極介電質101、第二閘極介電質103、金屬閘極105、黏著層107、及金屬填充物109中的每個的蝕刻可在1秒與300秒之間的持續時間及在大約50℃與約120℃之間的製程溫度下進行。可使用射頻功率輔助蝕刻技術在多個蝕刻及可備選的清潔循環中進行蝕刻，以激活合適的蝕刻劑。
舉例而言，可藉由含HF的蝕刻劑蝕刻第一閘極介電質101，可藉由含有Cl的蝕刻劑(諸如BCl3及CH4)蝕刻劑)蝕刻第二閘極介電質層103，可藉由諸如Cl2、BCl3、O2、CF4、或N2蝕刻金屬閘極105及黏著層107。應當瞭解，此等僅為範例，並可基於每個層的材料組成而改變。在一些實施例中，可藉由包含N2、NF3、O2、BCl3及Cl2或Cl2及O2的蝕刻劑蝕刻金屬填充物109。可在單獨的製程中蝕刻金屬填充物109以形成鰭片電極109f。在其他實施例中，不需要單獨的蝕刻製程來蝕刻鰭片電極109f。在此等實施例中，從蝕刻第一閘極介電質101、第二閘極介電質103、金屬閘極105、及黏著層107的每個蝕刻製程中的一個或更多個可能發生的一些輕微蝕刻可能致使發生一些凹陷及蝕刻以較低的有效蝕刻速率到達金屬填充物109，從而獲得鰭片電極109f。在任一情況下，鰭 片電極109f的形狀例示成頂部為圓形，但是取決於蝕刻條件及蝕刻順序，亦可為如矩形、梯形、卵形、或菱形，。如第15A圖中以圓形所標註例示，鰭片電極109f的頂部可具有以垂直接縫111為中心的凹陷109d，而在截面視圖中形成m形形狀。對於任何前文所述形狀暨對於後文參照第15B圖論述的變化，亦可觀察到類似的凹陷109d。
在第15A圖中，第一閘極介電質101例示成在蝕刻製程完成之後垂直延伸比鰭片電極109f更遠。第一閘極介電質101在鰭片電極109f的垂直延伸範圍上方達距離d1。在第15B圖中，將第一閘極介電質101例示成沒有垂直延伸到鰭片電極109f距離d2。距離d1及d2可各自在約0nm與約20nm之間。換言之，第一閘極介電質101的高度可為相對於鰭片電極109f的高度在以下範圍內變化：距離d2一直低於鰭片電極的高度至距離d1高於鰭片電極109f的高度。從黏著層107及/或金屬閘極105突出(即，不與黏著層107黏著的)鰭片電極109f的高度h1可在約0nm與8nm之間。當第一閘極介電質101高於鰭片電極109f時，諸如第15A圖中所例示，無意地降低隨後所形成的源極/汲極觸點與隨後所形成的閘極觸點短路的機會，然而，亦降低(例如，用於沉積隨後所形成的閘極觸點的)填隙窗口。相反地，當第一閘極介電質101低於鰭片電極109f時，填隙窗口增加，但是無意地將源極/汲極短路至閘極的機會增加。如此一來，可調整此等參數以適應元件的設計容許偏差。
在第16圖中，閘極遮罩114包括一層或更多層的介電材料，諸如氮化矽、氧氮化矽、或類似物，填充在第三凹陷99中。可使用類似於用於形成自對準遮罩89的材料及製程的材料及製程來形成閘極遮罩114。
在第17圖中，使用平坦化製程去除閘極遮罩114的介電材料的多餘部分，該材料在自對準遮罩89之上延伸。隨後所形成的閘極觸點(諸如後文參照第20A至20D圖所論述之閘極觸點124)穿透閘極遮罩114以接觸凹陷的閘極介電層100及閘極電極102的頂部表面。
在已進行第11至17圖中所例示的製程之後，第18A至18C、第19A至19D圖、第20A至20C圖返回至先前的視圖(諸如第10A至10B圖中所例示)。在第18A至18C圖、第19A至19D圖、及第20A至20C圖中，第一閘極介電質101例示成獨特層，但是第二閘極介電質103、金屬閘極105、黏著層107、及鰭片電極109f已結合成單一閘極結構113。第18A至18C圖以各種類橫截面例示第17圖的結構的加寬視圖。
在第19A至19D圖中，在自對準遮罩89之上及閘極遮罩114之上沉積第二層間介電質115。在一些實施例中，第二層間介電質115係藉由FCVD所形成之可流動膜。在一些實施例中，由諸如PSG、BSG、BPSG、USG、或類似者之介電材料，形成第二層間介電質115，且可藉由任何合適的方法，諸如CVD、PECVD、或類似方法，沉積第二層間介電質115。
在第19A至19D圖中，蝕刻第二層間介電質115、自對準遮罩89、第一層間介電質96、蝕刻停止層94、及閘極遮罩114，以形成第四凹陷118，而暴露磊晶源極/汲極區92及/或閘極結構113的鰭片電極109f的表面。可使用各向異性蝕刻製程，諸如RIE、NBE、或類似製程，藉由蝕刻製程，形成第四凹陷118。在一些實施例中，可使用第一蝕刻製程通過第二層間介電質115蝕刻第四凹陷118；可使用第二蝕刻製程通過自對準遮罩89蝕刻；以使用第三蝕刻製程蝕刻通過第一層間介電質96；可使用第四蝕刻製程通過閘極遮罩114蝕刻；然後可使用第五蝕刻製程通過蝕刻停止層94蝕刻。在一些實施例中，第四蝕刻製程可與第二蝕刻製程或第三蝕刻製程同時進行，取決於用於相應蝕刻材料的材料。可在第二層間介電質115之上形成並圖案化遮罩，諸如光抗蝕劑，以遮蔽第二層層間介電質115的部分不致經受第一蝕刻製程及第二蝕刻製程。在一些實施例中，蝕刻製程可能過度蝕刻，且因而，第四凹陷118可延伸至磊晶源極/汲極區92及/或閘極結構113中，且第四凹陷118的底部可與磊晶源極/汲極區92及/或閘極結構113齊平(例如，在與基板材相同高度處，或具有與距基材相同的距離)，或低於(例如，更靠近基材)磊晶源極/汲極區及/或閘極結構。儘管第19B及19C圖將第四凹陷118以不同的橫截面例示成暴露磊晶源極/汲極區92及閘極結構113，但是在各種實施例中，橫截面可包含在相同橫截面中的兩組第四凹陷118二者。
在形成第四凹陷118之後，在晶磊源極/汲極區92之上形成矽化物區110。在一些實施例中，藉由首先沉積能與下層磊晶源極/汲極區92(例如，矽、矽鍺化物、鍺)之半導體材料反應之金屬(未圖示)形成矽化物區110，以在磊晶源極/汲極的區92的暴露部分之上形成矽化物或鍺化物區，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬、或其合金，接著，進行熱退火製程以形成矽化物區110。接著，例如，藉由蝕刻製程去除沉積金屬的未反應部分。儘管將矽化物區110稱作矽化物區，矽化物區110亦可為鍺化物區或矽鍺化物區(例如，包括矽化物及鍺化物之區)。在一實施例中，矽化物區110包括TiSi，且具有在約2奈米至約10奈米之間之範圍內之厚度。
接下來，在第20A至20D圖中，在第四凹陷118中形成觸點122及124(亦可稱作觸點柱塞)。觸點122及124可各包括一層或更多層，諸如阻擋層、擴散層、及填充材料。舉例而言，在一些實施例中，觸點122及124各自包含阻擋層及導電材料，並被電性地耦合至下層導電特徵(例如，所例示實施例中之閘極結構113及/或矽化物區110)。將觸點124電性地耦合至閘極結構113並包裹在鰭片電極109f之上，並可將觸點稱作閘極觸點，且將觸點122電性地耦合至矽化物區110，並可將觸點稱作源極/汲極觸點。阻擋層可包含鈦、氮化鈦、鉭、氮化鉭、或類似者。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、 鎳、或類似者。可進行平坦化製程，諸如CMP，以從第二層間介電質115的表面去除多餘材料。
第21A至21D圖例示根據一些替代實施例之元件的截面視圖。第21A圖例示第1圖中所例示之參考橫截面A-A’。第21B圖例示第1圖中所例示之參考橫截面B-B’。第21C圖例示第1圖中所例示之參考橫截面B-B’的橫截面平行於亦通過鰭片電極。第21D圖例示第1圖中所例示之參考橫截面C-C'。在第21A至21D中，相似的元件符號表示藉由與第20A至20D圖的結構相似的製程所形成之相以元素。然而，在第21A至20D圖中，n型區50N及p型區50P中之通道區包括相同的材料。舉例而言，包括矽之第二奈米結構54在p型區50P中為p型nano-FETs提供通道區，並在n型區50N中為n型nano-FETs提供通道區。舉例而言，可藉由同時從p型區50P及n型區50N兩者去除第一奈米結構52；在p型區50P中的第二奈米結構54周圍沉積閘極介電質100及閘極電極113P；在n型區50N中的第二奈米結構54周圍沉積閘極介電層100及閘極電極113N(例如，適用於p型nano-FET的閘極電極)，以形成第21A至21D圖的結構。在此等實施例中，如前文所說明，與p型區50P相比較，n型區50N中的磊晶源極/汲極區92的材料可不同。
第22A至22D圖例示根據利用FinFET而非nanoFET的一些替代實施例的元件的截面視圖。第22A 圖例示的橫截面類似於第1圖中所例示的參考橫截面A-A’(除了通過FinFET)。第22B圖例示的橫截面類似於第1圖中所例示的參考橫截面A-A’相似(除了通過FinFET)。第22C圖例示與第22B圖的橫截面平行的橫截面，該橫截面亦通過鰭片電極。第22D圖所例示的橫截面類似於第1圖中所例示的參考橫截面C-C’(除了通過FinFET。在第22A至22D圖中，相似的元件符號表示藉由與第20A至20D的結構相似的製程形成的相似元素。鰭片66並非具有交替的半導體層64，而係由單一半導體材料形成。通道區66’為鰭片電極66的閘極介電層100及閘極結構113覆蓋的區域。對於p型區50P及n型區50N二者，所例示結構相同，然而，閘極結構113及源極/汲極區92的材料可根據元件在其中形成的區而不同，如前文所說明。
實施例可實現優點。舉例而言，閘極電極鰭片提供與上層閘極觸點的接觸表面積的增加。繼而，增加的接觸表面積提供減少的閘極電阻及更為有效的元件。進一步地，可藉由控制低k值閘極介電層的高度來控制間隙填充窗口，從而在閘極大小不斷降低時提供設計選擇的彈性。實施例可被使用於nanoFET及FinFET元件二者，有利地提供電晶體設計的彈性。
一個實施例為包含在基材之上形成鰭片的方法。此方法亦包含在鰭片之上形成虛設閘極結構。此方法亦包含在虛設閘極結構的任一側上形成源極/汲極區。此方法亦包 含在源極/汲極區之上沉積第一層間介電質(ILD)。此方法亦包含使第一層間介電質凹陷並在第一層間介電質之上形成自對準遮罩。此方法亦包含進行閘極替換週期以用替換金屬閘極替換虛設閘極結構，閘極替換週期包含：去除虛設閘極結構以形成第一凹陷。此方法亦包含在第一凹陷中沉積閘極介電，在閘極介電之上形成金屬閘極，在金屬閘極上沉積金屬填充物，及回蝕閘極介電、金屬閘極、及金屬填充物，從而由金屬填充物形成電極鰭片。此方法亦包含形成接觸電極鰭片的側壁的閘極觸點。
在實施例中，鰭片包含在虛設閘極結構之下交替的第一奈米結構及第二奈米結構，柵極替換週期進一步包含：藉由去除虛設閘極結構之下的第一奈米結構來延伸第一凹陷。在實施例中，閘極替換週期進一步包含在沉積金屬填充物之前在金屬閘極之上沉積黏著層。在實施例中，電極鰭片具有沿著電極鰭片延伸的垂直接縫。在實施例中，電極鰭片在電極鰭片的上表面具有凹陷，凹陷對應至垂直接縫。在實施例中，此方法進一步包含，採用閘極遮罩填充鰭片電極之上的區域；在閘極遮罩之上沉積第二個層間介電質；在第二層間介電質中並通過閘極遮罩形成第二凹陷，第二凹陷暴露鰭片電極；及在第二凹陷中形成閘極觸點。在實施例中，在形成電極鰭片之後，閘極介電的垂直延伸範圍比電極鰭片更遠，金屬閘極的垂直延伸小於電極鰭片。在實施例中，閘極介電包含低k值介電材料的第一層及高k值介電材料的第二層，其中回蝕刻閘極介電將第一層與第 二層單獨地蝕刻，第二層被蝕刻得比第一層更深。在實施例中，高k值介電材料包含氧化鉿。
另一實施例為包含圖案化半導體基材以形成半導體鰭片的方法。此方法亦包含在半導體鰭片之上形成虛設閘極結構。此方法亦包含使虛設閘極結構的第一側上的半導體鰭片凹陷以形成第一凹陷。此方法亦包含在第一凹陷中沉積源極/汲極區。此方法亦包含在源極/汲極區之上沉積第一層間介電質。此方法亦包含去除虛設閘極結構以在第一層間介電質中形成第二凹陷，第二凹陷暴露出半導體鰭片的通道區。此方法亦包含在通道區之上的第二凹陷中沉積閘極介電。此方法亦包含在閘極介電之上的第二凹陷中沉積功函數層。此方法亦包含在功函數層之上沉積金屬填充物。此方法亦包含回蝕閘極介電及功函數層以在第一層間介電質中形成第三凹陷，金屬填充的部分保留在第三凹陷中作為鰭片電極。此方法亦包含在第三凹陷中形成自對準觸點，自對準觸點與鰭片電極的垂直部分交界。
在實施例中，半導體鰭片包含第一奈米結構及第二奈米結構的交替的層，且方法進一步包含：在第一奈米結構的暴露端部處的第一凹陷中形成第一內部間隔件；及藉由去除第一奈米結構的層來延伸第二凹陷，通道區包含由第一內部間隔件分離的第二奈米結構的層。在實施例中，閘極介電包含第一閘極介電及第二閘極介電，其中第一閘極介電包含低k值電介質材料且第二閘極介電包含高k值電介質材料。在實施例中，此方法進一步包含，使第一層 間介電質凹陷；及在第一層間介電質之上形成第二遮罩層，第二遮罩層的上表面與虛設閘極結構的上表面對齊。在實施例中，形成自對準觸點包含：在第二遮罩層及鰭片電極之上沉積第二層間介電質；形成通過第二層間介電質的開口，其中形成凹陷包含使用第二遮罩層作為蝕刻遮罩，開口暴露鰭片電極；及在開口及鰭片電極上沉積自對準觸點。
另一實施例為結構，包含第一奈米結構及第二奈米結構，設置在第一奈米結構之上，第二奈米結構藉由在第一奈米結構一個端部處的第一內部間隔件及藉由在第一奈米結構的相對端部的第二內部間隔件與第一奈米結構分離。此結構亦包含第一源極/汲極區，毗鄰第一內側間隔件設置，第一源極/汲極接觸第一奈米結構及第二奈米結構。此結構亦包含與第一源極/汲極區相對的每層第一內部間隔件毗鄰設置的閘極結構，閘極結構包裹圍繞第一奈米結構及第二奈米結構，閘極結構垂直延伸高於源極/汲極區，閘結構包含第一介電層、金屬柵極、閘極填充物，閘極填充物具有從金屬閘極突出的鰭片部分。此結構亦包含在鰭片部分的任一側上設置的閘極觸點，閘極觸點的部分介於鰭片部分與第一介電層之間。
在實施例中，此結構進一步包含介於第一介電層與金屬閘極之間的第二介電層，第二介電層具有與第一介電層相反的k值。在實施例中，第一介電層包含低k值介電材料，其中第二介電層包含高k值介電材料，第二介電層 包含諸如鉿、鋁、鋯、鑭、錳、鋇的金屬氧化物或矽酸鹽、鈦、鉛或其等的組合。在實施例中，第一介電層具有大於鰭片部分的垂直延伸範圍。在實施例中，閘極觸點具有與鰭片部分的側壁交界處，側壁交界處具有0奈米與8奈米之間的垂直長度。在實施例中，鰭片部分包含沿鰭片部分的中心線向下的垂直接縫。
上述概述數種實施例的特徵，以便熟習此項技藝者可更瞭解本揭露內容的態樣。熟習此項技藝者應當理解，熟習此項技藝者可輕易地使用本揭露內容作為設計或修改其他製程及結構之基礎，以實現本文中所介紹之實施例的相同目的及/或達成相同優點。熟習此項技藝者亦應當認知，此均等構造不脫離本揭露內容的精神及範圍，且在不脫離本揭露內容之精神及範圍之情況下，熟習此項技藝者可在本文中進行各種改變、替換、及變更。
上文概述了數個實施例或實例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例或實例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
50:基材
66:鰭片
66’:通道區
89:自對準遮罩
92:晶磊源極/汲極區
94:蝕刻停止層
96:第一層間介電質
101:第一閘極介電質
109f:鰭片電極
110:矽化物區
113N:閘極電極
114:閘極遮罩
115:第二層間介電質
122:觸點

Claims (10)

  1. 一種金屬閘極鰭片電極結構的形成方法，包括以下步驟：在一基材之上形成一鰭片；在該鰭片之上形成一虛設閘極結構；在該虛設閘極結構的任一側上形成一源極/汲極區；在該源極/汲極區之上沉積一第一層間介電質；使該第一層間介電質凹陷並在該第一層間介電質之上形成一自對準遮罩；進行一閘極替換週期以用一替換金屬閘極替換該虛設閘極結構，該閘極替換週期包括：去除該虛設閘極結構以形成一第一凹陷；在該第一凹陷中沉積一閘極介電，在該閘極介電之上形成一金屬閘極，在該金屬閘極上沉積一金屬填充物，及回蝕該閘極介電、該金屬閘極、及金屬填充物，以由該金屬填充物形成一電極鰭片；及形成一接觸電極鰭片的一側壁的一閘極觸點。
  2. 如請求項1所述之方法，其中該鰭片包括在該虛設閘極結構之下交替的一第一奈米結構及一第二奈米結構，該柵極替換週期進一步包括：藉由去除該虛設閘極結構之下的該第一奈米結構來延伸 該第一凹陷。
  3. 如請求項1所述之方法，其中該閘極替換週期進一步包括在沉積該金屬填充物之前在該金屬閘極之上沉積一黏著層。
  4. 如請求項1所述之方法，其中該電極鰭片具有沿著該電極鰭片延伸的接縫。
  5. 如請求項4所述之方法，其中該電極鰭片在該電極鰭片的一上表面具有一凹陷，該凹陷對應至該接縫。
  6. 一種金屬閘極鰭片電極結構的形成方法，包括以下步驟：圖案化一半導體基材以形成一半導體鰭片；在該半導體鰭片之上形成一虛設閘極結構；使該虛設閘極結構的一第一側上的該半導體鰭片凹陷以形成一第一凹陷；在該第一凹陷中沉積一源極/汲極區；在該源極/汲極區之上沉積一第一層間介電質；去除該虛設閘極結構以在該第一層間介電質中形成一第二凹陷，該第二凹陷暴露出該半導體鰭片的一通道區；在該通道區之上的該第二凹陷中沉積一閘極介電； 在該閘極介電之上的該第二凹陷中沉積一功函數層；在該功函數層之上沉積一金屬填充物；回蝕該閘極介電及該功函數層以在該第一層間介電質中形成一第三凹陷，該金屬填充的一部分保留在該第三凹陷中作為一鰭片電極；及在該第三凹陷中形成一自對準觸點，該自對準觸點與該鰭片電極的垂直部分交界。
  7. 如請求項6所述之方法，其中該半導體鰭片包括一第一奈米結構及一第二奈米結構的交替的層，進一步包括：在該第一奈米結構的暴露端部處的該第一凹陷中形成一第一內部間隔件；及藉由去除該第一奈米結構的該等層來延伸該第二凹陷，該通道區包括由該第一內部間隔件分離的該第二奈米結構的該等層。
  8. 如請求項6所述之方法，其中該閘極介電包括該第一閘極介電及該第二閘極介電，其中該第一閘極介電包括一低k值電介質材料且該第二閘極介電包括一高k值電介質材料。
  9. 一種金屬閘極鰭片電極結構，包括：一第一奈米結構； 一第二奈米結構，設置在該第一奈米結構之上，該第二奈米結構藉由在該第一奈米結構一個端部處的一第一內部間隔件及藉由在該第一奈米結構的相對端部的一第二內部間隔件與該第一奈米結構分離；一第一源極/汲極區，毗鄰該第一內部間隔件設置，該第一源極/汲極區接觸該第一奈米結構及該第二奈米結構；與該第一源極/汲極區相對的每層第一內部間隔件毗鄰設置的一閘極結構，該閘極結構包裹圍繞該第一奈米結構及該第二奈米結構，該閘極結構垂直延伸高於該源極/汲極區，該閘結構包括一第一介電層、一金屬柵極、一閘極填充物，該閘極填充物具有從該金屬閘極突出的一鰭片部分；及在該鰭片部分的任一側上設置的一閘極觸點，該閘極觸點的一部分介於該鰭片部分與該第一介電層之間，其中該閘極觸點包裹該鰭片部分。
  10. 如請求項9所述之結構，進一步包括介於該第一介電層與該金屬閘極之間的一第二介電層，該第二介電層具有與該第一介電層相反的一k值。
TW111143137A 2021-11-12 2022-11-11 金屬閘極鰭片電極結構及其形成方法 TWI878746B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163278532P 2021-11-12 2021-11-12
US63/278,532 2021-11-12
US17/700,998 US12310078B2 (en) 2021-11-12 2022-03-22 Method of forming metal gate fin electrode structure by etching back metal fill
US17/700,998 2022-03-22

Publications (2)

Publication Number Publication Date
TW202335062A TW202335062A (zh) 2023-09-01
TWI878746B true TWI878746B (zh) 2025-04-01

Family

ID=85522529

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111143137A TWI878746B (zh) 2021-11-12 2022-11-11 金屬閘極鰭片電極結構及其形成方法

Country Status (5)

Country Link
US (2) US12310078B2 (zh)
KR (1) KR102786248B1 (zh)
CN (1) CN115831872A (zh)
DE (1) DE102022107309B4 (zh)
TW (1) TWI878746B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211381B2 (en) 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10825918B2 (en) * 2019-01-29 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
JP7720282B2 (ja) * 2022-06-22 2025-08-07 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
US12334350B2 (en) * 2022-07-10 2025-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US20250248068A1 (en) * 2024-01-31 2025-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
TWI887076B (zh) * 2024-08-09 2025-06-11 聯華電子股份有限公司 半導體元件及其製作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202139462A (zh) * 2019-12-30 2021-10-16 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130187236A1 (en) 2012-01-20 2013-07-25 Globalfoundries Inc. Methods of Forming Replacement Gate Structures for Semiconductor Devices
US20130256802A1 (en) * 2012-03-27 2013-10-03 International Business Machines Corporation Replacement Gate With Reduced Gate Leakage Current
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9764950B2 (en) 2013-08-16 2017-09-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with one or more semiconductor columns
US9224833B2 (en) 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming a vertical device
US9653563B2 (en) 2014-04-18 2017-05-16 Taiwan Semiconductor Manufacturing Company Limited Connection structure for vertical gate all around (VGAA) devices on semiconductor on insulator (SOI) substrate
US9251888B1 (en) 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US10411113B2 (en) * 2015-05-22 2019-09-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US9779997B2 (en) 2015-12-31 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9923080B1 (en) 2017-02-02 2018-03-20 International Business Machines Corporation Gate height control and ILD protection
TWI727068B (zh) * 2017-07-03 2021-05-11 聯華電子股份有限公司 半導體裝置以及其製作方法
CN109427653B (zh) * 2017-08-31 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102295721B1 (ko) 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10811515B2 (en) 2018-09-18 2020-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having air-gap spacers
US11282934B2 (en) * 2019-07-26 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for metal gate electrode and method of fabrication
JP2022528073A (ja) 2020-02-17 2022-06-08 長江存儲科技有限責任公司 ハイブリッドウェハ接合方法およびその構造
US11476351B2 (en) 2020-02-18 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures and methods of fabricating the same in field-effect transistors
US11355410B2 (en) 2020-04-28 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Thermal dissipation in semiconductor devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202139462A (zh) * 2019-12-30 2021-10-16 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Also Published As

Publication number Publication date
DE102022107309B4 (de) 2025-12-31
TW202335062A (zh) 2023-09-01
KR20230070159A (ko) 2023-05-22
KR102786248B1 (ko) 2025-03-25
US12310078B2 (en) 2025-05-20
DE102022107309A1 (de) 2023-05-17
US20250338587A1 (en) 2025-10-30
US20230155002A1 (en) 2023-05-18
CN115831872A (zh) 2023-03-21

Similar Documents

Publication Publication Date Title
TWI878746B (zh) 金屬閘極鰭片電極結構及其形成方法
TWI882052B (zh) 半導體裝置及其製造方法
US11302793B2 (en) Transistor gates and method of forming
US12062695B2 (en) Transistor gate structures and methods of forming the same
TWI854640B (zh) 奈米結構場效電晶體及其製造方法
TWI843997B (zh) 半導體裝置、電晶體及形成半導體裝置的方法
TWI860699B (zh) 半導體裝置以及其形成之方法
TWI873528B (zh) 半導體裝置及方法
US20250301731A1 (en) Gate structures of nanostructure field-effect transistors (nano-fets) including a plurality of semiconductor based capping materials and methods
US12417920B2 (en) Transistor gate structure and method of forming
TWI821740B (zh) 奈米片的氟摻入方法
US20240379809A1 (en) Transistor gate structures
US12513956B2 (en) Semiconductor device and method of forming the same
US12243925B2 (en) Transistor gates and method of forming
US20260047139A1 (en) Semiconductor device and methods of forming same
CN120676708A (zh) 晶体管装置及其制造方法