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TW201729408A - 背側照明式(bsi)影像感測器之電壓偏壓金屬屏蔽及深溝槽隔離 - Google Patents

背側照明式(bsi)影像感測器之電壓偏壓金屬屏蔽及深溝槽隔離 Download PDF

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TW201729408A
TW201729408A TW105139138A TW105139138A TW201729408A TW 201729408 A TW201729408 A TW 201729408A TW 105139138 A TW105139138 A TW 105139138A TW 105139138 A TW105139138 A TW 105139138A TW 201729408 A TW201729408 A TW 201729408A
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pad
layer
opening
bdti
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TW105139138A
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許慈軒
王俊智
曾建賢
王銓中
洪豐基
許文義
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台灣積體電路製造股份有限公司
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Abstract

提供一種用於偏壓背側深溝槽隔離(BDTI)及/或偏壓背側屏蔽之背側照明式(BSI)影像感測器。一光偵測器經配置於一半導體基板中、橫向毗鄰於該半導體基板中之一周邊開口。一互連結構經配置於該半導體基板下方。一墊結構經配置於該周邊開口中，且穿過該周邊開口之一下部表面突出至該互連結構。一導電層電經耦合至該墊結構，且自該墊結構上方朝向該光偵測器橫向延伸。亦提供一種用於製造該BSI影像感測器之方法。

Description

背側照明式(BSI)影像感測器之電壓偏壓金屬屏蔽及深溝槽隔離
本發明實施例係有關影像感測器及其製造方法。
諸多現代電子裝置包含將光學影像轉換為表示光學影像之數位資料之互補式金屬氧化物半導體(CMOS)影像感測器。通常用於電子裝置中之一種類型之CMOS影像感測器係一背側照明式(BSI)影像感測器。一BSI影像感測器包括一光偵測器陣列，該光偵測器陣列上覆於一互連結構且經組態以接收與該互連結構相對之一側上之輻射。此配置允許輻射不受互連結構中之導電構件阻擋而照射於光偵測器上，使得BSI影像感測器具有對入射輻射之高敏感度。
因此，如可自上文瞭解，本揭露提供一種用於偏壓BDTI及/或偏壓背側屏蔽之影像感測器。一光偵測器配置於一半導體基板中、橫向毗鄰於該半導體基板中之一周邊開口。一互連結構配置於該半導體基板下方。一墊結構配置於該周邊開口中，且穿過該周邊開口之一下部表面突出至該互連結構。一導電層電耦合至該墊結構，且自該墊結構上方朝向該光偵測器橫向延伸。 在其他實施例中，本揭露提供一種用於製造用於偏壓BDTI及/或偏壓背側屏蔽之一影像感測器之方法。形成覆蓋一半導體基板之一介電質層。執行至該介電質層及該半導體基板中之一蝕刻以在該半導體基板中形成橫向毗鄰於該半導體基板中之一光偵測器之一周邊開口。在該周邊開口中形成一墊結構且該墊結構穿過該周邊開口之一下部表面突出至下伏於該半導體基板之一互連結構。形成電耦合至該墊結構且自該墊結構上方朝向該光偵測器橫向延伸之一導電層。 在又一實施例中，本揭露提供一種用於偏壓BDTI及/或偏壓背側屏蔽之影像感測器。一光偵測器陣列配置於一半導體基板中、橫向毗鄰於該半導體基板中之一周邊開口。一墊結構配置於該周邊開口中且穿過該周邊開口之一下部表面突出至一下伏互連結構。一導電層電耦合至該墊結構且自該墊結構上方朝向該光偵測器橫向延伸。該導電層根據一第一柵格圖案橫向配置於彩色濾波器開口之間，且該等彩色濾波器開口重疊該等光偵測器中之各別者。一BDTI結構延伸至該半導體基板中且根據一第二柵格圖案橫向配置於該等光偵測器之間。
本揭露提供用於實施本揭露之不同構件之諸多不同實施例或實例。下文闡述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且並非意欲為限制性的。舉例而言，在以下說明中一第一構件在一第二構件上方或該第二構件上形成可包含其中第一構件與第二構件直接接觸地形成之實施例且亦可包含其中額外構件可形成於第一構件與第二構件之間使得第一構件與第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考編號及/或字母。此重複係出於簡單及清晰目的且並非本質上指示所論述之各種實施例及/或組態之間的一關係。 此外，可在本文中為易於說明而使用空間相對術語(諸如「下面」、「下方」、「下部」、「上面」、「上部」及諸如此類)來闡述一個元件或構件與另一元件或構件之關係，如各圖中所圖解說明。該等空間相對術語意欲囊括在使用或操作中之裝置之除圖中所繪示定向之外的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)且可因此同樣地理解本文中所使用之空間相對描述語。 某些背側照明式(BSI)影像感測器包括配置於上覆於一互連結構之一半導體基板內之一光偵測器陣列。光偵測器自接近互連結構處延伸至半導體基板中且經組態以自半導體基板之一上部側接收輻射。一背側深溝槽隔離(BDTI)結構及/或一背側屏蔽結構配置於半導體結構之上部側上且橫向配置於像素感測器之間以定義在相鄰光偵測器之間提供光學隔離之各別柵格圖案。BDTI結構延伸至半導體基板中，而背側屏蔽結構侷限於半導體基板上方。 儘管存在BDTI結構及背側屏蔽結構之光學益處，但BDTI結構及/或背側屏蔽結構可促進相鄰光偵測器之間的電荷洩漏。BDTI結構係導電的且保持浮動(亦即，無偏壓)，使得電荷可藉助BDTI結構在光偵測器之間流動。此外，背側屏蔽結構係導電的且透過半導體基板及互連結構間接接地。如此，背側屏蔽結構之一接地路徑可具有一高電阻且電荷可藉助背側屏蔽結構在光偵測器之間流動。 本申請案係針對一種用於偏壓BDTI及/或偏壓背側屏蔽之BSI影像感測器。在某些實施例中，一光偵測器配置於一半導體基板中、橫向毗鄰於半導體基板中之一周邊開口，且一墊結構配置於周邊開口內。一互連結構配置於半導體基板下方，且墊結構穿過周邊開口之一下部表面突出至互連結構。一導電層電耦合至墊結構且自墊結構上方處朝向光偵測器橫向延伸。在某些實施例中，導電層橫向延伸至橫向環繞光偵測器之一BDTI結構，且與BDTI結構電耦合。此外，在某些實施例中，導電層包括橫向環繞光偵測器之一背側屏蔽結構，使得背側屏蔽結構電耦合至墊結構。 藉由將背側屏蔽結構及/或BDTI結構電耦合至墊結構，可加偏壓於背側屏蔽結構及/或BDTI結構。舉例而言，背側屏蔽結構及/或BDTI結構可透過墊結構電耦合至接地。此外，藉由透過導電層加偏壓於背側屏蔽結構及/或BDTI結構，可透過一低電阻路徑加偏壓於背側屏蔽結構及/或BDTI結構。前述內容繼而允許有利地最小化光偵測器之間的洩漏電流，同時亦提供光偵測器之間的光學隔離。 參考圖1，提供用於偏壓BDTI及/或偏壓背側屏蔽之一BSI影像感測器之某些實施例之一剖面圖100 。如所圖解說明，一感測器晶片102 透過感測器晶片102 之一互連結構106 配置於一支撐結構104 上方且接合至該支撐結構。在某些實施例中，感測器晶片102 藉由一熔合接合或一混合接合而接合至支撐結構104 。舉例而言，支撐結構104 可為一積體電路(IC)晶片或一載體基板。 互連結構106 下伏於感測器晶片102 之一半導體基板108 ，且包括堆疊於一層間介電質(ILD)區116 內且由互連通路118 互連之導電構件112 、114 之互連層110 。為易於圖解說明，僅標記互連層110 中之一者、導電構件112 、114 中之某些導電構件及互連通路118 中之一者。此外，互連層110 可(舉例而言)藉由混合接合或藉由穿過半導體基板108 及互連結構106 延伸至支撐結構104 之一貫穿互連件通路(TIV) (未展示)而電耦合至支撐結構104 。 一光偵測器陣列120 及一周邊開口122 彼此橫向間隔開地配置於半導體基板108 中。為易於圖解說明，僅標記光偵測器120 中之一者。周邊開口122 配置於半導體基板108 之一周邊處且由一墊結構124 及一介電質區126 填充。墊結構124 突出穿過介電質區126 及周邊開口122 之一下部表面以與互連結構106 電耦合。介電質區126 使墊結構124 與半導體基板108 電絕緣，且覆蓋半導體基板108 。此外，介電質區126 包括配置於光偵測器120 中之各別者上方且經組態以容納各別彩色濾波器(未展示)之一彩色濾波器開口陣列128 。為易於圖解說明，僅標記彩色濾波器開口128 中之一者。 一導電層130 配置於墊結構124 上方、位於介電質區126 中且藉由自導電層130 延伸至墊結構124 之一插塞結構132 而電耦合至墊結構124 。此外，導電層130 自墊結構124 上方處朝向光偵測器陣列120 橫向延伸。在某些實施例中，導電層130 包括配置於光偵測器120 上方且根據一柵格圖案橫向配置於光偵測器120 及/或彩色濾波器開口128 之間的一背側屏蔽結構134 。柵格圖案有利地提供光偵測器120 及/或彩色濾波器開口128 之間的光學隔離。 在某些實施例中，一接地結構136 及/或一BDTI結構138 配置於導電層130 下方並電耦合至該導電層，且自接近導電層130 處延伸至半導體基板108 中。接地結構136 進一步橫向配置於光偵測器陣列120 與墊結構124 之間。BDTI結構138 根據一柵格圖案進一步橫向配置於光偵測器120 之間以有利地提供光偵測器120 之間的光學隔離。在某些實施例中，BDTI結構138 與導電層130 間隔開且透過接地結構136 電耦合至導電層130 。 藉由將背側屏蔽結構134 及/或BDTI結構138 電耦合至墊結構124 ，背側屏蔽結構134 及/或BDTI結構138 可有利地接地或以其他方式加偏壓。此外，藉由透過導電層130 加偏壓於背側屏蔽結構134 及/或BDTI結構138 ，背側屏蔽結構134 及/或BDTI結構138 可透過一低電阻路徑有利地接地或以其他方式加偏壓。前述內容繼而有利地允許最小化光偵測器120 之間的洩漏電流，同時亦提供光偵測器120 之間的光學隔離。 參考圖2A至圖2X，提供圖1之BSI影像感測器之某些較詳細實施例之剖面圖200A 至剖面圖200X 。 如圖2A之剖面圖200A 所圖解說明，一支撐結構104 係一IC晶片且支撐其上方之一感測器晶片102 。支撐結構104 在支撐結構104 及感測器晶片102 之各別第一互連結構202 與第二互連結構106 之間的一界面處接合至感測器晶片102 。在某些實施例中，支撐結構104 在第一互連結構202 與第二互連結構106 之間的界面處熔合接合至感測器晶片102 。 第一互連結構202 及第二互連結構106 包括垂直堆疊於各別ILD區210 、116 內之各別互連層204 、206 、110 、208 。ILD區210 區116 可為(舉例而言)二氧化矽、一低κ介電質(亦即，具有小於大約3.9之一介電常數κ之一介電質)或某些其他介電質。互連層204 、206 、110 、208 由各別導電構件212 、112 、114 (諸如導電線)定義且藉由延伸於相鄰互連層之間的互連通路118 、214 彼此電耦合。此外，互連層204 、206 、110 、208 藉由延伸於電子裝置216 與相鄰於電子裝置216 之互連層206 、110 之間的接點通路218 而電耦合至支撐結構104 及感測器晶片102 之電子裝置216 。互連層204 、206 、110 、208 、導電構件212 、112 、114 、 接點通路218 及互連通路118 、214 可為(舉例而言)一金屬(諸如銅、鋁、或鎢)、經摻雜多晶矽或某些其他導電材料。此外，為易於圖解說明而僅標記互連層204 、206 、110 、208 中之某些互連層、接點通路218 中之一者、互連通路118 、214 中之某些互連通路及導電構件212 、112 、114 中之某些導電構件。 電子裝置216 配置於支撐結構104 及感測器晶片102 之各別第一半導體基板220 及第二半導體基板108 上、介於第一半導體基板220 及第二半導體基板108 與第一互連結構202 及第二互連結構106 之間。電子裝置216 可為(舉例而言)邏輯裝置，諸如電晶體、電容器或記憶體單元。為易於圖解說明，僅標記電子裝置216 中之一者。第一半導體基板220 下伏於第一互連結構202 且第二半導體基板108 上覆於第二互連結構106 。第一半導體基板220 及第二半導體基板108 可為(舉例而言)矽或某些其他半導體材料之塊體基板。 一光偵測器陣列120 配置於第二半導體基板108 中且一第一介電質層222 覆蓋第二半導體基板108 。為易於圖解說明，僅標記光偵測器120 中之一者。光偵測器120 可為(舉例而言)與第二半導體基板108 之環繞區相反之一摻雜類型(例如，n型或p型)之經摻雜區以在光偵測器120 與環繞區之間的界面處定義各別PN接面。第一介電質層222 可為(舉例而言)二氧化矽、一高κ介電質(亦即，具有大於大約3.9之一介電常數κ之一介電質)、某些其他介電質或前述各項之一組合。 一TIV224 穿過第一介電質層222 、第二半導體基板108 及第二互連結構106 延伸至第一互連結構202 之一第一導電構件212 。此外，TIV224 橫向接觸第二互連結構106 之一第二導電構件112 以將第一導電構件212 與第二導電構件112 電耦合。在某些實施例中，TIV224 之一上部或頂部表面與第一介電質層222 之一上部或頂部表面共面。此外，在某些實施例中，TIV224 之一寬度W 在第二半導體基板108 與第二互連結構106 之間的一界面處離散地漸縮。TIV224 可為(舉例而言)金屬(諸如銅)或某些其他導電材料。 一第二介電質層226 覆蓋第一介電質層222 及TIV224 ，且一接地結構136 、一BDTI結構138 及一周邊開口122 穿過第一介電質層222 及第二介電質層226 延伸至第二半導體基板108 中。第二介電質層226 可為(舉例而言)氮化矽或某些其他介電質。接地結構136 橫向配置於光偵測器陣列120 與TIV224 之間，且BDTI結構138 根據一柵格圖案橫向配置於光偵測器120 之間以提供光偵測器120 之間的光學隔離。在某些實施例中，接地結構136 橫向延伸(未展示)以與BDTI結構138 接觸及電耦合。此外，在某些實施例中，BDTI結構138 及接地結構136 之上部或頂部表面與第二介電質層226 之一上部或頂部表面共面。周邊開口122 橫向配置於TIV224 之與BDTI結構138 及接地結構136 相對之一側上且進一步配置於第二半導體基板108 之一周邊處。 一第三介電質層228 給周邊開口122 加襯，且一墊結構124 在第三介電質層228 上方配置於周邊開口122 中。第三介電質層228 侷限於周邊開口122 且可為(舉例而言)二氧化矽或某些其他介電質。在某些實施例中，第三介電質層228 具有一下部表面(其具有分別配置於墊結構124 之相對側上之凹槽230 )及/或具有與第二介電質層226 之上部或頂部表面共面之一上部或頂部表面。為易於圖解說明，僅標記凹槽230 中之一者。 墊結構124 包含一基底區232 及下伏於基底區232 之一突出區234 。基底區232 侷限於周邊開口122 且配置於第三介電質層228 之下部表面上。此外，基底區232 具有與第三介電質層228 之相鄰側壁表面橫向間隔開之側壁表面。突出區234 橫向配置於墊結構124 之相對側上且自基底區232 、穿過第三介電質層228 及周邊開口122 之一下部表面突出至第二互連結構106 之一第三導電構件114 。第三導電構件114 電耦合至第二互連結構106 之第二導電構件112 ，使得墊結構124 藉助TIV224 電耦合至支撐結構104 。在某些實施例中，墊結構124 進一步包含穿過基底區232 延伸至分別在墊結構124 之相對側上之突出區234 中之墊開口236 。墊結構124 可為(舉例而言)金屬(諸如鋁銅)或某些其他導電材料。為易於圖解說明，僅由一虛線框部分地突出顯示突出區234 ，且僅標記墊開口236 中之一者。 一第四介電質層238 填充墊結構124 上方之周邊開口122 ，且一導電層130 配置於第四介電質層238 上方。第四介電質層238 可為(舉例而言)二氧化矽或某些其他介電質。此外，第四介電質層238 可具有係凹面及/或與第二介電質層226 之上部或頂部表面大約相齊之一上部或頂部表面。導電層130 藉由自導電層130 穿過第四介電質層238 延伸至墊結構124 之一插塞結構132 而電耦合至墊結構124 。此外，導電層130 自第四介電質層238 上方橫向延伸至BDTI結構138 及接地結構136 上方，且電耦合至BDTI結構138 及接地結構136 。在某些實施例中，導電層130 藉由直接接觸而與BDTI結構138 及/或接地結構136 電耦合。導電層130 及插塞結構132 可為(舉例而言)一金屬(諸如鎢或銅)或某些其他導電材料。 導電層130 之一背側屏蔽結構134 配置於BDTI結構138 上方並電耦合至該BDTI結構，且根據一柵格圖案橫向配置於彩色濾波器開口128 之間以提供光偵測器120 及/或彩色濾波器開口128 之間的光學隔離。為易於圖解說明，僅標記彩色濾波器開口128 中之一者。在某些實施例中，背側屏蔽結構134 直接接觸BDTI結構138 。彩色濾波器開口128 重疊光偵測器120 中之各別者且穿過導電層130 、第二介電質層226 及覆蓋導電層130 之一第五介電質層240 延伸至第一介電質層222 。此外，彩色濾波器開口128 經組態以容納對應於光偵測器120 之彩色濾波器(未展示)，且由一第六介電質層242 加襯。第五介電質層240 及第六介電質層242 可包括(舉例而言)二氧化矽、氮氧化矽、某些其他介電質或前述各項之一組合。 藉由將墊結構124 電耦合至支撐結構104 ，墊結構124 可透過支撐結構104 接地或以其他方式加偏壓。此外，藉由透過導電層130 將BDTI結構138 、背側屏蔽結構134 及接地結構136 電耦合至墊結構124 ，BDTI結構138 、背側屏蔽結構134 及接地結構136 可接地或以其他方式加偏壓。有利地，使BDTI結構138 、背側屏蔽結構134 及接地結構136 接地或以其他方式加偏壓允許光偵測器120 之間的洩漏電流最小化。 如圖2B之剖面圖200B 所圖解說明，提供圖2A之一變體，其中省略一接地結構136 。 如圖2C之剖面圖200C 所圖解說明，提供圖2A之一變體，其中一第七介電質層244 插置於一導電層130 與下伏於導電層130 之一BDTI結構138 之間以將導電層130 與BDTI結構138 電絕緣。第七介電質層244 可為(舉例而言)二氧化矽或某些其他介電質。導電層130 突出穿過第七介電質層244 以與皆下伏於導電層130 之一插塞結構132 及一接地結構136 電耦合。在某些實施例中，導電層130 突出穿過第七介電質層244 以直接接觸插塞結構132 及/或接地結構136 。插塞結構132 垂直於一墊結構124 延伸並與該墊結構電耦合，且接地結構136 橫向延伸(未展示)至BDTI結構138 並與該BDTI結構電耦合。如此，BDTI結構138 透過接地結構136 電耦合至導電層130 及墊結構124 。在某些實施例中，插塞結構132 直接接觸墊結構124 ，及/或接地結構136 直接接觸BDTI結構138 。 如圖2D之剖面圖200D 所圖解說明，提供圖2A之一變體，其中省略一BDTI結構138 。 如圖2E之剖面圖200E 所圖解說明，提供圖2A之一變體，其中省略一接地結構136 及一BDTI結構138 。 如圖2F之剖面圖200F 所圖解說明，提供圖2A之一變體，其中省略一背側屏蔽結構134 及一BDTI結構138 。 如圖2G之剖面圖200G 所圖解說明，提供圖2A之一變體，其中省略一背側屏蔽結構134 、一接地結構136 及一BDTI結構138 。此外，一導電層130 自一墊結構124 上方橫向延伸至橫向於一光偵測器陣列120 與一TIV224 (其將墊結構124 電耦合至一支撐結構104 )之間之一位置。 如圖2H之剖面圖200H 所圖解說明，提供圖2A之一變體，其中省略一背側屏蔽結構134 。此外，在某些實施例中，一接地結構136 橫向延伸(未展示)至一BDTI結構138 且與BDTI結構138 電耦合。 如圖2I之剖面圖200I 所圖解說明，提供圖2A之一變體，其中一感測器晶片102 經混合接合至下伏於感測器晶片102 之一支撐結構104 。一混合接合包括兩個或兩個以上接合，舉例而言，諸如介電質之間之一接合及金屬之間之一接合。此外，與圖2A相比，省略將感測器晶片102 電耦合至支撐結構104 之一TIV224 。替代地，感測器晶片102 係 藉由支撐結構104 及感測器晶片102 之各別第一接墊246 及第二接墊248 (其經配置於感測器晶片102 與支撐結構104 之間之一界面處)而電耦合至支撐結構104 。 第一接墊246 及第二接墊248 係配置於支撐結構104 及感測器晶片102 之各別ILD區210 、 116 中。此外，第一接墊246 及第二接墊248 係藉由延伸於第一接墊246 及第二接墊248 與相鄰互連層204 、208 之間的額外互連通路250 而電耦合至支撐結構104 及感測器晶片102 的相鄰互連層204 、208 。第一接墊246 及第二接墊248 的表面係配置於感測器晶片102 與支撐結構104 之間的界面處，且第一接墊246 之表面接觸第二接墊248 之相對表面以與第二接墊248 電耦合。第一接墊246 及第二接墊248 以及額外互連通路250 可為(舉例而言)一金屬(諸如鎢或銅)或某些其他導電材料。此外，為易於圖解說明，僅標記第一接墊246 及第二接墊248 中之某些接墊以及額外互連通路250 中之某些額外互連通路。 藉由將第一接墊246 及第二接墊248 電耦合於支撐結構104 與感測器晶片102 之間的界面處，墊結構124 可透過支撐結構104 接地或以其他方式加偏壓。此外，藉由透過經配置於其上方之一導電層130 將一BDTI結構138 、一背側屏蔽結構134 及一接地結構136 電耦合至墊結構124 ，BDTI結構138 、背側屏蔽結構134 及接地結構136 可被接地或以其他方式加偏壓。有利地，使BDTI結構138 、背側屏蔽結構134 及接地結構136 接地或以其他方式加偏壓允許感測器晶片102 之光偵測器120 之間的洩漏電流最小化。 如圖2J之剖面圖200J 所圖解說明，提供圖2I之一變體，其中省略一接地結構136 。 如圖2K之剖面圖200K 所圖解說明，提供圖2I之一變體，其中一第七介電質層244 經插置於一導電層130 與下伏於導電層130 之一BDTI結構138 之間，以將導電層130 與BDTI結構138 電絕緣。導電層130 突出穿過第七介電質層244 以與皆下伏於導電層130 之一插塞結構132 及一接地結構136 電耦合。插塞結構132 垂直於一墊結構124 延伸並與該墊結構電耦合，且在某些實施例中，接地結構136 橫向延伸(未展示)至BDTI結構138 並與該BDTI結構電耦合。 如圖2L之剖面圖200L 所圖解說明，提供圖2I之一變體，其中省略一BDTI結構138 。 如圖2M之剖面圖200M 所圖解說明，提供圖2I之一變體，其中省略一接地結構136 及一BDTI結構138 。 如圖2N之剖面圖200N 所圖解說明，提供圖2I之一變體，其中省略一背側屏蔽結構134 及一BDTI結構138 。 如圖2O之剖面圖200O 所圖解說明，提供圖2I之一變體，其中省略一背側屏蔽結構134 、一接地結構136 及一BDTI結構138 。此外，一導電層130 自一墊結構124 上方橫向延伸至毗鄰於一光偵測器陣列120 而橫向配置之一位置。 如圖2P之剖面圖200P 所圖解說明，提供圖2I之一變體，其中省略一背側屏蔽結構134 。此外，在某些實施例中，一接地結構136 橫向延伸(未展示)至一BDTI結構138 且與BDTI結構138 電耦合。 如圖2Q之剖面圖200Q 所圖解說明，提供圖2A之一變體，其中一支撐結構104 係一載體基板，且省略將感測器晶片102 電耦合至支撐結構104 之一TIV224 。此外，在某些實施例中，一墊結構124 係透過經配置於墊結構124 下方之一互連結構106 電耦合至一相鄰墊結構(未展示)。 藉由將墊結構124 電耦合至一相鄰墊結構，墊結構124 可透過相鄰墊結構被接地或以其他方式加偏壓。此外，藉由透過經配置於其上方之一導電層130 將一BDTI結構138 、一背側屏蔽結構134 及一接地結構136 電耦合至墊結構124 ，BDTI結構138 、背側屏蔽結構134 及接地結構136 可被接地或以其他方式加偏壓。有利地，使BDTI結構138 、背側屏蔽結構134 及接地結構136 接地或以其他方式加偏壓允許感測器晶片102 之光偵測器120 之間的洩漏電流最小化。 如圖2R之剖面圖200R 所圖解說明，提供圖2Q之一變體，其中省略一接地結構136 。 如圖2S之剖面圖200S 所圖解說明，提供圖2Q之一變體，其中一第七介電質層244 插置於一導電層130 與下伏於導電層130 之一BDTI結構138 之間以將導電層130 與BDTI結構138 電絕緣。導電層130 突出穿過第七介電質層244 以與皆下伏於導電層130 之一插塞結構132 及一接地結構136 電耦合。插塞結構132 垂直於一墊結構124 延伸並與該墊結構電耦合，且在某些實施例中，接地結構136 橫向延伸(未展示)至BDTI結構138 並與該BDTI結構電耦合。 如圖2T之剖面圖200T 所圖解說明，提供圖2Q之一變體，其中省略一BDTI結構138 。 如圖2U之剖面圖200U 所圖解說明，提供圖2Q之一變體，其中省略一接地結構136 及一BDTI結構138 。 如圖2V之剖面圖200V 所圖解說明，提供圖2Q之一變體，其中省略一背側屏蔽結構134 及一BDTI結構138 。 如圖2W之剖面圖200W 所圖解說明，提供圖2Q之一變體，其中省略一背側屏蔽結構134 、一接地結構136 及一BDTI結構138 。此外，一導電層130 自一墊結構124 上方橫向延伸至毗鄰於一光偵測器陣列120 而橫向配置之一位置。 如圖2X之剖面圖200X 所圖解說明，提供圖2Q之一變體，其中省略一背側屏蔽結構134 。此外，在某些實施例中，一接地結構136 橫向延伸(未展示)至一BDTI結構138 且與BDTI結構138 電耦合。 參考圖3A及圖3B，提供圖1之BSI影像感測器之某些實施例之俯視圖300A 、300B 。舉例而言，可沿著平分圖1之BSI影像感測器中之一導電層130 之一厚度(亦即，頂部表面與底部表面之間的一距離)之一水平平面獲得俯視圖300A 、300B 。 如圖3A之俯視圖300A 所圖解說明，導電層130 配置於一介電質區126 上方，且包括一封圍結構302 、一接點結構304 及一背側屏蔽結構134 。封圍結構302 、接點結構304 及背側屏蔽結構134 彼此橫向間隔開，且藉由導電層130 之自封圍結構302 延伸至接點結構304 及背側屏蔽結構134 之橫向延伸部306 而彼此電耦合。為易於圖解說明，僅標記橫向延伸部306 中之一者。 封圍結構302 橫向環繞背側屏蔽結構134 且橫向配置於接點結構304 與背側屏蔽結構134 之間。封圍結構302 可具有(舉例而言)一方形環形狀佔用面積。一佔用面積可為(舉例而言)至一水平平面上之一個二維投影。在某些實施例中，封圍結構302 配置於一接地結構136 (以幻影展示)上方且電耦合至該接地結構。接地結構136 可具有(舉例而言)一正方形形狀佔用面積、一方形環形狀佔用面積或一圓形佔用面積。此外，在某些實施例中，封圍結構302 配置於一TIV (未展示)上方且與該TIV電絕緣。舉例而言，TIV可橫向配置於接地結構136 與封圍結構302 之一外側壁表面之間。 接點結構304 毗鄰於封圍結構302 而橫向配置，且定位於一墊結構124 (以幻影展示)上方並電耦合至該墊結構。墊結構124 經組態以使接點結構304 及因此導電層130 接地或以其他方式加偏壓。此外，接點結構304 與橫向環繞封圍結構302 之額外墊結構308 (以幻影展示)橫向間隔開。額外墊結構308 在介電質區126 中之墊開口310 下方配置於介電質區126 中。為易於圖解說明，僅標記額外墊結構308 中之一者及墊開口310 中之一者。 背側屏蔽結構134 與封圍結構302 橫向間隔開，且根據一柵格圖案橫向配置於彩色濾波器開口128 之間以提供彩色濾波器開口128 之間的光學隔離。彩色濾波器開口128 對應於下伏於彩色濾波器開口128 之光偵測器(未展示)，且經組態以容納對應於光偵測器之彩色濾波器(未展示)。彩色濾波器開口128 及彩色濾波器可以(舉例而言)一種一對一對應而對應於光偵測器。彩色濾波器經組態以傳輸經指派色彩或波長之輻射，而濾除其他色彩或波長之輻射，且光偵測器經組態以吸收入射輻射。 在某些實施例中，一BDTI結構138 (以幻影展示)配置於背側屏蔽結構134 下方且電耦合至該背側屏蔽結構。BDTI結構138 根據一柵格圖案橫向配置於光偵測器之間以提供光偵測器之間的光學隔離。在某些實施例中，BDTI結構138 自背側屏蔽結構134 橫向偏移。橫向偏移可為(舉例而言)相對於BDTI結構138 及背側屏蔽結構134 之形心。 如圖3B之俯視圖300B 所圖解說明，提供圖3A之一變體，其中省略一導電層130 之一接點結構304 。此外，導電層130 之一封圍結構302 擴展至覆蓋一墊結構124 並與該墊結構電耦合，且上覆於額外墊結構308 之墊開口310 延伸穿過導電層130 。 儘管將圖3A及圖3B圖解說明及闡述為包括具有一背側屏蔽結構134 之一導電層130 ，但可在替代實施例中省略背側屏蔽結構134 。連同背側屏蔽結構134 一起，亦可省略自導電層130 之一封圍結構302 橫向延伸至背側屏蔽結構134 之橫向延伸部306 。 參考圖4A及圖4B，提供分別在不具有及具有柵格移位之情況下之圖1之BSI影像感測器之某些實施例的剖面圖400A 、400B 。 如圖4A之剖面圖400A 所圖解說明，一導電層130 之一背側屏蔽結構134 上覆於一BDTI結構138 。背側屏蔽結構134 配置於一介電質區126 中且根據一第一柵格圖案進一步橫向配置於彩色濾波器開口128 之間。此外，背側屏蔽結構134 由重疊以定義第一柵格圖案之第一柵格分段402 定義。BDTI結構138 穿過介電質區126 延伸至容納光偵測器120 之一半導體基板108 中且根據一第二柵格圖案橫向配置於光偵測器120 之間。此外，BDTI結構138 由重疊以定義第二柵格圖案之第二柵格分段404 定義。為易於圖解說明，僅標記光偵測器120 中之一者、彩色濾波器開口128 中之一者、第一柵格分段402 中之一者及第二柵格分段404 中之一者。 第一柵格分段402 及第二柵格分段404 係橫向封圍各別開口(未標記)之分別背側屏蔽結構134 及BDTI結構138 之區且可具有(舉例而言)方形環形狀佔用面積。在某些實施例中，第一柵格分段402 橫向封圍容納介電質區126 中之某些介電質區之中心開口及彩色濾波器開口128 ，及/或第二柵格分段404 橫向封圍容納光偵測器120 之中心開口。此外，第一柵格分段402 對應於第二柵格分段404 且與對應第二柵格分段404 垂直對準。在某些實施例中，第一柵格分段402 與第二柵格分段404 之間的對應係一對一。此外，在某些實施例中，第一柵格分段與第二柵格分段404 之間的垂直對準係相對於第一柵格分段402 及第二柵格分段404 之形心或外側邊緣。舉例而言，一第一柵格分段402 之一形心可沿著一垂直軸線A 與第二柵格分段404 中之一對應者(未標記)之一形心垂直對準。 如圖4B之剖面圖400B 所圖解說明，提供圖4B之一變體，其中定義一背側屏蔽結構134 之第一柵格分段402 自定義一BDTI結構138 之第二柵格分段404 橫向移位。為易於圖解說明，僅標記第一柵格分段402 及第二柵格分段404 中之某些柵格分段。在某些實施例中，第一柵格分段與第二柵格分段404 之間的橫向偏移係相對於第一柵格分段402 及第二柵格分段404 之形心或外側邊緣。舉例而言，一第一柵格分段402 之一形心及第二柵格分段404 之一對應者(未標記)之一形心可分別配置於一第一垂直軸線A1 及一第二垂直軸線A2 處，且第一垂直軸線A1 及一第二垂直軸線A2 可橫向偏移達一量O 。 參考圖5A至圖5C及圖6至圖22，提供用於製造用於偏壓BDTI及/或偏壓背側屏蔽之一BSI影像感測器之一方法之某些實施例之一系列剖面圖500A 至剖面圖500C 、 剖面圖600 至剖面圖2200 。 如圖5A之剖面圖500A 所圖解說明，一支撐結構104 係一IC晶片，且一感測器晶片102 配置於支撐結構104 上方並接合至該支撐結構。支撐結構104 及感測器晶片102 藉由支撐結構104 及感測器晶片102 之各別第一互連結構202 與第二互連結構106 之間的熔合接合而接合。第一互連結構202 及第二互連結構106 包括垂直堆疊於各別ILD區210 、116 內之各別互連層204 、206 、110 、208 。互連層204 、206 、110 、208 由各別導電構件212 、112 、114 定義且藉由延伸於相鄰互連層之間的互連通路118 、214 而彼此電耦合。此外，互連層204 、206 、110 、208 藉由延伸於電子裝置216 與相鄰於電子裝置216 之互連層206 、110 之間的接點通路218 而電耦合至支撐結構104 及感測器晶片102 之電子裝置216 (諸如邏輯裝置)。為易於圖解說明，僅標記互連層204 、206 、110 、208 中之某些互連層、接點通路218 中之一者、互連通路118 、214 中之一者、導電構件212 、112 、114 中之某些導電構件及電子裝置216 中之一者。 電子裝置216 配置於支撐結構104 及感測器晶片102 之各別第一半導體基板220 及第二半導體基板108 上、介於第一半導體基板220 及第二半導體基板108 與第一互連結構202 及第二互連結構106 之間。第一半導體基板220 下伏於第一互連結構202 ，且第二半導體基板108 上覆於第二互連結構106 。此外，一光偵測器陣列120 配置於第二半導體基板108 中。在某些實施例中，光偵測器120 自第二互連結構106 與第二半導體基板108 之間的一界面遠離第二互連結構106 延伸至第二半導體結構108 中。 如圖5B之剖面圖500B 所圖解說明，提供圖5A之一變體，其中一感測器晶片102 配置於一支撐結構104 上方且藉由支撐結構104 及感測器晶片102 之各別第一互連結構202 與第二互連結構106 之間的混合接合而接合至該支撐結構。第一互連結構202 經組態以透過一第一外表面502 接合且包括配置於第一外表面502 處之第一接墊246 。第二互連結構106 經組態以透過一第二外表面504 接合且包括配置於第二外表面504 處之第二接墊248 。第一接墊246 及第二接墊248 藉由延伸於第一接墊246 及第二接墊248 與相鄰互連層204 、208 之間的額外互連通路250 而電耦合至支撐結構104 及感測器晶片102 之相鄰互連層204 、208 。為易於圖解說明，僅標記第一接墊246 及第二接墊248 中之某些接墊及額外互連通路250 中之某些額外互連通路。 如圖5C之剖面圖500C 所圖解說明，提供圖5A之一變體，其中一支撐結構104 係矽或另一半導體材料之一塊體半導體基板，且一感測器晶片102 配置於支撐結構104 上方並接合至該支撐結構。感測器晶片102 藉由感測器晶片102 之一互連結構106 與支撐結構104 之間的熔合接合而接合至支撐結構104 。 此後，在圖6至圖22內一般地圖解說明支撐結構104 ，惟圖解說明針對於圖500A至圖500C之實施例之動作之彼等圖除外。儘管一般地圖解說明支撐結構104 ，但支撐結構104 可呈現圖500A至圖500C中之一者中之結構，及/或可如圖500A至圖500C中之一者中所闡述而接合至感測器晶片102 。 如圖6之剖面圖600 所圖解說明，將感測器晶片102 之第二半導體基板108 薄化至一目標厚度T 。在某些實施例中，第二半導體基板108 藉由一化學機械拋光(CMP)及/或至第二半導體基板108 中之一回蝕而薄化。 亦由圖6圖解說明，一第一介電質層222 形成於感測器晶片102 上方。在某些實施例中，第一介電質層222 由二氧化矽、一高κ介電質、電漿輔助氧化矽(PEOX)或前述各項之組合形成。舉例而言，第一介電質層222 可包括一個氧化物層、上覆於氧化物層之一個氧化鉿層、上覆於氧化鉿層之一個氧化鉭層及上覆於氧化鉭層之一PEOX層。此外，在某些實施例中，用於形成第一介電質層222 之製程包括順序地生長或以其他方式沈積定義第一介電質層222 之一或多個個別層。舉例而言，可藉由熱氧化、化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)或某些其他生長或沈積製程而執行生長或沈積。 如圖7之剖面圖700 所圖解說明，在某些實施例中，一TIV224 經形成而橫向毗鄰於光偵測器陣列120 且穿過第一介電質層222 及感測器晶片102 延伸至支撐結構104 之一互連層204 。此外，在某些實施例中，TIV224 形成有與第一介電質層222 之一上部或頂部表面共面之一上部或頂部表面，及/或形成有一漸縮寬度W1 、W2 。 在某些實施例中，用於形成TIV224 之製程包括執行至第一介電質層222 及第二半導體基板108 中之一第一蝕刻。第一蝕刻經執行以形成暴露支撐結構104 之ILD區116 之一第一TIV開口且具有一第一寬度W1 。此後，執行穿過第一TIV開口至感測器晶片102 及支撐結構104 之ILD區116 、210 中之一第二蝕刻。第二蝕刻經執行以形成暴露支撐結構104 之互連層204 之一第二TIV開口且具有小於第一寬度W1 之一第二寬度W2 。舉例而言，可藉由光微影而執行第一蝕刻及第二蝕刻。在形成第一TIV開口及第二TIV開口之情況下，用一第一導電層填充開口。在某些實施例中，第一TIV開口及第二TIV開口可藉由(舉例而言)生長或以其他方式沈積第一導電層而填充。舉例而言，第一導電層可為銅且藉由電鍍銅(ECP)而生長或以其他方式沈積。此外，在某些實施例中，一擴散阻障層經形成而在用第一導電層填充第一TIV開口及第二TIV開口之前給該等開口加襯。在填充第一TIV開口及第二TIV開口之後，執行至第一導電層中之一平坦化以使第一導電層之上部或頂部表面與第一介電質層222 共面。在某些實施例中，藉由一CMP及/或後續接著一回蝕而執行平坦化。 如圖8之剖面圖800 所圖解說明，一第二介電質層226 形成於第一介電質層222 上方且在某些實施例中形成於TIV224 (例如，參見圖7)上方。此外，在某些實施例中，第二介電質層226 由氮化矽形成。用於形成第二介電質層226 之製程可包括(舉例而言)生長或以其他方式沈積第二介電質層226 。舉例而言，可藉由CVD、PVD、ALD或某些其他生長或沈積製程而執行生長或沈積。 如圖9之剖面圖900 所圖解說明，執行至第一介電質層222 及第二介電質層226 以及半導體基板108 中之一第三蝕刻以形成暴露感測器晶片102 之一ILD區116 之一周邊開口122 。此外，第三蝕刻經執行以形成橫向毗鄰於光偵測器陣列120 且在某些實施例中位於TIV224 (例如，參見圖7)之與光偵測器120 相對之一側上之周邊開口122 。在某些實施例中，用於執行第三蝕刻之製程包括在第二介電質層226 上形成一第一光阻劑層902 及圖案化第一光阻劑層902 以橫向環繞第一介電質層222 及第二介電質層226 以及半導體基板108 之對應於周邊開口122 之區。此後，將一或多個第一蝕刻劑904 順序地施加至第一介電質層222 及第二介電質層226 以及半導體基板108 ，同時使用第一光阻劑層902 作為一遮罩以形成周邊開口122 。在形成周邊開口122 之情況下，移除第一光阻劑層902 。 如圖10之剖面圖1000 所圖解說明，一第三介電質層228 形成於第二介電質層226 上方且給周邊開口122 加襯。在某些實施例中，第三介電質層228 保形地形成及/或由二氧化矽形成。此外，在某些實施例中，用於形成第三介電質層228 之製程包括生長或以其他方式沈積第三介電質層228 。舉例而言，可藉由CVD、PVD、ALD、熱氧化或某些其他生長或沈積製程而執行生長或沈積。 如圖11之剖面圖1100 所圖解說明，執行穿過周邊開口122 至第三介電質層228 及感測器晶片102 之ILD區116 中之一第四蝕刻以形成暴露ILD區116 中之一互連層110 之一或多個第一墊開口1102 、1104 。第一墊開口1102 、1104 經形成而橫向間隔開，且在某些實施例中形成有平行橫向延伸之線形狀佔用面積。在某些實施例中，用於執行第四蝕刻之製程包括在第三介電質層228 上形成一第二光阻劑層1106 及圖案化第二光阻劑層1106 以橫向環繞第三介電質層228 及感測器晶片102 之ILD區116 之對應於第一墊開口1102 、1104 之區。此後，將一或多個第二蝕刻劑1108 順序地施加至第三介電質層228 及感測器晶片102 之ILD區116 ，同時使用第二光阻劑層1106 作為一遮罩以形成第一墊開口1102 、1104 。在形成第一墊開口1102 、1104 之情況下，移除第二光阻劑層1106 。 如圖12之剖面圖1200 所圖解說明，一墊結構124 經形成而填充周邊開口122 中之第一墊開口1102 、1104 (例如，參見圖11)。墊結構124 經形成有一基底區232 ，該基底區具有一實質上均勻厚度T 且侷限於周邊開口122 、位於第三介電質層228 上方。此外，墊結構124 經形成有一突出區234 ，該突出區填充第一墊開口1102 、1104 且自基底區232 延伸至感測器晶片102 之一互連層110 。在某些實施例中，墊結構124 係由銅或鋁銅形成。此外，在某些實施例中，形成墊結構124 之製程包括覆蓋第三介電質層228 及用一第二導電層來填充周邊開口122 及第一墊開口1102 、1104 。然後執行至第二導電層中之一平坦化以平坦化第二導電層之一上部或頂部表面，且執行一回蝕以將第二導電層之上部或頂部表面回蝕至凹陷於第一介電質層222 之一上部或頂部表面下方之一位置。舉例而言，可藉由一CMP來執行平坦化。 如圖13之剖面圖1300 所圖解說明，執行至墊結構124 中且在某些實施例中至第三介電質層228 中之一第五蝕刻。第五蝕刻經執行以形成穿過基底區232 延伸至突出區234 中之一或多個第二墊開口1302 、1304 。第二墊開口1302 、1304 橫向間隔開，且在某些實施例中具有平行橫向延伸之線形狀佔用面積。此外，第五蝕刻經執行以形成將基底區232 之側壁表面與第三介電質層228 之側壁表面橫向間隔開的一或多個間隔開口1306 。在某些實施例中，間隔開口1306 具有線形狀佔用面積，及/或由於過蝕刻而延伸至第三介電質層228 中。 在某些實施例中，用於執行第五蝕刻之製程包括在第三介電質層228 上形成一第三光阻劑層1308 及圖案化第三光阻劑層1308 ， 以橫向環繞第三介電質層228 及墊結構124 之對應於第二墊開口1302 、1304 及間隔開口1306 的區。此後，將一或多個第三蝕刻劑1310 順序地施加至墊結構124 ，同時使用第三光阻劑層1308 作為一遮罩以形成第二墊開口1302 、1304 及間隔開口1306 。在形成第二墊開口1302 、1304 及間隔開口1306 的情況下，移除第三光阻劑層1308 。 如圖14之剖面圖1400 所圖解說明，一第四介電質層238 經形成而覆蓋墊結構124 且填充第二墊開口1302 、1304 (例如，參見圖13)、間隔開口1306 (例如，參見圖13)及周邊開口122 ，其具有與第二介電質層226 之一上部或頂部表面大約相齊之一上部或頂部表面。在某些實施例中，第四介電質層238 係由二氧化矽形成，及/或經形成而侷限於周邊開口122 。此外，在某些實施例中，用於形成第四介電質層238 之製程包括生長或以其他方式沈積第四介電質層238 。舉例而言，可藉由CVD、PVD、ALD、熱氧化或某些其他生長或沈積製程來執行生長或沈積。此後，執行至第四介電質層238 中且在某些實施例中至第三介電質層228 中之一平坦化。此外，執行至第四介電質層238 及第三介電質層228 中之一回蝕，以移除第四介電質層238 及第三介電質層228 之位於周邊開口122 外側的區。 如圖15之剖面圖1500 所圖解說明，執行至第四介電質層238 中之一第六蝕刻以形成暴露墊結構124 之一插塞開口1502 。在某些實施例中，用於執行第六蝕刻之製程包括在第二介電質層226 及第四介電質層238 上形成一第四光阻劑層1504 ，及圖案化第四光阻劑層1504 以橫向環繞第四介電質層238 之對應於插塞開口1502 的區。此後，將一或多個第四蝕刻劑1506 順序地施加至第四介電質層238 ，同時使用第四光阻劑層1504 作為一遮罩以形成插塞開口1502 。在形成插塞開口1502 的情況下，移除第四光阻劑層1504 。 如圖16之剖面圖1600 所圖解說明，在某些實施例中，執行穿過第一介電質層222 及第二介電質層226 至第二半導體基板108 中之一第七蝕刻，以形成一BDTI開口1602 及一接地開口1604 。BDTI開口1602 經形成而根據一柵格圖案橫向於光偵測器120 之間，且接地開口1604 經形成而橫向於光偵測器陣列120 與墊結構124 之間。在某些實施例中，接地開口1604 亦係橫向形成於光偵測器陣列120 與TIV224 (例如，參見圖7)之間。 在某些實施例中，用於執行第七蝕刻之製程包括在第二介電質層226 及第四介電質層238 上形成一第五光阻劑層1606 ， 及圖案化第五光阻劑層1606 以橫向環繞第二介電質層226 之對應於BDTI開口1602 及/或接地開口1604 的區。此後，將一或多個第五蝕刻劑1608 順序地施加至第一介電質層222 及第二介電質層226 以及第二半導體基板108 ，同時使用第五光阻劑層1606 作為一遮罩以形成BDTI開口1602 及/或接地開口1604 。在形成BDTI開口1602 及/或接地開口1604 的情況下，移除第五光阻劑層1606 。 如圖17之剖面圖1700 所圖解說明，一第三導電層1702 經形成而填充插塞開口1502 (例如，參見圖15)且在某些實施例中填充BDTI開口1602 (例如，參見圖16)及/或接地開口1604 (例如，參見圖16)，具有與第二介電質層226 之一上部或頂部表面大約相齊之一上部或頂部表面。第三導電層1702 包括電耦合至墊結構124 且上覆於該墊結構之一插塞結構132 。此外，在某些實施例中，第三導電層1702 包括延伸至第二半導體基板108 中之一BDTI結構138 及/或一接地結構136 。BDTI結構138 經配置而根據一柵格圖案橫向於光偵測器120 之間，且接地結構136 經配置而橫向於光偵測器陣列120 與墊結構124 之間。舉例而言，第三導電層1702 可由鎢、銅或某些其他導電材料形成。 在某些實施例中，用於形成第三導電層1702 之製程包括生長或以其他方式沈積第三導電層1702 。舉例而言，可藉由CVD、PVD、ALD或某些其他生長或沈積製程而執行生長或沈積。此後，執行至第三導電層1702 中之一平坦化。此外，執行至第三導電層1702 中之一回蝕以移除第三導電層1702 之位於插塞開口1502 外側且在某些實施例中位於BDTI開口1602 及/或接地開口1604 外側之區。在某些實施例中，用於形成第三導電層1702 之製程進一步包括在生長或以其他方式沈積第三導電層1702 之前，形成給插塞開口1502 、BDTI開口1602 、接地開口1604 或前述各項之一組合加襯之一高κ介電質層及/或一擴散阻障層。擴散阻障層可由(舉例而言)氮化鈦形成及/或可(舉例而言)形成於高κ介電質層上方。 如圖18之剖面圖1800 所圖解說明，在某些實施例中，一第七介電質層244 經形成而覆蓋第二介電質層226 、第三介電質層228 及第四介電質層238 以及第三導電層1702 。在某些實施例中，第七介電質層244 由氮化矽或二氧化矽形成。此外，在某些實施例中，用於形成第七介電質層244 之製程包括生長或以其他方式沈積第七介電質層244 。舉例而言，可藉由CVD、PVD、ALD、熱氧化或某些其他生長或沈積製程而執行生長或沈積。 如圖19之剖面圖1900 所圖解說明，在某些實施例中，執行至第七介電質層244 中之一第八蝕刻以形成暴露插塞結構132 及/或接地結構136 之一或多個接點開口1902 、1904 。在某些實施例中，用於執行第八蝕刻之製程包括在第七介電質層244 上形成一第六光阻劑層1906 及圖案化第六光阻劑層1906 以橫向環繞第七介電質層244 之對應於接點開口1902 、1904 之區。此後，將一或多個第六蝕刻劑1908 順序地施加至第七介電質層244 ，同時使用第六光阻劑層1906 作為一遮罩以形成接點開口1902 、1904 。在形成接點開口1902 、1904 之情況下，移除第六光阻劑層1906 。 如圖20之剖面圖2000 所圖解說明，一第四導電層130 經形成而覆蓋第二介電質層226 、第三介電質層228 及第四介電質層238 以及第三導電層1702 。此外，在某些實施例中，第四導電層130 經形成而覆蓋第七介電質層244 (例如，參見圖19)且填充接點開口1902 、1904 (例如，參見圖19)。舉例而言，第四導電層130 可由鎢、銅或某些其他導電材料形成。 在某些實施例中，用於形成第四導電層130 之製程包括生長或以其他方式沈積第四導電層130 。舉例而言，可藉由CVD、PVD、ALD或某些其他生長或沈積製程而執行生長或沈積。此外，在某些實施例中，用於形成第四導電層130 之製程包括在生長或以其他方式沈積第四導電層130 之前形成一擴散阻障層。擴散阻障層經形成而給第二介電質層226 、第三介電質層228 及第四介電質層238 、第三導電層1702 及在某些實施例中第七介電質層244 加襯。舉例而言，擴散阻障層可由氮化鈦或氮化鉭形成。 亦由圖20之剖面圖2000 所圖解說明，一第五介電質層240 經形成而覆蓋第四導電層130 。在某些實施例中，第五介電質層240 由氮化矽、二氧化矽、氮氧化矽、某些其他介電質或前述各項之一組合形成。舉例而言，第五介電質層240 可包括一個氧化物層及上覆於氧化物層之一個氮氧化矽層。在某些實施例中，用於形成第五介電質層240 之製程包括順序地生長或以其他方式沈積定義第五介電質層240 之一或多個層。舉例而言，可藉由CVD、PVD、ALD、熱氧化或某些其他生長或沈積製程而執行生長或沈積。 如圖21之剖面圖2100 所圖解說明，執行穿過第五介電質層240 、第四導電層130 及第二介電質層226 之一第九蝕刻。第九蝕刻經執行以形成暴露第一介電質層222 之柵格分段開口2102 ，且進一步形成經配置而根據一柵格圖案橫向於柵格分段開口2102 之間的一背側屏蔽結構134 。為易於圖解說明，僅標記柵格分段開口2102 中之一者。在某些實施例中，用於執行第九蝕刻之製程包括在第五介電質層240 上形成一第七光阻劑層2104 及圖案化第七光阻劑層2104 以橫向環繞第五介電質層240 之對應於柵格分段開口2102 之區。此後，將一或多個第七蝕刻劑2106 順序地施加至第五介電質層240 、第四導電層130 及第二介電質層226 ，同時使用第七光阻劑層2104 作為一遮罩以形成柵格分段開口2102 。在形成柵格分段開口2102 之情況下，移除第七光阻劑層2104 。 如圖22之剖面圖2200 所圖解說明，一第六介電質層242 經形成而覆蓋第五介電質層240 且給柵格分段開口2102 (例如，參見圖21)加襯以在柵格分段開口2102 中形成彩色濾波器開口128 。為易於圖解說明，僅標記彩色濾波器開口128 中之一者。在某些實施例中，第六介電質層242 由氮化矽或二氧化矽形成。此外，在某些實施例中，用於形成第六介電質層242 之製程包括順序地生長或以其他方式沈積第六介電質層242 。舉例而言，可藉由CVD、PVD、ALD、熱氧化或某些其他生長或沈積製程而執行生長或沈積。 參考圖23，提供用於製造用於偏壓BDTI及/或偏壓背側屏蔽之一BSI影像感測器之一方法之某些實施例之一流程圖2300 。 在2302 處，將一感測器晶片透過感測器晶片之一互連結構接合至一下伏支撐結構。舉例而言，參見圖5A至圖5C。 在2304 處，在感測器晶片上方形成一第一介電質層。舉例而言，參見圖6。 在2306 處，在某些實施例中，形成延伸穿過互連結構、橫向毗鄰於感測器晶片之光偵測器之一TIV。舉例而言，參見圖7。 在2308 處，在第一介電質層上方且在某些實施例中在TIV上方形成一第二介電質層。舉例而言，參見圖8。 在2310 處，形成橫向毗鄰於光偵測器且在某些實施例中位於TIV之與光偵測器相對之一側上之一周邊開口。舉例而言，參見圖9。 在2312 處，在周邊開口中形成上覆於一第三介電質層之一墊結構，該第三介電質層給周邊開口加襯且由填充周邊開口之一第四介電質層覆蓋。舉例而言，參見圖10至圖14。 在2314 處，形成穿過第四介電質層延伸至墊結構之一插塞結構。舉例而言，參見圖15及圖17。 在2316 處，在某些實施例中，形成延伸至半導體基板中之一BDTI結構及/或一接地結構。舉例而言，參見圖16及圖17。BDTI結構根據一柵格圖案橫向形成於光偵測器之間，且接地結構橫向形成於光偵測器與墊結構之間。 在2318 處，在某些實施例中，形成覆蓋BDTI結構且包括暴露插塞結構及/或接地結構之接點開口之一第七介電質層。舉例而言，參見圖18及圖19。 在2320 處，形成覆蓋插塞結構且在某些實施例中覆蓋第七介電質層、BDTI結構、接地結構或前述各項之一組合之一導電層。舉例而言，參見圖20。 在2322 處，形成覆蓋導電層之一第五介電質層。舉例而言，參見圖20。 在2324 處，形成橫向於光偵測器之間且由一第六介電質層加襯之彩色濾波器開口。舉例而言，參見圖21及圖22。 儘管在本文中將由流程圖2300 闡述之方法圖解說明及闡述為一系列動作或事件，但將瞭解，不應在一限制意義上解釋此等動作或事件之所圖解說明排序。舉例而言，某些動作可以不同次序發生及/或與除本文中所圖解說明及/或所闡述之動作或事件之外的其他動作或事件同時發生。此外，並非所有所圖解說明動作可為實施本文中之說明之一或多個態樣或實施例所需的，且本文中所繪示之動作中之一或多者可在一或多個單獨動作及/或階段中實施。 因此，如可自上文瞭解，本揭露提供一種用於偏壓BDTI及/或偏壓背側屏蔽之影像感測器。一光偵測器配置於一半導體基板中、橫向毗鄰於該半導體基板中之一周邊開口。一互連結構配置於該半導體基板下方。一墊結構配置於該周邊開口中，且穿過該周邊開口之一下部表面突出至該互連結構。一導電層電耦合至該墊結構，且自該墊結構上方朝向該光偵測器橫向延伸。 在其他實施例中，本揭露提供一種用於製造用於偏壓BDTI及/或偏壓背側屏蔽之一影像感測器之方法。形成覆蓋一半導體基板之一介電質層。執行至該介電質層及該半導體基板中之一蝕刻以在該半導體基板中形成橫向毗鄰於該半導體基板中之一光偵測器之一周邊開口。在該周邊開口中形成一墊結構且該墊結構穿過該周邊開口之一下部表面突出至下伏於該半導體基板之一互連結構。形成電耦合至該墊結構且自該墊結構上方朝向該光偵測器橫向延伸之一導電層。 在又一實施例中，本揭露提供一種用於偏壓BDTI及/或偏壓背側屏蔽之影像感測器。一光偵測器陣列配置於一半導體基板中、橫向毗鄰於該半導體基板中之一周邊開口。一墊結構配置於該周邊開口中且穿過該周邊開口之一下部表面突出至一下伏互連結構。一導電層電耦合至該墊結構且自該墊結構上方朝向該光偵測器橫向延伸。該導電層根據一第一柵格圖案橫向配置於彩色濾波器開口之間，且該等彩色濾波器開口重疊該等光偵測器中之各別者。一BDTI結構延伸至該半導體基板中且根據一第二柵格圖案橫向配置於該等光偵測器之間。 前述內容概述數個實施例之構件，使得熟習此項技術者可較好地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為設計或修改用於實施與本文中介紹之實施例相同之目的及/或達成與該等實施例相同之優點之其他製程及結構之一基礎。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下在本文中做出各種改變、替換及更改。
100‧‧‧剖面圖
102‧‧‧感測器晶片
104‧‧‧支撐結構
106‧‧‧互連結構/第二互連結構
108‧‧‧半導體基板/第二半導體基板
110‧‧‧互連層
112‧‧‧導電構件/第二導電構件
114‧‧‧導電構件/第三導電構件
116‧‧‧層間介電質區
118‧‧‧互連通路
120‧‧‧光偵測器陣列/光偵測器
122‧‧‧周邊開口
124‧‧‧墊結構
126‧‧‧介電質區
128‧‧‧彩色濾波器開口陣列/彩色濾波器開口
130‧‧‧導電層/第四導電層
132‧‧‧插塞結構
134‧‧‧背側屏蔽結構
136‧‧‧接地結構
138‧‧‧背側深溝槽隔離結構
200A‧‧‧剖面圖
200B‧‧‧剖面圖
200C‧‧‧剖面圖
200D‧‧‧剖面圖
200E‧‧‧剖面圖
200F‧‧‧剖面圖
200G‧‧‧剖面圖
200H‧‧‧剖面圖
200I‧‧‧剖面圖
200J‧‧‧剖面圖
200K‧‧‧剖面圖
200L‧‧‧剖面圖
200M‧‧‧剖面圖
200N‧‧‧剖面圖
200O‧‧‧剖面圖
200P‧‧‧剖面圖
200Q‧‧‧剖面圖
200R‧‧‧剖面圖
200S‧‧‧剖面圖
200T‧‧‧剖面圖
200U‧‧‧剖面圖
200V‧‧‧剖面圖
200W‧‧‧剖面圖
200X‧‧‧剖面圖
202‧‧‧第一互連結構
204‧‧‧互連層
206‧‧‧互連層
208‧‧‧互連層
210‧‧‧層間介電質區
212‧‧‧導電構件/第一導電構件
214‧‧‧互連通路
216‧‧‧電子裝置
218‧‧‧接點通路
220‧‧‧第一半導體基板
222‧‧‧第一介電質層
224‧‧‧貫穿互連件通路
226‧‧‧第二介電質層
228‧‧‧第三介電質層
230‧‧‧凹槽
232‧‧‧基底區
234‧‧‧突出區
236‧‧‧墊開口
238‧‧‧第四介電質層
240‧‧‧第五介電質層
242‧‧‧第六介電質層
244‧‧‧第七介電質層
246‧‧‧第一接墊
248‧‧‧第二接墊
250‧‧‧額外互連通路
300A‧‧‧俯視圖
300B‧‧‧俯視圖
302‧‧‧封圍結構
304‧‧‧接點結構
306‧‧‧橫向延伸部
308‧‧‧額外墊結構
310‧‧‧墊開口
400A‧‧‧剖面圖
400B‧‧‧剖面圖
402‧‧‧第一柵格分段
404‧‧‧第二柵格分段
500A‧‧‧剖面圖/圖
500B‧‧‧剖面圖/圖
500C‧‧‧剖面圖/圖
502‧‧‧第一外表面
504‧‧‧第二外表面
600‧‧‧剖面圖
700‧‧‧剖面圖
800‧‧‧剖面圖
900‧‧‧剖面圖
902‧‧‧第一光阻劑層
904‧‧‧第一蝕刻劑
1000‧‧‧剖面圖
1100‧‧‧剖面圖
1102‧‧‧第一墊開口
1104‧‧‧第一墊開口
1106‧‧‧第二光阻劑層
1108‧‧‧第二蝕刻劑
1200‧‧‧剖面圖
1300‧‧‧剖面圖
1302‧‧‧第二墊開口
1304‧‧‧第二墊開口
1306‧‧‧間隔開口
1308‧‧‧第三光阻劑層
1310‧‧‧第三蝕刻劑
1400‧‧‧剖面圖
1500‧‧‧剖面圖
1502‧‧‧插塞開口
1504‧‧‧第四光阻劑層
1506‧‧‧第四蝕刻劑
1600‧‧‧剖面圖
1602‧‧‧背側深溝槽隔離開口
1604‧‧‧接地開口
1606‧‧‧第五光阻劑層
1608‧‧‧第五蝕刻劑
1700‧‧‧剖面圖
1702‧‧‧第三導電層
1800‧‧‧剖面圖
1900‧‧‧剖面圖
1902‧‧‧接點開口
1904‧‧‧接點開口
1906‧‧‧第六光阻劑層
1908‧‧‧第六蝕刻劑
2000‧‧‧剖面圖
2100‧‧‧剖面圖
2102‧‧‧柵格分段開口
2104‧‧‧第七光阻劑層
2106‧‧‧第七蝕刻劑
2200‧‧‧剖面圖
A1‧‧‧第一垂直軸線
A2‧‧‧第二垂直軸線
O‧‧‧量
T‧‧‧目標厚度/均勻厚度
W‧‧‧寬度
W1‧‧‧漸縮寬度/第一寬度
W2‧‧‧漸縮寬度/第二寬度
依據與附圖一起閱讀之以下詳細說明來最佳地理解本揭露之態樣。應注意，根據工業中之標準實踐，各種構件未按比例繪製。實際上，為論述清晰起見，可任意地增加或減小各種構件之尺寸。 圖1圖解說明用於偏壓背側深溝槽隔離(BDTI)及/或偏壓背側屏蔽之一背側照明式(BSI)影像感測器之某些實施例之一剖面圖。 圖2A至圖2X圖解說明圖1之BSI影像感測器之某些較詳細實施例之剖面圖。 圖3A及圖3B圖解說明圖1之BSI影像感測器之某些實施例之俯視圖。 圖4A及圖4B圖解說明分別在不具有及具有柵格移位之情況下之圖1之BSI影像感測器之某些實施例的剖面圖。 圖5A至圖5C及圖6至圖22圖解說明用於製造用於偏壓BDTI及/或偏壓背側屏蔽之一BSI影像感測器之一方法之某些實施例之一系列剖面圖。 圖23圖解說明用於製造用於偏壓BDTI及/或偏壓背側屏蔽之一BSI影像感測器之一方法之某些實施例之一流程圖。
100‧‧‧剖面圖
102‧‧‧感測器晶片
104‧‧‧支撐結構
106‧‧‧互連結構/第二互連結構
108‧‧‧半導體基板/第二半導體基板
110‧‧‧互連層
112‧‧‧導電構件/第二導電構件
114‧‧‧導電構件/第三導電構件
116‧‧‧層間介電質區
118‧‧‧互連通路
120‧‧‧光偵測器陣列/光偵測器
122‧‧‧周邊開口
124‧‧‧墊結構
126‧‧‧介電質區
128‧‧‧彩色濾波器開口陣列/彩色濾波器開口
130‧‧‧導電層/第四導電層
132‧‧‧插塞結構
134‧‧‧背側屏蔽結構
136‧‧‧接地結構
138‧‧‧背側深溝槽隔離結構

Claims (1)

  1. 一種影像感測器，其包括： 一光偵測器，其經配置於一半導體基板中、橫向毗鄰於該半導體基板中之一周邊開口； 一互連結構，其經配置於該半導體基板下方； 一墊結構，其經配置於該周邊開口中，且穿過該周邊開口之一下部表面突出至該互連結構；及 一導電層，其經電耦合至該墊結構，且自該墊結構上方朝向該光偵測器橫向延伸。
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