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TWI864595B - 半導體裝置及其製造方法 - Google Patents

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TWI864595B
TWI864595B TW112105577A TW112105577A TWI864595B TW I864595 B TWI864595 B TW I864595B TW 112105577 A TW112105577 A TW 112105577A TW 112105577 A TW112105577 A TW 112105577A TW I864595 B TWI864595 B TW I864595B
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黃裕崴
林政賢
陳愉婷
蔡紓婷
許慈軒
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台灣積體電路製造股份有限公司
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Abstract

本文中所闡述的一些實施方案提供形成用於後側照明式影像感測器的經偏置後側深溝渠隔離及柵格結構的技術。所述技術包括形成後側深溝渠隔離結構陣列及偏置接墊，所述偏置接墊經由柵格結構電性連接至金屬填充的後側深溝渠隔離結構陣列。後側深溝渠隔離結構陣列、柵格結構及偏置接墊結構可降低後側照明式影像感測器的光二極體之間的電性串擾及/或斜光串擾的可能性。以此種方式，可改善後側照明式影像感測器的效能。此種改善可包括抑制後側照明式影像感測器內的暗電流、減少白色畫素的數目以及減少後側照明式影像感測器內的串擾。

Description

半導體裝置及其製造方法
本發明的實施例是有關於一種半導體裝置及其製造方法。
數位相機及其他光學成像裝置採用影像感測器。影像感測器將光學影像轉換成可被表示為數位影像的數位資料。影像感測器包括畫素感測器陣列以及支援邏輯(supporting logic)。陣列的畫素感測器是用於對入射光進行量測的裝置，且支援邏輯便於量測值的讀出。光學成像裝置中通常使用的一種類型的影像感測器是後側照明式(back side illumination，BSI)影像感測器。BSI影像感測器製作可被整合至半導體製程中，以達成低成本、小的大小及高積體度。此外，BSI影像感測器具有低操作電壓、低功耗、高量子效率及低讀出雜訊且使得能夠進行隨機存取。
本發明實施例的一種半導體裝置，所述半導體裝置包括光二極體結構陣列、金屬結構陣列以及偏置接墊結構。所述金屬 結構陣列分散於所述光二極體結構陣列之間。所述偏置接墊結構經由柵格結構與所述金屬結構陣列電性連接。
本發明實施例的一種半導體裝置，所述半導體裝置包括後側深溝渠隔離結構、偏置接墊結構以及柵格結構。所述後側深溝渠隔離結構包括延伸穿過多個層的隔離區、以及對所述隔離區進行填充的金屬結構。所述柵格結構對所述金屬結構與所述偏置接墊結構進行電性連接。
本發明實施例的一種半導體裝置的製造方法，所述方法包括以下步驟。在裝置的第一區中形成接墊金屬結構。在所述接墊金屬結構之上形成氧化物層。在所述裝置的第二區中形成隔離區陣列。形成包括對所述隔離區陣列進行填充的部分的第一金屬層。在所述氧化物層中形成暴露出所述接墊金屬結構的接墊金屬結構空腔。形成第二金屬層以在所述接墊金屬結構空腔中形成偏置接墊結構。
100:畫素陣列
102:畫素感測器
104:彩色濾光片陣列區
106:感測區
200:半導體結構
202:光二極體結構
204:隔離區
206:矽層
208、422:介電層
210、220、324、420:氧化物層
212:金屬結構
214:柵格結構
216:電性偏置
218:電磁波
222:金屬屏蔽結構
224:偏置接墊結構
226:連接件結構
300:實施方案
302:單晶片系統(SoC)裝置
304:特殊應用積體電路(ASIC)裝置
306:畫素陣列區/區
308:周邊區
310:接墊區/區
312:接墊金屬結構
314、410:金屬層
316:金屬間介電(IMD)層
318:內連線存取結構
320:層間介電(ILD)層
322:氮氧化矽層
400、500、600、700:製造製程流程
402、408、418、426、430、434、502、602、702:操作
404:倒金字塔陣列結構
406:淺溝渠隔離(STI)層
412:保護層
414、424:緩衝氧化物層
416:接墊開口空腔
428:導電金屬層/第一金屬層
432:接墊金屬結構空腔/偏置接墊空腔
436:導電金屬層/第二金屬層
504:接墊金屬結構空腔
800:製程
810、820、830、840、850、860:步驟
D1、D2、D3、D10、D11、D12:厚度
D4:深度
D5、D7、D9:寬度
D6:節距
D8:高度
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A及圖1B是本文中所闡述的實例性畫素陣列的圖。
圖2A及圖2B是本文中所闡述的實例性半導體結構的圖。
圖3A至圖3C是本文中所闡述的實例性實施方案的圖。
圖4A至圖4F、圖5、圖6及圖7是本文中所闡述的實例性製造製程流程的圖。
圖8是與形成本文中所闡述的半導體結構相關聯的實例性製程的流程圖。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於...下面(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度 或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在一些情形中，可使用技術來減少BSI影像感測器的相鄰畫素感測器之間的串擾。一種實例性技術包括形成進行浮動且不具有偏置的分離的後側深隔離溝渠(backside deep isolation trench，BDTI)結構與柵格結構。此種技術可能會促使鄰近光二極體之間的電荷洩漏(例如，電性串擾)及/或光洩漏(例如，斜光串擾)，進而使BSI影像感測器的效能劣化。此外，用於形成BDTI結構的蝕刻製程可能會因形成與畫素洩漏高度相關的能帶間隙(介面缺陷)而導致矽塊(silicon bulk)中的電漿損壞。如此一來，在不具有偏置的情況下進行浮動的分離的BDTI結構與柵格結構可能傾向於降低製造良率及/或在現場使用期間發生故障，此最終可能會消耗附加的資源來製作更多的BSI影像感測器。
本文中所闡述的一些實施方案提供形成用於後側照明式影像(BSI)感測器的經偏置後側深溝渠隔離(BDTI)及柵格結構的技術。所述技術包括形成BDTI結構陣列及經由柵格結構對BDTI結構陣列進行電性連接的偏置接墊結構。BDTI結構陣列、柵格結構及偏置接墊結構可降低BSI影像感測器的光二極體之間的電性串擾及/或斜光串擾的可能性。以此種方式，可改善BSI影像感測器的效能。此種改善可包括抑制BSI影像感測器內的暗電流、減少白色畫素的數目以及減少BSI影像感測器內的串擾。
圖1A及圖1B是本文中所闡述的實例性畫素陣列100的圖。畫素陣列100可包括於影像感測器(例如互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)影像感測器、後側照明式(BSI)CMOS影像感測器或另一類型的影像感測器)中。
圖1A示出畫素陣列100的俯視圖。如圖1A中所示，畫素陣列100可包括多個畫素感測器102。如圖1A中進一步所示，畫素感測器102可排列成柵格。在一些實施方案中，畫素感測器102是方形形狀的(如圖1A中的實例所示)。在一些實施方案中，畫素感測器102包括其他形狀，例如圓形形狀、八邊形形狀、菱形形狀及/或其他形狀。
畫素感測器102可被配置成對入射光(例如，朝向畫素陣列100引導的光)進行感測及/或累積。舉例而言，畫素感測器102可在光二極體中對入射光的光子進行吸收及累積。光二極體中光子的累積可產生表示入射光的強度或亮度的電荷(例如，較大量的電荷可對應於較大的強度或亮度，且較少量的電荷可對應於較低的強度或亮度)。
圖1B示出畫素陣列100的沿著圖1A所示線A-A的剖視圖。畫素陣列100可包括於影像感測器(例如互補金屬氧化物半導體(CMOS)影像感測器、BSI CMOS影像感測器或另一類型的影像感測器)中。此種影像感測器可被配置成部署於各種實施方案(例如數位相機、視訊記錄器(video recorder)、夜視相機 (night-vision camera)、汽車感測器及相機及/或其他類型的光感測實施方案)中。
畫素陣列100可包括位於感測區106之上的彩色濾光片陣列區104(例如，透鏡與濾光片的組合)。如結合圖2A及圖2B以及本文中其他處更詳細地闡述，感測區106可對應於包括一或多個結構(例如光二極體結構、經偏置後側深溝渠隔離(BDTI)隔離結構、凹槽襯墊結構(recess lining)及/或柵格結構以及其他實例)的半導體結構。
如以上所指示，圖1A及圖1B是作為實例而被提供。其他實例可不同於針對圖1A及圖1B所闡述的內容。
圖2A及圖2B是本文中所闡述的實例性半導體結構200的圖。實例性半導體結構200可包括圖1B所示感測區106的一或多個部分。另外地或作為另外一種選擇，半導體結構200可對應於用於後側照明式(BSI)感測器(例如，裝置或半導體裝置)的經偏置後側深溝渠隔離(BDTI)及柵格結構。
圖2A示出包括實例性半導體結構200的剖視圖A-A。如結合圖3A至圖10以及本文中其他處更詳細地闡述，實例性半導體結構200包括光二極體結構202。在一些實施方案中，光二極體結構202對應於光二極體結構陣列(例如，用於近紅外光(near-infrared light，NIR)應用的倒金字塔陣列以及其他實例)。
半導體結構200包括隔離區204。隔離區204可延伸至矽層206的至少一部分中(例如，每一隔離區延伸至矽層206的 至少一部分中)。另外地或作為另外一種選擇，隔離區204可延伸穿過介電層208。介電層可包含高介電常數(high-k)介電材料，例如氧化鉭(Ta2O5)或氧化鉿(HfO2)以及其他實例。另外地或作為另外一種選擇，隔離區204可延伸穿過氧化物層210。氧化物層210可包含二氧化矽(SiO2)材料以及其他實例。
隔離區204使用金屬結構212進行填充(例如，金屬結構延伸至隔離區中)。金屬結構212可包含導電金屬材料，例如鎢(W)材料以及其他實例。在一些實施方案中，與金屬結構212組合的隔離區204對應於後側深溝渠隔離(BDTI)結構陣列。在一些實施方案中，金屬結構212對應於金屬結構陣列。此外且如圖2A中所示，金屬結構212及隔離區204可分散於光二極體結構202之間。換言之，BDTI結構(例如，使用金屬進行填充的隔離區)可位於相鄰的光二極體之間。
半導體結構200更包括柵格結構214。柵格結構214可包含導電金屬材料，例如鎢(W)材料以及其他實例。柵格結構214可對金屬結構212與向金屬結構212中的至少一者提供電性偏置216的源(例如，偏置接墊以及其他實例)進行電性連接。電性偏置216可降低光二極體結構202之間的電性串擾的可能性。另外地或作為另外一種選擇，柵格結構214可反射電磁波218(例如，光)以降低光二極體結構202之間的斜光串擾的可能性。
在一些實施方案中，氧化物層220可位於柵格結構214的表面上。氧化物層220可包含二氧化矽(SiO2)材料以及其他 實例。另外地或作為另外一種選擇，彩色濾光片陣列區(例如，圖1B所示彩色濾光片陣列區104)可位於柵格結構214之上。
圖2B示出包括實例性半導體結構200的俯視圖。圖2B亦相對於圖2A及本文中其他處提及的剖視圖A-A提供參考位置。
在圖2B中，柵格結構214位於光二極體結構202的陣列之上。另外，如圖2B中所示，柵格結構214被金屬屏蔽結構222環繞。半導體結構200包括與柵格結構214電性連接的偏置接墊結構224。在一些實施方案中且如圖2B中所示，金屬屏蔽結構222及/或連接件結構226對偏置接墊結構224與柵格結構214進行電性連接。
如結合圖3A至圖8更詳細地闡述且如圖2A及圖2B中所示，裝置(例如，包括半導體結構200的BSI影像感測器)可包括光二極體結構陣列(例如，光二極體結構202)。所述裝置可包括分散於光二極體結構陣列之間的金屬結構陣列(例如，金屬結構212)。所述裝置可包括經由柵格結構(例如，柵格結構214)與金屬結構陣列電性連接的偏置接墊結構(例如，偏置接墊結構224)。
另外地或作為另外一種選擇，裝置(例如，包括半導體結構200的BSI影像感測器)可包括BDTI結構。BDTI結構可包括隔離區(例如，隔離區204的例子)。BDTI結構可更包括對隔離區進行填充的金屬結構(例如，金屬結構212的例子)。所述裝置可包括偏置接墊結構(例如，偏置接墊結構224)。所述裝置可 更包括對金屬結構與偏置接墊結構進行電性連接的柵格結構(例如，柵格結構214)。
如以上所指示，圖2A及圖2B是作為實例而被提供。其他實例可不同於針對圖2A及圖2B所闡述的內容。
圖3A至圖3C是本文中所闡述的實例性實施方案300的圖。圖3A至圖3C包括整合至光學感測裝置(例如BSI影像感測器)中的半導體結構200的剖視圖A-A。BSI影像感測器可包括單晶片系統(system-on-chip，SoC)裝置302及特殊應用積體電路(application-specific integrated circuit，ASIC)裝置304。BSI影像感測器可包括一或多個區，所述一或多個區包括畫素陣列區306、周邊區308及接墊區310。接墊金屬結構312可包括於接墊區310內。
在一些實施方案中，SoC裝置302及ASIC裝置304包括一或多個金屬層314、一或多個金屬間介電(intermetal dielectric，IMD)層316、一或多個內連線存取結構318(例如，對所述一或多個金屬層314進行連接的垂直內連線存取結構)以及一或多個層間介電(interlayer dielectric，ILD)層320。然而，BSI影像感測器內的其他層、特徵或結構亦處於本揭露的範圍內。
圖3A包括位於畫素陣列區306中的光二極體結構202、隔離區204及金屬結構212。圖3A進一步示出位於畫素陣列區306中的柵格結構214及位於周邊區308中的連接件結構226。圖3A進一步示出位於接墊區310內且電性連接至接墊金屬結構312的 一部分的偏置接墊結構224。此外，如圖3A中所示，偏置接墊結構224經由柵格結構214電性連接至金屬結構212。在一些實施方案中且如圖3A中所示，偏置接墊結構224經由連接件結構226與柵格結構214電性連接。另外地或作為另外一種選擇，偏置接墊結構224經由連接件結構226及金屬屏蔽結構(例如，金屬屏蔽結構222，未示出)與柵格結構214電性連接。
如圖3A中所示，光二極體結構202位於畫素陣列區306內且偏置接墊結構224位於接墊區310內。此外，周邊區308將畫素陣列區306與接墊區310隔開。在一些實施方案中且如圖3A中所示，連接件結構226作為偏置接墊結構224與金屬結構212之間的電性連接的一部分而橫跨周邊區308。
在一些實施方案中且如圖3A中所示，柵格結構214對應於金屬柵格結構。在使用結合圖4A至圖4D及圖5進行更詳細地闡述的技術的情況下，柵格結構214(例如，金屬柵格結構)可在使用金屬結構212進行填充的隔離區204上方延伸。
與圖3A相似，圖3B包括位於畫素陣列區306中的光二極體結構202、隔離區204及金屬結構212。圖3B進一步示出位於接墊區310內且與接墊金屬結構312電性連接的偏置接墊結構224。此外，如圖3B中所示，偏置接墊結構224與連接件結構226電性連接。
在一些實施方案中且如結合圖4A至圖4D及圖7更詳細地闡述，金屬結構212可包括與隔離區204的頂部邊緣實質上 共面的頂表面。另外地或作為另外一種選擇，金屬結構212可包括與氧化物層210的表面實質上共面的頂表面。
圖3B中所示的包括金屬結構212、偏置接墊結構224及連接件結構226的配置可與例如以下類型的柵格結構相容：「低N」類型的柵格結構(例如，折射率低於形成於光二極體陣列之上的多個彩色濾光片的折射率的柵格結構)以及其他實例。此種類型的柵格結構(例如，低N類型的柵格結構)可作為彩色濾光片陣列(color filter array，CFA)製作製程以及其他實例的一部分而在隨後形成。
圖3C包括位於畫素陣列區306中的光二極體結構202、隔離區204及金屬結構212。圖3C進一步示出位於畫素陣列區306中的柵格結構214及位於周邊區308中的連接件結構226。圖3C進一步示出位於接墊區310內且與接墊金屬結構312的一部分電性連接的偏置接墊結構224。此外，如圖3C中所示，偏置接墊結構224經由柵格結構214與金屬結構212電性連接。在一些實施方案中且如圖3C中所示，偏置接墊結構224經由連接件結構226與柵格結構214電性連接。另外地或作為另外一種選擇，偏置接墊結構224經由連接件結構226及金屬屏蔽結構(例如，金屬屏蔽結構222，未示出)與柵格結構214電性連接。
在一些實施方案中且如圖3C中所示，柵格結構214對應於複合柵格結構。在使用結合圖4A至圖4D及圖7進行更詳細地闡述的技術的情況下，多個材料層可為柵格結構214(例如，複 合柵格結構)的一部分及/或位於連接件結構226之上。所述多個層可包括氧化物層220、氮氧化矽(SiON)層322及/或氧化物層324以及其他實例。在一些實施方案中，氧化物層324包含二氧化矽(SiO2)材料以及其他實例。
如以上所指示，圖3A至圖3C是作為實例而被提供。其他實例可不同於針對圖3A至圖3C所闡述的內容。
圖4A至圖4F是本文中所闡述的實例性製造製程流程400的圖。在一些實施方案中，製造製程流程400使用一或多個半導體處理工具來形成包括半導體結構200的BSI影像感測器的部分。所述一或多個半導體處理工具可包括沈積工具、曝光工具、顯影工具(developer tool)及/或蝕刻工具以及其他實例。此外，圖4A至圖4F示出與圖2B所示截面A-A對應的製造製程流程400的剖視圖A-A。
如圖4A中所示且作為製造製程流程400的一部分，所述半導體處理工具中的一或多者可執行操作402的組合，以形成倒金字塔陣列結構404。操作402的組合可包括例如沈積工具使用化學氣相沈積(chemical vapor deposition，CVD)技術、物理氣相沈積(physical vapor deposition，PVD)技術、原子層沈積(atomic layer deposition，ALD)技術、磊晶生長技術或另一相似的技術來沈積矽層206、介電層208、氧化物層210、金屬層314、IMD層316、ILD層320及/或淺溝渠隔離(shallow trench isolation，STI)層406。
另外地或作為另外一種選擇，操作402的組合可包括沈積工具、曝光工具、顯影工具及蝕刻工具藉由技術的組合來形成一或多個特徵。舉例而言，沈積工具可使用旋轉塗佈技術來沈積光阻材料層，且曝光工具可使用紫外(ultraviolet，UV)曝光技術或極紫外(extreme UV，EUV)曝光技術來對光阻材料的一部分進行曝光以及其他實例。技術的組合可包括顯影工具使用溶解技術來藉由使用化學顯影劑對光阻材料層進行顯影以及蝕刻工具使用濕式蝕刻技術、乾式蝕刻技術及/或電漿輔助蝕刻技術來形成特徵以及其他實例。此類特徵可包括用於形成倒金字塔陣列結構404的漸縮空腔(tapered cavities)。另外地或作為另外一種選擇，此類特徵可包括矽層206、介電層208、氧化物層210、金屬層314、IMD層316、ILD層320或淺溝渠隔離(STI)層406以及其他實例中的一或多者的區段長度。
如圖4B中所示且作為製造製程流程400的一部分，半導體處理工具中的一或多者可執行操作408的組合，以形成接墊金屬結構312。操作408的組合可包括例如沈積工具使用CVD技術、PVD技術、ALD技術、磊晶生長技術及/或另一相似的技術來沈積金屬層410(例如，包含鋁銅(AlCu)材料以及其他實例的金屬層)、保護層412(例如，包含二氧化矽(SiO2)材料或氮氧化矽(SiON)材料以及其他實例的保護層)以及緩衝氧化物層414(例如，包含二氧化矽(SiO2)材料以及其他實例的緩衝氧化物層)。
另外地或作為另外一種選擇，操作408的組合可包括沈積工具、曝光工具、顯影工具及蝕刻工具藉由技術的組合來形成一或多個特徵。舉例而言，沈積工具可使用旋轉塗佈技術來沈積光阻材料層，且曝光工具可使用UV曝光技術或EUV曝光技術來對光阻材料的一部分進行曝光以及其他實例。技術的組合可包括顯影工具使用溶解技術來藉由使用化學顯影劑對光阻材料層進行顯影以及蝕刻工具使用濕式蝕刻技術、乾式蝕刻技術或電漿輔助蝕刻技術來形成特徵以及其他實例。此類特徵可包括接墊開口空腔416。另外地或作為另外一種選擇，此類特徵可包括金屬層410、保護層412或緩衝氧化物層414以及其他實例中的一或多者的區段長度。
如圖4C中所示且作為製造製程流程400的一部分，半導體處理工具中的一或多者可執行包括形成隔離區204的操作418的組合。操作418的組合可包括例如沈積工具使用CVD技術、PVD技術、ALD技術、磊晶生長技術或另一相似的技術來沈積氧化物層420(例如，包含二氧化矽(SiO2)材料或氮氧化矽(SiON)材料以及其他實例的氧化物層)、介電層422(例如，包含高k介電材料(例如氧化鉭(Ta2O5)材料或氧化鉿(HfO2)材料以及其他實例)的介電層)以及緩衝氧化物層424(例如，包含二氧化矽(SiO2)材料以及其他實例的緩衝氧化物層)。如圖4C中所示，隔離區204的內表面可使用介電層422及/或緩衝氧化物層424進行襯墊。
另外地或作為另外一種選擇，操作418的組合可包括沈積工具、曝光工具、顯影工具及蝕刻工具藉由技術的組合來形成一或多個特徵。舉例而言，沈積工具可使用旋轉塗佈技術來沈積光阻材料層，且曝光工具可使用UV曝光技術或EUV曝光技術來對光阻材料的一部分進行曝光以及其他實例。技術的組合可包括顯影工具使用溶解技術來藉由使用化學顯影劑對光阻材料層進行顯影以及蝕刻工具使用濕式蝕刻技術、乾式蝕刻技術及/或電漿輔助蝕刻技術以及其他實例來形成特徵。此類特徵可包括用於形成隔離區204的空腔。另外地或作為另外一種選擇，此類特徵可包括氧化物層420、介電層422或緩衝氧化物層424以及其他實例中的一或多者的區段長度。
如圖4D中所示且作為製造製程流程400的一部分，半導體處理工具中的一或多者可執行包括對隔離區204進行填充的操作426的組合。操作426的組合可包括例如沈積工具使用CVD技術、PVD技術、ALD技術、磊晶生長技術及/或另一相似的技術來沈積導電金屬層428(例如，包含鎢(W)材料以及其他實例的導電金屬層)。
如圖4E中所示且作為製造製程流程400的一部分，半導體處理工具中的一或多者可執行操作430的組合，操作430的組合包括形成金屬結構212及暴露出接墊金屬結構312的偏置接墊空腔432。操作430的組合可包括沈積工具、曝光工具、顯影工具及蝕刻工具使用技術的組合來形成金屬結構212及偏置接墊空 腔432。舉例而言，沈積工具可使用旋轉塗佈技術來沈積光阻材料層，且曝光工具可使用UV曝光技術或EUV曝光技術來對光阻材料的一部分進行曝光以及其他實例。技術的組合可包括顯影工具使用溶解技術來藉由使用化學顯影劑對光阻材料層進行顯影以及蝕刻工具使用濕式蝕刻技術、乾式蝕刻技術及/或電漿輔助蝕刻技術來形成導電金屬層(例如，導電金屬層428)的移除部分進而形成金屬結構212以及其他實例。另外地或作為另外一種選擇，技術的組合可包括蝕刻工具使用濕式蝕刻技術、乾式蝕刻技術及/或電漿輔助蝕刻技術來形成偏置接墊空腔432以及其他實例。
如圖4F中所示且作為製造製程流程400的一部分，半導體處理工具中的一或多者可執行包括對偏置接墊空腔432進行填充的操作434的組合。操作434的組合可包括例如沈積工具使用CVD技術、PVD技術、ALD技術、磊晶生長技術及/或另一相似的技術來沈積導電金屬層436(例如，包含鎢(W)材料以及其他實例的導電金屬層)。
如圖4A至圖4F中所示，所述一或多個半導體處理操作包括在裝置(例如，SoC裝置302)的第一區(例如，區310)中形成接墊金屬結構312以及在接墊金屬結構312之上形成氧化物層420。所述一或多個半導體處理操作包括在裝置的第二區(例如，區306)中形成隔離區陣列(例如，隔離區204)以及形成包括對隔離區陣列進行填充的部分的第一金屬層(428)。所述一或多個半導體處理操作包括在氧化物層420中形成暴露出接墊金屬 結構312的接墊金屬結構空腔432以及形成第二金屬層436以在接墊金屬結構空腔432中形成偏置接墊結構224。
如以上所指示，圖4A至圖4F是作為實例而被提供。其他實例可不同於針對圖4A至圖4F所闡述的內容。另外地或作為另外一種選擇且如結合圖5至圖7以及本文中其他處更詳細地闡述，可執行附加操作以形成金屬柵格結構、為隨後被形成為彩色濾光片陣列(CFA)結構的一部分的柵格結構(例如，低N柵格結構或另一柵格結構)準備BSI影像感測器或者形成複合柵格結構。
圖5是本文中所闡述的實例性製造製程流程500的圖。在一些實施方案中，製造製程流程500使用半導體處理工具中的一或多者來形成包括半導體結構200的BSI影像感測器的部分。此外，圖5示出與圖2B所示截面A-A對應的製造製程流程500的剖視圖A-A。在一些實施方案中，實例性製造製程流程500是對結合圖4A至圖4F闡述的製造製程流程400的擴展。在一些實施方案中，製造製程流程500形成金屬柵格結構(例如，與金屬柵格結構對應的柵格結構214)。
如圖5中所示且作為製造製程流程500的一部分，半導體處理工具中的一或多者可執行操作502的組合，以形成柵格結構214、偏置接墊結構224、連接件結構226及接墊金屬結構空腔504(例如，除了偏置接墊結構224之外的另一導電結構的空腔)。在一些實施方案中，穿過氧化物層220及氧化物層420形成接墊 金屬結構空腔504，以暴露出接墊金屬結構312。
操作502的組合可包括例如沈積工具使用CVD技術、PVD技術、ALD技術及/或磊晶生長技術或另一相似的技術來沈積氧化物層220。
另外地或作為另外一種選擇，操作502的組合可包括沈積工具、曝光工具、顯影工具及蝕刻工具使用技術的組合來形成柵格結構214、偏置接墊結構224、連接件結構226及接墊金屬結構空腔504。舉例而言，技術的組合可包括沈積工具使用旋轉塗佈技術來沈積光阻材料層以及曝光工具使用UV曝光技術或EUV曝光技術來對光阻材料的一部分進行曝光以及其他實例。技術的組合可包括顯影工具使用溶解技術來藉由使用化學顯影劑對光阻材料層進行顯影。技術的組合可包括蝕刻工具移除導電金屬層(例如，導電金屬層436)的部分以形成柵格結構214、偏置接墊結構224及連接件結構226。蝕刻工具可使用濕式蝕刻技術、乾式蝕刻技術及/或電漿輔助蝕刻技術以及其他實例。另外地或作為另外一種選擇，技術的組合可包括蝕刻工具使用濕式蝕刻技術、乾式蝕刻技術及/或電漿輔助蝕刻技術來形成接墊金屬結構空腔504以及其他實例。
如圖5中所示，實例性BSI影像感測器的所述一部分的特徵可包括一或多個尺寸性質。舉例而言，矽層206的厚度D1可包括於近似2微米至近似10微米的範圍內。另外地或作為另外一種選擇，氧化物層210的厚度D2可包括於近似1000埃至近似2000 埃的範圍內。另外地或作為另外一種選擇，氧化物層220的厚度D3可包括於近似4000埃至近似6000埃的範圍內。
在一些實施方案中，隔離區204的深度D4(例如，BDTI結構深度)包括於與矽層206的厚度D1的一部分對應的範圍內。舉例而言且對於近似10微米的厚度D1而言，深度D4可包括於近似2微米至近似6微米的範圍內。在一些實施方案中，深度D4對應於矽層206的厚度D1(例如，近似厚度)。舉例而言且對於近似10微米的厚度D1而言，深度D4可對應於近似10微米。另外地或作為另外一種選擇，隔離區204的寬度D5(例如，BDTI結構寬度)包括於近似0.2微米至近似0.4微米的範圍內。
在一些實施方案中，光二極體結構202之間的節距D6(例如，間距)包括於近似1微米至近似9微米的範圍內。在一些實施方案中，節距D6可小於近似1微米。
厚度D1至D3、深度D4、寬度D5及節距D6是作為實例而被提供。然而，厚度D1至D3、深度D4、寬度D5及節距D6的其他值及範圍亦處於本揭露的範圍內。
柵格結構214(例如，金屬柵格結構)的尺寸可能與BSI影像感測器的可製造性及/或效能品質有關。舉例而言且如圖5中所示，柵格結構214的區段的寬度D7可包括於近似0.1微米至近似0.3微米的範圍內。若寬度D7小於近似0.1微米，則柵格結構214中剝離缺陷的風險可能會增大。若寬度大於近似0.3微米，則光二極體結構202的大小可能會增大，進而降低BSI影像感測器 的解析度效能並增加BSI影像感測器的成本。然而，寬度D7的其他值及範圍亦處於本揭露的範圍內。
另外地或作為另外一種選擇，柵格結構214可在BSI影像感測器的多個層上方延伸高度D8(例如，在矽層206之上的氧化物層210上方延伸以及其他實例)。高度D8可包括於近似1000埃至近似3000埃的範圍內。若高度D8小於近似1000埃，則柵格結構214可能過短而不足以約束入射光(例如，防止串擾)。若高度D8大於近似3000埃，則柵格結構214中剝離缺陷的風險可能會增大。然而，高度D8的其他值及範圍亦處於本揭露的範圍內。
偏置接墊結構224的尺寸可能與BSI影像感測器的可製造性有關。舉例而言且如圖5中所示，偏置接墊結構224的寬度D9可包括於近似0.3微米至近似5微米的範圍內。若寬度D9小於近似0.3微米，則偏置接墊結構224的高寬比可能會在填充期間在偏置接墊結構224內引起缺陷。若寬度D9大於近似5微米，則BSI影像感測器可能會遭受大小損失(並且使得成本增加)。然而，寬度D9的其他值及範圍亦處於本揭露的範圍內。
如以上所指示，圖5是作為實例而被提供。其他實例可不同於針對圖5所闡述的內容。
圖6是本文中所闡述的實例性製造製程流程600的圖。在一些實施方案中，製造製程流程600使用半導體處理工具中的一或多者來形成BSI影像感測器的一部分(例如，包括半導體結構200的一部分)。此外，圖6示出與圖2B所示截面A-A對應的 製造製程流程600的剖視圖A-A。在一些實施方案中，實例性製造製程流程600是對結合圖4A至圖4F闡述的製造製程流程400的擴展。在一些實施方案中，製造製程流程600為隨後形成的柵格結構(例如，低N柵格結構以及其他實例)準備BSI影像感測器的所述一部分。
如圖6中所示且作為製造製程流程600的一部分，半導體處理工具中的一或多者可執行操作602的組合，以形成偏置接墊結構224、連接件結構226及接墊金屬結構空腔504。在一些實施方案中，穿過氧化物層420形成接墊金屬結構空腔504，以暴露出接墊金屬結構312。
操作602的組合可包括沈積工具、曝光工具、顯影工具及蝕刻工具使用技術的組合來形成偏置接墊結構224、連接件結構226及接墊金屬結構空腔504。舉例而言，技術的組合可包括沈積工具使用旋轉塗佈技術來沈積光阻材料層以及曝光工具使用UV曝光技術或EUV曝光技術來對光阻材料的一部分進行曝光以及其他實例。技術的組合可包括顯影工具使用溶解技術來藉由使用化學顯影劑對光阻材料層進行顯影。技術的組合可包括蝕刻工具移除導電金屬層(例如，導電金屬層436)的部分，以形成偏置接墊結構224及連接件結構226。蝕刻工具可使用濕式蝕刻技術、乾式蝕刻技術及/或電漿輔助蝕刻技術以及其他實例。另外地或作為另外一種選擇，技術的組合可包括蝕刻工具使用濕式蝕刻技術、乾式蝕刻技術及/或電漿輔助蝕刻技術來形成接墊金屬結構空腔504 以及其他實例。
如圖6中所示，實例性BSI影像感測器的所述一部分的特徵可包括一或多個尺寸性質。舉例而言，矽層206的厚度D1可包括於近似2微米至近似10微米的範圍內。另外地或作為另外一種選擇，氧化物層210的厚度D2可包括於近似1000埃至近似2000埃的範圍內。
在一些實施方案中，隔離區204的深度D4(例如，BDTI結構深度)包括於與矽層206的厚度D1的一部分對應的範圍內。舉例而言且對於近似10微米的厚度D1而言，深度D4可包括於近似2微米至近似6微米的範圍內。在一些實施方案中，深度D4對應於矽層206的厚度D1(例如，近似厚度)。舉例而言且對於近似10微米的厚度D1而言，深度D4可對應於近似10微米。另外地或作為另外一種選擇，隔離區204的寬度D5(例如，BDTI結構寬度)包括於近似0.2微米至近似0.4微米的範圍內。
在一些實施方案中，光二極體結構202之間的節距D6(例如，間距)包括於近似1微米至近似9微米的範圍內。在一些實施方案中，節距D6可小於近似1微米。
厚度D1及D2、深度D4、寬度D5及節距D6是作為實例而被提供。然而，厚度D1及D2、深度D4、寬度D5及節距D6的其他值及範圍亦處於本揭露的範圍內。
偏置接墊結構224的尺寸可能與BSI影像感測器的可製造性有關。舉例而言且如圖6中所示，偏置接墊結構224的寬度 D9可包括於近似0.3微米至近似5微米的範圍內。若寬度D9小於近似0.3微米，則偏置接墊結構224的高寬比可能會在填充期間在偏置接墊結構224內引起缺陷。若寬度D9大於近似5微米，則BSI影像感測器可能會遭受大小損失(且使得成本增加)。然而，寬度D9的其他值及範圍亦處於本揭露的範圍內。
如以上所指示，圖6是作為實例而被提供。其他實例可不同於針對圖6所闡述的內容。
圖7是本文中所闡述的實例性製造製程流程700的圖。在一些實施方案中，製造製程流程700使用半導體處理工具中的一或多者來形成包括半導體結構200的BSI影像感測器的部分。此外，圖7示出與圖2B所示截面A-A對應的製造製程流程700的剖視圖A-A。在一些實施方案中，實例性製造製程流程700是對結合圖4A至圖4F闡述的製造製程流程400的擴展。在一些實施方案中，製造製程流程700形成複合柵格結構(例如，與複合柵格結構對應的柵格結構214)。
如圖7中所示且作為製造製程流程700的一部分，半導體處理工具中的一或多者可執行操作702的組合，以形成柵格結構214、偏置接墊結構224、連接件結構226及接墊金屬結構空腔504(例如，除了偏置接墊結構224之外的另一導電結構的空腔)。在一些實施方案中，穿過氧化物層324及氧化物層420形成接墊金屬結構空腔504，以暴露出接墊金屬結構312。
操作702的組合可包括例如沈積工具使用CVD技術、 PVD技術、ALD技術及/或磊晶生長技術或另一相似的技術來沈積氧化物層220、氮氧化矽層322及氧化物層324。
另外地或作為另外一種選擇，操作702的組合可包括沈積工具、曝光工具、顯影工具及蝕刻工具使用技術的組合來形成柵格結構214、偏置接墊結構224、連接件結構226及接墊金屬結構空腔504。舉例而言，技術的組合可包括沈積工具使用旋轉塗佈技術來沈積光阻材料層以及曝光工具使用UV曝光技術或EUV曝光技術來對光阻材料的一部分進行曝光以及其他實例。技術的組合可包括顯影工具使用溶解技術來藉由使用化學顯影劑對光阻材料層進行顯影。技術的組合可包括蝕刻工具移除導電金屬層(例如，導電金屬層436)的部分，以形成柵格結構214的一部分、偏置接墊結構224的一部分、連接件結構226的一部分及/或移除氧化物層220的區段、氮氧化矽層322的區段或氧化物層324的區段。蝕刻工具可使用濕式蝕刻技術、乾式蝕刻技術或電漿輔助蝕刻技術以及其他實例。另外地或作為另外一種選擇，技術的組合可包括蝕刻工具使用濕式蝕刻技術、乾式蝕刻技術或電漿輔助蝕刻技術以及其他實例來形成接墊金屬結構空腔504。
如圖7中所示，實例性BSI影像感測器的所述一部分的特徵可包括一或多個尺寸性質。舉例而言，矽層206的厚度D1可包括於近似2微米至近似10微米的範圍內。另外地或作為另外一種選擇，氧化物層210的厚度D2可包括於近似1000埃至近似2000埃的範圍內。
在一些實施方案中，隔離區204的深度D4(例如，BDTI結構深度)包括於與矽層206的厚度D1的一部分對應的範圍內。舉例而言且對於近似10微米的厚度D1而言，深度D4可包括於近似2微米至近似6微米的範圍內。在一些實施方案中，深度D4對應於矽層206的厚度D1(例如，近似厚度)。舉例而言且對於近似10微米的厚度D1而言，深度D4可對應於近似10微米。另外地或作為另外一種選擇，隔離區204的寬度D5(例如，BDTI結構寬度)包括於近似0.2微米至近似0.4微米的範圍內。
在一些實施方案中，光二極體結構202之間的節距D6(例如，間距)包括於近似1微米至近似9微米的範圍內。在一些實施方案中，節距D6可小於近似1微米。
厚度D1及D2、深度D4、寬度D5及節距D6是作為實例而被提供。然而，厚度D1及D2、深度D4、寬度D5及節距D6的其他值及範圍亦處於本揭露的範圍內。
與柵格結構214(例如，複合柵格結構)相關聯的尺寸可能與BSI影像感測器的可製造性及/或效能品質有關。舉例而言且如圖7中所示，柵格結構214的區段的寬度D7可包括於近似0.1微米至近似0.3微米的範圍內。若寬度D7小於近似0.1微米，則柵格結構214中剝離缺陷的風險可能會增大。若寬度大於近似0.3微米，則光二極體結構202的大小可能會增大，進而降低BSI影像感測器的解析度效能並增加BSI影像感測器的成本。然而，寬度D7的其他值及範圍亦處於本揭露的範圍內。
另外地或作為另外一種選擇，柵格結構214的金屬部分可在BSI影像感測器的多個層上方延伸高度D8(例如，在矽層206之上的氧化物層210之上的氧化物層220上方延伸以及其他實例)。高度D8可包括於近似1000埃至近似3000埃的範圍內。若高度D8小於近似1000埃，則柵格結構214可能過短而不足以約束入射光(例如，防止串擾)。若高度D8大於近似3000埃，則柵格結構214中剝離缺陷的風險可能會增加。然而，高度D8的其他值及範圍亦處於本揭露的範圍內。
偏置接墊結構224的尺寸可能與BSI影像感測器的可製造性有關。舉例而言且如圖7中所示，偏置接墊結構224的寬度D9可包括於近似0.3微米至近似5微米的範圍內。若寬度D9小於近似0.3微米，則偏置接墊結構224的高寬比可能會在填充期間在偏置接墊結構224內引起缺陷。若寬度D9大於近似5微米，則BSI影像感測器可能會遭受大小損失(且使得成本增加)。然而，寬度D9的其他值及範圍亦處於本揭露的範圍內。
另外地或作為另外一種選擇，柵格結構214(例如，複合柵格結構)可包括與柵格結構214的金屬部分上或柵格結構214的金屬部分上方的層相關聯的一或多個尺寸性質。舉例而言，氧化物層220可具有包括於近似300埃至近似800埃的範圍內的厚度D10。另外地或作為另外一種選擇，氮氧化矽層322可具有包括於近似1000埃至近似3000埃的範圍內的厚度D11。另外地或作為另外一種選擇，氧化物層324可具有包括於近似1000埃至近 似2000埃的範圍內的厚度D12。
如以上所指示，圖7是作為實例而被提供。其他實例可不同於針對圖7所闡述的內容。
圖8是與形成本文中所闡述的半導體結構200相關聯的實例性製程800的流程圖。在一些實施方案中，圖8所示一或多個製程方塊由結合圖4A至圖7提及的半導體處理工具中的一或多者執行。在一些實施方案中，圖8所示一或多個製程方塊由與半導體處理工具(例如可包括於彩色濾光片陣列製作設施中的處理工具)中的所述一或多者分離或包括所述半導體處理工具中的所述一或多者的另一裝置或裝置群組來執行。
如圖8中所示，製程800可包括在裝置的第一區中形成接墊金屬結構(方塊810)。舉例而言，如上所述，半導體處理工具中的所述一或多者可在裝置(例如，SoC裝置302)的第一區(例如，接墊區310)中形成接墊金屬結構312。
如圖8中進一步所示，製程800可包括在接墊金屬結構之上形成氧化物層(方塊820)。舉例而言，如上所述，半導體處理工具中的一或多者可在接墊金屬結構312之上形成氧化物層420。
如圖8中進一步所示，製程800可包括在裝置的第二區中形成隔離區陣列(方塊830)。舉例而言，如上所述，半導體處理工具中的一或多者可在裝置的第二區(例如，畫素陣列區306)中形成隔離區204的陣列。
如圖8中進一步所示，製程800可包括形成包括對隔離區陣列進行填充的部分的第一金屬層(方塊840)。舉例而言，如上所述，半導體處理工具中的一或多者可形成包括對隔離區204的陣列進行填充的部分的第一金屬層(例如，導電金屬層428)。
如圖8中進一步所示，製程800可包括在氧化物層中形成暴露出接墊金屬結構的接墊金屬結構空腔(方塊850)。舉例而言，如上所述，半導體處理工具中的一或多者可在氧化物層420中形成暴露出接墊金屬結構312的接墊金屬結構空腔(例如，偏置接墊空腔432)。
如圖8中進一步所示，製程800可包括形成第二金屬層以在接墊金屬結構空腔中形成偏置接墊結構(方塊860)。舉例而言，如上所述，半導體處理工具中的一或多者可形成第二金屬層(例如，導電金屬層436)以在接墊金屬結構空腔中形成偏置接墊結構224。
製程800可包括附加的實施方案，例如以下闡述的及/或結合本文中其他處闡述的一或多個其他製程的任何單個實施方案或實施方案的任意組合。
在第一實施方案中，製程800包括形成柵格結構214，柵格結構214將偏置接墊結構224電性連接至第一金屬層的對隔離區204的陣列進行填充的部分。
在第二實施方案(單獨使用或與第一實施方案組合使用)中，形成柵格結構214包括移除第二金屬層的部分。
在第三實施方案(單獨使用或與第一實施方案及第二實施方案中的一或多者組合使用)中，氧化物層420對應於第一氧化物層且更包括在柵格上形成第二氧化物層(例如，氧化物層220)，在第二氧化物層上形成氮氧化矽層322以及在氮氧化矽層322上形成第三氧化物層(例如，氧化物層324)。
在第四實施方案(單獨使用或與第一實施方案至第三實施方案中的一或多者組合使用)中，接墊金屬結構空腔對應於第一接墊金屬結構空腔且更包括穿過第三氧化物層及第一氧化物層形成第二接墊金屬結構空腔(例如，接墊金屬結構空腔504)以暴露出接墊金屬結構312。
儘管圖8示出製程800的實例性方塊，然而在一些實施方案中，相較於圖8中所繪示的方塊，製程800包括附加的方塊、更少的方塊、不同的方塊或以不同方式排列的方塊。另外地或作為另外一種選擇，製程800的方塊中的二或更多個方塊可並列執行。
本文中所闡述的一些實施方案提供形成用於後側照明式影像(BSI)感測器的經偏置後側深溝渠隔離(BDTI)及柵格結構的技術。所述技術包括形成BDTI結構陣列及經由柵格結構對BDTI結構陣列進行電性連接的偏置接墊結構。BDTI結構陣列、柵格結構及偏置接墊結構可降低BSI影像感測器的光二極體之間的電性串擾及/或斜光串擾的可能性。
以此種方式，可改善BSI影像感測器的效能。此種改善 可包括抑制BSI影像感測器內的暗電流、減少白色畫素的數目以及減少BSI影像感測器內的串擾。
如以上更詳細地闡述，本文中所闡述的一些實施方案提供一種裝置。所述裝置包括光二極體結構陣列。所述裝置包括分散於所述光二極體結構陣列之間的金屬結構陣列。所述裝置包括經由柵格結構與所述金屬結構陣列電性連接的偏置接墊結構。
本文中所闡述的一些實施方案提供一種裝置，所述裝置更包括位於所述柵格結構上方的彩色濾光片陣列區。
本文中所闡述的一些實施方案提供一種裝置，其中所述光二極體結構陣列對應於倒金字塔陣列。
本文中所闡述的一些實施方案提供一種裝置，所述裝置更包括連接件結構，其中所述光二極體結構陣列位於所述裝置的畫素陣列區內，其中所述偏置接墊結構位於所述裝置的接墊區內，其中所述裝置的周邊區將所述畫素陣列區與所述接墊區隔開，且其中所述連接件結構作為所述偏置接墊結構與所述金屬結構陣列之間的電性連接的一部分而橫跨所述周邊區。
本文中所闡述的一些實施方案提供一種裝置，其中所述柵格結構對應於複合柵格結構。所述複合柵格結構包括金屬材料、第一介電材料、第二介電材料以及第三介電材料。所述第一介電材料位於所述金屬材料上。所述第二介電材料位於所述第一介電材料上。所述第三介電材料位於所述第二介電材料上。
本文中所闡述的一些實施方案提供一種裝置，其中所述 第一介電材料對應於第一氧化物材料，所述第二介電材料對應於氮氧化矽材料且所述第三介電材料對應於第二氧化物材料。
本文中所闡述的一些實施方案提供一種裝置，其中所述金屬結構陣列的每一金屬結構包括延伸至隔離區中的至少一部分，所述隔離區延伸至包括所述光二極體結構陣列的矽層中。
如以上更詳細地闡述，本文中所闡述的一些實施方案提供一種裝置。所述裝置包括後側深溝渠隔離結構，所述後側深溝渠隔離結構包括延伸穿過多個層的隔離區以及對所述隔離區進行填充的金屬結構。所述裝置包括偏置接墊結構。所述裝置包括對所述金屬結構與所述偏置接墊結構進行電性連接的柵格結構。
本文中所闡述的一些實施方案提供一種裝置，其中所述金屬結構包括與所述隔離區的頂部邊緣實質上共面的頂表面。
本文中所闡述的一些實施方案提供一種裝置，其中所述隔離區包括使用氧化物層及介電層進行襯墊的內表面。
本文中所闡述的一些實施方案提供一種裝置，其中所述多個層包括矽層，且其中所述隔離區向所述矽層中延伸至與所述矽層的近似厚度對應的深度。
本文中所闡述的一些實施方案提供一種裝置，其中所述多個層包括矽層，且其中所述隔離區向所述矽層中延伸至與所述矽層的近似厚度的一部分對應的深度。
本文中所闡述的一些實施方案提供一種裝置，其中所述柵格結構對應於在所述多個層上方延伸的金屬柵格結構。
本文中所闡述的一些實施方案提供一種裝置，其中所述多個層包括位於矽層之上的介電層之上的氧化物層。
本文中所闡述的一些實施方案提供一種裝置，其中所述多個層包括位於介電層之下的矽層，所述介電層位於第二氧化物層之下的第一氧化物層之下。
如以上更詳細地闡述，本文中所闡述的一些實施方案提供一種方法。所述方法包括在裝置的第一區中形成接墊金屬結構。所述方法包括在所述接墊金屬結構之上形成氧化物層。所述方法包括在所述裝置的第二區中形成隔離區陣列。所述方法包括形成包括對所述隔離區陣列進行填充的部分的第一金屬層。所述方法包括在所述氧化物層中形成暴露出所述接墊金屬結構的接墊金屬結構空腔。所述方法包括形成第二金屬層以在所述接墊金屬結構空腔中形成偏置接墊結構。
本文中所闡述的一些實施方案提供一種方法。所述方法更包括形成柵格結構，所述柵格結構將所述偏置接墊結構電性連接至所述第一金屬層的對所述隔離區陣列進行填充的所述部分。
本文中所闡述的一些實施方案提供一種方法，其中形成所述柵格結構包括移除所述第二金屬層的部分。
本文中所闡述的一些實施方案提供一種方法，其中所述氧化物層對應於第一氧化物層且所述方法更包括在所述柵格結構上形成第二氧化物層，在所述第二氧化物層上形成氮氧化矽層且在所述氮氧化矽層上形成第三氧化物層。
本文中所闡述的一些實施方案提供一種方法，其中所述接墊金屬結構空腔對應於第一接墊金屬結構空腔且所述方法更包括穿過所述第三氧化物層及所述第一氧化物層形成第二接墊金屬結構空腔，以暴露出所述接墊金屬結構。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中對其作出各種改變、替代及變更。
200:半導體結構
202:光二極體結構
204:隔離區
206:矽層
208:介電層
210、220:氧化物層
212:金屬結構
214:柵格結構
216:電性偏置
218:電磁波

Claims (10)

  1. 一種半導體裝置，包括：光二極體結構陣列；金屬結構陣列，分散於所述光二極體結構陣列之間；以及偏置接墊結構，經由柵格結構與所述金屬結構陣列電性連接，其中所述柵格結構包括：金屬材料層；第一氧化物層，位於所述金屬材料層上；氮氧化矽層，位於所述第一氧化物層上；以及第二氧化物層，位於所述氮氧化矽層上。
  2. 如請求項1所述的半導體裝置，更包括：彩色濾光片陣列區，位於所述柵格結構上方。
  3. 如請求項1所述的半導體裝置，更包括：連接件結構，其中所述光二極體結構陣列位於所述半導體裝置的畫素陣列區內，其中所述偏置接墊結構位於所述半導體裝置的接墊區內，其中所述半導體裝置的周邊區將所述畫素陣列區與所述接墊區隔開，且其中所述連接件結構作為所述偏置接墊結構與所述金屬結構陣列之間的電性連接的一部分而橫跨所述周邊區。
  4. 如請求項1所述的半導體裝置，其中所述金屬結構 陣列的每一金屬結構包括：延伸至隔離區中的至少一部分，所述隔離區延伸至包括所述光二極體結構陣列的矽層中。
  5. 一種半導體裝置，包括：後側深溝渠隔離結構，包括：隔離區，延伸穿過多個層；以及金屬結構，對所述隔離區進行填充；偏置接墊結構；以及柵格結構，對所述金屬結構與所述偏置接墊結構進行電性連接，其中所述柵格結構包括：金屬材料層；第一氧化物層，位於所述金屬材料層上；氮氧化矽層，位於所述第一氧化物層上；以及第二氧化物層，位於所述氮氧化矽層上。
  6. 如請求項5所述的半導體裝置，其中所述隔離區包括使用氧化物層及介電層進行襯墊的內表面。
  7. 如請求項5所述的半導體裝置，其中所述多個層包括：氧化物層，位於矽層之上的介電層之上。
  8. 一種半導體裝置的製造方法，包括：在半導體裝置的第一區中形成接墊金屬結構； 在所述接墊金屬結構之上形成氧化物層；在所述半導體裝置的第二區中形成隔離區陣列；形成包括對所述隔離區陣列進行填充的部分的第一金屬層；在所述氧化物層中形成暴露出所述接墊金屬結構的接墊金屬結構空腔；形成第二金屬層以在所述接墊金屬結構空腔中形成偏置接墊結構；以及在所述隔離區陣列上方形成柵格結構，其中所述柵格結構包括：金屬材料層；第一氧化物層，位於所述金屬材料層上；氮氧化矽層，位於所述第一氧化物層上；以及第二氧化物層，位於所述氮氧化矽層上。
  9. 如請求項8所述的半導體裝置的製造方法，其中所述柵格結構將所述偏置接墊結構電性連接至所述第一金屬層的對所述隔離區陣列進行填充的所述部分。
  10. 如請求項8所述的半導體裝置的製造方法，其中形成所述柵格結構包括：移除所述第二金屬層的部分。
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