KR102011102B1

KR102011102B1 - 이미지 센서

Info

Publication number: KR102011102B1
Application number: KR1020130026811A
Authority: KR
Inventors: 안유진; 신종철; 정민지
Original assignee: 삼성전자주식회사
Priority date: 2013-03-13
Filing date: 2013-03-13
Publication date: 2019-08-14
Anticipated expiration: 2033-03-13
Also published as: US20200365635A1; US20140263962A1; US20170301712A1; US20190296066A1; KR20140112277A; US9741756B2; US10763287B2; US10483305B2; US11296134B2

Abstract

이미지 센서는 센서 어레이 영역과, 패드 영역과, 회로 영역을 포함하는 기판과, 패드 영역 상의 배선층과, 센서 어레이 영역상의 차광 패턴을 포함한다. 센서 어레이 영역은 액티브 픽셀을 포함하는 제1 영역 및 옵티컬 블랙 픽셀을 포함하는 제2 영역을 포함한다. 배선층은 패드 영역 상에서 기판으로부터 제1 거리 이격된 레벨상에 연장된다. 차광 패턴은 제2 영역 상에서 기판으로부터 제1 거리보다 작은 제2 거리 이격된 레벨상에 연장되는 제1 부분과, 제1 부분과 배선층과의 사이에서 배선층과 동일 레벨상에 연장되는 제2 부분과, 제1 부분과 제2 부분과의 사이에서 제1 부분 및 제2 부분과 일체로 연결되어 있는 제3 부분을 포함한다.

Description

이미지 센서 {Image sensor}

본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 특히 옵티컬 블랙 센서 영역을 가지는 이미지 센서에 관한 것이다.

최근 정보통신 산업 발달과 전자기기의 디지털화에 따라 디지털 카메라, 캠코더, 휴대폰, PCS (personal communication system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서들이 사용되고 있다. 이미지 센서는 광학 이미지 신호를 전기 이미지 신호로 변환하는 장치이다. 입사되는 빛을 수광하여 전기 신호로 전환하는 액티브 픽셀 센서 (active pixel sensor) 영역(APS)과, 빛의 유입을 차단하여 APS에 블랙 신호의 기준을 제공하는 옵티컬 블랙 센서 (optical black sensor) 영역(OBS)을 포함하는 이미지 센서를 제조하는 데 있어서, 칼라 필터층 형성시 APS 및 OBS의 상부에서 이들 사이에 비교적 큰 단차가 존재하는 경우, APS 위에 형성되는 복수의 칼라 필터 중 OBS에 인접한 부분에 위치되는 칼라 필터들의 두께가 상기 단차로 인해 불균일해질 수 있다. 그 결과, APS 중 OBS에 인접한 부분에서 이미지 신호가 왜곡되거나 색상이 열화되는 등의 문제가 발생될 수 있다.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 균일한 두께의 칼라 필터층을 제공할 수 있도록 액티브 픽셀 센서 영역(APS)에 형성되는 칼라 필터층의 레벨과 옵티컬 블랙 센서 영역(OBS)에 형성되는 차광 패턴의 레벨과의 사이의 단차를 최소화함으로써, 이미지 신호가 왜곡되거나 색상이 열화되는 등의 문제를 방지할 수 있는 이미지 센서를 제공하는 것이다.

본 발명의 기술적 사상에 의한 일 양태에 따른 이미지 센서는 액티브 픽셀을 포함하는 제1 영역 및 옵티컬 블랙 픽셀을 포함하는 제2 영역을 포함하는 센서 어레이 영역과, 상기 센서 어레이 영역의 주위에 배치된 패드 영역과, 상기 센서 어레이 영역과 상기 패드 영역과의 사이에 배치된 회로 영역을 포함하는 기판과; 상기 패드 영역 상에서 상기 기판으로부터 제1 거리 이격된 레벨상에 연장되는 배선층과; 상기 제2 영역 상에서 상기 기판으로부터 상기 제1 거리보다 작은 제2 거리 이격된 레벨상에 연장되는 제1 부분과, 상기 제1 부분과 상기 배선층과의 사이에서 상기 배선층과 동일 레벨상에 연장되는 제2 부분과, 상기 제1 부분과 상기 제2 부분과의 사이에서 상기 제1 부분 및 제2 부분과 일체로 연결되어 있는 제3 부분을 포함하는 차광 패턴을 포함한다.

본 발명의 기술적 사상에 의한 일 양태에 따른 이미지 센서는 상기 제1 영역에서, 상기 기판으로부터 상기 제2 거리와 같거나 더 작은 제3 거리 이격된 레벨상에 연장되는 칼라 필터층을 더 포함할 수 있다.

본 발명의 기술적 사상에 의한 일 양태에 따른 이미지 센서에서, 상기 차광 패턴의 제2 부분 및 제3 부분은 각각 상기 제2 영역 상에 위치될 수 있다.

본 발명의 기술적 사상에 의한 일 양태에 따른 이미지 센서에서, 상기 차광 패턴의 제2 부분은 상기 제2 영역의 상부로부터 상기 회로 영역의 상부까지 연장되어있고, 상기 차광 패턴의 제3 부분은 상기 제2 영역 상에 위치될 수 있다.

본 발명의 기술적 사상에 의한 일 양태에 따른 이미지 센서에서, 상기 차광 패턴의 제2 부분 및 제3 부분은 각각 상기 회로 영역 상에 위치될 수 있다.

본 발명의 기술적 사상에 의한 일 양태에 따른 이미지 센서에서, 상기 차광 패턴의 제1 부분, 제2 부분 및 제3 부분은 각각 상기 배선층의 구성 물질과 동일한 구성 물질을 포함할 수 있다.

본 발명의 기술적 사상에 의한 일 양태에 따른 이미지 센서는 상기 기판과 상기 배선층과의 사이에 개재되고, 상기 배선층과 대면하는 제1 상면부와, 상기 차광 패턴의 제2 부분과 대면하는 제2 상면부와, 상기 제1 상면부와 상기 제2 상면부와의 사이에 위치되는 리세스된 표면부를 가지는 절연 패턴을 더 포함할 수 있다. 상기 절연 패턴의 저면은 상기 차광 패턴의 제1 부분의 저면과 동일 평면상에 위치될 수 있다.

본 발명의 기술적 사상에 의한 일 양태에 따른 이미지 센서는 상기 패드 영역에서 상기 기판을 관통하는 비아홀 내부에 형성되는 비아 콘택을 더 포함할 수 있다. 상기 배선층은 상기 비아 콘택에 일체로 연결될 수 있다. 또한, 상기 기판상에서 상기 배선층에 접하는 상면과, 상기 기판상에서 상기 차광 패턴의 제3 부분에 접하는 측벽과, 상기 비아홀 내에서 상기 기판과 상기 비아 콘택과의 사이에 개재되어 있는 비아 절연부를 포함하는 절연 패턴을 더 포함할 수 있다.

본 발명의 기술적 사상에 의한 일 양태에 따른 이미지 센서에서, 상기 배선층은 상기 차광 패턴과 동일 물질로 이루어지는 제1 도전층과, 상기 제1 도전층과 다른 물질로 이루어지는 제2 도전층을 포함할 수 있다.

본 발명의 기술적 사상에 의한 일 양태에 따른 이미지 센서에서, 상기 차광 패턴은 상기 제1 부분과 상기 제3 부분과의 사이, 및 상기 제2 부분과 상기 제3 부분과의 사이에 각각 절곡부가 형성될 수 있다.

본 발명의 기술적 사상에 의한 다른 양태에 따른 이미지 센서는 복수의 픽셀을 포함하는 액티브 펙셀 어레이 영역과, 액티브 펙셀 어레이 영역의 주위에 배치된 패드 영역을 가지는 기판과; 상기 패드 영역에서 상기 기판을 관통하는 비아 콘택부와, 상기 비아 콘택부에 일체로 연결되고 상기 패드 영역 상에서 상기 기판으로부터 제1 거리 이격된 제1 레벨상에 연장되는 패드부를 가지는 배선층과; 상기 액티브 펙셀 어레이 영역 상의 일부 영역에서 상기 기판으로부터 상기 제1 거리보다 작은 제2 거리 이격된 제2 레벨상에 상기 기판의 주면 연장 방향과 평행한 제1 방향으로 연장되는 제1 부분을 가지는 차광 패턴을 포함한다. 상기 배선층 및 상기 차광 패턴 중 적어도 하나는 상기 제1 레벨로부터 상기 제2 레벨까지 상기 제1 방향과 다른 제2 방향으로 연장되는 단차 부분을 포함한다.

본 발명의 기술적 사상에 의한 다른 양태에 따른 이미지 센서에서, 상기 단차 부분은 상기 차광 패턴의 제1 부분에 일체로 연결될 수 있다.

본 발명의 기술적 사상에 의한 다른 양태에 따른 이미지 센서는 상기 액티브 펙셀 어레이 영역에서 상기 차광 패턴에 의해 포위되는 부분에 형성된 칼라 필터층을 더 포함할 수 있다.

본 발명의 기술적 사상에 의한 이미지 센서는 기판의 옵티컬 블랙 센서 영역(OBS)상에 형성되는 차광 패턴이 비교적 기판에 가까운 위치에 형성되도록 상기 기판과 상기 차광 패턴과의 사이의 절연막의 적어도 일부를 제거함으로써, 액티브 픽셀 센서 영역(APS)에 형성되는 칼라 필터층의 레벨과 옵티컬 블랙 센서 영역(OBS)에 형성되는 차광 패턴의 레벨과의 사이의 단차가 최소화될 수 있다. 따라서, 칼라 필터층을 형성할 때, 액티브 픽셀 센서 영역(APS) 중 옵티컬 블랙 센서 영역(OBS)에 인접한 부분에 위치되는 칼라 필터들의 두께가 불균일해지는 현상을 방지할 수 있고, 이미지 신호가 왜곡되거나 색상이 열화되는 등의 문제를 방지할 수 있다.

도 1은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 이미지 센서의 개략적인 평면 배치를 보여주는 도면이다.
도 2는 이미지 센서의 일부 구성을 설명하기 위한 블록도이다.
도 3은 도 1의 센서 어레이 영역에서 센서 어레이를 구성하는 단위 픽셀의 등가회로도이다.
도 4a는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 이미지 센서의 요부 단면도이다.
도 4b는 도 4a의 4B - 4B' 선 단면도이다.
도 5a는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 이미지 센서의 요부 단면도이다.
도 5b는 도 5a의 5B - 5B' 선 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 이미지 센서의 요부 단면도이다.
도 7a는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 이미지 센서의 요부 단면도이다.
도 7b는 도 7a의 7B - 7B' 선 단면도이다.
도 8a 내지 도 8o는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 9h는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a 내지 도 10j는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11a 내지 도 11i는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 칩과, 상기 이미지 센서 칩이 이용되는 카메라 장치를 개략적으로 도시한 도면이다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서를 포함하는 전자 시스템을 개략적으로 나타낸 블록도이다.

이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.

첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.

도 1은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 이미지 센서(10)의 개략적인 평면 배치를 보여주는 도면이다. 도 2는 이미지 센서(10)의 일부 구성을 설명하기 위한 블록도이다.

도 1 및 도 2를 참조하면, 이미지 센서(10)는 센서 어레이 영역(SA)과, 상기 센서 어레이 영역(SA) 주위에 형성된 복수의 회로(20)를 포함하는 회로 영역(CA)과, 상기 회로 영역(CA)의 주위에 배치된 복수의 패드(40)를 포함하는 패드 영역(PA)을 포함한다. 상기 센서 어레이 영역(SA)은 외부로부터의 빛의 파장들에 대응되는 액티브 신호를 생성하기 위한 액티브 픽셀을 포함하는 액티브 픽셀 센서 영역(APS)과, 외부로부터의 빛이 차단되어 옵티컬 블랙 (optical black)신호를 생성하기 위한 옵티컬 블랙 픽셀을 포함하는 옵티컬 블랙 센서 영역(OBS)을 포함한다. 상기 액티브 픽셀 센서 영역(APS) 중 상기 옵티컬 블랙 센서 영역(OBS)에 근접한 에지 부분에는 더미 픽셀 센서 영역(DPS)이 배치된다. 일부 실시예들에서, 상기 더미 픽셀 센서 영역(DPS)은 생략될 수 있다.

일부 실시예들에서, 상기 패드 영역(PA)에 형성된 복수의 패드(40)는 외부 장치와 전기적 신호를 주고 받는다. 다른 일부 실시예들에서, 상기 복수의 패드(40)는 외부로부터 공급되는 전원 전압 또는 접지 전압과 같은 구동 전원을 회로 영역(CA)에 배치된 회로들에 전달하는 역할을 한다.

상기 센서 어레이 영역(SA)은 복수의 단위 픽셀(52)을 포함하는 센서 어레이(54)로 이루어진다. 상기 복수의 단위 픽셀(52)은 각각 광전 변환 소자(도시 생략)를 포함한다.

상기 회로 영역(CA)은 복수의 CMOS 트랜지스터(도시 생략)를 포함하며, 센서 어레이 영역(SA)의 각 단위 픽셀(52)에 일정한 신호를 제공하거나 각 단위 픽셀(52)에서의 출력 신호를 제어한다.

도 2에 예시한 바와 같이, 회로 영역(CA)에 형성된 복수의 회로(20)는 타이밍 발생기 (timming generator)(22), 행 디코더 (row decoder)(23), 행 드라이버 (row driver)(24), 상관 이중 샘플러 (correlated double sampler: CDS)(25), 아날로그 디지탈 컨버터 (analog to digital converter: ADC)(26), 래치부(latch)(27), 열 디코더(column decoder)(28) 등을 포함한다.

센서 어레이 영역(SA)에 있는 센서 어레이(54)는 행 드라이버(24)로부터 행 선택 신호, 리셋 신호, 전하 전송 신호 등과 같은 복수의 구동 신호를 수신하여 구동된다. 또한, 센서 어레이(54)에서 광전 변환된 전기적인 출력 신호는 상관 이중 샘플러(25)에 제공된다.

타이밍 발생기(22)는 행 디코더(23) 및 열 디코더(28)에 타이밍 신호 및 제어 신호를 제공한다.

행 드라이버(24)는 행 디코더(23)에서 디코딩된 결과에 따라 복수의 단위 픽셀을 구동하기 위한 복수의 구동 신호를 센서 어레이 영역(SA)의 센서 어레이(54)에 제공한다. 복수의 단위 픽셀(52)이 매트릭스 형태로 배열된 경우에는 매트릭스의 각 행 별로 구동 신호를 제공한다.

상관 이중 샘플러(25)는 센서 어레이 영역(SA)의 센서 어레이(54)로부터의 출력 신호를 수신하여 유지 및 샘플링한다. 즉, 특정한 노이즈(noise) 레벨과 상기 출력 신호에 의한 신호 레벨을 이중으로 샘플링하여, 노이즈 레벨과 신호 레벨과의 차이에 해당하는 차이 레벨을 출력한다.

아날로그 디지탈 컨버터(26)는 상기 차이 레벨에 해당하는 아날로그 신호를 디지탈 신호로 변환하여 출력한다.

래치부(27)는 디지탈 신호를 래치하고, 래치된 신호는 열 디코더(28)에서의 디코딩 결과에 따라 순차적으로 영상 신호 출력부(도시 생략)로 출력된다.

일부 실시예들에서, 상기 이미지 센서(10)는 배면 조사형 (backside illumination type) CMOS 이미지 센서를 구성할 수 있다. 그리고, 상기 이미지 센서(10)의 노출 표면 중 상기 복수의 패드(40)가 노출되는 측의 표면으로부터 상기 센서 어레이 영역(SA) 중 옵티컬 블랙 센서 영역(OBS)을 제외한 부분에 빛이 입사된다.

도 3은 도 1의 센서 어레이 영역(SA)에서 센서 어레이(54)를 구성하는 단위 픽셀(52)의 등가회로도이다.

도 3을 참조하면, 상기 단위 픽셀(52)은 광을 인가받아 광전 변환에 의해 광 전하를 생성하고 생성된 전하를 축적하기 위한 포토다이오드(PD), 상기 포토다이오드(PD)에서 생성된 전하를 플로팅 확산 영역 (FD: floating diffusion region)에 운송하는 트랜스퍼 트랜지스터(Tx), 상기 플로팅 확산 영역(FD)에 저장되어 있는 전하를 주기적으로 리셋(reset)시키는 리셋 트랜지스터(Rx), 소스 팔로워 버퍼 증폭기 (source follower buffer amplifier) 역할을 하며 상기 플로팅 확산 영역(FD)에 충전된 전하에 따른 신호를 버퍼링(buffering)하는 드라이브 트랜지스터(Dx), 및 상기 단위 픽셀(112)을 선택하기 위한 스위칭(switching) 및 어드레싱(addressing) 역할을 하는 셀렉트 트렌지스터(Sx)를 포함한다. 도 3에 있어서, "RS"는 리셋 트랜지스터(Rx)의 게이트에 인가되는 신호이고, "TG"는 트랜스퍼 트랜지스터(Tx)의 게이트에 인가되는 신호이고, "SEL"은 셀렉트 트렌지스터(Sx)의 게이트에 인가되는 신호이다.

도 3에는 1개의 포토다이오드(PD)와 4개의 MOS 트랜지스터(Tx, Rx, Dx, Sx)로 구성된 단위 픽셀의 회로 구성을 예시하였다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.

상기 회로 영역(CA)은 복수의 CMOS 트랜지스터들로 구성되는 복수의 CMOS 로직 영역(도시 생략)을 포함할 수 있다. 상기 CMOS 로직 영역은 센서 어레이 영역(SA)에 있는 각 픽셀에 일정한 신호를 제공하거나, 출력 신호를 제어할 수 있다.

다시 도 1을 참조하면, 센서 어레이 영역(SA)에서 옵티컬 블랙 센서 영역(OBS)에 형성되어 있는 복수의 단위 픽셀(52)은 차광 패턴(62)에 의해 덮여 있다. 상기 옵티컬 블랙 센서 영역(OBS)에 형성되어 있는 복수의 단위 픽셀(52)은 암전류(dark current)를 측정하는 데 이용될 수 있다. 상기 옵티컬 블랙 센서 영역(OBS)에 있는 픽셀 어레이(54)에는 액티브 픽셀 센서 영역(APS) 및 더미 픽셀 센서 영역(DPS)에 있는 픽셀 어레이(54)에 공급되는 공급 전원과 동일한 공급 전원이 연결될 수 있다. 따라서, 액티브 픽셀 센서 영역(APS)에서 생성된 공급 전원 노이즈와 동일한 노이즈를 옵티컬 블랙 센서 영역(OBS)의 출력 신호를 통해 전달하는 것이 가능하다. 또한, 옵티컬 블랙 센서 영역(OBS)에 있는 픽셀 어레이(54)는 차광 패턴(62)에 의해 빛과 차단되어 있으므로, 옵티컬 블랙 센서 영역(OBS)에 있는 픽셀 어레이(54)에서 발생되는 블랙 레벨 신호를 이용하여 공급 전원 노이즈 성분을 전달할 수 있다.

일부 실시예들에서, 상기 차광 패턴(62)은 옵티컬 블랙 센서 영역(OBS)에만 형성될 수 있다. 다른 일부 실시예들에서, 상기 차광 패턴(62)은 옵티컬 블랙 센서 영역(OBS)과, 회로 영역(CA)을 덮도록 형성될 수 있다. 상기 회로 영역(CA)은 일부 또는 전부가 상기 차광 패턴(62)에 의해 덮일 수 있다. 이들 실시예에 대한 보다 상세한 설명은 도 4a 내지 도 11i를 참조하여 후술한다.

도 4a는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 이미지 센서(100)의 요부 (essential parts) 단면도이다. 도 4b는 도 4a의 4B - 4B' 선 단면도이다. 도 4a 및 도 4b에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.

도 4a 및 도 4b를 참조하면, 이미지 센서(100)의 기판(102)은 센서 어레이 영역(SA)과, 상기 센서 어레이 영역(SA)의 주위에 배치된 패드 영역(PA)과, 상기 센서 어레이 영역(SA)과 상기 패드 영역(PA)과의 사이에 배치된 회로 영역(CA)을 포함한다. 상기 센서 어레이 영역(SA) 중 액티브 픽셀 센서 영역(APS) 및 더미 픽셀 센서 영역(DPS)은 외부로부터의 빛의 파장들에 대응되는 액티브 신호를 생성하는 액티브 픽셀을 포함할 수 있다. 상기 센서 어레이 영역(SA) 중 옵티컬 블랙 센서 영역(OBS)은 외부로부터의 빛이 차단되어 옵티컬 블랙 신호를 생성하는 옵티컬 블랙 픽셀을 포함할 수 있다.

일부 실시예들에서, 상기 기판(102)은 P 형 반도체 기판이다. 예를 들면, 상기 기판(102)은 P형 실리콘 기판으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(102)은 P 형 벌크 기판과 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있다. 또는, 상기 기판(102)은 N 형 벌크 기판과, 그 위에 성장된 P 형 또는 N 형 에피층을 포함할 수 있다. 또는, 상기 기판(102)은 유기(organic) 플라스틱 기판으로 이루어질 수 있다.

센서 어레이 영역(SA)에서, 상기 기판(102) 내에는 복수의 단위 픽셀(52) (도 1 참조)이 형성되어 있다.

상기 패드 영역(PA) 위에는 배선층(150)이 연장되어 있다. 상기 배선층(150)은 기판(102)의 배면(backside)(102B)으로부터 제1 수직 거리(L1) 만큼 이격된 레벨상에 연장되는 제1 도전층(152)과, 상기 제1 도전층(152)을 덮는 제2 도전층(154)을 포함한다. 상기 제1 도전층(152) 및 제2 도전층(154)은 서로 다른 물질을 포함할 수 있다. 상기 제1 도전층(152)은 차광 물질을 포함할 수 있다. 예를 들면, 상기 제1 도전층(152)은 W, Au, Ag, Cu, Al, 또는 이들의 조합으로 이루어지는 제1 메인 금속층을 포함할 수 있다. 상기 제2 도전층(154)은 Al, Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, W 합금, 또는 이들의 조합으로 이루어지는 제2 메인 금속층을 포함할 수 있다. 일부 실시예들에서, 상기 제1 도전층(152)은 상기 제1 메인 금속층의 표면 중 적어도 일부를 덮는 제1 도전성 배리어막을 더 포함할 수 있다. 상기 제2 도전층(154)은 상기 제2 메인 금속층의 표면 중 적어도 일부를 덮는 제2 도전성 배리어막을 더 포함할 수 있다. 일부 실시예들에서, 상기 제1 도전성 배리어막 및 제2 도전성 배리어막은 각각 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, NiB, 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 도전층(152) 및 제2 도전층(154)에서, 상기 제1 도전성 배리어막 및 제2 도전성 배리어막은 각각 제1 메인 금속층 및 제2 메인 금속층의 산화을 방지할 수 있다. 또한, 상기 제1 도전성 배리어막 및 제2 도전성 배리어막은 상기 제1 메인 금속층 및 제2 메인 금속층이 주변의 다른 물질들과 반응하는 것을 방지하는 역할을 할 수 있다.

상기 센서 어레이 영역(SA) 중 옵티컬 블랙 센서 영역(OBS) 위에는 차광 패턴(160)이 형성되어 있다. 상기 차광 패턴(150)은 기판(102)의 배면(102B)으로부터 상기 제1 수직 거리(L1)보다 작은 제2 수직 거리(L2) 만큼 이격된 레벨상에 연장되는 제1 부분(162)과, 상기 제1 부분(162)과 상기 배선층(150)과의 사이에 위치되고 상기 배선층(150)의 제1 도전층(152)과 동일 레벨상에 연장되는 제2 부분(164)과, 상기 제1 부분(162)과 상기 제2 부분(164)과의 사이에서 상기 제1 부분(162) 및 제2 부분(164)과 일체로 연결되어 있는 제3 부분(166)을 포함한다.

상기 차광 패턴(160)은 상기 제1 부분(162)과 상기 제3 부분(166)과의 사이에 있는 제1 절곡부(168A)와, 상기 제2 부분(164)과 상기 제3 부분(166)과의 사이에 있는 제2 절곡부(168B)를 포함한다.

일부 실시예들에서, 상기 차광 패턴(160)은 각각 상기 배선층(150)의 제1 도전층(152)의 구성 물질과 동일한 구성 물질을 포함할 수 있다. 예를 들면, 상기 배선층(150)의 제1 도전층(152)과 상기 차광 패턴(160)은 각각 W, Au, Ag, Cu, Al, 또는 이들의 조합을 포함할 수 있다.

상기 센서 어레이 영역(SA) 중 액티브 픽셀 센서 영역(APS) 위에는 칼라 필터층(170)이 형성되어 있다. 상기 칼라 필터층(170)은 기판(102)의 배면(102B)으로부터 상기 제2 수직 거리(L2)보다 더 작은 제3 수직 거리(L3) 만큼 이격된 레벨상에 연장되어 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 칼라 필터층(170)은 기판(102)의 배면(102B)으로부터 상기 제2 수직 거리(L2) 만큼 이격된 레벨, 즉 상기 차광 패턴(160)의 제1 부분(162)과 동일한 레벨상에 형성될 수도 있다. 상기 칼라 필터층(170)은 복수의 R 영역, 복수의 G 영역, 및 복수의 B 영역을 포함할 수 있다.

상기 기판(102)과 상기 배선층(150)과의 사이에는 절연 패턴(140)이 형성되어 있다. 상기 절연 패턴(140)은 기판(102)의 패드 영역(PA), 회로 영역(CA), 및 옵티컬 블랙 센서 영역(OBS)을 덮도록 연장되어 있다. 상기 절연 패턴(140)은 상기 배선층(150) 중 제1 도전층(152)과 대면하는 제1 상면부(140T1)와, 상기 차광 패턴(160)의 제2 부분(164)과 대면하는 제2 상면부(140T2)와, 상기 제1 상면부(140T1)와 상기 제2 상면부(140T2)와의 사이에 위치되는 리세스된 표면부(140R)를 가진다. 상기 절연 패턴(140)의 저면(140B)은 기판(102)의 배면(102B)과 대면한다. 상기 절연 패턴(140)의 저면(140B)은 상기 차광 패턴(160)의 제1 부분(162)의 저면(162B)과 동일 평면상에 위치될 수 있다. 일부 실시예들에서, 상기 절연 패턴(140)은 산화막, 질화막, 탄화막, 또는 이들의 조합으로 이루어질 수 있다.

상기 배선층(150)의 제1 도전층(152)과, 상기 차광 패턴(160)은 각각 상기 절연 패턴(140)에 접하는 도전성 배리어막(도시 생략)을 포함할 수 있다. 상기 도전성 배리어막은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, NiB, 또는 이들의 조합으로 이루어질 수 있다.

상기 차광 패턴(160)의 제3 부분(166)은 상기 절연 패턴(140)의 측벽(140S)을 덮는다. 상기 차광 패턴(160)의 제3 부분(166)은 상기 절연 패턴(140)의 측벽(140S)을 따라 연장되는 형상을 가진다. 상기 제3 부분(166)은 기판(102)의 주면 연장 방향과는 다른 방향으로 연장될 수 있다. 일부 실시예들에서, 상기 제3 부분(166)은 기판(102)의 주면 연장 방향에 수직인 방향으로 연장될 수 있다. 다른 일부 실시예들에서, 상기 절연 패턴(140)의 측벽(140S)은 기판(102)의 주면 연장 방향에 대하여 경사진 경사면으로 이루어질 수 있으며, 상기 제3 부분(166)은 상기 경사면을 따라 연장될 수 있다.

상기 기판(102)의 배면(102B)과 상기 절연 패턴(140)과의 사이, 그리고 상기 기판(102)의 배면(102B)과 상기 차광 패턴(160)과의 사이에는 절연막(132, 134)이 재개되어 있다. 상기 절연막(132, 134)은 상기 기판(102)의 배면(102B)을 덮는 제1 패시베이션막(132)과, 상기 제1 패시베이션막(132)과 상기 절연 패턴(140)과의 사이에 개재되는 식각 저지막(134)을 포함한다. 상기 제1 패시베이션막(132)은 단일층 또는 다중층으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 패시베이션막(132)은 실리콘 산화막, 금속 산화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 식각 저지막은 실리콘 질화막으로 이루어질 수 있다.

상기 절연 패턴(140), 배선층(150)의 일부, 및 차광 패턴(160)은 각각 제2 패시베이션막(190)으로 덮여 있다. 상기 제2 패시베이션막(190)은 단일층 또는 다중층으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 패시베이션막(190)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.

상기 배선층(150)은 패드부(150P)를 포함한다. 상기 패드부(150P)는 이미지 센서(100)의 외부로 노출될 수 있다. 상기 패드부(150P)를 통해 외부로부터 구동 전원이 공급될 수 있다.

도 4b에 도시한 예에서, 상기 차광 패턴(160)의 제1 부분(162), 제2 부분(164) 및 제3 부분(166)이 각각 옵티컬 블랙 센서 영역(OBS) 위에 배치되어 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 차광 패턴(160)의 적어도 일부가 옵티컬 블랙 센서 영역(OBS)을 벗어난 영역 위에 배치될 수도 있다.

상기 이미지 센서(100)는 기판(102)의 배면(102B)으로부터 기판(102)의 센서 어레이 영역(SA) 중 옵티컬 블랙 센서 영역(OBS)을 제외한 영역에 빛이 입사되는 배면 조사형 이미지 센서를 구성할 수 있다.

도 5a는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 이미지 센서(200)의 요부 단면도이다. 도 5b는 도 5a의 5B - 5B' 선 단면도이다. 도 5a 및 도 5b에 있어서, 도 1 내지 도 4b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.

도 5a 및 도 5b를 참조하면, 이미지 센서(200)의 기판(102)상에서 차광 패턴(360)이 옵티컬 블랙 센서 영역(OBS)의 상부로부터 회로 영역(CA)의 상부까지 연장되어 있다. 상기 차광 패턴(260)은 기판(102)의 배면(102B)으로부터 제1 수직 거리(L1)보다 작은 제2 수직 거리(L2) 만큼 이격된 레벨상에 연장되는 제1 부분(262)과, 상기 제1 부분(262)과 상기 배선층(150)과의 사이에 위치되고 상기 배선층(150)의 제1 도전층(152)과 동일 레벨상에 연장되는 제2 부분(264)과, 상기 제1 부분(262)과 상기 제2 부분(264)과의 사이에서 상기 제1 부분(262) 및 제2 부분(264)과 일체로 연결되어 있는 제3 부분(266)을 포함한다. 상기 차광 패턴(260)의 제1 부분(262)은 옵티컬 블랙 센서 영역(OBS) 상에 위치된다. 상기 차광 패턴(260)의 제2 부분(264)은 옵티컬 블랙 센서 영역(OBS)의 상부로부터 상기 회로 영역(CA)의 상부까지 연장되어 있다. 상기 차광 패턴(260)의 제3 부분(266)은 옵티컬 블랙 센서 영역(OBS) 상에 위치된다. 상기 차광 패턴(260)에 대한 보다 상세한 사항은 도 4a 및 도 4b를 참조하여 차광 패턴(160)에 대하여 설명한 바와 대체로 동일하다.

상기 기판(102)과 상기 배선층(150)과의 사이에는 절연 패턴(240)이 형성되어 있다. 상기 절연 패턴(240)은 기판(102)의 패드 영역(PA), 회로 영역(CA), 및 옵티컬 블랙 센서 영역(OBS)을 덮도록 연장되어 있다. 상기 절연 패턴(240)은 상기 배선층(150) 중 제1 도전층(152)과 대면하는 제1 상면부(240T1)와, 상기 차광 패턴(260)의 제2 부분(264)과 대면하는 제2 상면부(240T2)와, 상기 제1 상면부(240T1)와 상기 제2 상면부(240T2)와의 사이에 위치되는 리세스된 표면부(240R)를 가진다. 상기 절연 패턴(240)의 저면(240B)은 기판(102)의 배면(102B)과 대면하고, 상기 절연 패턴(240)의 측벽(240S)은 상기 차광 패턴(260)의 제3 부분(266)에 대면한다. 상기 절연 패턴(240)의 저면(240B)은 상기 차광 패턴(260)의 제1 부분(262)의 저면(262B)과 동일 평면상에 위치될 수 있다. 상기 절연 패턴(240)에 대한 보다 상세한 사항은 도 4a 및 도 4b를 참조하여 절연 패턴(140)에 대하여 설명한 바와 대체로 동일하다.

상기 절연 패턴(240), 배선층(150)의 일부, 및 차광 패턴(260)은 각각 제2 패시베이션막(290)으로 덮여 있다. 상기 제2 패시베이션막(290)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.

상기 이미지 센서(200)는 기판(102)의 배면(102B)으로부터 기판(102)의 센서 어레이 영역(SA) 중 옵티컬 블랙 센서 영역(OBS)을 제외한 영역에 빛이 입사되는 배면 조사형 이미지 센서를 구성할 수 있다.

도 6은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 이미지 센서(300)의 요부 단면도이다. 도 6에서는 도 5a의 5B - 5B' 선 단면에 대응하는 부분의 다른 실시예를 예시한다. 도 6에 있어서, 도 1 내지 도 4b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.

도 6을 참조하면, 이미지 센서(300)의 기판(102)상에서 차광 패턴(360)이 옵티컬 블랙 센서 영역(OBS)의 상부로부터 회로 영역(CA)의 상부까지 연장되어 있다. 상기 차광 패턴(360)은 기판(102)의 배면(102B)으로부터 제1 수직 거리(L1)보다 작은 제2 수직 거리(L2) 만큼 이격된 레벨상에 연장되는 제1 부분(362)과, 상기 제1 부분(362)과 상기 배선층(150)과의 사이에 위치되고 상기 배선층(150)의 제1 도전층(152)과 동일 레벨상에 연장되는 제2 부분(364)과, 상기 제1 부분(362)과 상기 제2 부분(364)과의 사이에서 상기 제1 부분(362) 및 제2 부분(364)과 일체로 연결되어 있는 제3 부분(366)을 포함한다. 상기 차광 패턴(360)의 제1 부분(362)은 옵티컬 블랙 센서 영역(OBS)의 상부로부터 회로 영역(CA)의 상부까지 연장되어 있다. 상기 차광 패턴(360)의 제2 부분(364) 및 제3 부분(366)은 회로 영역(CA) 상에 위치된다. 상기 차광 패턴(360)에 대한 보다 상세한 사항은 도 4a 및 도 4b를 참조하여 차광 패턴(160)에 대하여 설명한 바와 대체로 동일하다.

상기 기판(102)과 상기 배선층(150)과의 사이에는 절연 패턴(340)이 형성되어 있다. 상기 절연 패턴(340)은 기판(102)의 패드 영역(PA) 및 회로 영역(CA)을 덮도록 연장되어 있다. 상기 절연 패턴(340)은 상기 배선층(150) 중 제1 도전층(152)과 대면하는 제1 상면부(340T1)와, 상기 차광 패턴(360)의 제2 부분(364)과 대면하는 제2 상면부(340T2)와, 상기 제1 상면부(340T1)와 상기 제2 상면부(340T2)와의 사이에 위치되는 리세스된 표면부(340R)를 가진다. 상기 절연 패턴(340)의 저면(340B)은 기판(102)의 배면(102B)과 대면하고, 상기 절연 패턴(340)의 측벽(340S)은 상기 차광 패턴(360)의 제3 부분(366)에 대면한다. 상기 절연 패턴(340)의 저면(340B)은 상기 차광 패턴(360)의 제1 부분(362)의 저면(362B)과 동일 평면상에 위치될 수 있다. 상기 절연 패턴(340)에 대한 보다 상세한 사항은 도 4a 및 도 4b를 참조하여 절연 패턴(140)에 대하여 설명한 바와 대체로 동일하다.

상기 절연 패턴(340), 배선층(150)의 일부, 및 차광 패턴(360)은 각각 제2 패시베이션막(390)으로 덮여 있다. 상기 제2 패시베이션막(390)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.

상기 이미지 센서(300)는 기판(102)의 배면(102B)으로부터 기판(102)의 센서 어레이 영역(SA) 중 옵티컬 블랙 센서 영역(OBS)을 제외한 영역에 빛이 입사되는 배면 조사형 이미지 센서를 구성할 수 있다.

도 7a는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 이미지 센서(400)의 요부 단면도이다. 도 7b는 도 7a의 7B - 7B' 선 단면도이다. 도 7a 및 도 7b에 있어서, 도 1 내지 도 4b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.

도 7a 및 도 7b를 참조하면, 이미지 센서(400)의 기판(102)상에는 패드 영역(PA) 위에 배선층(450)이 형성되어 있다. 상기 배선층(450)은 기판(102)의 배면(102B)으로부터 제1 수직 거리(L1) 만큼 이격된 레벨상에 연장되는 제1 도전층(452)과, 상기 제1 도전층(452)을 덮는 제2 도전층(454)을 포함한다. 상기 배선층(450)은 패드부(450P)를 포함한다. 상기 패드부(450P)는 이미지 센서(400)의 외부로 노출될 수 있다. 상기 패드부(450P)를 통해 외부로부터 구동 전원이 공급될 수 있다. 배선층(450)의 제1 도전층(452) 및 제2 도전층(454)에 대한 보다 상세한 사항은 도 4a 및 도 4b를 참조하여 배선층(150)의 제1 도전층(152) 및 제2 도전층(154)에 대하여 설명한 바를 참조한다.

상기 기판(102)의 옵티컬 블랙 센서 영역(OBS) 상에는 차광 패턴(460)이 형성되어 있다. 상기 차광 패턴(460)은 기판(102)의 배면(102B)으로부터 제1 수직 거리(L1)보다 작은 제2 수직 거리(L2) 만큼 이격된 레벨상에 연장되어 있다. 상기 차광 패턴(460)은 옵티컬 블랙 센서 영역(OBS) 상에서 단차 없이 평탄하게 연장될 수 있다. 상기 차광 패턴(460)의 구성 재료에 대한 보다 상세한 사항은 도 4a 및 도 4b를 참조하여 차광 패턴(160)에 대하여 설명한 바를 참조한다.

상기 기판(102)과 상기 배선층(450)과의 사이에는 절연 패턴(440)이 형성되어 있다. 상기 절연 패턴(440)은 패드 영역(PA) 상에 연장되어 있다. 상기 절연 패턴(440)은 상기 배선층(450) 중 제1 도전층(452)에 각각 대면하는 상면부(440T1) 및 측벽(440S)을 가진다. 상기 절연 패턴(440)의 저면(440B)은 기판(102)의 배면(102B)과 대면한다. 상기 절연 패턴(440)과 상기 차광 패턴(460)은 회로 영역(CA)을 사이에 두고 서로 이격되어 있다. 상기 절연 패턴(440)의 저면(440B)은 상기 차광 패턴(460)의 저면(460B)과 동일 평면상에 위치될 수 있다. 상기 절연 패턴(240)에 대한 보다 상세한 사항은 도 4a 및 도 4b를 참조하여 절연 패턴(140)에 대하여 설명한 바와 대체로 동일하다.

상기 배선층(450)의 일부, 및 차광 패턴(460)은 각각 제2 패시베이션막(490)으로 덮여 있다. 상기 제2 패시베이션막(490)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.

상기 이미지 센서(400)는 기판(102)의 배면(102B)으로부터 기판(102)의 센서 어레이 영역(SA) 중 옵티컬 블랙 센서 영역(OBS)을 제외한 영역에 빛이 입사되는 배면 조사형 이미지 센서를 구성할 수 있다.

도 4a 내지 도 7b에 예시한 본 발명의 기술적 사상에 의한 이미지 센서(100, 200, 300, 400)에 있어서, 기판(102)의 옵티컬 블랙 센서 영역(OBS)상에 형성되는 차광 패턴(160, 260, 360, 460)의 적어도 일부가 기판(102)에 비교적 가까운 위치에 형성되도록 상기 기판(102)과 상기 차광 패턴(160, 260, 360, 460)과의 사이의 절연막 중 적어도 일부를 제거함으로써, 액티브 픽셀 센서 영역(APS)에 형성되는 칼라 필터층(170)의 레벨과 옵티컬 블랙 센서 영역(OBS)에 형성되는 차광 패턴(160, 260, 360, 460)의 레벨과의 사이의 단차가 최소화될 수 있다. 따라서, 복수의 칼라 필터를 포함하는 칼라 필터층(170)을 형성할 때, 액티브 픽셀 센서 영역(APS) 중 옵티컬 블랙 센서 영역(OBS)에 인접한 부분에 위치되는 칼라 필터들의 두께가 불균일해지는 현상을 방지할 수 있고, 이미지 신호가 왜곡되거나 색상이 열화되는 등의 문제를 방지할 수 있다.

도 8a 내지 도 8o는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8o에서는 도 4a 및 도 4b에 예시한 이미지 센서(100)의 제조 방법을 예로 들어 설명한다. 도 8a 내지 도 8o에는 기판(102)의 액티브 픽셀 센서 영역(APS), 옵티컬 블랙 센서 영역(OBS), 및 패드 영역(PA) 각각의 일부 만을 도시한다. 도 8a 내지 도 8o에 있어서, 도 1 내지 도 4b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.

도 8a를 참조하면, 반도체 기판(104)상에 반도체 에피층을 성장시켜 상기 에피층으로 이루어지는 기판(102)을 형성한다. 상기 기판(102)에 센서 어레이 영역(SA) (도 1 참조), 회로 영역(CA) (도 1 참조), 및 패드 영역 (PA)을 정의한다. 상기 센서 어레이 영역(SA)은 액티브 픽셀 센서 영역(APS) 및 옵티컬 블랙 센서 영역(OBS)을 포함한다.

센서 어레이 영역(SA)에서, 상기 기판(102)에 복수의 단위 픽셀(52) (도 1 참조)을 형성한다. 상기 복수의 단위 픽셀(52)을 형성하기 위하여, 센서 어레이 영역(SA)에서 상기 기판(102) 내에 포토다이오드(PD)와 같은 광전 변환 소자와, 복수의 불순물 확산 영역(도시 생략)을 형성하고, 상기 기판(102)의 전면(102F) 위에 복수의 게이트 전극(112)을 형성한다.

그 후, 센서 어레이 영역(SA)에서 기판(102)의 전면(102F)을 덮는 층간절연막(114)과, 상기 층간절연막(114)에 의해 적어도 일부가 절연되는 복수의 배선 라인(116)으로 이루어지는 다층 배선 구조(118)를 형성한다. 센서 어레이 영역(SA)에서 상기 다층 배선 구조(118)가 형성되는 동안, 패드 영역(PA)에서는 층간절연막(124)과, 상기 층간절연막(124)에 의해 적어도 일부가 절연되는 복수의 배선 라인(126)으로 이루어지는 다층 배선 구조(128)를 형성한다.

일부 실시예들에서, 상기 층간절연막(114, 124)은 각각 복수의 층으로 구성될 수 있다. 센서 어레이 영역(SA) 및 패드 영역(PA)에서, 복수의 배선 라인(116, 126) 중 동일 레벨에 형성되는 층들은 동일한 공정 단계에서 형성될 수 있다.

일부 실시예들에서, 상기 층간절연막(114, 124)은 FOX (Flowable OXide), HDP (High Density Plasma) 산화물, TOSZ (Tonen Silazene), SOG (Spin On Glass), 또는 USG (Undoped Silica Glass) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.

도 8b를 참조하면, 상기 다층 배선 구조(118, 128) 위에 지지 기판(106)을 접착한다. 일부 실시예에서, 상기 다층 배선 구조(118, 128) 위에 지지 기판(106)을 접착하기 위하여, 상기 지지 기판(106)에는 제1 접착막(107)을 부착하고, 상기 다층 배선 구조(118, 128) 위에는 제2 접착막(109)을 부착한 후, 상기 제1 접착막(107) 및 제2 접착막(109)이 서로 마주 보도록 상기 다층 배선 구조(118, 128) 및 지지 기판(106)을 중첩시켜 서로 압착시킬 수 있다.

도 8c를 참조하면, 상기 지지 기판(106)이 접착된 상태로 기판(102)이 상하 반전되도록 기판(102)을 위치시키고, 반도체 기판(104)을 제거하여 상기 기판(102)의 배면(102B)을 노출시킨다. 일부 실시예들에서, 상기 반도체 기판(104)을 제거하기 위하여, CMP (chemical mechanical polishing), BGR (back grinding), 또는 반응성 이온 에칭 중 적어도 하나의 공정을 이용할 수 있다. 일부 실시예들에서, 상기 기판(120)에서의 댕글링 본드와 같은 결함 발생 부위를 치유하기 위하여 상기 노출된 기판(102)의 배면(102B)을 수소 플라즈마 처리할 수 있다.

도 8d를 참조하면, 상기 기판(102)의 배면(102B)을 덮는 제1 패시베이션막(132)과 식각 저지막(134)을 차례로 형성한다. 상기 제1 패시베이션막(132)은 절연성 금속 산화막(132A) 및 실리콘 산화막(132B)의 적층 구조를 가질 수 있다. 일부 실시예들에서, 상기 절연성 금속 산화막(132A)은 하프늄 산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 절연성 금속 산화막(132A), 실리콘 산화막(132B), 및 식각 저지막(134)은 각각 약 500 ∼ 2000 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.

도 8e를 참조하면, 식각 마스크 패턴(도시 생략)를 이용하여 패드 영역(PA) 위에서 상기 식각 저지막(134) 및 제1 패시베이션막(132)을 일부 식각하여 제거하고, 그 결과 노출되는 기판(102) 및 층간절연막(124)을 제거하여, 패드 영역(PA)에서 기판(102)을 관통하여 패드 영역(PA) 상의 배선 라인(126)을 노출시키는 비아홀(120)을 형성하고, 상기 식각 마스크 패턴을 제거한다.

도 8f를 참조하면, 상기 비아홀(120)의 내부 측벽과, 상기 식각 저지막(134)의 상면을 덮는 예비 절연 패턴(140P)을 형성한다.

상기 예비 절연 패턴(140P)을 형성하기 위한 예시적인 공정에서, 상기 기판(102)의 배면(102B)측에서 기판(102)상에 절연 물질을 증착하여 상기 식각 저지막(134)의 상면 및 비아홀(120)의 내부에 절연막(도시 생략)을 형성할 수 있다. 상기 절연막은 산화막, 질화막, 탄화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 절연막을 형성하기 위하여 CVD (chemical vapor deposition) 공정 또는 PVD (physical vapor deposition) 공정을 이용할 수 있다. 그 후, 상기 비아홀(120)의 저면에서 상기 배선 라인(126)이 노출되도록 상기 절연막의 일부를 에치백하여, 상기 예비 절연 패턴(140P)이 남도록 할 수 있다. 일부 실시예들에서, 상기 예비 절연 패턴(140P)은 비아홀(120)의 내부에서 약 1500 ∼ 2500 Å의 두께를 가지도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 예비 절연 패턴(140P)은 식각 저지막(134)의 상부에서 약 1500 ∼ 4000 Å의 비교적 큰 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.

도 8g를 참조하면, 상기 예비 절연 패턴(140P) 위에 제1 마스크 패턴(142)을 형성한다. 상기 제1 마스크 패턴(142)에는 옵티컬 블랙 센서 영역(OBS) 위에서 상기 예비 절연 패턴(140P)을 노출시키는 개구(142H)가 형성되어 있다.

일부 실시예들에서, 상기 제1 마스크 패턴(142)은 포토레지스트막으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.

도 8h를 참조하면, 상기 제1 마스크 패턴(142)을 식각 마스크로 이용하고, 상기 식각 저지막(134)을 식각 정지층으로 이용하여, 상기 예비 절연 패턴(140P)을 식각하여 절연 패턴(140)을 형성한다.

패드 영역(PA)에서, 상기 절연 패턴(140)은 비아홀(120)의 내부에서 비아홀(120)의 내부 측벽을 덮는 비아 절연 패턴 부분(140V)과, 상기 비아 절연 패턴 부분(140V)에 일체로 연결되고 상기 기판(102)의 배면(102B)을 덮는 외부 절연 패턴 부분(140W)을 포함한다.

도 8i를 참조하면, 상기 제1 마스크 패턴(142)(도 8h 참조)을 제거한 후, 상기 비아홀(120) 내부 및 기판(102)의 배면(102B) 위에서 상기 절연 패턴(140)의 노출 표면과, 상기 절연 패턴(140)을 통해 노출되는 식각 저지막(134)의 상면을 덮는 예비 제1 도전층(152P)을 형성한다.

상기 예비 제1 도전층(152P)은 제1 메인 금속층(152M)과, 상기 제1 메인 금속층(152M)의 저면 및 상면을 각각 덮는 하부 배리어막(152L) 및 상부 배리어막(152U)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 예비 제1 도전층(152P)은 상기 제1 메인 금속층(152M)으로만 구성될 수 있다. 다른 일부 실시예들에서, 상기 예비 제1 도전층(152P)은 상기 제1 메인 금속층(152M)과, 상기 하부 배리어막(152L) 및 상부 배리어막(152U) 중 어느 하나만을 포함할 수 있다.

일부 실시예들에서, 상기 제1 메인 금속층(152M)은 W, Au, Ag, Cu, Al, 또는 이들의 조합으로 이루어질 수 있다. 상기 하부 배리어막(152L) 및 상부 배리어막(152U)은 각각 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, NiB, 또는 이들의 조합으로 이루어질 수 있다.

도 8j를 참조하면, 기판(102)의 액티브 픽셀 센서 영역(APS) 위에서 상기 예비 제1 도전층(152P)이 노출되도록, 옵티컬 블랙 센서 영역(OBS) 및 패드 영역(PA) 위에서 상기 예비 제1 도전층(152P)을 덮는 제2 마스크 패턴(153)을 형성한다.

도시하지는 않았으나, 상기 제2 마스크 패턴(153)이 형성된 후 기판(102)의 회로 영역(CA)에서도 상기 예비 제1 도전층(152P)이 노출될 수 있다. 일부 실시예들에서, 상기 제2 마스크 패턴(153)은 포토레지스트막으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.

도 8k를 참조하면, 상기 제2 마스크 패턴(153)(도 8j 참조)을 식각 마스크로 이용하여, 액티브 픽셀 센서 영역(APS) 위에서 상기 예비 제1 도전층(152P)을 식각하여 노출된 예비 제1 도전층(152P)을 제거하고, 그 결과 노출되는 절연 패턴(140)의 외부 절연 패턴 부분(140W)에 대하여 오버에칭을 실시하여, 절연 패턴(140)의 일부 영역에 리세스된 표면부(140R)를 형성한다.

상기와 같이 예비 제1 도전층(152P)의 일부가 제거됨으로써, 상기 예비 제1 도전층(152P) 중 패드 영역(PA) 위에 남아 있는 부분은 기판(102)의 배면(102B)을 덮는 절연 패턴(140)의 상부로부터 비아홀(120) 내부까지 연장되는 제1 도전층(152)을 구성한다. 그리고, 상기 예비 제1 도전층(152P) 중 옵티컬 블랙 센서 영역(OBS) 위에 남아 있는 부분은 차광 패턴(160)을 구성한다.

도시하지는 않았으나, 도 8j의 공정에서 상기 제2 마스크 패턴(153)을 통해 기판(102)의 회로 영역(CA)에서 상기 예비 제1 도전층(152P)이 노출된 경우, 액티브 픽셀 센서 영역(APS) 위에서 상기 예비 제1 도전층(152P) 및 절연 패턴(140)이 식각되는 동안 회로 영역(CA) 위에서도 상기 예비 제1 도전층(152P) 및 절연 패턴(140)이 식각되어, 회로 영역(CA)에서도 도 4b에 예시한 바와 같이 리세스된 표면부(140R)가 형성될 수 있다.

도 8l을 참조하면, 패드 영역(PA) 위에서 상기 제1 도전층(152) 위에 제2 도전층(154)을 형성한다.

상기 제2 도전층(154)은 제2 메인 금속층(154M)과, 상기 제2 메인 금속층(154M)의 상면을 덮는 상부 배리어막(154U)을 포함할 수 있다. 일부 실시예들에서, 상기 상부 배리어막(154U)은 생략될 수 있다.

상기 제1 도전층(152) 및 제2 도전층(154)은 패드 영역(PA)에 형성되는 배선층(150)을 구성한다. 상기 배선층(150)은 기판(102)을 관통하여 비아홀(120) 내부를 채우는 비아 콘택부(C)와, 상기 비아 콘택부(C)에 일체로 연결되고 패드 영역(PA) 상에서 절연 패턴(140) 위에 연장되는 패드부(150P)을 포함한다.

일부 실시예들에서, 상기 제2 메인 금속층(154M)은 Al, Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, W 합금, 또는 이들의 조합으로 이루어질 수 있다. 상기 상부 배리어막(154U)은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, NiB, 또는 이들의 조합으로 이루어질 수 있다.

도 8m을 참조하면, 기판(102)의 배면(102B) 위에서 상기 배선층(150), 차광 패턴(160), 및 절연 패턴(140)의 리세스된 표면(140R)을 덮는 제2 패시베이션막(190)을 형성한다.

상기 제2 패시베이션막(190)은 제1 절연막(192) 및 제2 절연막(194)의 적층 구조를 가질 수 있다. 일부 실시예들에서, 상기 제1 절연막(192)은 실리콘 산화막으로 이루어지고, 상기 제2 절연막(194)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 절연막(192) 및 제2 절연막(194)은 각각 약 1000 ∼ 3000 Å의 두께를 가질 수 있으나, 이에 제한되는 것은 아니다.

도 8n을 참조하면, 액티브 픽셀 센서 영역(APS) 위에서 선택적으로 제2 패시베이션막(190)을 제거하고, 그 결과 노출되는 식각 저지막(134)을 제거하여, 제1 패시베이션막(132)을 노출시킨다.

도 8h를 참조하여 설명한 공정에서 옵티컬 블랙 센서 영역(OBS) 중 액티브 픽셀 센서 영역(APS)에 인접한 영역에서 예비 절연 패턴(140P)의 두께가 낮아지도록 일부가 제거되었으므로, 액티브 픽셀 센서 영역(APS)에 인접한 주위 영역에서는 옵티컬 블랙 센서 영역(OBS)과 액티브 픽셀 센서 영역(APS)과의 사이에 절연 패턴(140)으로 인한 단차는 형성되지 않는다. 액티브 픽셀 센서 영역(APS)과 옵티컬 블랙 센서 영역(OBS)과의 사이에는, 절연 패턴(140)이 있는 부분에서의 단차(SD1)에 비해 작은 크기의 단차(SD2)만 존재할 수 있다.

도 8o를 참조하면, 패드 영역(PA)에서, 상기 제2 패시베이션막(190)의 일부를 제거하여 상기 배선층(150)의 패드부(150P)를 노출시키는 개구부(190H)를 형성하고, 액티브 픽셀 센서 영역(APS)에서 상기 제1 패시베이션막(132) 위에 칼라 필터층(170) 및 마이크로 렌즈부(176)를 차례로 형성한다.

일부 실시예들에서, 상기 칼라 필터층(170) 및 마이크로 렌즈부(176)를 형성하는 동안, 상기 개구부(190H)를 통해 노출되는 패드부(150P)를 보호막(도시 생략)으로 덮고, 상기 칼라 필터층(170) 및 마이크로 렌즈부(176) 위에 최종 패시베이션막(도시 생략)을 형성한 후, 상기 패드부(150P)를 덮는 불필요한 막들을 제거하여 상기 패드부(150)를 다시 노출시키는 공정을 수행할 수 있다.

상기 칼라 필터층(170)은 복수의 R 영역, 복수의 G 영역, 및 복수의 B 영역을 포함할 수 있다.

일부 실시예들에서, 상기 마이크로 렌즈부(176)는 TMR 계열의 수지 (Tokyo Ohka Kogyo, Co. 제품), 또는 MFR 계열의 수지 (Japan Synthetic Rubber Corporation 제품)로 이루어질 수 있다.

상기 이미지 센서(100)에 있어서, 기판(102)의 옵티컬 블랙 센서 영역(OBS)상에 형성되는 차광 패턴(160)의 적어도 일부가 기판(102)으로부터 비교적 가까운 위치에 형성되도록 상기 기판(102)과 상기 차광 패턴(160)과의 사이의 절연막의 일부를 제거함으로써, 액티브 픽셀 센서 영역(APS)에 형성되는 칼라 필터층(170)의 레벨과 옵티컬 블랙 센서 영역(OBS)상에 형성되는 차광 패턴(160)의 레벨과의 사이의 단차가 최소화될 수 있다. 따라서, 복수의 칼라 필터를 포함하는 칼라 필터층(170)을 형성할 때, 액티브 픽셀 센서 영역(APS) 중 옵티컬 블랙 센서 영역(OBS)에 인접한 부분에 위치되는 칼라 필터들의 두께가 불균일해지는 현상을 방지할 수 있고, 이미지 신호가 왜곡되거나 색상이 열화되는 등의 문제를 방지할 수 있다.

도 8a 내지 도 8o를 참조하여 도 4a 및 도 4b에 예시한 이미지 센서(100)의 제조 방법을 설명하였으나, 도 8a 내지 도 8o를 참조하여 설명한 이미지 센서의 제조 방법은 도 5a 및 도 5b에 예시한 이미지 센서(200)의 제조 방법에도 적용될 수 있다. 예를 들면, 도 5a 및 도 5b에 예시한 이미지 센서(200)를 제조하기 위하여, 도 8j를 참조하여 설명한 공정에서, 기판(102)의 옵티컬 블랙 센서 영역(OBS) 및 패드 영역(PA) 위에서 예비 제1 도전층(152P)을 덮는 제2 마스크 패턴(153)을 형성할 때, 회로 영역(CA) 중 일부 영역 위에서도 상기 제2 마스크 패턴(153)이 상기 예비 제1 도전층(152P)을 덮도록 형성할 수 있다. 그리고, 도 8k를 참조하여 설명한 공정에서, 상기 제2 마스크 패턴(153)을 식각 마스크로 이용하여, 상기 예비 제1 도전층(152P)을 식각하여 노출된 예비 제1 도전층(152P)을 제거하고, 그 결과 노출되는 절연 패턴(140)의 외부 절연 패턴 부분(140W)에 대하여 오버에칭을 실시하여, 액티브 픽셀 센서 영역(APS)에서 절연 패턴(140)의 일부 영역에 리세스된 표면부(140R)를 형성하는 동시에, 패드 영역(PA)과 회로 영역(CA)과의 사이의 영역에서도 절연 패턴(140)의 일부 영역에 리세스된 표면부(140R)를 형성하는 공정을 행할 수 있다. 그 후, 도 8l 내지 도 8o를 참조하여 설명한 공정들을 수행하여 도 5a 및 도 5b에 예시한 이미지 센서(200)를 제조할 수 있다.

도 9a 내지 도 9h는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 9h에서는 도 8a 내지 도 8o에 예시한 방법과 다른 방법에 의해 도 4a 및 도 4b에 예시한 이미지 센서(100)를 제조하는 방법을 예시한다. 도 9a 내지 도 9h에는 기판(102)의 액티브 픽셀 센서 영역(APS), 옵티컬 블랙 센서 영역(OBS), 및 패드 영역(PA) 각각의 일부 만을 도시한다. 도 9a 내지 도 9h에 있어서, 도 1 내지 도 8o에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.

도 9a를 참조하면, 도 8a 내지 도 8f를 참조하여 설명한 바와 같은 일련의 공정들을 행하여, 기판(102)의 배면(102B) 위에 예비 절연 패턴(140P)을 형성한 후, 도 8g를 참조하여 설명한 제1 마스크 패턴(142) 형성 공정과 유사한 방법으로 상기 예비 절연 패턴(140P) 위에 제1 마스크 패턴(242)을 형성한다. 단, 상기 제1 마스크 패턴(242)에는 옵티컬 블랙 센서 영역(OBS) 위에서 뿐 만 아니라 액티브 픽셀 센서 영역(APS) 위에서도 상기 예비 절연 패턴(140P)을 노출시키는 비교적 큰 개구(242H)가 형성되어 있다.

일부 실시예들에서, 상기 제1 마스크 패턴(242)은 포토레지스트막으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.

도 9b를 참조하면, 상기 제1 마스크 패턴(242)을 식각 마스크로 이용하고, 상기 식각 저지막(134)을 식각 정지층으로 이용하여, 상기 예비 절연 패턴(140P)을 식각하여 절연 패턴(240)을 형성한다.

패드 영역(PA)에서, 상기 절연 패턴(240)은 비아홀(120)의 내부에서 비아홀(120)의 내부 측벽을 덮는 비아 절연 패턴 부분(240V)과, 상기 비아 절연 패턴 부분(240V)에 일체로 연결되고 기판(102)의 배면(102B)을 덮는 외부 절연 패턴 부분(240W)을 포함한다.

도 9c를 참조하면, 상기 제1 마스크 패턴(242)(도 9b 참조)을 제거한 후, 상기 비아홀(120) 내부 및 기판(102)의 배면(102B) 위에서 상기 절연 패턴(240)의 노출 표면과, 상기 절연 패턴(240)을 통해 노출되는 식각 저지막(134)의 상면을 덮는 예비 제1 도전층(252P)을 형성한다.

상기 예비 제1 도전층(252P)에 대한 보다 상세한 사항은 도 8i를 참조하여 예비 제1 도전층(152P)에 대하여 설명한 바와 같다.

도 9d를 참조하면, 도 8j 및 도 8k를 참조하여 설명한 바와 유사한 방법으로 기판(102)의 액티브 픽셀 센서 영역(APS) 위에서 예비 제1 도전층(252P)을 제거하고, 그 결과 노출되는 식각 저지막(134)에 대하여 오버에칭을 실시하여 제1 패시베이션막(132)을 노출시킨다.

상기 예비 제1 도전층(252P) 중 패드 영역(PA) 위에 남아 있는 부분은 기판(102)의 배면(102B)을 덮는 절연 패턴(240)의 상부로부터 비아홀(120) 내부까지 연장되는 제1 도전층(252)을 구성한다. 그리고, 상기 예비 제1 도전층(252P) 중 옵티컬 블랙 센서 영역(OBS) 위에 남아 있는 부분은 차광 패턴(260)을 구성한다.

도 9e를 참조하면, 도 8l을 참조하여 설명한 바와 같은 방법으로 패드 영역(PA) 위에서 상기 제1 도전층(252) 위에 제2 도전층(154)을 형성한다.

상기 제1 도전층(252) 및 제2 도전층(154)은 패드 영역(PA)에 형성되는 배선층(250)을 구성한다. 상기 배선층(250)은 기판(102)을 관통하여 비아홀(120) 내부를 채우는 비아 콘택부(C)와, 상기 비아 콘택부(C)에 일체로 연결되고 패드 영역(PA) 상에서 절연 패턴(140) 위에 연장되는 패드부(250P)을 포함한다.

도 9f를 참조하면, 도 8m을 참조하여 설명한 바와 같은 방법으로, 기판(102)의 배면(102B) 위에서 상기 배선층(250), 차광 패턴(260), 및 제1 패시베이션막(132)을 덮는 제2 패시베이션막(190)을 형성한다.

도 9g를 참조하면, 액티브 픽셀 센서 영역(APS) 위에서 선택적으로 제2 패시베이션막(190)을 제거하여 제1 패시베이션막(132)을 노출시킨다.

도 9h를 참조하면, 도 8o를 참조하여 설명한 바와 같은 방법으로, 상기 제2 패시베이션막(190)의 일부를 제거하여 상기 배선층(250)의 패드부(250P)를 노출시키는 개구부(190H)를 형성하고, 액티브 픽셀 센서 영역(APS)에서 상기 제1 패시베이션막(132) 위에 칼라 필터층(170) 및 마이크로 렌즈부(176)를 차례로 형성한다.

도 9a 내지 도 9h를 참조하여 도 4a 및 도 4b에 예시한 이미지 센서(100)의 제조 방법을 설명하였으나, 도 9a 내지 도 9h를 참조하여 설명한 이미지 센서의 제조 방법은 도 5a 및 도 5b에 예시한 이미지 센서(200)의 제조 방법에도 적용될 수 있다. 예를 들면, 도 5a 및 도 5b에 예시한 이미지 센서(200)를 제조하기 위하여, 도 9c를 참조하여 설명한 공정에서와 같이 예비 제1 도전층(252P)을 형성한 후, 도 9d를 참조하여 설명한 공정에서와 같이 액티브 픽셀 센서 영역(APS)에서 상기 예비 제1 도전층(152P)을 제거할 때, 패드 영역(PA)과 회로 영역(CA)과의 사이의 일부 영역에서도 상기 예비 제1 도전층(152P)을 제거하고, 그 결과 패드 영역(PA)과 회로 영역(CA)과의 사이의 일부 영역에서 노출되는 절연 패턴(240)의 외부 절연 패턴 부분(240W)에 대하여 오버에칭을 실시하여 도 5b에 예시한 바와 같은 리세스된 표면부(240R)를 형성하는 공정을 행할 수 있다. 그 후, 도 9e 내지 도 9h를 참조하여 설명한 공정들을 수행하여 도 5a 및 도 5b에 예시한 이미지 센서(200)를 제조할 수 있다.

도 10a 내지 도 10j는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 10j에서는 도 6에 예시한 이미지 센서(300)의 제조 방법을 예로 들어 설명한다. 도 10a 내지 도 10j에는 기판(102)의 액티브 픽셀 센서 영역(APS), 옵티컬 블랙 센서 영역(OBS), 회로 영역(CA), 및 패드 영역(PA) 각각의 일부만을 도시한다.

도 10a 내지 도 10j에 있어서, 도 1 내지 도 8o에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.

도 10a를 참조하면, 도 8a 내지 도 8f를 참조하여 설명한 바와 같은 일련의 공정들을 행하여, 기판(102)의 배면(102B) 위에 예비 절연 패턴(140P)을 형성한다.

상기 예비 절연 패턴(140P)은 비아홀(120)의 외부에서 기판(102)의 액티브 픽셀 센서 영역(APS), 옵티컬 블랙 센서 영역(OBS), 회로 영역(CA), 및 패드 영역(PA)을 각각 덮도록 형성된다.

회로 영역(CA)에서, 기판(102) 내에는 상기 복수의 회로(20) (도 2 참조)를 구성하는 데 필요한 복수의 웰(322)이 형성되어 있다. 상기 복수의 웰(322)은 제1 도전형의 제1 웰(322A) 및 제2 도전형의 제2 웰(322B)을 포함한다. 상기 제2 도전형은 상기 제1 도전형과 반대의 도전형이다. 도 10a 내지 도 10j에는 상기 제1 웰(322A)이 N 형 웰이고, 상기 제2 웰(324)이 P 형 웰인 경우를 예시하였으나, 이에 한정되는 것은 아니다. 제1 웰(322A) 및 제2 웰(322B)은 각각 기판(102) 내에 복수 개 형성될 수 있다.

회로 영역(CA)에서, 기판(102)의 전면(102F) 위에는 상기 복수의 회로(20) (도 2 참조)를 구성하는 데 필요한 복수의 게이트 전극(312)이 형성될 수 있다. 일부 실시예들에서, 상기 복수의 웰(322) 내에는 상기 게이트 전극(312)의 양 측에 복수의 소스/드레인 영역(328)이 형성될 수 있다. 일부 실시예들에서, 상기 복수의 소스/드레인 영역(328)은 상기 게이트 전극(312)과 함께 트랜지스터를 구성할 수 있다.

회로 영역(CA)에서, 기판(102)의 전면(102F) 위에는 다층 배선 구조(318)가 형성되어 있다. 상기 다층 배선 구조(318)는 금속층간 절연막(314)과, 복수의 배선층(316)을 포함한다. 상기 복수의 배선층(316)에서 서로 이웃하는 배선층(316)들은 상기 금속층간 절연막(314)에 의해 상호 절연될 수 있다.

도 10b를 참조하면, 도 8g를 참조하여 설명한 바와 유사한 방법으로 상기 예비 절연 패턴(140P) 위에 제1 마스크 패턴(342)을 형성한다. 단, 상기 제1 마스크 패턴(342)에는 옵티컬 블랙 센서 영역(OBS) 위에서 뿐 만 아니라 회로 영역(CA) 위에서도 상기 예비 절연 패턴(140P)을 노출시키는 개구(342H)가 형성되어 있다.

상기 제1 마스크 패턴(342)은 포토레지스트막으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.

도 10c를 참조하면, 상기 제1 마스크 패턴(342)을 식각 마스크로 이용하고, 상기 식각 저지막(134)을 식각 정지층으로 이용하여, 상기 예비 절연 패턴(140P)을 식각하여 절연 패턴(340)을 형성한다.

패드 영역(PA)에서, 상기 절연 패턴(340)은 비아홀(120)의 내부에서 비아홀(120)의 내부 측벽을 덮는 비아 절연 패턴 부분(340V)과, 상기 비아 절연 패턴 부분(340V)에 일체로 연결되고 기판(102)의 배면(102B)을 덮는 외부 절연 패턴 부분(340W)을 포함한다.

도 10d를 참조하면, 상기 제1 마스크 패턴(342)(도 10c 참조)을 제거한 후, 상기 비아홀(120) 내부 및 기판(102)의 배면(102B) 위에서 상기 절연 패턴(340)의 노출 표면과, 상기 절연 패턴(340)을 통해 노출되는 식각 저지막(134)의 상면을 덮는 예비 제1 도전층(352P)을 형성한다.

상기 예비 제1 도전층(352P)에 대한 보다 상세한 사항은 도 8i를 참조하여 예비 제1 도전층(152P)에 대하여 설명한 바와 같다.

도 10e를 참조하면, 기판(102)의 액티브 픽셀 센서 영역(APS)의 상부와, 회로 영역(CA) 중 패드 영역(PA)에 인접한 부분의 상부에서 상기 예비 제1 도전층(352P)이 노출되도록 옵티컬 블랙 센서 영역(OBS), 회로 영역(CA), 및 패드 영역(PA) 위에서 상기 예비 제1 도전층(352P)을 덮는 제2 마스크 패턴(353)을 형성한다.

상기 제2 마스크 패턴(353)은 포토레지스트막으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.

도 10f를 참조하면, 상기 제2 마스크 패턴(353)을 식각 마스크로 이용하여, 노출된 예비 제1 도전층(352P)(도 10e 참조)을 식각하여 제거하고, 그 결과 노출되는 절연 패턴(340)에 대하여 오버에칭을 실시하여, 절연 패턴(340)의 일부 영역에 리세스된 표면부(340R)를 형성한다.

상기와 같이 예비 제1 도전층(352P)의 일부가 제거됨으로써, 상기 예비 제1 도전층(352P) 중 패드 영역(PA) 위에 남아 있는 부분은 기판(102)의 배면(102B)을 덮는 절연 패턴(340)의 상부로부터 비아홀(120) 내부까지 연장되는 제1 도전층(352)을 구성한다. 그리고, 상기 예비 제1 도전층(352P) 중 옵티컬 블랙 센서 영역(OBS) 위에 남아 있는 부분은 차광 패턴(360)을 구성한다. 상기 차광 패턴(360)은 기판(102)의 옵티컬 블랙 센서 영역(OBS)으로부터 회로 영역(CA)의 일부까지 연속적으로 덮도록 기판(102)상에 연장된다.

도 10g를 참조하면, 제2 마스크 패턴(353) (도 10f 참조)을 제거한 후, 패드 영역(PA) 위에서 상기 제1 도전층(352) 위에 제2 도전층(154)을 형성한다.

상기 제1 도전층(352) 및 제2 도전층(154)은 패드 영역(PA)에 형성되는 배선층(350)을 구성한다. 상기 배선층(350)은 기판(102)을 관통하여 비아홀(120) 내부를 채우는 비아 콘택부(C)와, 상기 비아 콘택부(C)에 일체로 연결되고 패드 영역(PA) 상에서 절연 패턴(140) 위에 연장되는 패드부(350P)을 포함한다.

도 10h를 참조하면, 도 8m을 참조하여 설명한 바와 유사한 방법으로, 기판(102)의 배면(102B) 위에서 상기 배선층(350), 차광 패턴(360), 및 절연 패턴(340)의 리세스된 표면(340R)을 덮는 제2 패시베이션막(190)을 형성한다.

도 10i를 참조하면, 액티브 픽셀 센서 영역(APS) 위에서 선택적으로 제2 패시베이션막(190)을 제거하고, 그 결과 노출되는 식각 저지막(134)을 제거하여, 제1 패시베이션막(132)을 노출시킨다.

도 10j를 참조하면, 패드 영역(PA)에서, 상기 제2 패시베이션막(190)의 일부를 제거하여 상기 배선층(350)의 패드부(350P)를 노출시키는 개구부(190H)를 형성하고, 액티브 픽셀 센서 영역(APS)에서 상기 제1 패시베이션막(132) 위에 칼라 필터층(170) 및 마이크로 렌즈부(176)를 차례로 형성한다.

도 11a 내지 도 11i는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 11a 내지 도 11i에서는 도 7a 및 도 7b에 예시한 이미지 센서(400)의 제조 방법을 예로 들어 설명한다. 도 11a 내지 도 11i에는 기판(102)의 액티브 픽셀 센서 영역(APS), 옵티컬 블랙 센서 영역(OBS), 회로 영역(CA), 및 패드 영역(PA) 각각의 일부 만을 도시한다.

도 11a 내지 도 11i에 있어서, 도 1 내지 도 10j에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.

도 11a를 참조하면, 도 10a를 참조하여 설명한 바와 같은 방법으로 기판(102)의 배면(102B) 위에 예비 절연 패턴(140P)을 형성한 후, 도 10b를 참조하여 제1 마스크 패턴(342) 형성 방법에 대하여 설명한 바와 유사한 방법으로, 상기 예비 절연 패턴(140P) 위에 제1 마스크 패턴(442)을 형성한다. 단, 상기 제1 마스크 패턴(442)에는 옵티컬 블랙 센서 영역(OBS), 회로 영역(CA), 및 패드 영역(PA) 중 일부 위에서 상기 예비 절연 패턴(140P)을 노출시키는 개구(442H)가 형성되어 있다.

도 11b를 참조하면, 상기 제1 마스크 패턴(442)을 식각 마스크로 이용하고, 상기 식각 저지막(134)을 식각 정지층으로 이용하여, 상기 예비 절연 패턴(140P)을 식각하여 절연 패턴(440)을 형성한다.

패드 영역(PA)에서, 상기 절연 패턴(440)은 비아홀(120)의 내부에서 비아홀(120)의 내부 측벽을 덮는 비아 절연 패턴 부분(440V)과, 상기 비아 절연 패턴 부분(440V)에 일체로 연결되고 기판(102)의 배면(102B)을 덮는 외부 절연 패턴 부분(440W)을 포함한다.

도 11c를 참조하면, 상기 제1 마스크 패턴(442)(도 11b 참조)을 제거한 후, 상기 비아홀(120) 내부 및 기판(102)의 배면(102B) 위에서 상기 절연 패턴(440)의 노출 표면과, 상기 절연 패턴(440)을 통해 노출되는 식각 저지막(134)의 상면을 덮는 예비 제1 도전층(452P)을 형성한다.

상기 예비 제1 도전층(452P)에 대한 보다 상세한 사항은 도 8i를 참조하여 예비 제1 도전층(152P)에 대하여 설명한 바와 같다.

도 11d를 참조하면, 기판(102) 상에 상기 예비 제1 도전층(452P) 중 필요한 부분 만을 덮는 제2 마스크 패턴(453)을 형성한다.

상기 제2 마스크 패턴(453)은 포토레지스트막으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.

도 11e를 참조하면, 상기 제2 마스크 패턴(453)을 식각 마스크로 이용하여, 노출된 예비 제1 도전층(452P)을 식각하여 제거하고, 그 결과 노출되는 절연 패턴(440)에 대하여 오버에칭을 실시하여, 절연 패턴(340)의 일부 영역에 리세스된 표면부(440R)를 형성한다. 상기 오버에칭이 수행되는 동안, 회로 영역(CA)에서는 식각 저지막(134)이 소모될 수 있다. 도시하지는 않았으나, 회로 영역(CA)에서 상기 식각 저지막(134)이 소모된 결과로서 제1 패시베이션막(132)이 노출될 수 있다.

상기와 같이 예비 제1 도전층(452P)의 일부가 제거됨으로써, 상기 예비 제1 도전층(452P) 중 패드 영역(PA) 위에 남아 있는 부분은 기판(102)의 배면(102B)을 덮는 절연 패턴(440)의 상부로부터 비아홀(120) 내부까지 연장되는 제1 도전층(452)을 구성한다. 그리고, 상기 예비 제1 도전층(452P) 중 옵티컬 블랙 센서 영역(OBS) 위에 남아 있는 부분은 차광 패턴(460)을 구성한다.

도 11f를 참조하면, 제2 마스크 패턴(453) (도 11e 참조)을 제거한 후, 패드 영역(PA) 위에서 상기 제1 도전층(152) 위에 제2 도전층(454)을 형성한다.

상기 제1 도전층(452) 및 제2 도전층(454)은 패드 영역(PA)에 형성되는 배선층(450)을 구성한다. 상기 배선층(450)은 기판(102)을 관통하여 비아홀(120) 내부를 채우는 비아 콘택부(C)와, 상기 비아 콘택부(C)에 일체로 연결되고 패드 영역(PA) 상에서 절연 패턴(440) 위에 연장되는 패드부(450P)을 포함한다.

도 11g를 참조하면, 도 8m을 참조하여 설명한 바와 유사한 방법으로, 기판(102)의 배면(102B) 위에서 상기 배선층(450), 차광 패턴(460), 및 절연 패턴(440)의 리세스된 표면(440R)을 덮는 제2 패시베이션막(190)을 형성한다.

도 11h를 참조하면, 액티브 픽셀 센서 영역(APS) 위에서 선택적으로 제2 패시베이션막(190)을 제거하고, 그 결과 노출되는 식각 저지막(134)을 제거하여, 제1 패시베이션막(132)을 노출시킨다.

도 11i를 참조하면, 패드 영역(PA)에서, 상기 제2 패시베이션막(190)의 일부를 제거하여 상기 배선층(450)의 패드부(450P)를 노출시키는 개구부(190H)를 형성하고, 액티브 픽셀 센서 영역(APS)에서 상기 제1 패시베이션막(132) 위에 칼라 필터층(170) 및 마이크로 렌즈부(176)를 차례로 형성한다.

도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서 칩(500)과, 상기 이미지 센서 칩(500)이 이용되는 카메라 장치(600)를 개략적으로 도시한 도면이다.

도 12를 참조하면, 이미지 센서 칩(500)은 도 1 내지 도 11i를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서(10, 100, 200, 300, 400)중 적어도 하나의 이미지 센서를 포함한다.

카메라 장치(400)는 카메라 컨트롤러, 이미지 시그널 프로세서 등이 내장되어 있는 DSP(digital signal processor)(610)와, 상기 이미지 센서 칩(500)이 장착될 수 있는 삽입부(620)를 포함한다. 도 12에서는 이해의 편의를 위하여 이미지 센서 칩(500)을 착탈 가능한 형태로 도시하였으나, DSP(610)와 이미지 센서 칩(500)은 하나의 모듈로 구현될 수 있다.

도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서를 포함하는 전자 시스템(700)을 개략적으로 나타낸 블록도이다.

도 13을 참조하면, 전자 시스템(700)은 CMOS 이미지 센서(710), 프로세서(720), 입출력 장치(730), 메모리(740), 플로피 디스크 드라이브(750) 및 CD ROM 드라이브(760)를 포함한다. 이들은 버스(770)를 통해 상호 통신 가능하다. 상기 전자 시스템(700)에서는 CMOS 이미지 센서(710)의 출력 이미지를 처리한다.

상기 CMOS 이미지 센서(710)는 도 1 내지 도 11i를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 이미지 센서(10, 100, 200, 300, 400) 중 적어도 하나의 이미지 센서를 포함한다.

상기 전자 시스템(700)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 이미지 안전화 시스템 등을 구성할 수 있다. 상기 CMOS 이미지 센서(710)는 프로세서(720), 또는 전자 시스템(700)의 다른 장치로부터 제어 신호 또는 데이터를 받을 수 있다. 상기 CMOS 이미지 센서(710)는 수신한 제어 신호 또는 데이터에 기초하여 이미지를 정의하는 신호를 프로세서(720)로 제공할 수 있으며, 프로세서(720)는 CMOS 이미지 센서(710)로부터 받은 신호를 처리할 수 있다.

상기 프로세서(720)는 프로그램을 실행하고, 전자 시스템(700)을 제어하는 역할을 할 수 있다. 일부 실시예들에서, 상기 프로세서(720)는 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로컨트롤러 (microcontroller), 또는 이와 유사한 장치로 구성될 수 있다.

상기 입출력 장치(730)는 전자 시스템(700)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(700)은 입출력 장치(730)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 상기 입출력 장치(730)는, 예를 들면 키패드 (keypad), 키보드 (keyboard) 또는 표시 장치 (display)일 수 있다.

메모리(740)는 프로세서(720)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 프로세서(720)에서 처리된 데이터를 저장할 수 있다. 포트(780)는 비디오 카드, 사운드 카드, 메모리 카드, USB 소자 등과 연결되거나, 다른 시스템과 데이터를 통신할 수 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

10, 100, 200, 300, 400: 이미지 센서, 102: 기판, 140: 절연 패턴, 150: 배선층, 152: 제1 도전층, 154: 제2 도전층, 160: 차광 패턴, 170: 칼라 필터층.

Claims

액티브 픽셀을 포함하는 제1 영역 및 옵티컬 블랙 픽셀을 포함하는 제2 영역을 포함하는 센서 어레이 영역과, 상기 센서 어레이 영역의 주위에 배치된 패드 영역과, 상기 센서 어레이 영역과 상기 패드 영역과의 사이에 배치된 회로 영역을 포함하는 기판과,
상기 패드 영역 상에서 상기 기판으로부터 제1 거리 이격된 레벨상에 연장되는 배선층과,
상기 제2 영역 상에서 상기 기판으로부터 상기 제1 거리보다 작은 제2 거리 이격된 레벨상에 연장되는 제1 부분과, 상기 제1 부분과 상기 배선층과의 사이에서 상기 배선층과 동일 레벨상에 연장되는 제2 부분과, 상기 제1 부분과 상기 제2 부분과의 사이에서 상기 제1 부분 및 제2 부분과 일체로 연결되어 있는 제3 부분을 포함하는 차광 패턴을 포함하는 것을 특징으로 하는 이미지 센서.
제1항에 있어서,
상기 제1 영역에서, 상기 기판으로부터 상기 제2 거리와 같거나 더 작은 제3 거리 이격된 레벨상에 연장되는 칼라 필터층을 더 포함하는 것을 특징으로 하는 이미지 센서.
제1항에 있어서,
상기 차광 패턴의 제2 부분 및 제3 부분은 각각 상기 제2 영역 상에 위치되는 것을 특징으로 하는 이미지 센서.
제1항에 있어서,
상기 차광 패턴의 제2 부분은 상기 제2 영역의 상부로부터 상기 회로 영역의 상부까지 연장되어 있고,
상기 차광 패턴의 제3 부분은 상기 제2 영역 상에 위치되는 것을 특징으로 하는 이미지 센서.
제1항에 있어서,
상기 차광 패턴의 제2 부분 및 제3 부분은 각각 상기 회로 영역 상에 위치되는 것을 특징으로 하는 이미지 센서.
제1항에 있어서,
상기 기판과 상기 배선층과의 사이에 개재되고, 상기 배선층과 대면하는 제1 상면부와, 상기 차광 패턴의 제2 부분과 대면하는 제2 상면부와, 상기 제1 상면부와 상기 제2 상면부와의 사이에 위치되는 리세스된 표면부를 가지는 절연 패턴을 더 포함하는 것을 특징으로 하는 이미지 센서.
제1항에 있어서,
상기 패드 영역에서 상기 기판을 관통하는 비아홀 내부에 형성되는 비아 콘택을 더 포함하고,
상기 배선층은 상기 비아 콘택에 일체로 연결된 것을 특징으로 하는 이미지 센서.
제1항에 있어서,
상기 배선층은
상기 차광 패턴과 동일 물질로 이루어지는 제1 도전층과,
상기 제1 도전층과 다른 물질로 이루어지는 제2 도전층을 포함하는 것을 특징으로 하는 이미지 센서.
복수의 픽셀을 포함하는 액티브 펙셀 어레이 영역과, 액티브 펙셀 어레이 영역의 주위에 배치된 패드 영역을 가지는 기판과,
상기 패드 영역에서 상기 기판을 관통하는 비아 콘택부와, 상기 비아 콘택부에 일체로 연결되고 상기 패드 영역 상에서 상기 기판으로부터 제1 거리 이격된 제1 레벨상에 연장되는 패드부를 가지는 배선층과,
상기 액티브 펙셀 어레이 영역 상의 일부 영역에서 상기 기판으로부터 상기 제1 거리보다 작은 제2 거리 이격된 제2 레벨상에 상기 기판의 주면 연장 방향과 평행한 제1 방향으로 연장되는 제1 부분을 가지는 차광 패턴을 포함하고,
상기 배선층 및 상기 차광 패턴 중 적어도 하나는 상기 제1 레벨로부터 상기 제2 레벨까지 상기 제1 방향과 다른 제2 방향으로 연장되는 단차 부분을 포함하는 것을 특징으로 하는 이미지 센서.
제9항에 있어서,
상기 단차 부분은 상기 차광 패턴의 제1 부분에 일체로 연결되어 있는 것을 특징으로 하는 이미지 센서.