[go: up one dir, main page]

TW201724513A - 半導體裝置及半導體裝置的製造方法 - Google Patents

半導體裝置及半導體裝置的製造方法 Download PDF

Info

Publication number
TW201724513A
TW201724513A TW105124509A TW105124509A TW201724513A TW 201724513 A TW201724513 A TW 201724513A TW 105124509 A TW105124509 A TW 105124509A TW 105124509 A TW105124509 A TW 105124509A TW 201724513 A TW201724513 A TW 201724513A
Authority
TW
Taiwan
Prior art keywords
insulator
transistor
conductor
semiconductor device
fixed charge
Prior art date
Application number
TW105124509A
Other languages
English (en)
Other versions
TWI696292B (zh
Inventor
田中哲弘
種村和幸
松林大介
Original Assignee
半導體能源研究所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 半導體能源研究所股份有限公司 filed Critical 半導體能源研究所股份有限公司
Publication of TW201724513A publication Critical patent/TW201724513A/zh
Application granted granted Critical
Publication of TWI696292B publication Critical patent/TWI696292B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/471—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having different architectures, e.g. having both top-gate and bottom-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H10W20/496—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/08—Manufacture or treatment characterised by using material-based technologies using combinations of technologies, e.g. using both Si and SiC technologies or using both Si and Group III-V technologies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices

Landscapes

  • Thin Film Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Electroluminescent Light Sources (AREA)
  • Non-Volatile Memory (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

本發明的一個實施方式提供一種即使具有微細結構，寄生電容也被抑制且具有高穩定的電特性的電晶體。此外，在包括該電晶體的半導體裝置中實現高性能化、高可靠性。在基板上形成第一導電體，在第一導電體上形成第一絕緣體，在第一絕緣體上形成保持固定電荷的層，在保持固定電荷的層上形成第二絕緣體，在第二絕緣體上形成電晶體，藉由適當地調整第一絕緣體、第二絕緣體、保持固定電荷的層的厚度，調整臨界電壓Vth。

Description

半導體裝置及半導體裝置的製造方法
本發明例如係關於一種氧化物、電晶體、半導體裝置以及其製造方法。本發明例如係關於一種氧化物、顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、處理器、攝像裝置、電子裝置。另外，還係關於一種氧化物、顯示裝置、液晶顯示裝置、發光裝置、記憶體裝置、處理器、攝像裝置、電子裝置的製造方法。另外，還係關於一種半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、記憶體裝置、處理器、攝像裝置、電子裝置的驅動方法。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於製程(process)、機器(machine)、產品(manufacture)或組合物(composition of matter)。
注意，本說明書等中的半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、發光裝置、照明設備、電光裝置、半導體電路 以及電子裝置有時包括半導體裝置。
使用具有絕緣表面的基板上的半導體構成電晶體的技術受到關注。該電晶體被廣泛地應用於如集成電路或顯示裝置等的半導體裝置。作為可以應用於電晶體的半導體，已知的是矽。
作為用於電晶體的半導體的矽，根據用途適當地使用非晶矽或多晶矽。例如，當應用於構成大型顯示裝置的電晶體時，較佳為使用已確立了大面積基板上的成膜技術的非晶矽。另一方面，當應用於構成一體地形成有像素電路及驅動電路的高功能顯示裝置的電晶體時，較佳為使用可以製造具有高場效移動率的電晶體的多晶矽。作為多晶矽的形成方法，已知藉由對非晶矽進行高溫的熱處理或雷射處理來形成的方法。
近年來，對使用氧化物半導體(典型的是In-Ga-Zn氧化物)的電晶體積極地進行開發。
氧化物半導體的歷史較長，1988年，公開了將結晶In-Ga-Zn氧化物應用於半導體元件(參照專利文獻1)。另外，1995年，發明了使用氧化物半導體的電晶體，並公開了其電特性(參照專利文獻2)。
近年來，公開了使用非晶氧化物半導體的電晶體(參照專利文獻3)。氧化物半導體可以利用濺射法等形成，所以可以用於構成大型顯示裝置的 電晶體的半導體。另外，使用氧化物半導體的電晶體具有高場效移動率，所以可以實現一體化地形成像素電路及驅動電路的高功能的顯示裝置。此外，因為可以將使用非晶矽的電晶體的生產設備的一部分改良而利用，所以還具有可以抑制設備投資的優點。
已知使用氧化物半導體的電晶體的關閉狀態下的洩漏電流極低。例如，已公開了應用使用氧化物半導體的電晶體的洩漏電流低的特性的低功耗的CPU等(參照專利文獻4)。此外，還公開了藉由使用由氧化物半導體構成的活性層構成阱型電位來得到具有高場效移動率的電晶體(參照專利文獻5)。
隨著電路的高集成化，電晶體的尺寸也縮小。當縮小電晶體的尺寸時，有時通態電流(on-state current)、關態電流(off-state current)、臨界電壓或S值(次臨界擺幅值)等電晶體的電特性劣化。一般而言，當縮短通道長度時，通態電流得到增加，但是卻發生關態電流、臨界電壓變動或S值的增大等。
在形成微細的集成電路時，為了得到所希望的切換工作，需要控制臨界電壓(Vth)。臨界電壓(Vth)是表示電晶體的開關特性的重要參數，若該數值偏離所希望的數值，則電路工作會產生故障。
[專利文獻1]日本專利申請公開第昭63-239117
[專利文獻2]日本PCT國際申請翻譯第平11505377
[專利文獻3]日本專利第5215589號
[專利文獻4]日本專利申請公開第2012-257187號公報
[專利文獻5]日本專利申請公開第2012-59860號公報
本說明書所公開的一個實施方式的目的之一是提供一種即使電晶體的閘極電壓為0V也處於非導通狀態(也稱為關閉狀態)的常關閉型半導體裝置。本說明書所公開的一個實施方式的目的之一是提供一種包括微細的電晶體的半導體裝置。本說明書所公開的一個實施方式的目的之一是提供一種集成度高的半導體裝置。本說明書所公開的一個實施方式的目的之一是提供一種通態電流特性得到提高的半導體裝置。本說明書所公開的一個實施方式的目的之一是提供一種低功耗的半導體裝置。本說明書所公開的一個實施方式的目的之一是提供一種可靠性高的半導體裝置。本說明書所公開的一個實施方式的目的之一是提供一種特性良好的半導體裝置。
所公開的發明的一個實施方式的目的之一是在包括該電晶體的半導體裝置中也實現高性能、高可靠性及高生產性。所公開的發明的一個實施方式的目的之一是提供一種能夠容易對電晶體的通道層供應氧的半導體裝置。另外，本所公開的發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。注意，上述目的的描述並不妨礙其他目的的存在。此外，本發明的一個實施方式並不需要實現所有上述目的。另外，可以從說明書、圖式、申請專利範圍等的記載得知並提取上述以外的目的。
設置在半導體裝置中的電晶體包括：基板上的第一導電體；第一導電 體上的第一絕緣體；第一絕緣體上的電荷保持層；電荷保持層上的第二絕緣體；以及第二絕緣體上的電晶體。
在上述結構中，電荷保持層具有氧化鉿、氧氮化鉿、氧化鋁、氧氮化鋁中的任一個。
設置在半導體裝置中的電晶體包括：基板上的第一電晶體及第二電晶體，其中，第一電晶體設置在第一導電體、第一絕緣體、第一電荷保持層、第二絕緣體上，第二電晶體設置在第二導電體、第三絕緣體、第二電荷保持層、第四絕緣體上，並且，第一絕緣體的厚度與第三絕緣體的厚度不同。
設置在半導體裝置中的電晶體包括：基板上的第一電晶體及第二電晶體，其中，第一電晶體設置在第一導電體、第一絕緣體、第一電荷保持層、第二絕緣體上，第二電晶體設置在第二導電體、第三絕緣體、第二電荷保持層、第四絕緣體上，並且，第二絕緣體的厚度與第四絕緣體的厚度不同。
設置在半導體裝置中的電晶體包括：基板上的第一電晶體及第二電晶體，其中，第一電晶體設置在第一導電體、第一絕緣體、第一電荷保持層、第二絕緣體上，第二電晶體設置在第二導電體、第三絕緣體、第二電荷保持層、第四絕緣體上，第一電荷保持層的厚度與第二電荷保持層的厚度不同。
在設置於半導體裝置中的電晶體中，第一電荷保持層或第二電荷保持層具有氧化鉿、氧氮化鉿、氧化鋁、氧氮化鋁中的任一個。
本發明之一是一種電子裝置，包括：上述結構的半導體裝置；以及電池、天線、外殼和操作開關中的至少一個。
本發明的一個實施方式可以使半導體裝置的臨界電壓調整至適當的值。此外，本發明的一個實施方式可以在半導體裝置中抑制隨著微型化導致的電特性的降低。
本發明的一個實施方式可以提供一種通態電流高的電晶體。本發明的一個實施方式可以提供一種能夠高速工作的電晶體。本發明的電晶體是由於通態電流高且關態電流低，所以電晶體的驅動特性良好的。此外，即使使電晶體微型化，也可以提供具有高穩定的電特性的電晶體。
在包括上述電晶體的半導體裝置中，也可以實現高性能、高可靠性及高生產性。本發明的一個實施方式可以提供一種新穎的半導體裝置等。注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不需要具有所有上述效果。另外，可以從說明書、圖式、申請專利範圍等的記載得知並提取上述以外的效果。
100‧‧‧層
101‧‧‧電晶體
102‧‧‧電晶體
111‧‧‧絕緣體
112‧‧‧絕緣體
113‧‧‧絕緣體
115‧‧‧導電體
116‧‧‧導電體
117‧‧‧導電體
121‧‧‧絕緣體
122‧‧‧固定電荷層
123‧‧‧絕緣體
124‧‧‧絕緣體
125‧‧‧絕緣體
126‧‧‧絕緣體
127‧‧‧固定電荷層
128‧‧‧固定電荷層
129‧‧‧絕緣體
130‧‧‧氧化物半導體
130a‧‧‧氧化物半導體
130b‧‧‧氧化物半導體
130c‧‧‧氧化物半導體
132‧‧‧氧化物半導體
132a‧‧‧氧化物半導體
132b‧‧‧氧化物半導體
132c‧‧‧氧化物半導體
140a‧‧‧導電體
140b‧‧‧導電體
141a‧‧‧區域
141b‧‧‧區域
142a‧‧‧導電體
142b‧‧‧導電體
150‧‧‧絕緣體
152‧‧‧絕緣體
160‧‧‧導電體
162‧‧‧導電體
170‧‧‧絕緣體
190‧‧‧基板
200‧‧‧攝像裝置
201‧‧‧開關
202‧‧‧開關
203‧‧‧開關
210‧‧‧像素部
211‧‧‧像素
212‧‧‧子像素
212B‧‧‧子像素
212G‧‧‧子像素
212R‧‧‧子像素
220‧‧‧光電轉換元件
230‧‧‧像素電路
231‧‧‧佈線
247‧‧‧佈線
248‧‧‧佈線
249‧‧‧佈線
250‧‧‧佈線
253‧‧‧佈線
254‧‧‧濾光片
254B‧‧‧濾光片
254G‧‧‧濾光片
254R‧‧‧濾光片
255‧‧‧透鏡
256‧‧‧光
257‧‧‧佈線
260‧‧‧週邊電路
270‧‧‧週邊電路
280‧‧‧週邊電路
290‧‧‧週邊電路
291‧‧‧光源
300‧‧‧矽基板
310‧‧‧層
320‧‧‧層
330‧‧‧層
340‧‧‧層
351‧‧‧電晶體
352‧‧‧電晶體
353‧‧‧電晶體
360‧‧‧光電二極體
361‧‧‧陽極
363‧‧‧低電阻區域
370‧‧‧插頭
371‧‧‧佈線
372‧‧‧佈線
373‧‧‧佈線
380‧‧‧絕緣體
450‧‧‧半導體基板
452‧‧‧絕緣體
454‧‧‧導電體
460‧‧‧區域
462‧‧‧絕緣體
464‧‧‧絕緣體
466‧‧‧絕緣體
468‧‧‧絕緣體
469‧‧‧絕緣體
472a‧‧‧區域
472b‧‧‧區域
474a‧‧‧導電體
474b‧‧‧導電體
474c‧‧‧導電體
476a‧‧‧導電體
476b‧‧‧導電體
476c‧‧‧導電體
478a‧‧‧導電體
478b‧‧‧導電體
478c‧‧‧導電體
480a‧‧‧導電體
480b‧‧‧導電體
480c‧‧‧導電體
480d‧‧‧導電體
489‧‧‧絕緣體
491‧‧‧絕緣體
492‧‧‧固定電荷層
493‧‧‧絕緣體
495‧‧‧絕緣體
496a‧‧‧導電體
496b‧‧‧導電體
496c‧‧‧導電體
496d‧‧‧導電體
498b‧‧‧導電體
498c‧‧‧導電體
498d‧‧‧導電體
499‧‧‧絕緣體
504‧‧‧導電體
507a‧‧‧導電體
507b‧‧‧導電體
511‧‧‧絕緣體
514‧‧‧導電體
515‧‧‧導電體
521‧‧‧選路切換元件
522‧‧‧邏輯元件
523‧‧‧組態記憶體
524‧‧‧查找表
525‧‧‧暫存器
526‧‧‧選擇器
527‧‧‧組態記憶體
600‧‧‧MOS結構元件
610‧‧‧導電體
620‧‧‧n型矽
630‧‧‧氧化物
640‧‧‧固定電荷層
650‧‧‧氧化物
660‧‧‧導電體
700‧‧‧基板
701‧‧‧絕緣體
702‧‧‧絕緣體
702a‧‧‧絕緣體
702b‧‧‧固定電荷層
702c‧‧‧絕緣體
703‧‧‧半導體
704‧‧‧導電體
705‧‧‧導電體
705a‧‧‧區域
706‧‧‧絕緣體
707a‧‧‧導電體
707b‧‧‧導電體
710‧‧‧絕緣體
714a‧‧‧導電體
714b‧‧‧絕緣體
714c‧‧‧導電體
716‧‧‧絕緣體
719‧‧‧發光元件
720‧‧‧絕緣體
721‧‧‧絕緣體
731‧‧‧端子
732‧‧‧FPC
733a‧‧‧佈線
734‧‧‧密封材料
735‧‧‧驅動電路
736‧‧‧驅動電路
737‧‧‧像素
741‧‧‧電晶體
742‧‧‧電容器
743‧‧‧切換元件
744‧‧‧信號線
750‧‧‧基板
751‧‧‧電晶體
752‧‧‧電容器
753‧‧‧液晶元件
754‧‧‧掃描線
755‧‧‧信號線
781‧‧‧導電體
782‧‧‧發光層
783‧‧‧導電體
784‧‧‧分隔壁
791‧‧‧導電體
792‧‧‧絕緣體
793‧‧‧液晶層
794‧‧‧絕緣體
795‧‧‧間隔物
796‧‧‧導電體
797‧‧‧基板
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧冷藏室門
933‧‧‧冷凍室門
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容器
1208‧‧‧電容器
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
2100‧‧‧電晶體
2200‧‧‧電晶體
3001‧‧‧佈線
3002‧‧‧佈線
3003‧‧‧佈線
3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容器
4001‧‧‧佈線
4003‧‧‧佈線
4005‧‧‧佈線
4006‧‧‧佈線
4007‧‧‧佈線
4008‧‧‧佈線
4009‧‧‧佈線
4021‧‧‧層
4022‧‧‧層
4023‧‧‧層
4100‧‧‧電晶體
4200‧‧‧電晶體
4300‧‧‧電晶體
4400‧‧‧電晶體
4500‧‧‧電容器
4600‧‧‧電容器
在圖式中：圖1是示出半導體裝置的一個實施方式的剖面圖；圖2A至圖2C是示出半導體裝置的一個實施方式的剖面圖及俯視圖； 圖3是說明半導體裝置的剖面圖及等效電路的圖；圖4A及圖4B是說明半導體裝置的一個實施方式的公式(1)的圖；圖5A至圖5C是示出半導體裝置的一個實施方式的俯視圖及剖面圖；圖6A至圖6C是示出半導體裝置的一個實施方式的俯視圖及剖面圖；圖7A至圖7C是示出半導體裝置的一個實施方式的俯視圖及剖面圖；圖8A及圖8B是示出半導體裝置的一個實施方式的剖面圖；圖9A及圖9B是示出半導體裝置的一個實施方式的剖面圖；圖10是示出半導體裝置的一個實施方式的剖面圖；圖11A至圖11C是示出半導體裝置的一個實施方式的剖面圖；圖12是示出半導體裝置的一個實施方式的剖面圖；圖13A至圖13C是示出半導體裝置的一個實施方式的剖面圖；圖14是示出半導體裝置的一個實施方式的剖面圖；圖15A至圖15C是示出半導體裝置的一個實施方式的剖面圖；圖16A及圖16B是示出半導體裝置的一個實施方式的剖面圖；圖17A及圖17B是示出半導體裝置的一個實施方式的剖面圖；圖18是示出半導體裝置的一個實施方式的剖面圖；圖19A至圖19C是示出半導體裝置的一個實施方式的俯視圖及剖面圖；圖20A及圖20B是說明本發明的一個實施方式的氧化物半導體的原子個數比的圖；圖21A及圖21B是示出本發明的一個實施方式的半導體裝置的電路圖；圖22是示出本發明的一個實施方式的半導體裝置的剖面圖；圖23是示出本發明的一個實施方式的半導體裝置的剖面圖； 圖24是示出本發明的一個實施方式的半導體裝置的剖面圖；圖25A及圖25B是示出本發明的一個實施方式的半導體裝置的電路圖；圖26是示出本發明的一個實施方式的半導體裝置的剖面圖；圖27是示出本發明的一個實施方式的半導體裝置的剖面圖；圖28是示出本發明的一個實施方式的半導體裝置的剖面圖；圖29是示出本發明的一個實施方式的半導體裝置的電路圖；圖30是示出本發明的一個實施方式的半導體裝置的剖面圖；圖31A至圖31E是示出本發明的一個實施方式的半導體裝置的電路圖；圖32A及圖32B是示出本發明的一個實施方式的半導體裝置的俯視圖；圖33A及圖33B是示出本發明的一個實施方式的半導體裝置的方塊圖；圖34A及圖34B是示出本發明的一個實施方式的半導體裝置的剖面圖；圖35A及圖35B是示出本發明的一個實施方式的半導體裝置的剖面圖；圖36A1、圖36A2、圖36A3、圖36B1、圖36B2及圖36B3是示出本發明的一個實施方式的半導體裝置的透視圖及剖面圖；圖37是示出本發明的一個實施方式的半導體裝置的方塊圖；圖38是示出本發明的一個實施方式的半導體裝置的電路圖；圖39A至圖39C是示出本發明的一個實施方式的半導體裝置的電路圖、俯視圖及剖面圖； 圖40A及圖40B是示出本發明的一個實施方式的半導體裝置的電路圖及剖面圖；圖41A至圖41F是示出本發明的一個實施方式的電子裝置的透視圖；圖42A及圖42B是說明實施例的樣本的結構圖及電晶體的Vfb的圖；圖43是實施例的半導體裝置的STEM剖面照片。
下面，參照圖式對實施方式進行說明。但是，所屬技術領域的通常知識者可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式和詳細內容可以在不脫離本發明的精神及其範圍的條件下被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在下面的實施方式所記載的內容中。
在圖式中，為便於清楚地說明，有時誇大表示大小、層的厚度或區域。因此，本發明並不一定限定於上述尺寸。此外，在圖式中，示意性地示出理想的例子，因此本發明不侷限於圖式所示的形狀或數值等。另外，在圖式中，在不同的圖式之間共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。此外，當表示具有相同功能的部分時有時使用相同的陰影線，而不特別附加元件符號。
此外，在本說明書等中，為了方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等所記載的序數 詞與用於指定本發明的一個實施方式的序數詞有時不一致。
在本說明書中，為方便起見，使用了“上”、“下”等表示配置的詞句，以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改變。因此，不侷限於本說明書中所說明的詞句，可以根據情況適當地更換。
此外，在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。除了電晶體等半導體元件之外，半導體電路、算術裝置或記憶體裝置也是半導體裝置的一個實施方式。攝像裝置、顯示裝置、液晶顯示裝置、發光裝置、電光裝置、發電裝置(包括薄膜太陽能電池、有機薄膜太陽能電池等)及電子裝置有時包括半導體裝置。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有通道區域，並且電流能夠流過汲極、通道區域以及源極。注意，在本說明書等中，通道區域是指電流主要流過的區域。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時相互調換。因此，在本說明書等中，源極和汲極可以相互調換。
注意，在本說明書等中，氧氮化矽膜是指其組成中氧含量多於氮含量 的膜，較佳為在55原子%以上且65原子%以下、1原子%以上且20原子%以下、25原子%以上且35原子%以下、0.1原子%以上且10原子%以下的濃度範圍內分別包含氧、氮、矽和氫。氮氧化矽膜是指其組成中氮含量多於氧含量的膜，較佳為在55原子%以上且65原子%以下、1原子%以上且20原子%以下、25原子%以上且35原子%以下、0.1原子%以上且10原子%以下的濃度範圍內分別包含氮、氧、矽和氫。
另外，在本說明書等中，可以將“膜”和“層”相互調換。例如，有時可以將“導電層”變換為“導電膜”。此外，例如，有時可以將“絕緣膜”變換為“絕緣層”。
在本說明書等中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，意味著如下情況：X與Y電連接；X與Y在功能上連接；X與Y直接連接。因此，不侷限於規定的連接關係(例如，圖式或文中所示的連接關係等)，圖式或文中所示的連接關係以外的連接關係也包含於圖式或文中所記載的內容中。
這裡，X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜或層等)。
作為X與Y直接連接的情況的一個例子，可以舉出在X與Y之間沒有連接能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件及負載等)，並且X與Y沒有藉由能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件及負載等)連接的情況。
作為X與Y電連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠電連接X與Y的元件(例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件及負載等)。另外，開關具有控制開啟和關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。另外，X與Y電連接的情況包括X與Y直接連接的情況。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、伽瑪校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號生成電路、記憶體電路、 控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。另外，X與Y在功能上連接的情況包括X與Y直接連接的情況及X與Y電連接的情況。
此外，當明確地記載為“X與Y電連接”時，在本說明書等中意味著如下情況：X與Y電連接(亦即，以中間夾有其他元件或其他電路的方式連接X與Y)；X與Y在功能上連接(亦即，以中間夾有其他電路的方式在功能上連接X與Y)；X與Y直接連接(亦即，以中間不夾有其他元件或其他電路的方式連接X與Y)。亦即，在本說明書等中，當明確地記載為“電連接”時與只明確地記載為“連接”時的情況相同。
注意，例如，在電晶體的源極(或第一端子等)藉由Z1(或沒有藉由Z1)與X電連接，電晶體的汲極(或第二端子等)藉由Z2(或沒有藉由Z2)與Y電連接的情況下以及在電晶體的源極(或第一端子等)與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極(或第二端子等)與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表示為如下。
例如，可以表示為“X、Y、電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)互相電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)與Y依次電連接”。或者，可以表示為“電晶體的源極(或第一端子等)與X電連接，電晶體的汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二 端子等)與Y依次電連接”。或者，可以表示為“X藉由電晶體的源極(或第一端子等)及汲極(或第二端子等)與Y電連接，X、電晶體的源極(或第一端子等)、電晶體的汲極(或第二端子等)、Y依次設置為相互連接”。藉由使用與這種例子相同的表示方法規定電路結構中的連接順序，可以區別電晶體的源極(或第一端子等)與汲極(或第二端子等)而決定技術範圍。
另外，作為其他表示方法，例如可以表示為“電晶體的源極(或第一端子等)至少經過第一連接路徑與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑是電晶體的源極(或第一端子等)與電晶體的汲極(或第二端子等)之間的路徑，所述第一連接路徑是藉由Z1的路徑，電晶體的汲極(或第二端子等)至少經過第三連接路徑與Y電連接，所述第三連接路徑不具有所述第二連接路徑，所述第三連接路徑是藉由Z2的路徑”。或者，也可以表示為“電晶體的源極(或第一端子等)至少經過第一連接路徑，藉由Z1與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑具有藉由電晶體的連接路徑，電晶體的汲極(或第二端子等)至少經過第三連接路徑，藉由Z2與Y電連接，所述第三連接路徑不具有所述第二連接路徑”。或者，也可以表示為“電晶體的源極(或第一端子等)至少經過第一電路徑，藉由Z1與X電連接，所述第一電路徑不具有第二電路徑，所述第二電路徑是從電晶體的源極(或第一端子等)到電晶體的汲極(或第二端子等)的電路徑，電晶體的汲極(或第二端子等)至少經過第三電路徑，藉由Z2與Y電連接，所述第三電路徑不具有第四電路徑，所述第四電路徑是從電晶體的汲極(或第二端子等)到電晶體的源極(或第一端子等)的電路徑”。藉由使用與這種例子同樣的表示方 法規定電路結構中的連接路徑，可以區別電晶體的源極(或第一端子等)和汲極(或第二端子等)來決定技術範圍。
注意，這種表示方法只是一個例子而已，不侷限於上述表示方法。在此，X、Y、Z1及Z2為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜或層等)。
另外，即使圖式示出在電路圖上獨立的組件彼此電連接，也有一個組件兼有多個組件的功能的情況。例如，在佈線的一部分被用作電極時，一個導電膜兼有佈線和電極的兩個組件的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個組件的功能的情況。
實施方式1
在本實施方式中，參照圖1至圖7C說明半導體裝置的一個實施方式。
〈半導體裝置的結構實例1〉
在本實施方式中，對包括具有電晶體的層、第一絕緣體、固定電荷層、第二絕緣體以及具有導電體的層的半導體裝置的結構進行說明。圖1示出在基板190上包括具有導電體115的絕緣體111、絕緣體121、固定電荷層122、絕緣體123、具有電晶體101的層100的半導體裝置。
這裡，藉由存在於固定電荷層122與絕緣體123的介面、固定電荷層122與絕緣體121的介面以及固定電荷層122的內部的電子(以下，稱為固 定電荷)，固定電荷層122帶負電。在後面說明詳細內容，與對導電體115施加負電壓時同樣，藉由將導電體115、絕緣體121、固定電荷層122用作電容器，可以使電晶體101的臨界電壓向正方向變動。藉由使電晶體101的臨界電壓向正方向變動，可以實現即使閘極電壓為0V也處於非導通狀態(也稱為關閉狀態)的常關閉型電晶體。
導電體115藉由至少與固定電荷層122及絕緣體121形成疊層結構，可以具有電容器的一個電極的功能，也可以具有其他功能。
例如，導電體115也可以具有電晶體101的第二閘極電極(也稱為背閘極電極)的功能。例如，在對導電體115施加與電晶體101的閘極電極相同的電壓的情況下，由於可以從氧化物半導體130的上下施加電場，所以可以增加電晶體的通態電流。此外，可以減少電晶體的關態電流。
導電體115也可以具有佈線的功能。例如，在層疊形成多個電晶體或其他結構體時，也可以兼作對電晶體101以外的電晶體或其他結構體施加電壓的佈線的功能。
注意，施加到導電體115的電壓既可為可變的，又可為固定的。在施加到導電體115的電壓為可變的情況下，也可以使控制電壓的電路與導電體115電連接。
在該結構中，要求不使固定電荷從固定電荷層122流失。因此，當絕緣體121及絕緣體123的電子親和力比固定電荷層122的電子親和力低，絕 緣體121及絕緣體123的能帶間隙比固定電荷層122的能帶間隙寬時，從保持位於固定電荷層122的內部或與其他絕緣體的介面的電子的觀點來看很有效。此外，較佳為將絕緣體121、固定電荷層122及絕緣體123的厚度的總和設定為穿隧效應不會成為問題的厚度。例如，物理厚度較佳為5nm以上。
藉由包括固定電荷層122，可以控制電晶體101的臨界電壓。另外，可以提供一種關閉狀態時的洩漏電流小的電晶體。此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
〈電晶體結構1〉
以下，對本發明的一個實施方式的電晶體的一個例子進行說明。圖2A、圖2B及圖2C是本發明的一個實施方式的電晶體的俯視圖及剖面圖。圖2A是俯視圖，圖2B是對應於圖2A所示的點劃線X1-X2的剖面圖，圖2C是對應於圖2A所示的點劃線Y1-Y2的剖面圖。注意，在圖2A的俯視圖中，為了明確起見，省略圖式中的部分組件。
本發明的一個實施方式包括形成在基板190上的絕緣體111、埋入在絕緣體111中的導電體115、形成在導電體115上的絕緣體121、形成在絕緣體121上的固定電荷層122、形成在固定電荷層122上的絕緣體123、形成在絕緣體123上的電晶體101及絕緣體170。
電晶體101包括用作閘極電極的導電體160、用作閘極絕緣層的絕緣體150、包括形成通道的區域的氧化物半導體130、用作源極和汲極中的一個的導電體140a、用作源極和汲極中的另一個的導電體140b。
氧化物半導體130包括氧化物半導體130a、氧化物半導體130a上的氧化物半導體130b、氧化物半導體130b上的氧化物半導體130c。此外，藉由使電晶體101開啟，主要在氧化物半導體130b中電流流過(形成通道)。另一方面，有時在氧化物半導體130a及氧化物半導體130c中的與氧化物半導體130b的介面附近(有時也成為混合區域)電流流過，而其他區域用作絕緣體。
這裡，圖3示出圖2A至圖2C所示的半導體裝置的剖面簡略圖與對應於疊層結構的等效電路重疊的示意圖。此外，對與圖2A至圖2C所示的半導體裝置的組件相同的組件附加相同的元件符號。
固定電荷層122的每單位面積的電荷量為Qb(電荷的中心位置為固定電荷層的中央)，絕緣體121及固定電荷層122的每單位面積的合成電容為Cbg1，固定電荷層122及絕緣體123的每單位面積的合成電容為Cbg2。此外，氧化物半導體130a的每單位面積的電容為CS1，氧化物半導體130b的每單位面積的電容為CS2，氧化物半導體130c的每單位面積的電容為CS3，絕緣體150的每單位面積的電容為Ctg。此外，導電體115的電位為Vbg，導電體160的電位為Vtg。
因此，在圖2A至圖2C及圖3所示的半導體裝置中，導電體160至導 電體115的疊層結構可以由如下等效電路表示：在導電體160與導電體115之間具有對應於絕緣體121、固定電荷層122、絕緣體123、氧化物半導體130a、氧化物半導體130b、氧化物半導體130c以及絕緣體150的電容的等效電路。
此時，因固定電荷層122的每單位面積的電荷量Qb導致的臨界電壓Vth的變動量△Vth可以由公式(1)表示。此外，CB為Cbg2與Cbg1與CS1的每單位面積的合成電容，CM為Cbg2與CS1的每單位面積的合成電容，CT為CS2與CS3與Ctg的每單位面積的合成電容。
這裡，圖4A及圖4B示出在圖3的等效電路中使用公式(1)算出變動量△Vth的結果。此外，在算出變動量△Vth時，絕緣體121及絕緣體123的相對介電常數為4.1，厚度為變數。此外，固定電荷層122的相對介電常數為16.4，厚度為20nm。另外，氧化物半導體130a的相對介電常數為15，厚度為20nm，氧化物半導體130b的相對介電常數為15，厚度為15nm，氧化物半導體130c的相對介電常數為15，厚度為5nm。再者，絕緣體150的相對介電常數為4.1，厚度為10nm。
將固定電荷層122中的-1×1012e/cm2的負電荷的中心位置假設為膜的中央(離兩個介面有10nm)，來設定Qb。因此，絕緣體121的每單位面積的電容及固定電荷層122的每單位面積的電容的一半合成而成為合成電容Cbg1。 此外，絕緣體123的每單位面積的電容及固定電荷層122的每單位面積的電容的一半合成而成為合成電容Cbg2。
圖4A示出在絕緣體121的厚度的0nm至100nm中按每1nm算出變動量△Vth的結果。實線示出絕緣體123的厚度為10nm時的結果。此外，虛線示出絕緣體123的厚度為20nm時的結果。另外，點劃線示出絕緣體123的厚度為30nm時的結果。
根據圖4A及公式1，Cbg1越小，變動量△Vth的絕對值越大。也就是說，可知在Qb為負值時，位於固定電荷層122與導電體115之間的絕緣體121的厚度越厚，臨界電壓Vth的正方向的變動量△Vth越大。
圖4B示出在絕緣體123的厚度的0nm至100nm中按每1nm算出變動量△Vth的結果。實線示出絕緣體121的厚度為10nm時的結果。此外，虛線示出絕緣體121的厚度為20nm時的結果。另外，點劃線示出絕緣體121的厚度為30nm時的結果。
根據圖4B及公式(1)，CM越大，變動量△Vth越大。也就是說，可知在Qb為負值時，位於固定電荷層122與電晶體101之間的絕緣體123的厚度越薄，臨界電壓Vth的正方向的變動量越大。
Qb向負方向越大，變動量△Vth越大。也就是說，可知固定電荷層122的厚度越厚，臨界電壓Vth的正方向的變動量越大。
例如，在固定電荷局部存在於固定電荷層122與絕緣體121的介面時，即使固定電荷層122變厚，臨界電壓Vth的變動量也幾乎沒有變化。另一方面，在固定電荷不局部存在於固定電荷層122與絕緣體121的介面時，藉由使固定電荷層122變厚，臨界電壓的變動量△Vth變大。
藉由採用CT小且CB大的結構，△Vth的變動量變大，可以提高控制性。也就是說，藉由適當地調整構成電晶體101的所有層的厚度、絕緣體121、固定電荷層122以及絕緣體123的厚度，可以調整臨界電壓Vth。
對能夠用作基板190的基板沒有很大的限制。例如，可以使用玻璃基板如硼矽酸鋇玻璃基板和硼矽酸鋁玻璃基板等、陶瓷基板、石英基板、藍寶石基板等。此外，也可以利用：使用矽或碳化矽等的單晶半導體基板或多晶半導體基板；使用矽鍺、砷化鎵、砷化銦、砷化銦鎵的化合物半導體基板；SOI(Silicon On Insulator)基板；或GOI(Germanium on Insulator)基板等，並且也可以使用在這些基板上設置有半導體元件的基板。
另外，也可以作為基板使用撓性基板。既可以在撓性基板上直接製造電晶體，也可以在其他製造基板上製造電晶體，然後從製造基板剝離電晶體並將其轉置到撓性基板上。另外，為了從製造基板剝離電晶體並將其轉置到撓性基板上，較佳為在製造基板與包括氧化物半導體的電晶體之間設置剝離層。
絕緣體111可以使用氧化矽膜、氧氮化矽膜等。此外，絕緣體111可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、 氧氮化鉿、氮化矽等對於氧或氫具有阻擋性的絕緣膜。藉由使用這種材料形成絕緣體111時，它們具有防止從基板混入氫等雜質的層的功能。此外，絕緣體111也可以具有疊層結構。
導電體115可以使用包含選自鉬、鈦、組、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。或者，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物以及添加有氧化矽的銦錫氧化物等導電材料。另外，也可以採用上述導電材料和上述金屬材料的疊層結構。
絕緣體121及絕緣體123較佳為氧化矽膜或氧氮化矽膜等含氧的絕緣體。此外，作為絕緣體123較佳為使用包含過量氧(含有超過化學計量組成的氧)的絕緣體。藉由以與氧化物半導體130接觸的方式設置上述包含過量氧的絕緣體，可以填補氧化物半導體130中的氧缺陷。注意，絕緣體121及絕緣體123不一定需要使用相同材料形成。
絕緣體121及絕緣體123也可以為疊層結構。例如，藉由以與氧化物半導體130接觸的方式設置包含過量氧的絕緣膜，且由障壁膜包圍，可以使氧化物為與化學計量組成大致一致的狀態或者超過化學計量組成的氧的過飽和狀態。另外，也可以防止氫等雜質進入氧化物半導體130。
固定電荷層122可以使用氧化鉿、氧氮化鉿、氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鋯、氧氮化鋯、氮化矽、氧化 鉭、氧化鈦、STO(Strontium Titan Oxide：鈦酸鍶)、BST(Barium Strontium Titan Oxide：鈦酸鍶鋇)等。此外，固定電荷層122也可以具有兩層以上的疊層結構。此時，固定電荷層122不侷限於使用相同材料形成的疊層結構，也可以為使用不同材料形成的疊層結構。
絕緣體121、絕緣體123和固定電荷層122中的任一個較佳為使用對於氧或氫具有阻擋性的物質。藉由使用這種材料形成絕緣體121、絕緣體123和固定電荷層122中的任一個時，可以防止從氧化物半導體130釋放氧或從外部混入氫等雜質。
也可以在絕緣體121及絕緣體123由氧化矽構成且固定電荷層122由氧化鉿構成時，絕緣體121及絕緣體123藉由化學氣相沉積法(包括CVD法、原子層沉積(ALD)法)形成，固定電荷層122藉由濺射法形成。此外，藉由濺射法形成固定電荷層122，固定電荷層122在低溫下容易晶化，有時所產生的固定電荷量較大。
能夠對氧化物半導體130應用的氧化物較佳為至少含有銦(In)或鋅(Zn)。尤其是較佳為包含In及Zn。另外，作為用來減少使用該氧化物半導體的電晶體的電特性不均勻的穩定劑，較佳為除了包含上述元素以外，還包含選自鎵(Ga)、錫(Sn)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鈧(Sc)、釔(Y)、鑭系元素(例如，鈰(Ce)、釹(Nd)、釓(Gd))中的一種或多種。
氧化物半導體具有3.0eV以上的寬能隙。在包括以適當的條件對氧化物半導體進行加工並充分降低其載子密度而獲得的氧化物半導體膜的電晶體 中，可以使關閉狀態下的源極與汲極之間的洩漏電流(關態電流)為比習知的使用矽的電晶體小得多。
在此，考慮氧化物半導體130包含銦、元素M及鋅的情況。元素M較佳為鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢、鎂等。注意，作為元素M有時也可以組合多個上述元素。參照圖20A及圖20B說明氧化物半導體130所包含的銦、元素M及鋅的原子個數比x：y：z的較佳的範圍。
圖20A及圖20B示出氧化物半導體130所包含的銦、元素M及鋅的原子個數比的範圍。在此，圖20A及圖20B示出元素M為Ga的例子。注意，圖20A及圖20B不記載氧原子的百分比。
例如，已知在包含銦、元素M及鋅的氧化物半導體中存在以InMO3(ZnO)m(m為自然數)表示的同源相(同系列)。在此，作為例子考慮元素M為Ga的情況。已知圖20A及圖20B中以粗直線表示的區域示出例如在將In2O3、Ga2O3及ZnO的粉末混合並以1350℃的溫度焙燒的情況下有可能成為單一相的固溶區域的組成。此外，已知圖20A及圖20B中以四邊形的符號表示的坐標示出容易混有尖晶石型結晶結構的組成。
例如，作為具有尖晶石型結晶結構的化合物，已知ZnGa2O4等以ZnM2O4表示的化合物。此外，如圖20A及圖20B所示，在具有接近於ZnGa2O4的組成，亦即x、y及z具有接近於x：y：z=0：2：1的值的情況下，容易形成或混合有尖晶石型結晶結構。
氧化物半導體130較佳為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)膜。在CAAC-OS膜中尤其較佳為不具有尖晶石型結晶結構。此外，為了提高載子移動率，較佳為提高In的含有率。
在包含銦、元素M及鋅的氧化物半導體130中，重金屬的s軌域主要有助於載子傳導，並且，藉由增加銦的含有率，s軌域的重疊增加，由此使銦的含有率多的氧化物半導體的移動率比銦的含有率少的氧化物半導體高。因此，藉由將含銦量多的氧化物半導體用於氧化物半導體130，可以提高載子移動率。
因此，氧化物半導體130所包含的銦、元素M及鋅的原子個數比x：y：z例如較佳為在圖20B所示的區域11的範圍內。在此，區域11是具有依次連接第一座標K(x：y：z=8：14：7)、第二座標L(x：y：z=2：5：7)、第三座標M(x：y：z=51：149：300)、第四座標N(x：y：z=46：288：833)、第五座標O(x：y：z=0：2：11)、第六座標P(x：y：z=0：0：1)以及第七座標Q(x：y：z=1：0：0)的線段的範圍內的原子個數比的區域。注意，區域11也包括直線上的座標。
當x：y：z在圖20B所示的區域11中時，在奈米束衍射中觀察不到或極少觀察到尖晶石型結晶結構。由此，可以獲得優良的CAAC-OS膜。另外，因為能夠減少CAAC結構與尖晶石型結晶結構之間的邊界的載子散射等，所以在將氧化物半導體130用於電晶體的情況下，可以實現場效移動率高的電晶體。另外，可以實現可靠性高的電晶體。
此外，說明氧化物半導體130中的雜質的影響。為了使電晶體的電特性穩定，降低氧化物半導體130中的雜質濃度而實現低載子密度化及高度純化是有效的。氧化物半導體130的載子密度小於8×1011/cm3，較佳為小於1×1011/cm3，更佳為小於1×1010/cm3且1×10-9/cm3以上。為了降低氧化物半導體130中的雜質濃度，較佳為還降低附近的膜中的雜質濃度。
另外，當氧化物半導體130中含有氮時，有可能使載子密度增大。將利用SIMS測量出的氧化物半導體130中的氮濃度設定為小於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下。
另外，當氧化物半導體130中含有氫時，有可能使載子密度增大。並且，當在氧化物半導體130中作為雜質包含的氫移動到氧化物表面時，有時會與表面附近的氧鍵合而作為水分子脫離。此時，在作為水分子脫離了的O的位置上被形成氧缺陷VO。由此，氧化物半導體130中的氫濃度較佳為足夠降低。因此，氧化物半導體130在熱脫附譜分析(TDS：Thermal Desorption Spectrometry)中，在表面溫度為100℃以上且700℃以下或者100℃以上且500℃以下的範圍內側到1.0×1021/cm3(1.0/nm3)以下，較佳為1.0×1020cm3(0.1/nm3)以下的水分子。
在此，以下說明使用TDS分析的水的釋放量的測量方法。
對測量樣本進行TDS分析時的氣體的總釋放量與釋放氣體的離子強度 的積分值成正比。並且，藉由對該測量樣本與標準樣本進行比較，可以計算出氣體的總釋放量。
例如，根據作為標準樣本的含有指定密度的氫的矽基板的TDS分析結果以及測量樣本的TDS分析結果，可以藉由下面所示的公式求出測量樣本的水分子的釋放量(NH20)。這裡，假設為藉由TDS分析而得到的質荷比18的氣體都來源於水分子。雖然CH4的質荷比為18，但因為CH4存在的可能性較低，所以在這裡不考慮。此外，包含作為氫原子的同位素的質量數2的氫分子及質量數3的氫分子的水分子以及包含作為氧原子的同位素的質量數17的氧原子及質量數18的氧原子的水分子也在自然界的豐度率極低，所以不考慮它們。
NH2是以密度換算從標準樣本脫離的氫分子的值。SH2是對標準樣本進行TDS分析時的離子強度的積分值。在此，將標準樣本的基準值設定為NH2/SH2。SH20是對測量樣本進行TDS分析時的離子強度的積分值。α是在TDS分析中影響到離子強度的係數。關於上面所示的公式的詳細內容，可以參照日本專利申請公開第平6-275697號公報。注意，上述氧的釋放量是使用由日本電子科學公司(ESCO Ltd.)製造的熱脫附裝置EMD-WA1000S/W，並以包含一定量的氫原子的矽基板為標準樣本來進行測量的。
另外，NH20是水分子的釋放量。換算為氫原子時的釋放量是水分子的釋放量的2倍。
此外，氧化物半導體中的作為雜質的氫處於氫原子、氫離子、氫分子、羥基或氫氧根等的狀態地存在，因此難以存在作為水分子。
藉由將具有氫濃度得到足夠降低的結晶的氧化物半導體用於電晶體的通道形成區域，可以使電晶體具有穩定的電特性。也就是說，與電特性的變動的抑制同時，可以提高可靠性。另外，可以提供功耗得到降低的半導體裝置。
在圖2A至圖2C所示的半導體裝置中，在氧化物半導體130與導電體160之間，除了絕緣體150以外還可以設置障壁膜。或者，氧化物半導體130c也可以具有阻擋性。
導電體160、導電體140a及導電體140b可以使用與導電體115相同的材料。例如，導電體115可以使用包含選自鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。或者，也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物以及添加有氧化矽的銦錫氧化物等導電材料。另外，也可以採用上述導電材料和上述金屬材料的疊層結構。
絕緣體150較佳為氧化矽膜或氧氮化矽膜等含氧的絕緣體。此外，作 為絕緣體150較佳為使用包含過量氧(含有超過化學計量組成的氧)的絕緣體。藉由以與氧化物半導體130接觸的方式設置上述包含過量氧的絕緣體，可以填補氧化物半導體130中的氧缺陷。
絕緣體150可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、氮化矽等對於氧或氫具有阻擋性的絕緣膜。藉由使用這種材料形成絕緣體150時，它具有防止從氧化物半導體130釋放氧或從外部混入氫等雜質的層的功能。
絕緣體150也可以為疊層結構。例如，藉由以與氧化物半導體130接觸的方式設置包含過量氧的絕緣膜，且由障壁膜包圍，可以使氧化物為與化學計量組成大致一致的狀態或者超過化學計量組成的氧的過飽和狀態。另外，也可以防止氫等雜質進入氧化物半導體130。
藉由具有上述結構，在使用氧化物半導體的電晶體中，使臨界電壓向正方向變動，可以提供即使閘極電壓為0V也處於非導通狀態(也稱為關閉狀態)的常關閉型電晶體。
藉由適當地調整絕緣體121、固定電荷層122、絕緣體123的厚度，可以控制臨界電壓。另外，可以提供一種關閉狀態時的洩漏電流小的電晶體。此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
〈電晶體結構2〉
圖5A至圖5C示出能夠用於電晶體101的結構的一個例子。圖5A示出電晶體101的頂面。注意，為了明確起見，在圖5A中省略一部分的膜。此外，圖5B是對應於圖5A所示的點劃線X1-X2的剖面圖，圖5C是對應於圖5A所示的點劃線Y1-Y2的剖面圖。
注意，在圖5A至圖5C所示的電晶體101中，對具有與構成圖2A至圖2C所示的電晶體101的結構相同的功能的結構附加相同元件符號。因此，形成在基板190上的電晶體101包括用作閘極電極的導電體160、用作閘極絕緣層的絕緣體150、包括氧化物半導體130a、氧化物半導體130b及氧化物半導體130c的氧化物半導體130、用作源極電極和汲極電極中的一個的導電體140a、用作源極電極和汲極電極中的另一個的導電體140b。
在圖5A至圖5C所示的結構中，導電體140a及導電體140b的三個方向的端部與氧化物半導體130的端部的一部分一致。因此，可以同時形成導電體140a、導電體140b及氧化物半導體130。由此，可以減少遮罩及製程。此外，可以提高良率或生產率。
該結構可以在氧化物半導體130b中由用作閘極電極的導電體160的電場電圍繞形成通道的區域。將由閘極電極的電場電圍繞半導體的電晶體結構稱為“surrounded channel(s-channel)結構”。因此，有時在隔著絕緣體150與導電體160對置的氧化物半導體130b的整體區域形成通道。在s-channel結構中，能夠使大電流流過電晶體的源極與汲極之間，因此可以增加通態電流。此外，由於對形成通道的區域從所有方向施加電壓，所以可 以提供洩漏電流得到抑制的電晶體。
〈電晶體結構3〉
圖6A至圖6C示出能夠用於電晶體101的結構的一個例子。圖6A示出電晶體101的頂面。注意，為了明確起見，在圖6A中省略一部分的膜。此外，圖6B是對應於圖6A所示的點劃線X1-X2的剖面圖，圖6C是對應於圖6A所示的點劃線Y1-Y2的剖面圖。
注意，在圖6A至圖6C所示的電晶體101中，對具有與構成圖2A至圖2C所示的電晶體101的結構相同的功能的結構附加相同元件符號。因此，形成在基板190上的電晶體101包括用作閘極電極的導電體160、用作閘極絕緣層的絕緣體150、包括氧化物半導體130a、氧化物半導體130b以及氧化物半導體130c的氧化物半導體130、用作源極電極和汲極電極中的一個的導電體140a、用作源極電極和汲極電極中的另一個的導電體140b。
圖6A至圖6C所示的結構在形成在絕緣體170中的開口部形成有氧化物半導體130c、絕緣體150、導電體160。此外，導電體140a和導電體140b中的一個的端部與形成在絕緣體170中的開口部的端部一致。再者，導電體140a及導電體140b的端部與氧化物半導體130的三個方向的端部的一部分一致。由此，導電體140a及導電體140b可以與氧化物半導體130或絕緣體170的開口部同時形成。由此，可以減少遮罩及製程。此外，可以提高良率或生產率。
由於圖6A至圖6C所示的電晶體101具有導電體140a及導電體140b 幾乎不與導電體160重疊的結構，所以可以減小施加到導電體160的寄生電容。就是說，可以提供工作頻率高的電晶體101。
該結構可以在氧化物半導體130b中由用作閘極電極的導電體160的電場電圍繞形成通道的區域。由於具有s-channel結構，所以有時在隔著絕緣體150與導電體160對置的氧化物半導體130b的整體區域形成通道。在s-channel結構中，能夠使大電流流過電晶體的源極與汲極之間，因此可以增加通態電流。此外，由於對形成通道的區域從所有方向施加電壓，所以可以提供洩漏電流得到抑制的電晶體。
〈電晶體結構4〉
圖7A至圖7C示出能夠用於電晶體101的結構的一個例子。圖7A示出電晶體101的頂面。注意，為了明確起見，在圖7A中省略一部分的膜。此外，圖7B是對應於圖7A所示的點劃線X1-X2的剖面圖，圖7C是對應於圖7A所示的點劃線Y1-Y2的剖面圖。
注意，在圖7A至圖7C所示的電晶體101中，對具有與構成圖2A至圖2C所示的電晶體101的結構相同的功能的結構附加相同元件符號。因此，形成在基板190上的電晶體101包括用作閘極電極的導電體160、用作閘極絕緣層的絕緣體150、包括氧化物半導體130a、氧化物半導體130b及氧化物半導體130c的氧化物半導體130。此外，在本結構中，氧化物半導體130包括用作源極區域和汲極區域中的一個的區域141a、用作源極區域和汲極區域中的另一個的區域141b。
在圖7A至圖7C所示的結構中，在氧化物半導體130中設置有用作源極區域和汲極區域中的一個的區域141a及用作源極區域和汲極區域中的另一個的區域141b。該區域可以將導電體160用作遮罩而將硼、磷、氬等雜質添加到氧化物半導體130來形成。此外，藉由作為絕緣體170使用氮化矽膜等包含氫的絕緣體，可以將氫擴散到氧化物半導體130的一部分來形成該區域。由此，可以減少遮罩及製程。此外，可以提高良率或生產率。
該結構可以在氧化物半導體130b中由用作閘極電極的導電體160的電場電圍繞形成通道的區域。由於具有s-channel結構，所以有時在隔著絕緣體150與導電體160對置的氧化物半導體130b的整體區域形成通道。在s-channel結構中，能夠使大電流流過電晶體的源極與汲極之間，因此可以增加通態電流。此外，由於對形成通道的區域從所有方向施加電壓，所以可以提供洩漏電流得到抑制的電晶體。
本實施方式所示的結構和方法等可以與其他實施方式及其他實施例所示的結構和方法等適當地組合而實施。
實施方式2
在本實施方式中，參照圖8A及圖8B以及圖9A及圖9B說明半導體裝置的一個實施方式。
〈半導體裝置的結構實例2〉
在本實施方式中，對圖8A所示的包括具有電晶體的層、第一絕緣體、 固定電荷層、第二絕緣體以及具有導電體的層的半導體裝置的結構進行說明。圖8A及圖8B示出在基板190上包括具有導電體115的絕緣體111、絕緣體121、固定電荷層122、絕緣體123、具有電晶體101及電晶體102的層100的半導體裝置。
這裡，藉由存在於固定電荷層122與絕緣體123的介面、固定電荷層122與絕緣體121的介面以及固定電荷層122的內部的固定電荷，固定電荷層122帶負電。因此，在對導電體115施加電壓時，將導電體115、絕緣體121的與導電體115重疊的區域以及固定電荷層122的與導電體115重疊的區域用作電容器，可以使位於導電體115上的電晶體101的臨界電壓變動。藉由使電晶體101的臨界電壓Vth向正方向變動，可以實現即使閘極電壓Vg為0V也處於非導通狀態的常關閉型電晶體。
另一方面，由於在電晶體102的下方沒有導電體115，所以即使對導電體115施加電壓，臨界電壓也不變動。因此，電晶體102具有常開啟型電晶體的功能。
也就是說，在電晶體101的下方形成導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構，在電晶體102的下方形成不具有導電體115的絕緣體121、固定電荷層122及絕緣體123的疊層結構，可以使用同一結構的電晶體且在同一基板中容易形成常關閉型電晶體及常開啟型電晶體。此外，藉由適當地調整絕緣體121、固定電荷層122、絕緣體123的厚度，可以調整電晶體101的臨界電壓。
〈半導體裝置的結構1〉
在圖8B中說明本發明的一個實施方式的具體結構。圖8B是本發明的一個實施方式的電晶體的剖面圖。注意，在圖8B所示的半導體裝置中，對具有與構成圖2A至圖2C所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
半導體裝置包括形成在基板190上的絕緣體111、嵌入在絕緣體111中的導電體115、形成在導電體115上的絕緣體121、形成在絕緣體121上的固定電荷層122、形成在固定電荷層122上的絕緣體123、在絕緣體123上與導電體115重疊地形成的電晶體101、形成在絕緣體123上的電晶體102、形成在絕緣體123、電晶體101及電晶體102上的絕緣體170。
電晶體101包括用作閘極電極的導電體160、用作閘極絕緣層的絕緣體150、包括形成通道的區域的氧化物半導體130、用作源極和汲極中的一個的導電體140a、用作源極和汲極中的另一個的導電體140b。此外，氧化物半導體130包括氧化物半導體130a、氧化物半導體130a上的氧化物半導體130b、氧化物半導體130b上的氧化物半導體130c。
電晶體102包括用作閘極電極的導電體162、用作閘極絕緣層的絕緣體152、包括形成通道的區域的氧化物半導體132、用作源極和汲極中的一個的導電體142a、用作源極和汲極中的另一個的導電體142b。此外，氧化物半導體132包括氧化物半導體132a、氧化物半導體132a上的氧化物半導體132b、氧化物半導體132b上的氧化物半導體132c。
在本結構中，電晶體101與導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構重疊。此外，電晶體102與絕緣體121、固定電荷層122及絕緣體123的疊層結構重疊。
在該結構中，在絕緣體111中的與電晶體101重疊的位置形成導電體115之後，可以形成絕緣體121。此外，絕緣體111與絕緣體121並不需要是不同的層。例如，在基板上形成導電體115之後，在基板的整個表面形成絕緣膜之後，藉由化學機械拋光法(CMP：Chemical Mechanical Polishing)處理等，使絕緣膜的頂面平坦，也可以形成兼有絕緣體111及絕緣體121的功能的絕緣體。
因此，可以同時形成絕緣體121的上方的固定電荷層122、電晶體101及電晶體102。
藉由採用上述結構，可以在同一基板中形成常關閉型電晶體及常開啟型電晶體。此外，藉由適當地調整絕緣體121、固定電荷層122、絕緣體123的厚度，可以控制臨界電壓Vth。
此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
〈半導體裝置的結構實例3〉
在本實施方式中，對圖9A所示的包括具有電晶體的層、第一絕緣體、 固定電荷層、第二絕緣體以及具有導電體的層的半導體裝置的結構進行說明。圖9A及圖9B示出在基板190上包括具有導電體115及導電體116的絕緣體111、絕緣體121、固定電荷層122、絕緣體123、具有電晶體101以及電晶體102的層100的半導體裝置。
這裡，藉由存在於固定電荷層122與絕緣體123的介面、固定電荷層122與絕緣體121的介面以及固定電荷層122的內部的固定電荷，固定電荷層122帶負電。因此，在對導電體115施加電壓時，將導電體115、絕緣體121的與導電體115重疊的區域以及固定電荷層122的與導電體115重疊的區域用作電容器，可以使位於導電體115上的電晶體101的臨界電壓向正方向變動。藉由使電晶體101的臨界電壓向正方向變動，可以實現即使閘極電壓為0V也處於非導通狀態的常關閉型電晶體。
另一方面，由於在電晶體102的下方沒有固定電荷層122，所以即使對導電體116施加電壓，臨界電壓也不變動。
也就是說，在電晶體101的下方形成導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構，在電晶體102的下方形成導電體116、絕緣體121以及絕緣體123的疊層結構，可以使具有同一結構的電晶體在同一基板上用作臨界電壓不同的電晶體。此外，藉由適當地調整絕緣體121、固定電荷層122、絕緣體123的厚度，可以調整臨界電壓。
〈半導體裝置的結構2〉
在圖9B中說明本發明的一個實施方式的具體結構。圖9B是本發明的 一個實施方式的電晶體的剖面圖。注意，在圖9B所示的半導體裝置中，對具有與構成圖8B所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
半導體裝置包括形成在基板190上的絕緣體111、埋入在絕緣體111中的導電體115以及導電體116、形成在絕緣體111、導電體115及導電體116上的絕緣體121、在絕緣體121上與導電體115重疊地形成的固定電荷層122、形成在絕緣體121及固定電荷層122上的絕緣體123、在絕緣體123上與導電體115重疊地形成的電晶體101、形成在絕緣體123上的電晶體102、形成在絕緣體123、電晶體101及電晶體102上的絕緣體170。
在本結構中，電晶體101與導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構重疊。此外，電晶體102與導電體116、絕緣體121及絕緣體123的疊層結構重疊。
在該結構中，導電體116可以使用與導電體115相同的材料。此外，可以以與導電體115相同的製程形成。
藉由採用上述結構，可以在同一基板中容易形成臨界電壓不同的電晶體。此外，藉由適當地調整絕緣體121、固定電荷層122、絕緣體123的厚度，可以控制臨界電壓。
此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。 另外，可以提供一種可靠性高的電晶體。
本實施方式所示的結構和方法等可以與其他實施方式及其他實施例所示的結構和方法等適當地組合而實施。
實施方式3
在本實施方式中，參照圖10及圖11A至圖11C說明半導體裝置的一個實施方式。
〈半導體裝置的結構實例4〉
在本實施方式中，對圖10所示的包括具有電晶體的層、第一絕緣體、固定電荷層、第二絕緣體以及具有導電體的層的半導體裝置的結構進行說明。注意，在圖10所示的半導體裝置中，對具有與構成圖8A所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖10示出在基板190上包括具有導電體116的絕緣體111、絕緣體112、具有導電體115的絕緣體113、絕緣體121、固定電荷層122、絕緣體123、具有電晶體101及電晶體102的層100的半導體裝置。
在該結構中，電晶體101與導電體115之間的絕緣體以及電晶體102與導電體116之間的絕緣體具有總厚度不同的結構即可。因此，並不一定需要絕緣體112。
這裡，藉由存在於固定電荷層122與絕緣體123的介面、固定電荷層122與絕緣體121的介面以及固定電荷層122的內部的固定電荷，固定電荷層122帶負電。
因此，在對導電體115施加電壓時，將導電體115、固定電荷層122的與導電體115重疊的區域以及位於固定電荷層122與導電體115之間的絕緣體用作電容器。因此，可以使位於導電體115上的電晶體101的臨界電壓向正方向變動。
此外，在對導電體116施加電壓時，將導電體116、固定電荷層122的與導電體116重疊的區域以及位於固定電荷層122與導電體116之間的絕緣體用作電容器。因此，可以使位於導電體116上的電晶體102的臨界電壓向正方向變動。
這裡，根據實施方式1所示的公式(1)，Cbg1越小，變動量△Vth越大。也就是說，可知位於固定電荷層122與導電體115或導電體116之間的絕緣體的厚度越厚，臨界電壓的正方向的變動量越大。
在圖10所示的半導體裝置中，電晶體102的下方的固定電荷層122與導電體116之間的絕緣體的厚度比電晶體101的下方的固定電荷層122與導電體115之間的絕緣體的厚度厚相當於絕緣體113及絕緣體112的厚度的部分。因此，電晶體102的臨界電壓與電晶體101的臨界電壓相比向正方向變動。
也就是說，藉由適當地調整固定電荷層122、固定電荷層122與導電體115之間的絕緣體、固定電荷層122與導電體116之間的絕緣體以及固定電荷層122與具有電晶體的層100之間的絕緣體的厚度，可以使用同一結構的電晶體在同一基板中容易形成臨界電壓Vth不同的電晶體。
導電體115或導電體116除了具有與固定電荷層122形成電容器的功能以外也可以具有一個以上的功能。此外，導電體115及導電體116並不一定需要具有相同的功能，也可以在不同的時序對導電體115及導電體116施加不同的電壓。
例如，導電體115也可以具有電晶體101的第二閘極電極的功能，且導電體116也可以具有佈線的功能。
此外，施加到導電體115或導電體116的電壓既可為可變的，又可為固定的。在施加到導電體115或導電體116的電壓為可變的情況下，也可以使控制電壓的電路與導電體115或導電體116電連接。
〈半導體裝置的結構3〉
在圖11A中說明本發明的一個實施方式的具體結構。圖11A是本發明的一個實施方式的電晶體的剖面圖。注意，在圖11A所示的半導體裝置中，對具有與構成圖8B所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖11A所示的半導體裝置包括形成在基板190上的絕緣體111、埋入在 絕緣體111中的導電體116、形成在絕緣體111及導電體116上的絕緣體112、形成在絕緣體112上的絕緣體113、埋入在絕緣體113中的導電體115、形成在導電體115及絕緣體113上的絕緣體121、形成在絕緣體121上的固定電荷層122、形成在固定電荷層122上的絕緣體123、在絕緣體123上與導電體115重疊地形成的電晶體101、在絕緣體123上與導電體116重疊地形成的電晶體102。
在本結構中，在電晶體101的下方形成導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構。此外，在電晶體102的下方形成導電體116、絕緣體112、絕緣體113、絕緣體121、固定電荷層122以及絕緣體123的疊層結構。
在該結構中，在絕緣體111中的與電晶體102重疊的位置形成導電體116之後，形成絕緣體112。接著，在與電晶體101重疊的位置形成導電體115之後，形成絕緣體113。在形成絕緣體113之後，藉由化學機械拋光法(CMP：Chemical Mechanical Polishing)處理等以直到使導電體115露出的方式使絕緣體113的頂面平坦化即可。藉由進行CMP處理，可以提高形成在絕緣體113及導電體115的上方的膜的覆蓋性。
此外，在該結構中，絕緣體112及絕緣體113可以使用與絕緣體111相同的材料。此外，可以以與絕緣體111相同的製程形成。
可以以共同製程形成絕緣體113的上方的絕緣體121、固定電荷層122、絕緣體123。可以以共同製程形成電晶體101以及電晶體102。
藉由採用上述結構，可以在同一基板中容易形成臨界電壓Vth不同的電晶體。
此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
〈半導體裝置的結構4〉
在圖11B中說明本發明的一個實施方式的具體結構。圖11B是本發明的一個實施方式的電晶體的剖面圖。注意，在圖11B所示的半導體裝置中，對具有與構成圖11A所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖11B所示的半導體裝置包括形成在基板190上的絕緣體111、埋入在絕緣體111中的導電體115及導電體116、形成在絕緣體111及導電體116上的絕緣體112、形成在絕緣體111、導電體115及絕緣體112上的絕緣體121、形成在絕緣體121上的固定電荷層122、形成在固定電荷層122上的絕緣體123、在絕緣體123上與導電體115重疊地形成的電晶體101、在絕緣體123上與導電體116重疊地形成的電晶體102。
這裡，在電晶體101的下方形成導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構。此外，在電晶體102的下方形成導電體116、絕緣體112、絕緣體121、固定電荷層122以及絕緣體123的疊層結構。
藉由採用上述結構，可以在同一基板中容易形成臨界電壓Vth不同的電晶體。
此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
〈半導體裝置的結構5〉
在圖11C中說明本發明的一個實施方式的具體結構。圖11C是本發明的一個實施方式的電晶體的剖面圖。注意，在圖11C所示的半導體裝置中，對具有與構成圖11A所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖11C所示的半導體裝置包括形成在基板190上的絕緣體111、埋入在絕緣體111中的導電體115及導電體116、形成在絕緣體111、導電體115及導電體116上的絕緣體121、形成在絕緣體121上的絕緣體124、形成在絕緣體121及絕緣體124上的固定電荷層122、形成在固定電荷層122上的絕緣體123、在絕緣體123上與導電體115重疊地形成的電晶體101、在絕緣體123上與導電體116重疊地形成的電晶體102。
這裡，在電晶體101的下方形成導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構。此外，在電晶體102的下方形成導電體116、絕緣體121、絕緣體124、固定電荷層122以及絕緣體123的疊層結構。
此外，在該結構中，絕緣體124可以使用與絕緣體111相同的材料。此外，可以以與絕緣體111相同的製程形成。
藉由採用上述結構，可以在同一基板中容易形成臨界電壓不同的電晶體。
此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
本實施方式所示的結構和方法等可以與其他實施方式及其他實施例所示的結構和方法等適當地組合而實施。
實施方式4
在本實施方式中，參照圖12及圖13A至圖13C說明半導體裝置的一個實施方式。
〈半導體裝置的結構實例5〉
在本實施方式中，對圖12所示的包括具有電晶體的層、第一絕緣體、固定電荷層、第二絕緣體以及具有導電體的層的半導體裝置的結構進行說明。注意，在圖12所示的半導體裝置中，對具有與構成圖11A至圖11C所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖12示出在基板190上包括具有導電體116的絕緣體111、絕緣體112、具有導電體115的絕緣體113、絕緣體121、固定電荷層122、絕緣體123、具有電晶體101及電晶體102的層100的半導體裝置。
在該結構中，電晶體101與固定電荷層122之間的絕緣體以及電晶體102與固定電荷層122之間的絕緣體具有總厚度不同的結構即可。因此，固定電荷層不一定需要同一層，與電晶體101重疊的固定電荷層及與電晶體102重疊的固定電荷層在不同製程中形成，也可以分別位於不同層中。
這裡，藉由存在於固定電荷層122與絕緣體123的介面、固定電荷層122與絕緣體121的介面、固定電荷層122與絕緣體113的介面以及固定電荷層122的內部的固定電荷，固定電荷層122帶負電。
因此，在對導電體115施加電壓時，將導電體115、固定電荷層122的與導電體115重疊的區域以及位於固定電荷層122與導電體115之間的絕緣體用作電容器。因此，可以使位於導電體115上的電晶體101的臨界電壓向正方向變動。
此外，在對導電體116施加電壓時，將導電體116、固定電荷層122的與導電體116重疊的區域以及位於固定電荷層122與導電體116之間的絕緣體用作電容器。因此，可以使位於導電體116上的電晶體102的臨界電壓向正方向變動。
此外，根據實施方式1所示的公式(1)，CM越大，變動量△Vth越大。也就是說，可知位於固定電荷層122的上方的絕緣體的厚度越薄，臨界電壓的正方向的變動量越大。
在圖12所示的半導體裝置中，電晶體102的下方的絕緣體123的厚度比電晶體101的下方的絕緣體123的厚度厚。因此，電晶體101的臨界電壓與電晶體102的臨界電壓相比向正方向變動。
也就是說，藉由適當地調整固定電荷層122、固定電荷層122與導電體115之間的絕緣體以及固定電荷層122與具有電晶體的層100之間的絕緣體的厚度，可以使用同一結構的電晶體在同一基板中容易形成臨界電壓Vth不同的電晶體。
絕緣體121、固定電荷層122及絕緣體123的厚度的總和設定為穿隧效應不會成為問題的厚度。因此，在同一基板中形成電晶體時，以臨界電壓的變動量△Vth大的電晶體為基準，在臨界電壓的變動量△Vth小的電晶體中，固定電荷層122與電晶體之間的絕緣體的厚度較佳為調整得比基準的電晶體薄。
導電體115或導電體116除了具有與固定電荷層122形成電容器的功能以外也可以具有一個以上的功能。此外，導電體115及導電體116並不一定需要具有相同的功能，也可以在不同的時序對導電體115及導電體116施加不同的電壓。
例如，導電體115也可以具有電晶體101的第二閘極電極的功能，且導電體116也可以具有佈線的功能。
此外，施加到導電體115或導電體116的電壓既可為可變的，又可為固定的。在施加到導電體115或導電體116的電壓為可變的情況下，也可以使控制電壓的電路與導電體115或導電體116電連接。
〈半導體裝置的結構6〉
在圖13A中說明本發明的一個實施方式的具體結構。圖13A是本發明的一個實施方式的電晶體的剖面圖。注意，在圖13A所示的半導體裝置中，對具有與構成圖11A所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖13A所示的半導體裝置包括形成在基板190上的絕緣體111、埋入在絕緣體111中的導電體116、形成在絕緣體111及導電體116上的絕緣體112、形成在絕緣體112上的絕緣體113、埋入在絕緣體113中的導電體115、形成在導電體115及絕緣體113上的絕緣體121、形成在絕緣體121及絕緣體113上的固定電荷層122、形成在固定電荷層122上的絕緣體123、在絕緣體123上與導電體115重疊地形成的電晶體101、在絕緣體123上與導電體116重疊地形成的電晶體102。
這裡，在電晶體101的下方形成導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構。此外，在電晶體102的下方形成導電體116、絕緣體112、絕緣體113、固定電荷層122及絕緣體123的疊層結構。
在該結構中，在絕緣體111中的與電晶體102重疊的位置形成導電體116之後，形成絕緣體112。接著，在與電晶體101重疊的位置形成導電體115之後，形成絕緣體113。在形成絕緣體113之後，形成絕緣體121。接著，絕緣體113及絕緣體121在與導電體116重疊的區域被去除，以具有所希望的厚度即可。然後，形成固定電荷層122。然後，在形成將成為絕緣體123的絕緣膜之後，藉由CMP處理等，使絕緣體123的頂面平坦化即可。藉由進行CMP處理，可以提高形成在絕緣體123的上方的膜的覆蓋性。
此外，可以同時形成絕緣體123的上方的電晶體101及電晶體102。
藉由採用上述結構，可以在同一基板中容易形成臨界電壓Vth不同的電晶體。
另外，可以提供一種關閉狀態時的洩漏電流小的電晶體。此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
〈半導體裝置的結構7〉
在圖13B中說明本發明的一個實施方式的具體結構。圖13B是本發明的一個實施方式的電晶體的剖面圖。注意，在圖13B所示的半導體裝置中，對具有與構成圖13A所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖13B所示的半導體裝置包括形成在基板190上的絕緣體111、埋入在絕緣體111中的導電體115及導電體116、形成在絕緣體111、導電體115及導電體116上的絕緣體121、形成在絕緣體121上的固定電荷層122、在固定電荷層122上與導電體116重疊地形成的絕緣體125、形成在固定電荷層122及絕緣體125上的絕緣體123、在絕緣體123上與導電體115重疊地形成的電晶體101、在絕緣體123上與導電體116重疊地形成的電晶體102。
這裡，在電晶體101的下方形成導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構。此外，在電晶體102的下方形成導電體116、絕緣體121、固定電荷層122、絕緣體125及絕緣體123的疊層結構。
此外，在該結構中，絕緣體125可以使用與絕緣體111相同的材料。另外，可以以與絕緣體111相同的製程形成。
藉由採用上述結構，可以在同一基板中容易形成臨界電壓Vth不同的電晶體。
此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
〈半導體裝置的結構8〉
在圖13C中說明本發明的一個實施方式的具體結構。圖13C是本發明 的一個實施方式的電晶體的剖面圖。注意，在圖13C所示的半導體裝置中，對具有與構成圖13A所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖13C所示的半導體裝置包括形成在基板190上的絕緣體111、埋入在絕緣體111中的導電體115及導電體116、形成在絕緣體111、導電體115及導電體116上的絕緣體121、形成在絕緣體121上的固定電荷層122、形成在固定電荷層122上的絕緣體123、在絕緣體123上與導電體116重疊地形成的絕緣體126、在絕緣體123上與導電體115重疊地形成的電晶體101、在絕緣體126上與導電體116重疊地形成的電晶體102。
這裡，在電晶體101的下方形成導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構。此外，在電晶體102的下方形成導電體116、絕緣體121、固定電荷層122、絕緣體123及絕緣體126的疊層結構。
在該結構中，絕緣體126可以使用與絕緣體111相同的材料。此外，可以以與絕緣體111相同的製程形成。
藉由採用上述結構，可以在同一基板中容易形成臨界電壓Vth不同的電晶體。
此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
本實施方式所示的結構和方法等可以與其他實施方式及其他實施例所示的結構和方法等適當地組合而實施。
實施方式5
在本實施方式中，參照圖14及圖15A至圖15C說明半導體裝置的一個實施方式。
〈半導體裝置的結構實例6〉
在本實施方式中，對圖14所示的包括具有電晶體的層、第一絕緣體、固定電荷層、第二絕緣體以及具有導電體的層的半導體裝置的結構進行說明。注意，在圖14所示的半導體裝置中，對具有與構成圖12所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖14示出在基板190上包括具有導電體116的絕緣體111、具有導電體115的絕緣體112、絕緣體121、固定電荷層122、絕緣體123、具有電晶體101及電晶體102的層100的半導體裝置。
在該結構中，與電晶體101重疊的固定電荷層122的區域及與電晶體102重疊的固定電荷層122的區域具有固定電荷層122的厚度不同的結構即可。
這裡，藉由存在於固定電荷層122與絕緣體123的介面、固定電荷層 122與絕緣體121的介面、固定電荷層122與絕緣體112的介面以及固定電荷層122的內部的固定電荷，固定電荷層122帶負電。
因此，在對導電體115施加電壓時，將導電體115、固定電荷層122的與導電體115重疊的區域以及位於固定電荷層122與導電體115之間的絕緣體用作電容器。因此，可以使位於導電體115上的電晶體101的臨界電壓向正方向變動。
在對導電體116施加電壓時，將導電體116、固定電荷層122的與導電體116重疊的區域以及位於固定電荷層122與導電體116之間的絕緣體用作電容器。因此，可以使位於導電體116上的電晶體102的臨界電壓向正方向變動。
這裡，根據實施方式1所示的公式(1)，Qb向負方向越大，變動量△Vth越大。也就是說，可知固定電荷層122的厚度越厚，臨界電壓的正方向的變動量越大。
在圖14所示的半導體裝置中，電晶體102的下方的固定電荷層122的厚度比電晶體101的下方的固定電荷層122的厚度厚。因此，電晶體102的臨界電壓與電晶體101的臨界電壓相比向正方向變動。
也就是說，藉由適當地調整固定電荷層122、固定電荷層122與導電體115之間的絕緣體以及固定電荷層122與具有電晶體的層100之間的絕緣體的厚度，可以使用同一結構的電晶體在同一基板中容易形成臨界電壓Vth不 同的電晶體。
導電體115或導電體116除了具有與固定電荷層122形成電容器的功能以外也可以具有一個以上的功能。此外，導電體115及導電體116並不一定需要具有相同的功能，也可以在不同的時序對導電體115及導電體116施加不同的電壓。
例如，導電體115也可以具有電晶體101的第二閘極電極的功能，且導電體116也可以具有佈線的功能。
此外，施加到導電體115或導電體116的電壓既可為可變的，又可為固定的。在施加到導電體115或導電體116的電壓為可變的情況下，也可以使控制電壓的電路與導電體115或導電體116電連接。
〈半導體裝置的結構9〉
在圖15A中說明本發明的一個實施方式的具體結構。圖15A是本發明的一個實施方式的電晶體的剖面圖。注意，在圖15A所示的半導體裝置中，對具有與構成圖13A所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖15A所示的半導體裝置包括形成在基板190上的絕緣體111、埋入在絕緣體111中的導電體116、形成在絕緣體111上的導電體115、形成在絕緣體111、導電體115及導電體116上的絕緣體121、形成在絕緣體121上的固定電荷層122、形成在固定電荷層122上的絕緣體123、在絕緣體123 上與導電體115重疊地形成的電晶體101、在絕緣體123上與導電體116重疊地形成的電晶體102。
這裡，在電晶體101的下方形成導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構。此外，在電晶體102的下方形成導電體116、絕緣體121、固定電荷層122及絕緣體123的疊層結構。注意，固定電荷層122的與電晶體101重疊的區域及固定電荷層122的與電晶體102重疊的區域厚度不同。
在該結構中在形成固定電荷層122之後，藉由CMP處理等使固定電荷層122的頂面平坦化即可。藉由進行CMP處理等，可以提高形成在絕緣體123的上方的膜的覆蓋性。
藉由採用上述結構，可以在同一基板中容易形成臨界電壓Vth不同的電晶體。
此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
〈半導體裝置的結構10〉
在圖15B中說明本發明的一個實施方式的具體結構。圖15B是本發明的一個實施方式的電晶體的剖面圖。注意，在圖15B所示的半導體裝置中，對具有與構成圖15A所示的半導體裝置的結構相同的功能的結構附加相同 元件符號。
圖15B所示的半導體裝置包括形成在基板190上的絕緣體111、埋入在絕緣體111中的導電體115及導電體116、形成在絕緣體111、導電體115及導電體116上的絕緣體121、形成在絕緣體121上的固定電荷層122、在固定電荷層122上與導電體116重疊地形成的固定電荷層127、形成在固定電荷層122及固定電荷層127上的絕緣體123、在絕緣體123上與導電體115重疊地形成的電晶體101、在絕緣體123上與導電體116重疊地形成的電晶體102。
這裡，在電晶體101的下方形成導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構。此外，在電晶體102的下方形成導電體116、絕緣體121、固定電荷層122、固定電荷層127及絕緣體123的疊層結構。
在該結構中，固定電荷層127可以使用與固定電荷層122相同的材料。此外，可以以與固定電荷層122相同的製程形成。
藉由採用上述結構，可以在同一基板中容易形成臨界電壓Vth不同的電晶體。
此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
〈半導體裝置的結構11〉
在圖15C中說明本發明的一個實施方式的具體結構。圖15C是本發明的一個實施方式的電晶體的剖面圖。注意，在圖15C所示的半導體裝置中，對具有與構成圖15A所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖15C所示的半導體裝置包括形成在基板190上的絕緣體111、埋入在絕緣體111中的導電體115及導電體116、形成在絕緣體111、導電體115及導電體116上的絕緣體121、在絕緣體121上與導電體116重疊地形成的固定電荷層128、形成在絕緣體121及固定電荷層128上的固定電荷層122、形成在固定電荷層122上的絕緣體123、在絕緣體123上與導電體115重疊地形成的電晶體101、在絕緣體123上與導電體116重疊地形成的電晶體102。
這裡，在電晶體101的下方形成導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構。此外，在電晶體102的下方形成導電體116、絕緣體121、固定電荷層128、固定電荷層122及絕緣體123的疊層結構。
在該結構中，固定電荷層128可以使用與固定電荷層122相同的材料。此外，可以以與固定電荷層122相同的製程形成。
藉由採用上述結構，可以在同一基板中容易形成臨界電壓Vth不同的電晶體。
此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
本實施方式所示的結構和方法等可以與其他實施方式及其他實施例所示的結構和方法等適當地組合而實施。
實施方式6
在本實施方式中，參照圖16A及圖16B以及圖17A及圖17B說明半導體裝置的一個實施方式。
〈半導體裝置的結構實例7〉
在本實施方式中，對圖16A及圖16B所示的包括具有電晶體的層、第一絕緣體、固定電荷層、第二絕緣體以及具有導電體的層的半導體裝置的結構進行說明。注意，在圖16A及圖16B所示的半導體裝置中，對具有與構成圖1所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖16A示出在基板190上包括具有導電體115的絕緣體111、具有導電體117的絕緣體121、固定電荷層122、絕緣體123、具有電晶體101的層100的半導體裝置。也就是說，在該結構中，在導電體115與固定電荷層122之間包括導電體117。
藉由存在於固定電荷層122與絕緣體123的介面、固定電荷層122與絕 緣體121的介面以及固定電荷層122的內部的固定電荷，固定電荷層122帶負電。
這裡，根據實施方式1所示的公式(1)，絕緣體121與固定電荷層122的合成電容Cbg1的大小取決於導電體115的電位Vbg、固定電荷層122的電荷Qb(電荷的中心位置為固定電荷層的中央)、導電體115與固定電荷層122之間的絕緣體或電介質的厚度。插入在電容器中的導電體由於物理上的厚度使電極之間的距離擴大，但導電體無助於電極之間的電容的大小。
因此，在導電體117處於浮動狀態(電隔離狀態)時，藉由導電體117可以調整固定電荷層122與導電體115之間的距離而無助於合成電容Cbg1的大小。
在對導電體115施加電壓時，將導電體115、固定電荷層122的與導電體115重疊的區域以及位於固定電荷層122與導電體115之間的絕緣體用作電容器。因此，可以使位於導電體115上的電晶體101的臨界電壓變動。
也就是說，藉由適當地調整固定電荷層122、導電體117、固定電荷層122與導電體115之間的絕緣體以及固定電荷層122與具有電晶體的層100之間的絕緣體的厚度，可以使用同一結構的電晶體在同一基板中容易形成臨界電壓Vth不同的電晶體。
此外，如圖16B所示，也可以在電晶體101與固定電荷層122之間具有導電體117。圖16B示出在基板190上包括具有導電體115的絕緣體111、 絕緣體121、固定電荷層122、絕緣體123、具有導電體117的絕緣體129、具有電晶體101的層100的半導體裝置。
在上述結構中，在導電體117處於浮動狀態(電隔離狀態)時，藉由導電體117可以調整固定電荷層122與電晶體101之間的距離而無助於合成電容Cbg2的大小。
此外，雖然未圖示，但也可以在導電體115與固定電荷層122之間以及電晶體101與固定電荷層122之間分別包括導電體。
〈半導體裝置的結構12〉
在圖17A中說明本發明的一個實施方式的具體結構。圖17A是本發明的一個實施方式的電晶體的剖面圖。注意，在圖17A所示的半導體裝置中，對具有與構成圖15A所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖17A所示的半導體裝置包括形成在基板190上的絕緣體111、埋入在絕緣體111中的導電體116、絕緣體111及導電體116上的絕緣體112、絕緣體112上的絕緣體113、埋入在絕緣體113中的導電體115及導電體117、形成在絕緣體113、導電體115及導電體117上的絕緣體121、形成在絕緣體121上的固定電荷層122、形成在固定電荷層122上的絕緣體123、在絕緣體123上與導電體115重疊地形成的電晶體101、在絕緣體123上與導電體116及導電體117重疊地形成的電晶體102。
這裡，在電晶體101的下方形成導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構。此外，在電晶體102的下方形成導電體116、絕緣體112、導電體117、絕緣體121、固定電荷層122及絕緣體123的疊層結構。
在該結構中，導電體117處於浮動狀態(電隔離狀態)。此外，對導電體115及導電體116施加的電壓既可為同一電壓，又可為不同電壓。
在該結構中，導電體117可以使用與導電體115相同的材料。此外，可以以與導電體115相同的製程形成。
藉由採用上述結構，可以在同一基板中容易形成臨界電壓Vth不同的電晶體。
此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
〈半導體裝置的結構13〉
在圖17B中說明本發明的一個實施方式的具體結構。圖17B是本發明的一個實施方式的電晶體的剖面圖。注意，在圖17B所示的半導體裝置中，對具有與構成圖17A所示的半導體裝置的結構相同的功能的結構附加相同元件符號。
圖17B所示的半導體裝置包括形成在基板190上的絕緣體111、埋入在絕緣體111中的導電體115及導電體116、形成在絕緣體111、導電體115及導電體116上的絕緣體121、形成在絕緣體121上的固定電荷層122、在固定電荷層122上與導電體116重疊地形成的絕緣體125、形成在固定電荷層122及絕緣體125上的絕緣體123、與導電體116重疊地埋入在絕緣體123中的導電體117、形成在絕緣體123及導電體117上的絕緣體129、在絕緣體123上與導電體115重疊地形成的電晶體101、在絕緣體129上與導電體116及導電體117重疊地形成的電晶體102。
這裡，在電晶體101的下方形成導電體115、絕緣體121、固定電荷層122、絕緣體123的疊層結構。此外，在電晶體102的下方形成導電體116、絕緣體121、固定電荷層122、絕緣體125、導電體117及絕緣體129的疊層結構。
在該結構中，導電體117處於浮動狀態(電隔離狀態)。此外，對導電體115及導電體116施加的電壓既可為同一電壓，又可為不同電壓。
藉由採用上述結構，可以在同一基板中容易形成臨界電壓Vth不同的電晶體。
此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
本實施方式所示的結構和方法等可以與其他實施方式及其他實施例所示的結構和方法等適當地組合而實施。
實施方式7
在本實施方式中，參照圖18及圖19A至圖19C說明半導體裝置的一個實施方式。
〈半導體裝置的結構實例8〉
在本實施方式中，對包括具有電晶體的層、第一絕緣體、固定電荷層、第二絕緣體以及具有導電體的層的半導體裝置的結構進行說明。圖18示出在基板190上包括具有電晶體101的層100、絕緣體123、固定電荷層122、絕緣體121、導電體115、絕緣體111的半導體裝置。
這裡，藉由存在於固定電荷層122與絕緣體123的介面、固定電荷層122與絕緣體121的介面以及固定電荷層122的內部的電子，固定電荷層122帶負電。與對導電體115施加負電壓時同樣，藉由將導電體115、絕緣體121、固定電荷層122用作電容器，可以使電晶體101的臨界電壓向正方向變動。藉由使電晶體101的臨界電壓向正方向變動，可以實現即使閘極電壓Vg為0V也處於非導通狀態(也稱為關閉狀態)的常關閉型電晶體。
導電體115藉由至少與固定電荷層122及絕緣體121形成疊層結構，可以具有電容器的一個電極的功能，也可以具有其他功能。
例如，導電體115也可以具有電晶體101的第二閘極電極的功能。例如，在對導電體115施加與電晶體101的閘極電極相同的電壓的情況下，由於可以從氧化物半導體130的上下施加電場，所以可以增加電晶體的通態電流。此外，可以減少電晶體的關態電流。
導電體115也可以具有佈線的功能。例如，在層疊形成多個電晶體時，也可以兼作對電晶體101以外的電晶體或其他結構體施加電壓的佈線的功能。
注意，施加到導電體115的電壓既可為可變的，又可為固定的。在施加到導電體115的電壓為可變的情況下，也可以使控制電壓的電路與導電體115電連接。
在該結構中，要求不使固定電荷從固定電荷層122流失。因此，當絕緣體121及絕緣體123的電子親和力比固定電荷層122的電子親和力低，絕緣體121及絕緣體123的能帶間隙比固定電荷層122的能帶間隙寬時，從保持位於固定電荷層122的內部或與其他絕緣層的介面的電子的觀點來看很有效。
藉由包括固定電荷層122，可以控制電晶體101的臨界電壓。另外，可以提供一種關閉狀態時的洩漏電流小的電晶體。此外，可以提供一種具有穩定的電特性的電晶體。另外，可以提供一種通態電流大的電晶體。此外，可以提供一種次臨界擺幅值小的電晶體。另外，可以提供一種可靠性高的電晶體。
〈電晶體結構14〉
圖19A至圖19C示出能夠用於電晶體101的結構的一個例子。圖19A示出電晶體101的頂面。注意，為了明確起見，在圖19A中省略一部分的膜。此外，圖19B是對應於圖19A所示的點劃線X1-X2的剖面圖，圖19C是對應於圖19A所示的點劃線Y1-Y2的剖面圖。
圖19A至圖19C所示的電晶體101是具有底閘極結構的反交錯電晶體。注意，在電晶體101中，對具有與構成圖2A至圖2C所示的電晶體101的結構相同的功能的結構附加相同元件符號。因此，形成在基板190上的電晶體101包括用作閘極電極的導電體160、用作閘極絕緣層的絕緣體150、包括氧化物半導體130a、氧化物半導體130b以及氧化物半導體130c的氧化物半導體130、用作源極電極和汲極電極中的一個的導電體140a、用作源極電極和汲極電極中的另一個的導電體140b。
在圖19A至圖19C所示的結構中，由於電晶體101是具有底閘極結構的反交錯電晶體，所以固定電荷層122形成在電晶體101的上方。
在本結構中也滿足實施方式1所示的公式(1)。因此，可知固定電荷層122與導電體115之間的絕緣體121的厚度越厚，臨界電壓Vth的正方向的變動量越大。另外，可知固定電荷層122與電晶體101之間的絕緣體123的厚度越薄，臨界電壓Vth的正方向的變動量越大。
此外，Qb越大，變動量△Vth越大。也就是說，可知固定電荷層122的厚 度越厚，臨界電壓Vth的正方向的變動量越大。由此，藉由適當地調整絕緣體121、固定電荷層122、絕緣體123的厚度，可以調整臨界電壓Vth。
本實施方式所示的結構和方法等可以與其他實施方式及其他實施例所示的結構和方法等適當地組合而實施。
實施方式8
在本實施方式中，說明利用本發明的一個實施方式的電晶體等的半導體裝置的電路的一個例子。
〈CMOS反相器〉
圖21A所示的電路圖示出所謂的CMOS反相器的結構，其中使p通道電晶體2200與n通道電晶體2100串聯連接，並使其閘極互相連接。
〈半導體裝置的結構〉
圖22是對應於圖21A的半導體裝置的剖面圖。圖22所示的半導體裝置包括電晶體2200以及電晶體2100。電晶體2100配置於電晶體2200的上方。此外，可以將上述實施方式所記載的電晶體用作電晶體2100。因此，關於電晶體2100，可以適當地參照上述電晶體的記載。
圖22所示的電晶體2200是使用半導體基板450的電晶體。電晶體2200包括半導體基板450中的區域472a、半導體基板450中的區域472b、絕緣體462以及導電體454。
在電晶體2200中，區域472a及區域472b具有源極區域及汲極區域的功能。另外，絕緣體462具有閘極絕緣體的功能。另外，導電體454具有閘極電極的功能。因此，能夠由施加到導電體454的電位控制通道形成區域的電阻。亦即，能夠由施加到導電體454的電位控制區域472a與區域472b之間的導通或非導通。
作為半導體基板450，例如可以使用由矽或鍺等構成的單一材料半導體基板、或者由碳化矽、矽鍺、砷化鎵、磷化銦、氧化鋅或氧化鎵等構成的半導體基板等。較佳的是，作為半導體基板450使用單晶矽基板。
作為半導體基板450使用包含賦予n型導電性的雜質的半導體基板。注意，作為半導體基板450，也可以使用包含賦予p型導電性的雜質的半導體基板。此時，在形成電晶體2200的區域中配置包含賦予n型導電性的雜質的井即可。或者，半導體基板450也可以為i型。
半導體基板450的頂面較佳為具有(110)面。由此，能夠提高電晶體2200的通態特性。
區域472a及區域472b是包含賦予p型導電性的雜質的區域。由此，電晶體2200具有p通道電晶體的結構。
注意，電晶體2200與鄰接的電晶體被區域460等隔開。區域460具有絕緣性。
圖22所示的半導體裝置包括絕緣體464、絕緣體466、絕緣體468、絕緣體489、絕緣體491、固定電荷層492、絕緣體493、絕緣體495、絕緣體499。此外，包括導電體480a、導電體480b、導電體480c、導電體478a、導電體478b、導電體478c、導電體476a、導電體476c、導電體474a、導電體474b、導電體474c、導電體496a、導電體496b、導電體496c、導電體496d、導電體498b、導電體498c、導電體498d。
絕緣體464配置於電晶體2200上。絕緣體466配置於絕緣體464上。絕緣體468配置於絕緣體466上。絕緣體489配置於絕緣體468上。電晶體2100配置於絕緣體489上。絕緣體495配置於電晶體2100上。絕緣體499配置於絕緣體495上。
絕緣體464包括到達區域472a的開口部、到達區域472b的開口部以及到達導電體454的開口部。導電體480a、導電體480b及導電體480c分別填埋於各開口部中。
絕緣體466包括到達導電體480a的開口部、到達導電體480b的開口部以及到達導電體480c的開口部。導電體478a、導電體478b及導電體478c分別填埋於各開口部中。
絕緣體468包括到達導電體478b的開口部以及到達導電體478c的開口部。導電體476a及導電體476c分別填埋於各開口部中。
絕緣體489包括與電晶體2100的通道形成區域重疊的開口部、到達導電體476b的開口部以及到達導電體476c的開口部。導電體474a、導電體474b及導電體474c分別填埋於各開口部中。注意，因為絕緣體489相當於上述實施方式所示的絕緣體111，所以關於其詳細內容，參照絕緣體111的記載。
導電體474b也可以具有電晶體2100的閘極電極的功能。或者，例如，也可以藉由對導電體474b施加預定的電位，來控制電晶體2100的臨界電壓等的電特性。或者，例如，也可以將導電體474b與具有電晶體2100的閘極電極的功能的導電體504電連接。由此，可以增加電晶體2100的通態電流。此外，由於可以抑制衝穿現象，因此可以使電晶體2100的飽和區中的電特性穩定。注意，因為導電體474b相當於上述實施方式所示的導電體115，所以關於其詳細內容，參照導電體115的記載。
絕緣體491、固定電荷層492及絕緣體493包括到達導電體474b的開口部及到達導電體496a的開口部。注意，因為絕緣體491相當於上述實施方式所示的絕緣體121，所以關於其詳細內容，可以參照絕緣體121的記載。此外，因為固定電荷層492相當於上述實施方式的固定電荷層122，所以關於其詳細內容，可以參照固定電荷層122的記載。注意，因為絕緣體493相當於上述實施方式所示的絕緣體123，所以關於其詳細內容，參照絕緣體123的記載。此外，導電體507a或導電體496a分別填埋於各開口部中。
絕緣體495包括到達電晶體2100的源極和汲極中的一個的導電體507a的開口部、到達電晶體2100的閘極電極的導電體504的開口部以及到達導 電體496a的開口部。此外，因為絕緣體495相當於上述實施方式的絕緣體170，所以關於其詳細內容，可以參照絕緣體170的記載。導電體496b、導電體496c及導電體496d分別填埋於各開口部中。
絕緣體499包括到達導電體496b的開口部、到達導電體496c的開口部、到達導電體496d的開口部。導電體498b、導電體498c及導電體498d分別填埋於各開口部中。
作為絕緣體464、絕緣體466、絕緣體468、絕緣體499，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
絕緣體464、絕緣體466、絕緣體468、絕緣體499中的一個以上較佳為具有阻擋氫等雜質及氧的功能。藉由在電晶體2100的附近配置具有阻擋氫等雜質及氧的功能的絕緣體，可以使電晶體2100的電特性穩定。
作為具有阻擋氫等雜質及氧的功能的絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿或鉭的絕緣體的單層或疊層。
作為導電體480a、導電體480b、導電體480c、導電體478a、導電體478b、導電體478c、導電體476a、導電體476c、導電體474a、導電體474b、導電體474c、導電體496a、導電體496b、導電體496c、導電體496d、導電體498b、導電體498c及導電體498d，例如可以使用包含硼、氮、氧、氟、矽、磷、 鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，也可以使用合金或化合物，還可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
在本實施方式所示的半導體裝置中，將電晶體2100形成在固定電荷層492上。由此，藉由不需要對電晶體2100進行高溫處理，可以形成半導體裝置。因此，當在電晶體2100中例如使用氧化物半導體時，可以降低因熱處理導致的雜質的熱擴散等影響。尤其是，當固定電荷層492使用High-k材料形成時，可以在形成電晶體2100之前進行高溫熱處理。
在本實施方式所示的半導體裝置中，在使用High-k材料時，例如需要700℃左右的高溫熱處理。因此，作為固定電荷層492下方的佈線、插頭等的材料較佳為使用W、氮化鈦、氮化鉭等高熔點金屬。此外，在使用Cu等低熔點金屬以降低佈線電阻時，較佳為用於固定電荷層492上方的層。
此外，在本實施方式所示的半導體裝置中，在使用銅等低電阻材料形成佈線等時，由於在高溫熱處理中銅等低熔點金屬會融化，所以較佳為使各製程的熱處理溫度抑制為400℃至450℃左右。由此，藉由降低佈線電阻，可以提高信號傳送速率。
注意，圖23所示的半導體裝置與圖22所示的半導體裝置的不同之處只在於電晶體2200的結構。因此，圖23所示的半導體裝置參照圖22所示的半導體裝置的記載。明確而言，在圖23所示的半導體裝置中，電晶體2200 為Fin型。藉由使電晶體2200成為Fin型，實效的通道寬度得到增大，從而能夠提高電晶體2200的通態特性。另外，由於可以增大閘極電極的電場的影響，所以能夠提高電晶體2200的關態特性。
另外，圖24所示的半導體裝置與圖22所示的半導體裝置的不同之處只在於電晶體2200的結構。因此，圖24所示的半導體裝置參照圖22所示的半導體裝置的記載。明確而言，在圖24所示的半導體裝置中，電晶體2200設置在SOI基板的半導體基板450中。圖24示出區域460與半導體基板450被絕緣體452隔開的結構。藉由作為半導體基板450使用SOI基板，可以抑制衝穿現象等，所以能夠提高電晶體2200的關態特性。注意，絕緣體452可以藉由使半導體基板450絕緣體化形成。例如，作為絕緣體452可以使用氧化矽。
在圖22至圖24所示的半導體裝置中，使用半導體基板形成p通道電晶體並在其上方形成n通道電晶體，因此能夠減少元件所占的面積。亦即，可以提高半導體裝置的集成度。另外，與使用同一半導體基板形成n通道電晶體和p通道電晶體的情況相比，可以簡化製程，所以能夠提高半導體裝置的生產率。另外，能夠提高半導體裝置的良率。另外，p通道電晶體有時可以省略LDD(Lightly Doped Drain：輕摻雜汲極)區域的形成、淺溝槽(Shallow Trench)結構的形成或變形設計等複雜的製程。因此，與使用半導體基板形成n通道電晶體的半導體裝置相比，圖22至圖24所示的半導體裝置有時能夠提高生產率和良率。
〈CMOS類比開關〉
此外，圖21B所示的電路圖示出使電晶體2100和電晶體2200的源極互相連接且使電晶體2100和電晶體2200的汲極互相連接的結構。藉由採用這種結構，可以將該電晶體用作所謂的CMOS類比開關。
〈記憶體裝置1〉
參照圖25A和圖25B示出半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用本發明的一個實施方式的電晶體，即便在沒有電力供應的情況下也能夠保持存儲內容，並且對寫入次數也沒有限制。
圖25A所示的半導體裝置包括使用第一半導體的電晶體3200、使用第二半導體的電晶體3300以及電容器3400。另外，作為電晶體3300可以使用與上述電晶體2100同樣的電晶體。
電晶體3300較佳為使用關態電流小的電晶體。電晶體3300例如可以使用包含氧化物半導體的電晶體。由於電晶體3300的關態電流小，所以可以長期間使半導體裝置的特定的節點保持存儲內容。亦即，因為不需要更新工作或可以使更新工作的頻率極低，所以能夠實現低功耗的半導體裝置。
在圖25A中，第一佈線3001與電晶體3200的源極電連接，第二佈線3002與電晶體3200的汲極電連接。此外，第三佈線3003與電晶體3300的源極和汲極中的一個電連接，第四佈線3004與電晶體3300的閘極電連接。再者，電晶體3200的閘極及電晶體3300的源極和汲極中的另一個與電容器3400的一個電極電連接，第五佈線3005與電容器3400的另一個電極電連 接。
圖25A所示的半導體裝置藉由具有能夠保持電晶體3200的閘極的電位的特徵，可以如下所示進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300導通的電位，而使電晶體3300導通。由此，第三佈線3003的電位施加到與電晶體3200的閘極及電容器3400的一個電極電連接的節點FG。換言之，對電晶體3200的閘極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一個。然後，藉由將第四佈線3004的電位設定為使電晶體3300關閉的電位而使電晶體3300關閉，使電荷保持在節點FG(保持)。
因為電晶體3300的關態電流較小，所以節點FG的電荷被長時間保持。
接著，對資料的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，第二佈線3002具有對應於保持在節點FG中的電荷量的電位。這是因為：在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”而需要的第五佈線3005的電位。由此，藉由將第五佈線3005的電位設定為Vth_H與Vth_L之間的電位V0，可以辨別施加到節點FG的電荷。例如，在寫入時節點FG被供應高位準電荷的情況下，若第五佈線 3005的電位為V0(>Vth_H)，電晶體3200則成為“導通狀態”。另一方面，當節點FG被供應低位準電荷時，即便第五佈線3005的電位為V0(<Vth_L)，電晶體3200也保持“關閉狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出節點FG所保持的資料。
注意，當將記憶單元設置為陣列狀時，在讀出時必須讀出所希望的記憶單元的資料。例如，在不讀出資料的記憶單元中，藉由對第五佈線3005施加不管施加到節點FG的電位如何都使電晶體3200成為“關閉狀態”的電位，亦即低於Vth_H的電位，能夠僅讀出所希望的記憶單元中的資料。或者，在不讀出資料的記憶單元中，藉由對第五佈線3005施加不管施加到節點FG的電位如何都使電晶體3200成為“導通狀態”的電位，亦即高於Vth_L的電位，能夠僅讀出所希望的記憶單元中的資料。
注意，雖然在上述中示出了兩種電荷被保持在節點FG的例子，但是根據本發明的半導體裝置不侷限於此。例如，可以將三種以上的電荷保持在半導體裝置的節點FG。藉由採用上述結構，能夠使半導體裝置多位準而增大記憶容量。
〈記憶體裝置的結構〉
圖26是對應於圖25A的半導體裝置的剖面圖。圖26所示的半導體裝置包括電晶體3200、電晶體3300以及電容器3400。電晶體3300及電容器3400配置於電晶體3200的上方。電晶體3300參照上述電晶體2100的記載。電晶體3200參照圖22所示的電晶體2200的記載。在圖22中，對電晶體2200為p通道電晶體的情況進行說明，但是電晶體3200也可以為n通道電晶體。
圖26所示的電晶體3200是使用半導體基板450的電晶體。電晶體3200包括半導體基板450中的區域472a、半導體基板450中的區域472b、絕緣體462以及導電體454。
圖26所示的半導體裝置包括絕緣體464、絕緣體466、絕緣體468、絕緣體469、絕緣體489、絕緣體491、固定電荷層492、絕緣體493、絕緣體495、絕緣體499。此外，包括導電體480a、導電體480b、導電體480c、導電體480d、導電體478a、導電體478b、導電體478c、導電體496b、導電體496c、導電體498b、導電體498c。
絕緣體464配置於電晶體3200上。絕緣體466配置於絕緣體464上。絕緣體468配置於絕緣體466上。絕緣體469配置於絕緣體468上。絕緣體489配置於絕緣體469上。電晶體3300配置於絕緣體489上。絕緣體495配置於電晶體3300上。絕緣體499配置於絕緣體495上。
絕緣體464包括到達區域472a的開口部、到達區域472b的開口部以及到達導電體454的開口部。導電體480a、導電體480b及導電體480c分別填埋於各開口部中。
絕緣體466包括到達導電體480a的開口部、到達導電體480b的開口部以及到達導電體480c的開口部。導電體478a、導電體478b及導電體478c分別填埋於各開口部中。
絕緣體468包括到達導電體478c的開口部。導電體480d填埋於開口部中。
圖26所示的電容器3400包括導電體515、導電體514以及絕緣體511。此外，在絕緣體469中埋入電容器3400。另外，導電體514或導電體515也可以與電晶體3300的通道形成區域重疊。
藉由適當地調整導電體515、絕緣體489、絕緣體491、固定電荷層492及絕緣體493的厚度，也可以控制電晶體3300的臨界電壓等電特性。
絕緣體489包括到達導電體515的開口部。導電體507a填埋於開口部中。
絕緣體491、固定電荷層492及絕緣體493包括到達導電體515的開口部。注意，因為絕緣體491相當於上述實施方式所示的絕緣體121，所以關於其詳細內容，可以參照絕緣體121的記載。因為固定電荷層492相當於上述實施方式所示的固定電荷層122，所以關於其詳細內容，可以參照固定電荷層122的記載。因為絕緣體493相當於上述實施方式所示的絕緣體123，所以關於其詳細內容，可以參照絕緣體123的記載。另外，導電體507a埋入在開口部中。
絕緣體495包括到達電晶體3300的源極和汲極中的一個的導電體507b的開口部以及到達電晶體3300的閘極電極的導電體504的開口部。此外，因為絕緣體495相當於上述實施方式的絕緣體170，所以關於其詳細內容， 可以參照絕緣體170的記載。此外，導電體496b及導電體496c分別填埋於各開口部中。
絕緣體499包括到達導電體496b的開口部及到達導電體496c的開口部。另外，導電體498b及導電體498c分別填埋於各開口部中。
絕緣體464、絕緣體466、絕緣體468、絕緣體469、絕緣體489、絕緣體495和絕緣體499中的一個以上較佳為具有阻擋氫等雜質及氧的功能。藉由在電晶體3300附近配置具有阻擋氫等雜質及氧的功能的絕緣體，可以使電晶體3300的電特性穩定。
電晶體3200的源極或汲極藉由導電體480b、導電體478b、導電體476a、導電體474b以及導電體496c電連接到電晶體3300的源極和汲極中的一個的導電體507b。電晶體3200的閘極電極的導電體454藉由導電體480c、導電體478c、導電體476b、導電體474c以及導電體496d電連接到電晶體3300的源極和汲極中的另一個的導電體507a。
在本實施方式所示的半導體裝置中，將電晶體3300形成在電容器3400上。由此，藉由不需要對電晶體3300進行高溫處理，可以形成半導體裝置。因此，當在電晶體3300中使用氧化物半導體時，可以降低因熱處理導致的雜質的熱擴散等影響。尤其是，當固定電荷層492或電容器3400使用High-k材料形成時，可以在形成電晶體3300之前進行高溫熱處理。
在本實施方式所示的半導體裝置中，例如在使用High-k材料時，需要 700℃左右的高溫熱處理。因此，作為固定電荷層492下方的佈線、插頭等的材料較佳為使用W、氮化鈦、氮化鉭等高熔點金屬。此外，在使用Cu等低熔點金屬以降低佈線電阻時，較佳為用於固定電荷層492上方的層。此外，在使用High-k材料形成電容器3400時，可以降低佔有面積，且可以增大記憶容量。
此外，在本實施方式所示的半導體裝置中，在使用銅等低電阻材料形成佈線等時，由於在高溫熱處理中銅等低熔點金屬會融化，所以較佳為使各製程的熱處理溫度抑制為400℃至450℃左右。由此，藉由降低佈線電阻，可以提高信號傳送速率。
其他組件的結構可以適當地參照關於圖22等的記載。
注意，圖27所示的半導體裝置與圖26所示的半導體裝置的不同之處只在於電晶體3200的結構。因此，圖27所示的半導體裝置參照圖26所示的半導體裝置的記載。明確而言，在圖27所示的半導體裝置中，電晶體3200為Fin型。Fin型電晶體3200參照圖23所示的電晶體2200的記載。在圖23中，對電晶體2200為p通道電晶體的情況進行說明，但是電晶體3200也可以為n通道電晶體。
另外，圖28所示的半導體裝置與圖26所示的半導體裝置的不同之處只在於電晶體3200的結構。因此，圖28所示的半導體裝置參照圖26所示的半導體裝置的記載。明確而言，在圖28所示的半導體裝置中，電晶體3200設置在作為SOI基板的半導體基板450中。設置在作為SOI基板的半導體 基板450中的電晶體3200參照圖24所示的電晶體2200的記載。在圖24中，對電晶體2200為p通道電晶體的情況進行說明，但是電晶體3200也可以為n通道電晶體。
〈記憶體裝置2〉
圖25B所示的半導體裝置在不包括電晶體3200之處與圖25A所示的半導體裝置不同。在此情況下也可以藉由與圖25A所示的半導體裝置同樣的工作進行資料的寫入及保持工作。
以下，說明圖25B所示的半導體裝置中的資料讀出。在電晶體3300成為導通狀態時，使處於浮動狀態的第三佈線3003和電容器3400導通，且在第三佈線3003和電容器3400之間再次分配電荷。其結果是，第三佈線3003的電位產生變化。第三佈線3003的電位的變化量根據電容器3400的一個電極的電位(或積累在電容器3400中的電荷)而具有不同的值。
例如，在電容器3400的一個電極的電位為V，電容器3400的電容為C，第三佈線3003所具有的電容成分為CB，再次分配電荷之前的第三佈線3003的電位為VB0時，再次分配電荷之後的第三佈線3003的電位為(CB×VB0+CV)/(CB+C)。因此，在假定記憶單元處於其電容器3400的一個電極的電位為兩種的狀態，亦即V1和V0(V1>V0)時，可以得知保持電位V1時的第三佈線3003的電位(=(CB×VB0+CV1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+CV0)/(CB+C))。
並且，藉由對第三佈線3003的電位和規定的電位進行比較，可以讀出 資料。
在此情況下，可以將上述使用第一半導體的電晶體用於用來驅動記憶單元的驅動電路，且將作為電晶體3300使用第二半導體的電晶體層疊在該驅動電路上。
上述半導體裝置可以應用使用氧化物半導體的關態電流較小的電晶體來長期間保持存儲內容。亦即，因為不需要更新工作或可以使更新工作的頻率極低，所以能夠實現低功耗的半導體裝置。此外，即便在沒有電力供應的情況下(但較佳為固定電位)也能夠長期間保持存儲內容。
此外，因為該半導體裝置在寫入資料時不需要高電壓，所以其中不容易產生元件的劣化。例如，不同於習知的非揮發性記憶體，不需要對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生絕緣體劣化等問題。換言之，在本發明的一個實施方式的半導體裝置中，在現有非揮發性記憶體中成為問題的重寫次數不受到限制，並且其可靠性得到極大的提高。再者，根據電晶體的導通狀態/關閉狀態進行資料的寫入，所以能夠高速工作。
〈記憶體裝置3〉
參照圖29所示的電路圖對圖25A所示的半導體裝置(記憶體裝置)的變形例子進行說明。
圖29所示的半導體裝置包括電晶體4100至電晶體4400、電容器4500及電容器4600。在此，作為電晶體4100可以使用與上述電晶體3200同樣的 電晶體，作為電晶體4200至4400可以使用與上述電晶體3300同樣的電晶體。注意，在圖29中省略示出圖29所示的半導體裝置，但是該半導體裝置被設置為矩陣狀。圖29所示的半導體裝置可以根據供應到佈線4001、佈線4003、佈線4005至4009的信號或電位而控制資料電壓的寫入及讀出。
電晶體4100的源極和汲極中的一個連接於佈線4003。電晶體4100的源極和汲極中的另一個連接於佈線4001。注意，雖然在圖29中示出電晶體4100為p通道電晶體的情況，但是該電晶體4100也可以為n通道電晶體。
圖29所示的半導體裝置包括兩個資料保持部。例如，第一資料保持部在連接於節點FG1的電晶體4400的源極和汲極中的一個、電容器4600的一個電極以及電晶體4200的源極和汲極中的一個之間保持電荷。另外，第二資料保持部在連接於節點FG2的電晶體4100的閘極、電晶體4200的源極和汲極中的另一個、電晶體4300的源極和汲極中的一個以及電容器4500的一個電極之間保持電荷。
電晶體4300的源極和汲極中的另一個連接於佈線4003。電晶體4400的源極和汲極中的另一個連接於佈線4001。電晶體4400的閘極連接於佈線4005。電晶體4200的閘極連接於佈線4006。電晶體4300的閘極連接於佈線4007。電容器4600的另一個電極連接於佈線4008。電容器4500的另一個電極連接於佈線4009。
電晶體4200至4400具有控制資料電壓的寫入及電荷的保持的開關的功能。注意，作為電晶體4200至4400較佳為使用在關閉狀態下流過源極與汲 極之間的電流(關態電流)較低的電晶體。作為關態電流較低的電晶體，較佳為在其通道形成區域中包括氧化物半導體的電晶體(OS電晶體)。OS電晶體具有如下優點：關態電流較低、可以以與包含矽的電晶體重疊的方式製造等。注意，雖然在圖29中示出電晶體4200至4400為n通道電晶體的情況，但是該電晶體4200至4400也可以為p通道電晶體。
即便電晶體4200、電晶體4300及電晶體4400是使用氧化物半導體的電晶體，也較佳為將該電晶體4200、電晶體4300及電晶體4400設置在不同的層中。也就是說，如圖29所示，圖29所示的半導體裝置較佳為由包括電晶體4100的第一層4021、包括電晶體4200及電晶體4300的第二層4022以及包括電晶體4400的第三層4023構成。藉由層疊包括電晶體的層，能夠縮小電路面積，而能夠實現半導體裝置的小型化。
接著，說明對圖29所示的半導體裝置進行的資料寫入工作。
首先，說明對連接於節點FG1的資料保持部進行的資料電壓的寫入工作(以下稱為寫入工作1)。注意，以下將寫入到連接於節點FG1的資料保持部的資料電壓為VD1，而將電晶體4100的臨界電壓為Vth。
在寫入工作1中，在將佈線4003的電位設定為VD1並將佈線4001的電位設定為接地電位之後，使佈線4001處於電浮動狀態。此外，將佈線4005及4006的電位設定為高位準。另外，將佈線4007至4009的電位設定為低位準。由此，處於電浮動狀態的節點FG2的電位上升，而使電流流過電晶體4100。當電流流過時，佈線4001的電位上升。此外，使電晶體4400及電 晶體4200導通。因此，隨著佈線4001的電位上升，節點FG1及FG2的電位就上升。當節點FG2的電位上升而使電晶體4100的閘極與源極之間的電壓(Vgs)成為電晶體4100的臨界電壓Vth時，流過電晶體4100的電流變小。因此，佈線4001、節點FG1及FG2的電位上升停止，而固定為比VD1低出Vth的“VD1-Vth”。
也就是說，當電流流過電晶體4100時，施加到佈線4003的VD1被施加到佈線4001，而節點FG1及FG2的電位上升。當由於電位的上升而使節點FG2的電位成為“VD1-Vth”時，電晶體4100的Vgs成為Vth，所以電流停止。
接著，說明對連接於節點FG2的資料保持部進行的資料電壓的寫入工作(以下稱為寫入工作2)。注意，說明寫入到連接於節點FG2的資料保持部的資料電壓為VD2的情況。
在寫入工作2中，在將佈線4001的電位設定為VD2並將佈線4003的電位設定為接地電位之後，使佈線4003處於電浮動狀態。此外，將佈線4007的電位設定為高位準。另外，將佈線4005、4006、4008及4009的電位設定為低位準。使電晶體4300導通，而將佈線4003的電位設定為低位準。因此，節點FG2的電位也降低到低位準，而使電流流過電晶體4100。當電流流過時，佈線4003的電位上升。此外，使電晶體4300導通。因此，隨著佈線4003的電位上升，節點FG2的電位就上升。當節點FG2的電位上升而使電晶體4100的Vgs成為電晶體4100的Vth時，流過電晶體4100的電流變小。因此，佈線4003及節點FG2的電位的上升停止，而固定為從VD2下降了對應於Vth的“VD2-Vth”。
也就是說，當電流流過電晶體4100時，施加到佈線4001的VD2被施加到佈線4003，而節點FG2的電位上升。當由於電位的上升而使節點FG2的電位成為“VD2-Vth時，電晶體4100的Vgs成為Vth，所以電流停止。此時，電晶體4200和4400都處於關閉狀態，而節點FG1保持在寫入工作1中寫入的“VD1-Vth”。
在圖29所示的半導體裝置中，在將資料電壓寫入到多個資料保持部之後，將佈線4009的電位設定為高位準，而使節點FG1及FG2的電位上升。然後，使各電晶體關閉以停止電荷移動，由此保持所寫入的資料電壓。
如上所述，藉由對節點FG1及FG2進行資料電壓的寫入工作，可以將資料電壓保持在多個資料保持部。注意，雖然作為所寫入的電位的例子舉出了“VD1-Vth”及“VD2-Vth”，但是這些電位是對應於多值的資料的資料電壓。因此，當在各資料保持部中保持4位元的資料時，可能會得到16位的“VD1-Vth”及16位的“VD2-Vth”。
接著，說明對圖29所示的半導體裝置進行的資料讀出工作。
首先，說明對連接於節點FG2的資料保持部進行的資料電壓的讀出工作(以下稱為讀出工作1)。
在讀出工作1中，對預充電後處於電浮動狀態的佈線4003進行放電。此外，將佈線4005至4008的電位設定為低位準。另外，將佈線4009的電 位設定為低位準，而使處於電浮動狀態的節點FG2的電位為“VD2-Vth”。當節點FG2的電位降低時，電流流過電晶體4100。當電流流過時，電浮動狀態的佈線4003的電位降低。隨著佈線4003的電位的降低，電晶體4100的Vgs就變小。當電晶體4100的Vgs成為電晶體4100的Vth時，流過電晶體4100的電流變小。也就是說，佈線4003的電位成為比節點FG2的電位“VD2-Vth”高出Vth的值的“VD2”。該佈線4003的電位對應於連接到節點FG2的資料保持部的資料電壓。對所讀出的類比值的資料電壓進行A/D轉換，以取得連接於節點FG2的資料保持部的資料。
也就是說，使經預充電後的佈線4003成為浮動狀態，而將佈線4009的電位從高位準換到低位準，由此使電流流過電晶體4100。當電流流過時，處於浮動狀態的佈線4003的電位降低而成為“VD2”。在電晶體4100中，由於節點FG2的“VD2-Vth”與佈線4003的“VD2”之間的Vgs成為Vth，因此電流停止。然後，在寫入工作2中寫入的VD2被讀出到佈線4003。
在取得連接於節點FG2的資料保持部的資料之後，使電晶體4300導通，而使節點FG2的“VD2-Vth”放電。
接著，將保持在節點FG1的電荷分配到節點FG2，而將連接於節點FG1的資料保持部的資料電壓移動到連接於節點FG2的資料保持部。在此，將佈線4001及4003的電位設定為低位準。此外，將佈線4006的電位設定為高位準。另外，將佈線4005、佈線4007至4009的電位設定為低位準。藉由使電晶體4200導通，節點FG1的電荷被分配在節點FG1與節點FG2之間。
在此，電荷分配後的電位從所寫入的電位“VD1-Vth”降低。因此，電容器4600的電容值較佳為大於電容器4500的電容值。或者，寫入到節點FG1的電位“VD1-Vth”較佳為大於表示相同的資料的電位“VD2-Vth”。如此，藉由改變電容值的比而使預先寫入的電位變大，可以抑制電荷分配後的電位下降。關於電荷分配所引起的電位變動，將在後面進行說明。
接著，說明對連接於節點FG1的資料保持部進行的資料電壓的讀出工作(以下稱為讀出工作2)。
在讀出工作2中，對預充電後處於電浮動狀態的佈線4003進行放電。此外，將佈線4005至4008的電位設定為低位準。另外，佈線4009的電位在預充電時被設定為高位準，之後被設定為低位準。藉由將佈線4009的電位設定為低位準，使處於電浮動狀態的節點FG2的電位成為電位“VD1-Vth”。當節點FG2的電位降低時，電流流過電晶體4100。當電流流過時，電浮動狀態的佈線4003的電位降低。隨著佈線4003的電位的降低，電晶體4100的Vgs就變小。當電晶體4100的Vgs成為電晶體4100的Vth時，流過電晶體4100的電流變小。也就是說，佈線4003的電位成為比節點FG2的電位“VD1-Vth”高出Vth的值的“VD1”。該佈線4003的電位對應於連接到節點FG1的資料保持部的資料電壓。對所讀出的類比值的資料電壓進行A/D轉換，以取得連接於節點FG1的資料保持部的資料。以上是對連接於節點FG1的資料保持部進行的資料電壓的讀出工作。
也就是說，使經預充電後的佈線4003成為浮動狀態，而將佈線4009的電位從高位準換到低位準，由此使電流流過電晶體4100。當電流流過時， 處於浮動狀態的佈線4003的電位降低而成為VD1。在電晶體4100中，由於節點FG2的“VD1-Vth”與佈線4003的“VD1”之間的Vgs成為Vth，因此電流停止。然後，在寫入工作1中寫入的“VD1”被讀出到佈線4003。
如上所述，藉由對節點FG1及FG2進行資料電壓的讀出工作，可以從多個資料保持部讀出資料電壓。例如，藉由在節點FG1及節點FG2的每一個中保持4位(16個值)的資料，總共可以保持8位(256個值)的資料。另外，雖然在圖29中採用了由第一層4021至第三層4023構成的結構，但是藉由形成更多的層，能夠實現記憶容量的增大而無需增加半導體裝置的面積。
注意，所讀出的電位可以作為比所寫入的資料電壓高出Vth的電壓被讀出。因此，可以藉由抵消在寫入工作中寫入的“VD1-Vth”或“VD2-Vth”的Vth而讀出。其結果是，在可以提供每記憶單元的記憶容量的同時，還可以將所讀出的資料接近於正確的資料，所以可以實現較高的資料可靠性。
圖30示出對應於圖29的半導體裝置的剖面圖。圖30所示的半導體裝置包括電晶體4100至電晶體4400、電容器4500及電容器4600。在此，電晶體4100形成在第一層4021中，電晶體4200、4300及電容器4500形成在第二層4022中，並且，電晶體4400及電容器4600形成在第三層4023中。
在此，關於電晶體4200至4400可以參照電晶體3300的記載，關於電晶體4100可以參照電晶體3200的記載。另外，關於其他佈線及絕緣體等也可以適當地參照圖26的記載。
注意，在圖26所示的半導體裝置的電容器3400中，以平行於基板的方式設置導電層而形成電容器，但是在電容器4500及4600中，將導電層設置為溝槽形狀而形成電容器。藉由採用這種結構，即便佔有面積相同也能夠確保較大的電容值。
〈FPGA〉
本發明的一個實施方式可以適用於FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等的LSI。
圖31A示出FPGA的方塊圖的一個例子。FPGA由選路切換元件521及邏輯元件522構成。另外，邏輯元件522根據組態記憶體所儲存的組態資料，可以改變組合電路的功能以及時序電路的功能等邏輯電路的功能。
圖31B是用來說明選路切換元件521的作用的示意圖。選路切換元件521根據組態記憶體523所儲存的組態資料，可以切換邏輯元件522之間的連接。注意，在圖31B中示出一個開關，其中切換端子IN與端子OUT之間的連接，但是實際上在多個邏輯元件522之間設置有多個開關。
圖31C示出用作組態記憶體523的電路結構的一個例子。組態記憶體523由使用OS電晶體的電晶體M11以及使用Si電晶體的電晶體M12構成。對節點FNSW藉由電晶體M11施加組態資料DSW。藉由使電晶體M11處於關閉狀態可以保持該組態資料DSW的電位。由於被保持的組態資料DSW的電位而使電晶體M12的開啟/關閉狀態切換，由此可以切換端子IN與端子OUT 之間的連接。
圖31D是用來說明邏輯元件522的作用的示意圖。邏輯元件522根據組態記憶體527所儲存的組態資料，可以切換端子OUTmem的電位。查找表524根據端子OUTmem的電位，可以改變對端子IN的信號進行處理的組合電路的功能。另外，邏輯元件522包括時序電路的暫存器525以及用來切換端子OUT的信號的選擇器526。選擇器526根據從組態記憶體527輸出的端子OUTmem的電位，可以選擇查找表524的信號的輸出還是暫存器525的信號的輸出。
圖31E示出用作組態記憶體527的電路結構的一個例子。組態記憶體527由使用OS電晶體的電晶體M13、電晶體M14以及使用Si電晶體的電晶體M15、電晶體M16構成。對節點FNLE藉由電晶體M13施加組態資料DLE。對節點FNBLE藉由電晶體M14施加組態資料DBLE。組態資料DBLE相當於反轉了組態資料DLE的邏輯的電位。藉由使電晶體M13、M14處於關閉狀態可以保持該組態資料DLE、組態資料DBLE的電位。由於被保持的組態資料DLE及組態資料DBLE的電位而使電晶體M15和電晶體M16中的一個的開啟/關閉狀態切換，由此可以對端子OUTmem施加電位VDD或電位VSS。
可以將上述實施方式所示的結構適用於圖31A至圖31E所示的結構。例如，電晶體M12、電晶體M15及電晶體M16使用Si電晶體構成，而電晶體M11、電晶體M13及電晶體M14使用OS電晶體構成。在此情況下，可以使用低電阻的導電材料形成使下層的Si電晶體之間連接的佈線。由此，可以實現存取速度得到提高且低功耗化的電路。
本實施方式所示的結構可以與其他實施方式及其他實施例所示的結構適當地組合而使用。
實施方式9
在本實施方式中，對利用本發明的一個實施方式的電晶體等的攝像裝置的一個例子進行說明。
〈攝像裝置的結構〉
圖32A是示出本發明的一個實施方式的攝像裝置200的例子的平面圖。攝像裝置200包括像素部210、用來驅動像素部210的週邊電路260、週邊電路270、週邊電路280及週邊電路290。像素部210包括配置為p行q列(p及q為2以上的整數)的矩陣狀的多個像素211。週邊電路260、週邊電路270、週邊電路280及週邊電路290分別與多個像素211連接，並具有供應用來驅動多個像素211的信號的功能。另外，在本說明書等中，有時將週邊電路260、週邊電路270、週邊電路280及週邊電路290等總稱為“週邊電路”或“驅動電路”。例如，週邊電路260也可以說是週邊電路的一部分。
攝像裝置200較佳為包括光源291。光源291能夠發射檢測光P1。
週邊電路至少包括邏輯電路、開關、緩衝器、放大電路和轉換電路中的一個。另外，也可以在形成像素部210的基板上形成週邊電路。另外， 也可以將IC晶片等半導體裝置用於週邊電路的一部分或全部。注意，也可以省略週邊電路260、週邊電路270、週邊電路280和週邊電路290中的一個以上。
如圖32B所示，在攝像裝置200所包括的像素部210中，也可以以像素211傾斜的方式配置。藉由以像素211傾斜的方式配置，可以縮短在行方向上及列方向上的像素間隔(間距)。由此，可以進一步提高攝像裝置200的攝像品質。
〈像素的結構實例1〉
藉由使攝像裝置200所包括的一個像素211由多個子像素212構成，且使每個子像素212與使特定的波長區域的光透過的濾光片(濾色片)組合，可以獲得用來實現彩色影像顯示的資料。
圖33A是示出用來取得彩色影像的像素211的一個例子的平面圖。圖33A所示的像素211包括設置有使紅色(R)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212R”)、設置有使綠色(G)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212G”)及設置有使藍色(B)的波長區域的光透過的濾色片的子像素212(以下也稱為“子像素212B”)。子像素212可以被用作光感測器。
子像素212(子像素212R、子像素212G及子像素212B)與佈線231、佈線247、佈線248、佈線249、佈線250電連接。另外，子像素212R、子像素212G及子像素212B分別獨立地連接於佈線253。在本說明書等中，例 如將與第n行的像素211連接的佈線248及佈線249分別稱為佈線248[n]及佈線249[n]。另外，例如，將與第m列的像素211連接的佈線253稱為佈線253[m]。另外，在圖33A中，與第m列的像素211所包括的子像素212R連接的佈線253稱為佈線253[m]R，將與子像素212G連接的佈線253稱為佈線253[m]G，將與子像素212B連接的佈線253稱為佈線253[m]B。子像素212藉由上述佈線與週邊電路電連接。
攝像裝置200具有相鄰的像素211中的設置有使相同的波長區域的光透過的濾色片的子像素212藉由開關彼此電連接的結構。圖33B示出配置在第n行(n為1以上且p以下的整數)第m列(m為1以上且q以下的整數)的像素211所包括的子像素212與相鄰於該像素211的配置在第n+1行第m列的像素211所包括的子像素212的連接例子。在圖33B中，配置在第n行第m列的子像素212R與配置在第n+1行第m列的子像素212R藉由開關201連接。另外，配置在第n行第m列的子像素212G與配置在第n+1行第m列的子像素212G藉由開關202連接。另外，配置在第n行第m列的子像素212B與配置在第n+1行第m列的子像素212B藉由開關203連接。
用於子像素212的濾色片的顏色不侷限於紅色(R)、綠色(G)、藍色(B)，也可以使用使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片。藉由在一個像素211中設置檢測三種不同波長區域的光的子像素212，可以獲得全彩色影像。
或者，可以使用除了包括分別設置有使紅色(R)、綠色(G)及藍色(B)的光透過的濾色片的子像素212以外，還包括設置有使黃色(Y)的光透過 的濾色片的子像素212的像素211。或者，可以使用除了包括分別設置有使青色(C)、黃色(Y)及洋紅色(M)的光透過的濾色片的子像素212以外，還包括設置有使藍色(B)的光透過的濾色片的子像素212的像素211。藉由在一個像素211中設置檢測四種不同波長區域的光的子像素212，可以進一步提高所獲得的影像的顏色再現性。
例如，在圖33A中，檢測紅色的波長區域的光的子像素212、檢測綠色的波長區域的光的子像素212及檢測藍色的波長區域的光的子像素212的像素數比(或受光面積比)不侷限於1：1：1。例如，也可以採用像素數比(受光面積比)為紅色：綠色：藍色=1：2：1的Bayer排列。或者，像素數比(受光面積比)也可以為紅色：綠色：藍色=1：6：1。
設置在像素211中的子像素212的數量可以為一個，但較佳為兩個以上。例如，藉由設置兩個以上的檢測相同的波長區域的光的子像素212，可以提高冗餘性，由此可以提高攝像裝置200的可靠性。
另外，藉由使用反射或吸收可見光且使紅外光透過的IR(IR：Infrared)濾光片，可以實現檢測紅外光的攝像裝置200。
藉由使用ND(ND：Neutral Density)濾光片(減光濾光片)，可以防止大光量光入射光電轉換元件(受光元件)時產生的輸出飽和。藉由組合使用減光量不同的ND濾光片，可以增大攝像裝置的動態範圍。
除了上述濾光片以外，還可以在像素211中設置透鏡。在此，參照圖 34A及圖34B的剖面圖說明像素211、濾光片254、透鏡255的配置例子。藉由設置透鏡255，可以使光電轉換元件高效地受光。明確而言，如圖34A所示，可以使光256穿過形成在像素211中的透鏡255、濾光片254(濾光片254R、濾光片254G及濾光片254B)及像素電路230等而入射到光電轉換元件220。
注意，如由雙點劃線圍繞的區域所示，有時箭頭所示的光256的一部分被佈線257的一部分遮蔽。因此，如圖34B所示，較佳為採用在光電轉換元件220一側配置透鏡255及濾光片254，而使光電轉換元件220高效地接收光256的結構。藉由從光電轉換元件220一側將光256入射到光電轉換元件220，可以提供檢測靈敏度高的攝像裝置200。
作為圖34A及圖34B所示的光電轉換元件220，也可以使用形成有pn接面或pin接面的光電轉換元件。
光電轉換元件220也可以使用具有吸收輻射產生電荷的功能的物質形成。作為具有吸收輻射產生電荷的功能的物質，可舉出硒、碘化鉛、碘化汞、砷化鎵、碲化鎘、鎘鋅合金等。
例如，在將硒用於光電轉換元件220時，可以實現對可見光、紫外光、紅外光、X射線、伽瑪射線等較寬的波長區域具有光吸收係數的光電轉換元件220。
在此，攝像裝置200所包括的一個像素211除了圖33A及圖33B所示 的子像素212以外，還可以包括具有第一濾光片的子像素212。
〈像素的結構實例2〉
下面，對包括使用矽的電晶體及使用氧化物半導體的電晶體的像素的一個例子進行說明。
圖35A及圖35B是構成攝像裝置的元件的剖面圖。圖35A所示的攝像裝置包括設置在矽基板300上的使用矽形成的電晶體351、在電晶體351上層疊配置的使用氧化物半導體形成的電晶體352及電晶體353以及設置在矽基板300中的光電二極體360。各電晶體及光電二極體360與各種插頭370及佈線371電連接。另外，光電二極體360的陽極361藉由低電阻區域363與插頭370電連接。
攝像裝置包括：包括設置在矽基板300上的電晶體351及光電二極體360的層310、以與層310接觸的方式設置且包括佈線371的層320、以與層320接觸的方式設置且包括電晶體352及電晶體353的層330、以與層330接觸的方式設置且包括佈線372及佈線373的層340。
在圖35A的剖面圖的一個例子中，在矽基板300中，在與形成有電晶體351的面相反一側設置有光電二極體360的受光面。藉由採用該結構，可以確保光路而不受各種電晶體或佈線等的影響。因此，可以形成高開口率的像素。另外，光電二極體360的受光面也可以是與形成有電晶體351的面相同的面。
在只使用由氧化物半導體形成的電晶體構成像素時，層310為包括由氧化物半導體形成的電晶體的層，即可。或者，像素也可以只使用由氧化物半導體形成的電晶體而省略層310。
在只使用由矽形成的電晶體構成像素時，也可以省略層330。圖35B示出省略層330的剖面圖的一個例子。
矽基板300也可以是SOI基板。另外，也可以使用包含鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵、有機半導體的基板代替矽基板300。
這裡，在包括電晶體351及光電二極體360的層310與包括電晶體352及電晶體353的層330之間設置有絕緣體380。注意，絕緣體380的位置不侷限於此。
設置在電晶體351的通道形成區域附近的絕緣體中的氫使矽的懸空鍵終結，由此可以提高電晶體351的可靠性。另一方面，設置在電晶體352及電晶體353等附近的絕緣體中的氫有可能成為在氧化物半導體中生成載子的原因之一。因此，有時引起電晶體352及電晶體353等的可靠性的下降。因此，當在使用矽類半導體的電晶體上層疊設置使用氧化物半導體的電晶體時，較佳為在它們之間設置具有阻擋氫的功能的絕緣體380。藉由將氫封閉在絕緣體380下，可以提高電晶體351的可靠性。再者，由於可以抑制氫從絕緣體380下擴散至絕緣體380上，所以可以提高電晶體352及電晶體353等的可靠性。
作為絕緣體380例如使用具有阻擋氧或氫的功能的絕緣體。
在圖35A的剖面圖中，可以以設置在層310中的光電二極體360與設置在層330中的電晶體重疊的方式形成。因此，可以提高像素的集成度。就是說，可以提高攝像裝置的解析度。
如圖36A1及圖36B1所示，可以使攝像裝置的一部分或全部彎曲。圖36A1示出使攝像裝置在該圖式中的點劃線X1-X2的方向上彎曲的狀態。圖36A2是沿著圖36A1中的點劃線X1-X2所示的部分的剖面圖。圖36A3是沿著圖36A1中的點劃線Y1-Y2所示的部分的剖面圖。
圖36B1示出使攝像裝置在該圖式中的點劃線X3-X4的方向上彎曲且在該圖式中的點劃線Y3-Y4的方向上彎曲的狀態。圖36B2是沿著圖36B1中的點劃線X3-X4所示的部分的剖面圖。圖36B3是沿著圖36B1中的點劃線Y3-Y4所示的部分的剖面圖。
藉由使攝像裝置彎曲，可以降低像場彎曲或像散(astigmatism)。因此，可以促進與攝像裝置組合使用的透鏡等的光學設計。例如，由於可以減少用於像差校正的透鏡的數量，因此可以實現使用攝像裝置的電子裝置等的小型化或輕量化。另外，可以提高成像的影像品質。
本實施方式所示的結構可以與其他實施方式及其他實施例所示的結構適當地組合而使用。
實施方式10
在本實施方式中，對包括本發明的一個實施方式的電晶體及上述記憶體裝置等半導體裝置的CPU的一個例子進行說明。
〈CPU的結構〉
圖37是示出其一部分使用上述電晶體的CPU的結構實例的方塊圖。
圖37所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術電路)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198、能夠重寫的ROM1199以及ROM介面1189。
作為基板1190使用半導體基板、SOI基板、玻璃基板等。在本實施方式所示的包括CPU核心區域(Core area)及設置有記憶體裝置的存儲區域(Memory area)的半導體裝置中可以實現嵌入式存儲區域。此時，藉由採用上述實施方式所示的結構，可以在CPU核心區域與嵌入式存儲區域使用不同特性的電晶體。由於在同一基板中不經過複雜的製程容易形成臨界電壓不同的電晶體，所以可以提供可靠性高且便宜的半導體裝置。
ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖37所示的CPU只是簡化其結構而所示的一個例子而已，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖37所示的CPU或算 術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位元、16位元、32位元、64位元等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼後輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據基準時脈信號來生成內部時脈信號的內部時脈生成器，並將內部時脈信號供應到上述各種電路。
在圖37所示的CPU中，在暫存器1196中設置有記憶單元。可以將上述電晶體或記憶體裝置等用於暫存器1196的記憶單元。
在圖37所示的CPU中，暫存器控制器1197根據ALU1191的指令進行 暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容器保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容器保持資料的情況下，對電容器進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖38是可以用作暫存器1196的記憶元件1200的電路圖的一個例子。記憶元件1200包括在電源關閉時失去存儲資料的電路1201、在電源關閉時不失去存儲資料的電路1202、開關1203、開關1204、邏輯元件1206、電容器1207以及具有選擇功能的電路1220。電路1202包括電容器1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述記憶體裝置。在停止對記憶元件1200供應電源電壓時，GND(0V)或使電晶體1209關閉的電位持續被輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(亦即，電晶體1213的導通狀態或關閉狀態)由輸入到電晶體1213的閘極中的控制信號RD選 擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(亦即，電晶體1214的導通狀態或關閉狀態)由輸入到電晶體1214的閘極中的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容器1208的一對電極的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容器1207的一對電極的一個是電連接的。在此，將連接部分稱為節點M1。可以對電容器1207的一對電極的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。可以對電容器1208的一對電極的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。
另外，當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容器1207及電容器1208。
控制信號WE輸入到電晶體1209的閘極。開關1203及開關1204的第 一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖38示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖38示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號藉由邏輯元件1206及電路1220輸入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當電路1201包括其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
在圖38所示的用於記憶元件1200的電晶體中，電晶體1209以外的電晶體也可以使用其通道形成在由氧化物半導體以外的半導體構成的膜或基板1190中的電晶體。例如，可以使用其通道形成在矽膜或矽基板中的電晶體。另外，用於記憶元件1200的電晶體可以都是其通道由氧化物半導體形成的電晶體。或者，記憶元件1200除了電晶體1209以外還可以包括其通道由氧化物半導體形成的電晶體，並且作為其餘的電晶體可以使用其通道形 成在由氧化物半導體以外的半導體構成的層或基板1190中的電晶體。
圖38所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在本發明的一個實施方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容器1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體中的電晶體的關態電流極小。例如，其通道形成在氧化物半導體中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流小得多。因此，藉由將該電晶體用作電晶體1209，即便在不向記憶元件1200供應電源電壓的期間也可以長期間儲存電容器1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持存儲內容(資料)。
另外，由於該記憶元件藉由設置開關1203及開關1204進行預充電工作，因此可以縮短在再次開始供應電源電壓之後直到電路1201重新保持原來的資料為止所需要的時間。
另外，在電路1202中，電容器1208所保持的信號被輸入到電晶體1210的閘極。因此，在再次開始向記憶元件1200供應電源電壓之後，根據由電容器1208所保持的信號決定電晶體1210的狀態(導通狀態或關閉狀態)，並根據其狀態從電路1202讀出信號。因此，即便對應於保持在電容器1208 中的信號的電位稍有變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在再次開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在處理器整體或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制功耗。
雖然說明將記憶元件1200用於CPU的例子，但也可以將記憶元件1200應用於LSI諸如DSP(Digital Signal Processor：數位信號處理器)、定製LSI、RF(Radio Frequency：射頻)裝置。此外，也可以將記憶元件1200應用於LSI諸如可程式邏輯電路，該可程式邏輯電路包括FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)或CPLD(Complex Programmable Logic Device：複雜可程式邏輯裝置)以及RF裝置。
本實施方式所示的結構可以與其他實施方式及其他實施例所示的結構適當地組合而使用。
實施方式11
在本實施方式中，將參照圖39A至圖39C以及圖40A及圖40B對利用本發明的一個實施方式的電晶體等的顯示裝置進行說明。
〈顯示裝置的結構〉
作為用於顯示裝置的顯示元件，可以使用液晶元件(也稱為液晶顯示元件)、發光元件(也稱為發光顯示元件)等。發光元件在其範疇內包括其亮度由電流或電壓控制的元件，明確而言，包括無機EL(Electroluminescence：電致發光)元件、有機EL元件等。下面，作為顯示裝置的一個例子對使用EL元件的顯示裝置(EL顯示裝置)及使用液晶元件的顯示裝置(液晶顯示裝置)進行說明。
另外，下面示出的顯示裝置包括密封有顯示元件的面板及在該面板中安裝有包括控制器的IC等的模組。
另外，下面示出的顯示裝置是指影像顯示裝置或光源(包括照明設備)。此外，顯示裝置還包括：安裝有連接器諸如FPC或TCP的模組；在TCP的端部設置有印刷線路板的模組；或者藉由COG方式將IC(集成電路)直接安裝到顯示元件的模組。
圖39A至圖39C是根據本發明的一個實施方式的EL顯示裝置的一個例子。圖39A示出EL顯示裝置的像素的電路圖。圖39B是示出EL顯示裝置整體的俯視圖。此外，圖39C是對應於圖39B的點劃線M-N的一部分的剖面圖。
圖39A是用於EL顯示裝置的像素的電路圖的一個例子。
在本說明書等中，有時即使不指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻元件等)等所具有的所有端子的連接位置，所屬技 術領域的通常知識者也能夠構成發明的一個實施方式。就是說，即使未指定連接位置，也可以說發明的一個實施方式是明確的，並且，當在本說明書等記載有指定連接位置的內容時，有時可以判斷為在本說明書等中記載有該方式。尤其是，在端子的連接位置有多個的情況下，不一定必須要將該端子的連接位置限於指定的部分。因此，有時藉由僅指定主動元件(電晶體、二極體等)、被動元件(電容器、電阻元件等)等所具有的一部分的端子的連接位置，就能夠構成發明的一個實施方式。
在本說明書等中，當至少指定某個電路的連接位置時，有時所屬技術領域的通常知識者能夠指定發明。或者，當至少指定某個電路的功能時，有時所屬技術領域的通常知識者能夠指定發明。也就是說，只要指定功能，就可以說是發明的一個實施方式是明確的，而判斷為在本說明書等中記載有該方式。因此，即使只指定某個電路的連接位置而不指定其功能時，也可以判斷為該電路作為發明的一個實施方式公開而構成發明的一個實施方式。或者，即使只指定某個電路的功能而不指定其連接位置時，也可以判斷為該電路作為發明的一個實施方式公開而構成發明的一個實施方式。
圖39A所示的EL顯示裝置包括切換元件743、電晶體741、電容器742、發光元件719。
另外，由於圖39A等是電路結構的一個例子，所以還可以追加設置電晶體。與此相反，在圖39A的各節點中，也可以不追加電晶體、開關、被動元件等。
電晶體741的閘極與切換元件743的一個端子及電容器742的一個電極電連接。電晶體741的源極與電容器742的另一個電極及發光元件719的一個電極電連接。電晶體741的源級被供應電源電位VDD。切換元件743的另一個端子與信號線744電連接。發光元件719的另一個電極被供應恆電位。另外，恆電位為等於或低於接地電位GND的電位。
作為切換元件743，較佳為使用電晶體。藉由使用電晶體，可以減小像素的面積，由此可以提供解析度高的EL顯示裝置。作為切換元件743，使用藉由與電晶體741同一製程形成的電晶體，由此可以提高EL顯示裝置的生產率。作為電晶體741及/或切換元件743，例如可以適用上述電晶體。
圖39B是EL顯示裝置的俯視圖。EL顯示裝置包括基板700、基板750、密封材料734、驅動電路735、驅動電路736、像素737以及FPC732。密封材料734以包圍像素737、驅動電路735以及驅動電路736的方式配置在基板700與基板750之間。另外，驅動電路735及/或驅動電路736也可以配置在密封材料734的外側。
圖39C是對應於圖39B的點劃線M-N的一部分的EL顯示裝置的剖面圖。
在圖39C中，作為電晶體741示出具有基板700上的導電體705、埋入有導電體705的絕緣體701、絕緣體701上的絕緣體702c、固定電荷層702b以及絕緣體702a、絕緣體702a上的半導體703a、703b、703c、半導體703b上的導電體707a及導電體707b、半導體703c上的絕緣體706、絕緣體706 上的導電體704。注意，電晶體741的結構只是一個例子，也可以採用與圖39C所示的結構不同的結構。
因此，在圖39C所示的電晶體741中，導電體704及導電體705具有閘極電極的功能，絕緣體702c及絕緣體706具有閘極絕緣體的功能，導電體707a及導電體707b具有源極電極或漏電及的功能。注意，半導體703a、703b、703c有時因光照射而其電特性發生變動。因此，較佳的是導電體705和導電體704中的任何一個以上具有遮光性。
在圖39C中示出電容器742包括絕緣體710上的導電體714a、導電體714a上的絕緣體714b、絕緣體714b上的導電體714c。
在電容器742中，將導電體714a用作一個電極，將導電體714c用作另一個電極。
圖39C所示的電容器742是相對於佔有面積的電容大的電容器。因此，圖39C是顯示品質高的EL顯示裝置。
在電晶體741及電容器742上配置有絕緣體720。在此，絕緣體716及絕緣體720也可以具有到達用作電晶體741的源極的區域的開口部。在絕緣體720上配置有導電體781。導電體781藉由絕緣體720中的開口部與電晶體741電連接。
在導電體781上配置有包含到達導電體781的開口部的分隔壁784。在 分隔壁784上配置有在分隔壁784的開口部中與導電體781接觸的發光層782。在發光層782上配置有導電體783。導電體781、發光層782和導電體783重疊的區域被用作發光元件743。
至此，說明了EL顯示裝置的例子。接著，將說明液晶顯示裝置的例子。
圖40A是示出液晶顯示裝置的像素的結構實例的電路圖。圖40A和圖40B所示的像素包括電晶體751、電容器752、在一對電極之間填充有液晶的元件(液晶元件)753。
電晶體751的源極和汲極中的一個與信號線755電連接，電晶體751的閘極與掃描線754電連接。
電容器752的一個電極與電晶體751的源極和汲極中的另一個電連接，電容器752的另一個電極與供應共用電位的佈線電連接。
液晶元件753的一個電極與電晶體751的源極和汲極中的另一個電連接，液晶元件753的另一個電極與供應共用電位的佈線電連接。此外，供應到與上述電容器752的另一個電極電連接的佈線的共用電位與供應到液晶元件753的另一個電極的共用電位可以不同。
假設液晶顯示裝置的俯視圖與EL顯示裝置相同來進行說明。圖40B示出對應於沿著圖39B的點劃線M-N的液晶顯示裝置的剖面圖。在圖40B中，FPC732藉由端子731與佈線733a連接。佈線733a也可以使用與構成電晶體 751的導電體或半導體同種的導電體或半導體。
電晶體751參照關於電晶體741的記載。電容器752參照關於電容器742的記載。注意，圖40B示出具有對應於圖39C所示的電容器742之結構的電容器752之結構，但是電容器752之結構不侷限於此。
當將氧化物半導體用於電晶體751的半導體時，可以實現關態電流極小的電晶體。因此，保持在電容器752中的電荷不容易洩漏，而可以長期間保持施加到液晶元件753的電壓。因此，當顯示動作少的動態影像、靜態影像時，藉由使電晶體751處於關閉狀態，不需要用來使電晶體751工作的電力，由此可以實現低功耗的液晶顯示裝置。另外，因為可以縮小電容器752的佔有面積，所以可以提供一種開口率高的液晶顯示裝置或高解析度液晶顯示裝置。
在電晶體751及電容器752上配置有絕緣體721。在此，絕緣體721具有到達電晶體751的開口部。在絕緣體721上配置有導電體791。導電體791藉由絕緣體721中的開口部與電晶體751電連接。
在導電體791上配置有用作配向膜的絕緣體792。在絕緣體792上配置有液晶層793。在液晶層793上配置有用作配向膜的絕緣體794。在絕緣體794上配置有間隔物795。在間隔物795及絕緣體794上配置有導電體796。在導電體796上配置有基板797。
作為液晶的驅動方法，可以使用TN(Twisted Nematic：扭轉向列)模 式、STN(Super Twisted Nematic：超扭曲向列)模式、IPS(In-Plane-Switching：平面內切換)模式、FFS(Fringe Field Switching：邊緣場切換)模式、MVA(Multi-domain Vertical Alignment：多象限垂直配向)模式、PVA(Patterned Vertical Alignment：垂直配向構型)模式、ASV(Advanced Super View：高級超視覺)模式、ASM(Axially Symmetric aligned Micro-cell：軸對稱排列微單元)模式、OCB(Optically Compensated Birefringence：光學補償雙折射)模式、ECB(Electrically Controlled Birefringence：電控雙折射)模式、FLC(Ferroelectric Liquid Crystal：鐵電液晶)模式、AFLC(AntiFerroelectric Liquid Crystal：反鐵電液晶)模式、PDLC(Polymer Dispersed Liquid Crystal：聚合物分散液晶)模式、賓主模式、藍相(Blue Phase)模式等。但是並不侷限於此，作為液晶元件及其驅動方法可以使用各種液晶元件及其驅動方法。
藉由採用上述結構，可以提供一種包括佔有面積小的電容器的顯示裝置。或者，可以提供一種顯示品質高的顯示裝置。或者，可以提供一種高解析度顯示裝置。
例如，在本說明書等中，顯示元件、作為包括顯示元件的裝置的顯示裝置、發光元件以及作為包括發光元件的裝置的發光裝置可以採用各種方式或者包括各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如包括白色、紅色、綠色或藍色等的發光二極體(LED：Light Emitting Diode)、電晶體(根據電流而發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示器面板(PDP)、使用微機電系統(MEMS)的顯示元件、數位微鏡裝置(DMD)、數位微快門(DMS)、IMOD(干涉測量調節)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元 件、電潤濕(electrowetting)元件、壓電陶瓷顯示器或使用碳奈米管的顯示元件等中的至少一個。除此以外，還可以包括其對比度、亮度、反射率、透射率等因電或磁作用而變化的顯示媒體。
作為使用EL元件的顯示裝置的例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的例子，有液晶顯示器(透射式液晶顯示器、半透射式液晶顯示器、反射式液晶顯示器、直觀式液晶顯示器、投射式液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝置的例子，有電子紙等。注意，當實現半透射式液晶顯示器或反射式液晶顯示器時，使像素電極的一部分或全部具有作為反射電極的功能即可。例如，使像素電極的一部分或全部包含鋁、銀等即可。並且，此時也可以將SRAM等記憶體電路設置在反射電極下。由此，可以進一步降低功耗。
注意，當使用LED時，也可以在LED的電極或氮化物半導體下配置石墨烯或石墨。石墨烯或石墨也可以為層疊有多個層的多層膜。如此，藉由設置石墨烯或石墨，可以更容易地在其上形成氮化物半導體，如具有結晶的n型GaN半導體等。並且，在其上設置具有結晶的p型GaN半導體等，能夠構成LED。此外，也可以在石墨烯或石墨與具有晶體的n型GaN半導體之間設置AlN層。可以利用MOCVD形成LED所包括的GaN半導體。注意，當設置石墨烯時，可以以濺射法形成LED所包括的GaN半導體。
本實施方式所示的結構可以與其他實施方式及其他實施例所示的結構 適當地組合而使用。
實施方式12
在本實施方式中，對利用本發明的一個實施方式的電晶體等的電子裝置進行說明。
〈電子裝置〉
本發明的一個實施方式的半導體裝置可以用於顯示裝置、個人電腦或具備儲存媒體的影像再現裝置(典型的是，能夠再現如數位影音光碟(DVD：Digital Versatile Disc)等儲存媒體的內容並具有可以顯示該再現影像的顯示器的裝置)中。另外，作為可以使用本發明的一個實施方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器終端、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖41A至圖41F示出這些電子裝置的具體例子。
圖41A是可攜式遊戲機，其包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖41A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖41B是可攜式資料終端，其包括第一外殼911、第二外殼912、第一 顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，而第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，可以藉由連接部915改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置中設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部中設置還稱為光感測器的光電轉換元件來附加位置輸入功能。
圖41C是膝上型個人電腦，其包括外殼921、顯示部922、鍵盤923以及指向裝置924等。
圖41D是電冷藏冷凍箱，其包括外殼931、冷藏室門932、冷凍室門933等。
圖41E是視頻攝影機，其包括第一外殼941、第二外殼942、顯示部943、操作鍵944、鏡頭945、連接部946等。操作鍵944及鏡頭945設置在第一外殼941中，而顯示部943設置在第二外殼942中。並且，第一外殼941和第二外殼942由連接部946連接，可以藉由連接部946改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖41F是汽車，其包括車體951、車輪952、儀表板953及燈954等。 本實施方式所示的結構可以與其他實施方式及實施例所示的結構適當地組合而使用。
實施例1
在本實施例中，為了測量氧氮化矽膜、氧化鉿膜以及氧氮化矽膜的疊層結構中的氧化鉿膜的固定電荷的生成量，製造氧化鉿膜及氧氮化矽膜的厚度不同的多個MOS(Metal Oxide Semiconductor：金屬氧化物半導體)結構元件600。此外，進行所製造的MOS結構元件600的C-V(Capacitance-Voltage：電容-電壓)測量。
如圖42A所示，MOS結構元件600包括導電體610上的n型矽620、n型矽620上的氧化物630、氧化物630上的固定電荷層640、固定電荷層640上的氧化物650、氧化物630上的導電體660。
接著，示出實施例樣本的製造方法。樣本1的固定電荷層640的厚度為5nm，樣本2的固定電荷層640的厚度為10nm，樣本3的固定電荷層640的厚度為20nm。再者，在樣本1至樣本3的每一個中，製造5種樣本，在條件a中氧化物650的厚度為30nm，在條件b中氧化物650的厚度為55nm，在條件c中氧化物650的厚度為80nm，在條件d中氧化物650的厚度為120nm，在條件e中氧化物650的厚度為160nm。
因此，一共製造15種樣本，亦即樣本1-a、樣本1-b、樣本1-c、樣本 1-d、樣本1-e、樣本2-a、樣本2-b、樣本2-c、樣本2-d、樣本2-e、樣本3-a、樣本3-b、樣本3-c、樣本3-d以及樣本3-e。
首先，準備n型矽晶圓作為n型矽620。
接著，作為氧化物630利用電漿CVD法在n型矽晶圓上形成厚度為10nm的氧氮化矽膜。在沉積氣體中，矽烷的流量為1.0sccm，一氧化二氮的流量為800sccm，反應室的壓力為40Pa，基板溫度為500℃，且施加150W的高頻(RF)電力。
接著，作為固定電荷層640利用濺射法在氧氮化矽膜上形成氧化鉿膜。在濺射氣體中，氧的流量為25sccm，氬的流量為25sccm，處理室中的壓力為0.7Pa，基板溫度為200℃，且施加2.5kW的高頻(RF)電力。此外，作為濺射靶材使用氧化鉿(HfOx)。
在樣本1-a、樣本1-b、樣本1-c、樣本1-d以及樣本1-e中，氧化鉿膜的厚度為5nm。此外，在樣本2-a、樣本2-b、樣本2-c、樣本2-d以及樣本2-e中，氧化鉿膜的厚度為10nm。再者，在樣本3-a、樣本3-b、樣本3-c、樣本3-d以及樣本3-e中，氧化鉿膜的厚度為20nm。
接著，作為氧化物650利用電漿CVD法在氧化鉿膜上形成氧氮化矽膜。在沉積氣體中，矽烷的流量為1.0sccm，一氧化二氮的流量為800sccm，反應室的壓力為40Pa，基板溫度為500℃，且施加150W的高頻(RF)電力。
在樣本1-a、樣本2-a以及樣本3-a中，氧氮化矽膜的厚度為30nm。在樣本1-b、樣本2-b以及樣本3-b中，氧氮化矽膜的厚度為55nm。在樣本1-c、樣本2-c以及樣本3-c中，氧氮化矽膜的厚度為80nm。在樣本1-d、樣本2-d以及樣本3-d中，氧氮化矽膜的厚度為120nm。此外，在樣本1-e、樣本2-e以及樣本3-e中，氧氮化矽膜的厚度為160nm。
接著，進行加熱處理。在氧氛圍下以550℃進行1小時的加熱處理。
接著，作為導電體660形成氮化鈦膜、鎢膜、鋁膜的疊層結構。
首先，利用濺射法在氧氮化矽膜上形成厚度為30nm的氮化鈦膜。此外，在氮化鈦膜的形成中，作為濺射氣體，氮的流量為50sccm，處理室中的壓力為0.2Pa，不加熱基板，且施加12kW的直流(DC)電力。此外，作為濺射靶材使用鈦(Ti)。
利用濺射法在氮化鈦膜上形成厚度為135nm的鎢膜。在鎢膜的形成中，作為濺射氣體，氬的流量為100sccm，處理室中的壓力為2.0Pa，基板溫度為230℃，且施加4kW的直流(DC)電力。此外，作為濺射靶材使用鎢(W)。
接著，進行加熱處理。在氮氛圍下以400℃進行1小時的加熱處理。
接著，利用濺射法在鎢膜上形成厚度為200nm的鋁膜。在鋁膜的形成中，作為濺射氣體，氬的流量為50sccm，處理室中的壓力為0.4Pa，不加熱基板，且施加1kW的直流(DC)電力。此外，作為濺射靶材，使用鋁(Al)。
最後，作為導電體610利用濺射法在n型矽晶圓的背面形成厚度為400nm的鋁膜。在鋁膜的形成中，作為濺射氣體，氬的流量為50sccm，處理室中的壓力為0.4Pa，不加熱基板，且施加1kW的直流(DC)電力。此外，作為濺射靶材，使用鋁(Al)。
接著，測量所製造的樣本的C-V特性。C-V特性在室溫下閘極電壓Vg從-10V至+10V掃描一次，在測量頻率為10kHz下進行測量。注意，從-10V至-2V、從+5V至+10V以每次增加0.5V的方式進行掃描。此外，從-2V至+5V以每次增加0.1V的方式進行掃描。
圖42B示出從C-V特性算出樣本1至樣本3的平帶電壓Vfb的結果。此外，在本實施例中，平帶電壓Vfb是消除氧化物630、固定電荷層640及氧化物650中的固定電荷的影響時需要的電壓。此外，樣本1-a至樣本1-e由白色四角表示，樣本2-a至樣本2-e由白色三角表示，樣本3-a至樣本3-e由白色圓圈表示。
從上述結果可確認到氧化物650的厚度越大，平帶電壓Vfb向正方向越變動。此外，可確認到固定電荷層640的厚度越大，平帶電壓Vfb向正方向越變動。因此，可確認到藉由適當地調整氧化物650、固定電荷層640的厚度，能夠調整平帶電壓Vfb。
實施例2
在本實施例中，製造利用本發明的一個實施方式的電晶體等的半導體裝置，利用STEM(Scanning Transmission Electron Microscopy：掃描穿透式電子顯微鏡)觀察其剖面。
在半導體裝置的製造中，使用SOI基板在SOI基板上形成在矽單晶半導體中具有通道形成區域的第一電晶體、第一佈線及第二佈線(第一層)。
接著，在第一層上形成在In-Ga-Zn氧化物中具有通道形成區域的第二電晶體、第一電容器、第三佈線及第四佈線(第二層)。注意，第二電晶體包括用作頂閘極電極的鎢膜、用作閘極絕緣膜的氧氮化矽膜、用作背閘極電極的鎢膜、用作閘極絕緣膜且積累固定電荷的氧氮化矽膜、氧化鉿膜及氧氮化矽膜的多層膜。
接著，在第二層上形成在In-Ga-Zn氧化物中具有通道形成區域的第三電晶體、第二電容器、第五佈線、第六佈線以及第七佈線(第三層)。注意，第三電晶體包括用作頂閘極電極的鎢膜、用作閘極絕緣膜的氧氮化矽膜、用作背閘極電極的鎢膜、用作閘極絕緣膜且積累固定電荷的氧氮化矽膜、氧化鉿膜及氧氮化矽膜的多層膜。接著，在第三層上形成用作保護膜的聚醯亞胺膜。藉由上述步驟，製造半導體裝置。
接著，利用STEM觀察半導體裝置的剖面。圖43示出STEM剖面照片。由此，可確認到良好地製造包括第一至第三電晶體、第一及第二電容器、第一至第七佈線的半導體裝置。
100‧‧‧層
101‧‧‧電晶體
102‧‧‧電晶體
111‧‧‧絕緣體
112‧‧‧絕緣體
115‧‧‧導電體
116‧‧‧導電體
121‧‧‧絕緣體
122‧‧‧固定電荷層
123‧‧‧絕緣體
190‧‧‧基板

Claims (30)

  1. 一種半導體裝置，包括：基板上的第一電晶體；以及該基板上的第二電晶體，其中，該第一電晶體設置在第一導電體、第一絕緣體、第一電荷保持層及第二絕緣體上，該第二電晶體設置在第二導電體、第三絕緣體、第二電荷保持層及第四絕緣體上，並且，該第一絕緣體的厚度與該第三絕緣體的厚度不同。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一電荷保持層和該第二電荷保持層中的至少一個包含氧化鉿、氧氮化鉿、氧化鋁、氧氮化鋁中的任一個。
  3. 根據申請專利範圍第1項之半導體裝置，其中該第一電荷保持層和該第二電荷保持層包含相同的材料。
  4. 根據申請專利範圍第1項之半導體裝置，其中該第一電荷保持層的厚度與該第二電荷保持層的厚度實質上相同。
  5. 根據申請專利範圍第1項之半導體裝置，其中該第一絕緣體和該第三絕緣體包含相同的材料。
  6. 根據申請專利範圍第1項之半導體裝置，其中該第二絕緣體和該第四絕緣體包含相同的材料。
  7. 根據申請專利範圍第1項之半導體裝置，其中該第二絕緣體的厚度與該第四絕緣體的厚度實質上相同。
  8. 根據申請專利範圍第1項之半導體裝置，其中該第一絕緣體設置在該第一導電體上，該第一電荷保持層設置在該第一絕緣體上，且該第二絕緣 體設置在該第一電荷保持層上。
  9. 根據申請專利範圍第1項之半導體裝置，其中該第三絕緣體設置在該第二導電體上，該第二電荷保持層設置在該第三絕緣體上，且該第四絕緣體設置在該第二電荷保持層上。
  10. 一種電子裝置，包括：申請專利範圍第1項之半導體裝置；以及電池、天線、外殼和操作開關中的至少一個。
  11. 一種半導體裝置，包括：基板上的第一電晶體；以及該基板上的第二電晶體，其中，該第一電晶體設置在第一導電體、第一絕緣體、第一電荷保持層及第二絕緣體上，該第二電晶體設置在第二導電體、第三絕緣體、第二電荷保持層及第四絕緣體上，並且，該第二絕緣體的厚度與該第四絕緣體的厚度不同。
  12. 根據申請專利範圍第11項之半導體裝置，其中該第一電荷保持層和該第二電荷保持層中的至少一個包含氧化鉿、氧氮化鉿、氧化鋁、氧氮化鋁中的任一個。
  13. 根據申請專利範圍第11項之半導體裝置，其中該第一電荷保持層和該第二電荷保持層包含相同的材料。
  14. 根據申請專利範圍第11項之半導體裝置，其中該第一電荷保持層的厚度與該第二電荷保持層的厚度實質上相同。
  15. 根據申請專利範圍第11項之半導體裝置，其中該第一絕緣體和該第三絕緣體包含相同的材料。
  16. 根據申請專利範圍第11項之半導體裝置，其中該第一絕緣體的厚度與該第三絕緣體的厚度實質上相同。
  17. 根據申請專利範圍第11項之半導體裝置，其中該第二絕緣體和該第四絕緣體包含相同的材料。
  18. 根據申請專利範圍第11項之半導體裝置，其中該第一絕緣體設置在該第一導電體上，該第一電荷保持層設置在該第一絕緣體上，且該第二絕緣體設置在該第一電荷保持層上。
  19. 根據申請專利範圍第11項之半導體裝置，其中該第三絕緣體設置在該第二導電體上，該第二電荷保持層設置在該第三絕緣體上，且該第四絕緣體設置在該第二電荷保持層上。
  20. 一種電子裝置，包括：申請專利範圍第11項之半導體裝置；以及電池、天線、外殼和操作開關中的至少一個。
  21. 一種半導體裝置，包括：基板上的第一電晶體；以及該基板上的第二電晶體，其中，該第一電晶體設置在第一導電體、第一絕緣體、第一電荷保持層及第二絕緣體上，該第二電晶體設置在第二導電體、第三絕緣體、第二電荷保持層及第四絕緣體上，並且，該第一電荷保持層的厚度與該第二電荷保持層的厚度不同。
  22. 根據申請專利範圍第21項之半導體裝置，其中該第一電荷保持層和該第二電荷保持層中的至少一個包含氧化鉿、氧氮化鉿、氧化鋁、氧氮化鋁中的任一個。
  23. 根據申請專利範圍第21項之半導體裝置，其中該第一電荷保持層和該第二電荷保持層包含相同的材料。
  24. 根據申請專利範圍第21項之半導體裝置，其中該第一絕緣體和該第三絕緣體包含相同的材料。
  25. 根據申請專利範圍第21項之半導體裝置，其中該第一絕緣體的厚度與該第三絕緣體的厚度實質上相同。
  26. 根據申請專利範圍第21項之半導體裝置，其中該第二絕緣體和該第四絕緣體包含相同的材料。
  27. 根據申請專利範圍第21項之半導體裝置，其中該第二絕緣體的厚度與該第四絕緣體的厚度實質上相同。
  28. 根據申請專利範圍第21項之半導體裝置，其中該第一絕緣體設置在該第一導電體上，該第一電荷保持層設置在該第一絕緣體上，且該第二絕緣體設置在該第一電荷保持層上。
  29. 根據申請專利範圍第21項之半導體裝置，其中該第三絕緣體設置在該第二導電體上，該第二電荷保持層設置在該第三絕緣體上，且該第四絕緣體設置在該第二電荷保持層上。
  30. 一種電子裝置，包括：申請專利範圍第21項之半導體裝置；以及電池、天線、外殼和操作開關中的至少一個。
TW105124509A 2015-08-04 2016-08-02 半導體裝置及半導體裝置的製造方法 TWI696292B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2015154018 2015-08-04
JP2015-154018 2015-08-04
JP2016-023269 2016-02-10
JP2016023269 2016-02-10

Publications (2)

Publication Number Publication Date
TW201724513A true TW201724513A (zh) 2017-07-01
TWI696292B TWI696292B (zh) 2020-06-11

Family

ID=58053557

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105124509A TWI696292B (zh) 2015-08-04 2016-08-02 半導體裝置及半導體裝置的製造方法

Country Status (3)

Country Link
US (2) US10553690B2 (zh)
JP (2) JP6836855B2 (zh)
TW (1) TWI696292B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI745115B (zh) * 2020-10-08 2021-11-01 友達光電股份有限公司 垂直邏輯閘結構
US11211467B2 (en) 2017-11-09 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11257722B2 (en) 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc
TWI814776B (zh) * 2018-02-08 2023-09-11 日商半導體能源研究所股份有限公司 顯示裝置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018211352A1 (en) * 2017-05-18 2018-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP7085352B2 (ja) * 2018-01-15 2022-06-16 株式会社ジャパンディスプレイ 表示装置
JP7245788B2 (ja) 2018-02-01 2023-03-24 株式会社半導体エネルギー研究所 表示装置
WO2020178651A1 (ja) * 2019-03-01 2020-09-10 株式会社半導体エネルギー研究所 半導体装置
US12150308B2 (en) 2020-05-28 2024-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor chip
DE102021104070A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterchip
WO2022043826A1 (ja) 2020-08-27 2022-03-03 株式会社半導体エネルギー研究所 半導体装置、表示装置、及び電子機器
US11948944B2 (en) * 2021-08-17 2024-04-02 International Business Machines Corporation Optimized contact resistance for stacked FET devices
KR20240093546A (ko) 2021-10-27 2024-06-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR20230063432A (ko) * 2021-11-02 2023-05-09 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE843224A (fr) 1975-07-24 1976-12-21 Nouveau catalyseur et son procede de fabrication
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05215589A (ja) 1992-02-06 1993-08-24 Brother Ind Ltd インク残量検出装置
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP4815695B2 (ja) * 2001-05-24 2011-11-16 ソニー株式会社 不揮発性半導体メモリ装置の動作方法
JP2004039965A (ja) 2002-07-05 2004-02-05 Renesas Technology Corp 不揮発性半導体記憶装置
US7541614B2 (en) * 2003-03-11 2009-06-02 Semiconductor Energy Laboratory Co., Ltd. Integrated circuit, semiconductor device comprising the same, electronic device having the same, and driving method of the same
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
US7692223B2 (en) 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
US7803640B2 (en) * 2006-11-29 2010-09-28 Fujitsu Semiconductor Limited Semiconductor device and semiconductor product
CN100590853C (zh) * 2006-12-15 2010-02-17 中芯国际集成电路制造(上海)有限公司 半导体存储器及其形成方法
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
WO2009004919A1 (en) 2007-06-29 2009-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2009272534A (ja) 2008-05-09 2009-11-19 Sharp Corp 半導体装置、表示装置及び集積回路
KR101529575B1 (ko) * 2008-09-10 2015-06-29 삼성전자주식회사 트랜지스터, 이를 포함하는 인버터 및 이들의 제조방법
KR20180137606A (ko) 2008-10-24 2018-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP5321022B2 (ja) 2008-12-04 2013-10-23 ソニー株式会社 半導体装置の製造方法および半導体装置
CN102484471B (zh) 2009-10-30 2015-04-01 株式会社半导体能源研究所 驱动器电路、包括该驱动器电路的显示设备和包括该显示设备的电子设备
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
CN104617105B (zh) * 2010-02-19 2018-01-26 株式会社半导体能源研究所 半导体装置
JP2012004371A (ja) 2010-06-17 2012-01-05 Sony Corp 薄膜トランジスタおよび表示装置
DE112011102644B4 (de) 2010-08-06 2019-12-05 Semiconductor Energy Laboratory Co., Ltd. Integrierte Halbleiterschaltung
JP5626978B2 (ja) 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
JP6014362B2 (ja) 2011-05-19 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6027898B2 (ja) 2012-01-23 2016-11-16 株式会社半導体エネルギー研究所 半導体装置
JP2013247143A (ja) * 2012-05-23 2013-12-09 Semiconductor Energy Lab Co Ltd 半導体装置
US8947158B2 (en) 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9666697B2 (en) 2013-07-08 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device including an electron trap layer
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI643435B (zh) 2013-08-21 2018-12-01 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置
US9893194B2 (en) 2013-09-12 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9269822B2 (en) 2013-09-12 2016-02-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20160132405A (ko) 2014-03-12 2016-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6652342B2 (ja) 2014-08-08 2020-02-19 株式会社半導体エネルギー研究所 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257722B2 (en) 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc
US11211467B2 (en) 2017-11-09 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI814776B (zh) * 2018-02-08 2023-09-11 日商半導體能源研究所股份有限公司 顯示裝置
TWI745115B (zh) * 2020-10-08 2021-11-01 友達光電股份有限公司 垂直邏輯閘結構

Also Published As

Publication number Publication date
US20200152671A1 (en) 2020-05-14
US10553690B2 (en) 2020-02-04
US11217668B2 (en) 2022-01-04
US20170040424A1 (en) 2017-02-09
TWI696292B (zh) 2020-06-11
JP6836855B2 (ja) 2021-03-03
JP7032585B2 (ja) 2022-03-08
JP2021090065A (ja) 2021-06-10
JP2017143239A (ja) 2017-08-17

Similar Documents

Publication Publication Date Title
JP7032585B2 (ja) 半導体装置および電子機器
JP7656687B2 (ja) 表示装置
TWI557879B (zh) 電子裝置
JP7022796B2 (ja) 半導体装置
US10147823B2 (en) Semiconductor device
JP7354219B2 (ja) 半導体装置
JP6744108B2 (ja) トランジスタ、トランジスタの作製方法、半導体装置および電子機器
US9595600B2 (en) Semiconductor device and method for manufacturing the same
TW201642472A (zh) 半導體裝置的製造方法
TW201133785A (en) Semiconductor device and method for manufacturing the same
TW201622135A (zh) 半導體裝置、模組及電子裝置
JP2024169350A (ja) 半導体装置、記憶装置及び半導体装置の作製方法
US20250234505A1 (en) Semiconductor device
TW202529564A (zh) 半導體裝置及半導體裝置的製造方法
KR20260013461A (ko) 반도체 장치
WO2025219847A1 (ja) 表示装置
WO2024241136A1 (ja) 半導体装置
WO2025215499A1 (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees