JP2009272534A - 半導体装置、表示装置及び集積回路 - Google Patents

Abstract

【課題】遮光膜を有する半導体素子と高速駆動が可能な半導体素子とを同一基板上に容易に混載することができる半導体装置、表示装置及び集積回路を提供する。
【解決手段】基板と、上記基板上に並設された第一半導体素子及び第二半導体素子とを備える半導体装置であって、上記第一半導体素子は、第一半導体膜と、上記第一半導体膜よりも上記基板側に配置された遮光膜とを有し、上記第二半導体素子は、第二半導体膜と、上記第二半導体膜よりも上記基板側に配置された第一ゲート電極とを有し、上記半導体装置は、上記遮光膜及び上記第一半導体膜の間に介在し、かつ上記第一ゲート電極及び上記第二半導体膜の間に介在しない第一絶縁膜と、上記遮光膜及び上記第一半導体膜の間に介在し、かつ上記第一ゲート電極及び上記第二半導体膜の間に介在する第二絶縁膜とを有する半導体装置である。
【選択図】 図１

Description

本発明は、半導体装置、表示装置及び集積回路に関する。より詳しくは、種類や特性の異なる半導体素子を混載した周辺回路一体型の表示装置に好適な半導体装置と、上記半導体装置を備える表示装置及び集積回路とに関するものである。

半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。なかでも、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｓｉｓｔｏｒ；ＴＦＴ）を備える半導体装置は、アクティブマトリクス型液晶表示装置における画素スイッチング素子、周辺回路等や、それらを備える集積回路に幅広く応用されている。

ＴＦＴは、基板上に、半導体膜とゲート電極との間にゲート絶縁膜が挟持された構造を有する。ゲート電極が半導体膜の下層側に設けられたＴＦＴはボトムゲート型ＴＦＴ、ゲート電極が半導体膜よりも上層側に設けられたＴＦＴはトップゲート型ＴＦＴと呼ばれる。また、ＴＦＴの許容できる電流量を大きくしたり、ＴＦＴの消費電力を低減する方法として、半導体膜の上下にゲート電極が設けられたダブルゲート型ＴＦＴが知られている。

ダブルゲート型ＴＦＴでは、半導体膜の上下に設けられたゲート電極をチャネル領域に対して対称に配置するとともに、半導体膜の上下のゲート絶縁膜の静電容量を等しくすることで、上層側のゲート電極を含んで構成されるシングルゲートＴＦＴ（以下、上側ＴＦＴともいう。）の閾値電圧と、下層側のゲート電極を含んで構成されるシングルゲートＴＦＴ（以下、下側ＴＦＴともいう。）の閾値電圧とを実質的に等しくする構成が、閾値電圧を低くし、駆動速度を大きくする方法として望ましいとされている。

なお、本明細書において、上とは、基板からより遠い方を意味し、下とは、基板により近い方を意味する。

また、ＴＦＴは、それぞれ使用される用途によって求められる特性が異なる。例えば、画素スイッチング素子に用いられるＴＦＴは、チャネル領域近傍の空乏層に光が入射した場合、空乏層に電子正孔対が発生して光リーク電流がもたらされるため、半導体膜に入射する光を遮光する遮光膜を有することが好ましい。一方、周辺回路に用いられるＴＦＴには、比較的低電圧を印加して駆動させるため、消費電力を低減するという観点から、閾値電圧が低く、高速駆動が可能な高速型のＴＦＴであることが好ましい。

ここで、遮光膜を有するＴＦＴと、高速型のＴＦＴとの従来の構成について、図を参照して説明する。図７は、遮光膜を有するＴＦＴの従来の構成を示す断面模式図である。また、図８は、高速型のＴＦＴの従来の構成を示す断面模式図である。

遮光膜を有するＴＦＴ１２０は、図７に示すように、基板１２１上に、遮光膜１２２、絶縁膜１２３、半導体膜１２４、絶縁膜１２５及びゲート電極１２６を基板１２１側からこの順に備える。一方、高速型のＴＦＴ１３０は、図８に示すように、基板１３１上に、ゲート電極１３２、絶縁膜１３３、半導体膜１３４、ゲート絶縁膜１３５及びゲート電極１３６を基板１３１側からこの順に備える。

ＴＦＴ１２０においては、遮光膜１２２に充分な遮光性を確保するという観点から、遮光膜１２２の膜厚を大きくすることが好ましい。しかしながら、遮光膜１２２が金属材料で形成された場合、遮光膜１２２の膜厚が大きくなると、遮光膜１２２の放熱作用によって半導体膜１２４の結晶化が阻害されやすくなることから、絶縁膜１２３の膜厚を大きくし、遮光膜１２２及び半導体膜１２４の間隔を大きくすることが必要となる。一方、ＴＦＴ１３０においては、ＴＦＴ１３０の閾値電圧を低く、駆動速度を大きくするという観点から、絶縁膜１３３の膜厚を小さくしてゲート電極１３２及び半導体膜１３４の間隔を小さくし、かつゲート電極１３２及び半導体膜１３４間の静電容量と、ゲート電極１３６及び半導体膜１３４間の静電容量とを実質的に等しくすることが好ましい。したがって、絶縁膜１３３の膜厚は、絶縁膜１２３の膜厚よりも小さいことが好ましく、また、絶縁膜１３３、１３５の材質が同じ場合には、絶縁膜１３３、１３５の膜厚も同じであることが好ましい。このように、それぞれ用途が異なるＴＦＴ１２０、１３０においては、絶縁膜１２３と絶縁膜１３３とは互いに異なる膜厚を有することが一般的である。すなわち、膜厚の厚い絶縁膜１２３を用いて高速型のＴＦＴを作製することは困難であり、膜厚の薄い絶縁膜１３３を用いて遮光膜を有するＴＦＴを作製することは困難であった。また、金属材料で形成された遮光膜１２２をゲート電極として利用し、ＴＦＴ１２０をダブルゲート型ＴＦＴとして利用する場合には、絶縁膜１２３の膜厚を大きくする必要があることから、遮光膜１２２及び半導体膜１２４間の静電容量と、ゲート電極１２６及び半導体膜１２４間の静電容量とを実質的に等しくしても、閾値電圧が低く、高速駆動が可能なダブルゲート型ＴＦＴを実現することは困難であった。このような理由から、遮光膜を有するＴＦＴと高速型のＴＦＴとを同一基板上に混載する場合には、それぞれのＴＦＴに適した膜厚の絶縁膜をゲート電極（遮光膜）及び半導体膜の間に個別に形成する必要があり、作製が困難であるという点で改善の余地があった。

これに対し、特性の異なるＴＦＴを同一基板上に容易に混載する方法として、膜厚の異なるゲート絶縁膜を有する複数種類のＴＦＴを混載したアクティブマトリクス基板が開示されている（例えば、特許文献１参照。）。
特開２００５−３３１９０２号公報

しかしながら、特許文献１に記載の方法は、半導体膜の上層のゲート絶縁膜の厚みを調整することで高耐圧型のＴＦＴと高速型のＴＦＴとを同一基板上に混載するものであり、上述した遮光膜を有するＴＦＴにおける課題を解決するものではなかった。したがって、遮光膜を有するＴＦＴと高速型のＴＦＴとを同一基板上に混載することを可能にする技術は未だ知られていなかった。

本発明は、上記現状に鑑みてなされたものであり、遮光膜を有する半導体素子と高速駆動が可能な半導体素子とを同一基板上に容易に混載することができる半導体装置、表示装置及び集積回路を提供することを目的とするものである。

本発明者らは、遮光膜を有する半導体素子と高速駆動が可能な半導体素子とを同一基板上に容易に混載することができる半導体装置、表示装置及び集積回路について種々検討したところ、半導体膜よりも基板側に配置される絶縁膜に着目した。そして、遮光膜を有する第一半導体素子の遮光膜及び第一半導体膜の間には第一絶縁膜及び第二絶縁膜を介在させ、第二半導体素子の第一ゲート電極及び第二半導体膜の間には第二絶縁膜を介在させ、かつ第一絶縁膜を介在させないことで、第一半導体素子における遮光膜及び第一半導体膜の間の間隔を、第二半導体素子における第一ゲート電極及び第二半導体膜の間の間隔よりも大きくできることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。

すなわち、本発明は、基板と、上記基板上に並設された第一半導体素子及び第二半導体素子とを備える半導体装置であって、上記第一半導体素子は、第一半導体膜と、上記第一半導体膜よりも上記基板側に配置された遮光膜とを有し、上記第二半導体素子は、第二半導体膜と、上記第二半導体膜よりも上記基板側に配置された第一ゲート電極とを有し、上記半導体装置は、上記遮光膜及び上記第一半導体膜の間に介在し、かつ上記第一ゲート電極及び上記第二半導体膜の間に介在しない第一絶縁膜と、上記遮光膜及び上記第一半導体膜の間に介在し、かつ上記第一ゲート電極及び上記第二半導体膜の間に介在する第二絶縁膜とを有する半導体装置である。

本発明によれば、第一絶縁膜が遮光膜及び第一半導体膜の間に介在し、かつ第一ゲート電極及び第二半導体膜の間に介在せず、また、第二絶縁膜が遮光膜及び第一半導体膜の間に介在し、かつ第一ゲート電極及び第二半導体膜の間に介在することで、遮光膜及び第一半導体膜の間には第一絶縁膜及び第二絶縁膜が積層された厚い絶縁膜を配置するとともに、第一ゲート電極及び第二半導体膜の間には第一絶縁膜を含まない薄い絶縁膜を配置することができる。このように、本発明によれば、第一及び第二半導体素子に共用される第二絶縁膜と、第一半導体素子に利用される第一絶縁膜とを形成するだけで、第一及び第二半導体素子の絶縁膜を形成する工程を別個に設けることなく、遮光膜を有する半導体素子（第一半導体素子）と高速駆動が可能な半導体素子（第二半導体素子）とを同一基板上に容易に混載することができる。また、第一半導体素子においては、遮光膜及び第一半導体膜の間に第一絶縁膜及び第二絶縁膜が介在することで、遮光膜及び第一半導体膜の間隔を容易に大きくすることができるため、例え遮光膜として金属膜等の熱伝導性が高い膜を用いたとしても、遮光膜の放熱作用によって第一半導体膜の結晶化が阻害されることを抑制することができる。更に、第二半導体素子においては、第一ゲート電極及び第二半導体膜の間に第一絶縁膜が介在せず、かつ第二絶縁膜が介在することで、第一半導体素子と比較して、第一ゲート電極及び第二半導体素子の間隔を小さくすることができる。これにより、第二半導体素子を、閾値電圧が低く、高速駆動が可能なＴＦＴとして利用することができる。

本発明の半導体装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。なお、以下に示す各種の形態は、適宜組み合わせて用いてもよい。

上記第一半導体素子は、遮光膜によって基板側から第一半導体膜に入射する光を遮光し、第一半導体膜の光劣化や光リーク電流の発生を抑制することができる。したがって、第一半導体素子は、遮光性を要求される用途、例えば、表示装置に用いられる画素スイッチング素子用のＴＦＴや、基板とは反対側からの光を受光するフォトダイオードに好適に用いることができる。

上記第二半導体素子は、閾値電圧が低く、高速駆動が可能な高速型のＴＦＴとして利用できることから、高速駆動を要求される用途、例えば、表示装置の周辺回路に含まれるドライバ回路用のＴＦＴに好適に用いることができる。

遮光膜に充分な遮光性を確保するという観点からは、遮光膜の膜厚をできるだけ大きく形成することが好ましい。したがって、上記遮光膜の膜厚は、上記第一ゲート電極の膜厚より大きいことが好ましい。本発明によれば、上述したように遮光膜の放熱作用によって第一半導体膜の結晶化が阻害されることを抑制することができるため、第一ゲート電極よりも遮光膜の膜厚を大きく形成しても、第一半導体膜の結晶性の低下に起因する第一半導体素子の駆動速度の低下を抑制することができる。

上記遮光膜は、導電性を有していてもよい。これにより、遮光膜をゲート電極として機能させ、第一半導体素子をＴＦＴとして利用することができる。第一半導体素子においては、基板側から第一半導体膜に入射する光を遮光膜によって遮光することができるため、光リーク電流の発生が抑制されたＴＦＴを得ることができる。また、遮光膜を半導体素子の特性（例えば、ＴＦＴの閾値電圧）を調整するための電極としても利用することができる。

上記第一半導体素子は、上記第一半導体膜の上記基板とは反対側に設けられた第二ゲート電極と、上記第一半導体膜及び上記第二ゲート電極の間に介在する第三絶縁膜とを更に有してもよい。これにより、第一半導体素子をＴＦＴとして利用することができる。

上記第一半導体膜は、ＰＩＮ構造を有してもよい。なお、ＰＩＮ構造とは、ｐ型半導体とｎ型半導体とで不純物を含まない真性半導体又はｐ型半導体及びｎ型半導体よりも不純物濃度が低い半導体を挟持した構造である。これにより、第一半導体素子をプレーナ型のＰＩＮフォトダイオードとして利用することができる。タッチパネル、アンビエントライトセンサ等の光センサとして利用するフォトダイオードは基板とは反対側から入射した光のみを検知する必要があるため、基板側からの光を充分に遮光することが要求される。本発明によれば、遮光膜によって基板側から第一半導体膜に入射する光を遮光することができるため、このような第一半導体素子をフォトダイオードとして利用する形態に対して有効である。

上記第二半導体素子は、上記第二半導体膜の上記基板とは反対側に設けられた第三ゲート電極と、上記第二半導体膜及び上記第三ゲート電極の間に介在する第四絶縁膜とを更に有してもよい。これにより、第二半導体素子を、閾値電圧が低く、かつ高速駆動が可能なダブルゲート型のＴＦＴとして利用することができる。

上記第一半導体素子は、上記第一半導体膜の上記基板とは反対側に設けられた第二ゲート電極を更に有し、上記第二半導体素子は、上記第二半導体膜の上記基板とは反対側に設けられた第三ゲート電極を更に有し、上記半導体装置は、上記第一半導体膜及び上記第二ゲート電極の間に介在し、かつ上記第二半導体膜及び上記第三ゲート電極の間に介在する第五絶縁膜を更に有してもよい。これにより、遮光膜を備えたＴＦＴとして利用することのできる第一半導体素子と、閾値電圧が低く、かつ高速駆動が可能なダブルゲート型ＴＦＴとして利用することのできる第二半導体素子とを同一基板上に容易に混載することができる。

上記第一ゲート電極及び上記第二半導体膜の間の静電容量は、上記第三ゲート電極及び上記第二半導体膜の間の静電容量と実質的に等しいことが好ましい。これにより、ダブルゲート型ＴＦＴとして利用することのできる第二半導体素子の閾値電圧をより低くすることができるとともに、駆動速度をより大きくすることができる。本発明によれば、第一ゲート電極及び第二半導体膜の間には第二絶縁膜が介在し、第一絶縁膜が介在していないことから、第三絶縁膜の膜厚を不必要に大きくすることなく、第一ゲート電極及び第一半導体膜の間の静電容量と第三ゲート電極及び第一半導体膜の間の静電容量とを実質的に等しくすることができる。

なお、本明細書において、第一ゲート電極及び第二半導体膜の間の静電容量が第三ゲート電極及び第二半導体膜の間の静電容量と実質的に等しいとは、それぞれの静電容量が完全に等しいことが好ましいが、本発明の効果を奏することができる範囲内で、静電容量が異なっていてもよい。

上記遮光膜は、充分な遮光性を有していればその材質は特に限定されないが、金属材料を含むことが好ましい。これにより、導電性を有する遮光膜を容易に形成することができる。また、耐熱性が高い遮光膜を形成することができる。他方、金属は熱伝導性が高いため、遮光膜が金属材料を含む場合には、遮光膜による放熱作用が高くなり、半導体膜の結晶化を阻害しやすくなる。しかしながら、本発明によれば、遮光膜及び第一半導体膜の間隔を容易に大きくすることができるため、遮光膜の放熱作用による半導体膜の結晶化の阻害を効果的に抑制することができる。

本発明はまた、本発明の半導体装置を備える表示装置でもある。本発明の表示装置によれば、同一基板上に遮光膜を有する半導体素子と高速駆動が可能な半導体素子とを混載することにより、それぞれの半導体素子を別の基板に形成する形態と比較して、薄型化やコスト削減等を実現することができる。このように、本発明の表示装置は、フルモノリシック型の液晶表示装置等の周辺回路一体型の表示装置に好適に用いることができる。

本発明は更に、本発明の半導体装置を備える集積回路である。本発明の集積回路によれば、それぞれの半導体素子を別の基板に形成する形態と比較して、小型化、コスト削減、集積度の向上等を実現することができる。

本発明によれば、遮光膜を有する半導体素子と高速駆動が可能な半導体素子とを同一基板上に容易に混載することができる半導体装置、表示装置及び集積回路を提供することができる。

以下に実施形態を掲げ、本発明の図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。

（実施形態１）
図１は、実施形態１の半導体装置を示す断面模式図である。図１に示すように、実施形態１の半導体装置は、基板１１上に並設されている遮光膜を有する半導体素子であるＴＦＴ２０と高速駆動が可能な半導体素子である高速型のＴＦＴ３０とを備える。また、ＴＦＴ２０、３０の上層には、キャップ膜及び層間絶縁膜が基板１１側からこの順に形成される。更に、ＴＦＴ２０、３０のソース・ドレイン領域はコンタクトホールを介して配線に電気的に接続されている。そして、配線及び層間絶縁膜を覆うように有機膜が形成されている。

ＴＦＴ２０は、基板１１上に、遮光膜２１、絶縁膜１２、絶縁膜１３、半導体膜２２、絶縁膜１４及びゲート電極２３を基板１１側からこの順に備えるトップゲート型ＴＦＴである。一方、ＴＦＴ３０は、基板１１上に、ゲート電極３１、絶縁膜１３、半導体膜３２、絶縁膜１４及びゲート電極３３を備えるダブルゲート型ＴＦＴである。絶縁膜１２は、遮光膜２１を覆うように基板１１上に形成され、ＴＦＴ３０の下層にも配置されている。絶縁膜１３は、ゲート電極３１を覆って絶縁膜１２上に形成される。半導体膜２２は、遮光膜２１に対向する領域の絶縁膜１３上に形成される。半導体膜３２は、ゲート電極３１に対向する領域の絶縁膜１３上に形成される。絶縁膜１４は、半導体膜３２、３３を覆って絶縁膜１３上に形成される。ゲート電極２３は、遮光膜２１に対向する領域の絶縁膜１４上に形成される。ゲート電極３３は、ゲート電極３１に対向する領域の絶縁膜１４上に形成される。遮光膜２１及び半導体膜２２の間隔は、ゲート電極３１及び半導体膜３２の間隔よりも大きい。

このように、遮光膜２１及び半導体膜２２の間には、絶縁膜１２、１３が介在し、ゲート電極３１及び半導体膜３２の間には、絶縁膜１３が介在する。したがって、ＴＦＴ２０、３０の半導体膜２２、３２の下層側に絶縁膜を形成する工程を別個に設けることなく、ＴＦＴ２０、３０の下層側に互いに膜厚の異なる複数の絶縁膜を形成することができる。すなわち、ＴＦＴ２０、３０を基板１１上に容易に混載することができる。

また、ＴＦＴ２０においては、遮光膜２１及び半導体膜２２の間に絶縁膜１２、１３が介在することで、遮光膜２１及び半導体膜２２の間隔を容易に大きくすることができる。これにより、例え遮光膜２１として金属膜等の熱伝導性の高い膜を用いたとしても、遮光膜２１の放熱作用によって半導体膜２２の結晶化が阻害されることを抑制することができる。

一方、ＴＦＴ３０においては、ゲート電極３１及び半導体膜３２の間には絶縁膜１３のみが介在し、絶縁膜１２が介在しないことで、ゲート電極３１及び半導体膜３２の間隔を容易に小さくすることができる。これにより、ＴＦＴ３０の閾値電圧を低く、駆動速度を大きくすることができる。

また、ＴＦＴ３０においては、ゲート電極３１及び半導体膜３２の間隔を容易に小さくすることができるため、例えば、絶縁膜１３、１４の材質、膜厚を同一にすることにより、絶縁膜１３の膜厚を不必要に大きくすることなく、ゲート電極３１及び半導体膜３２間の静電容量と、ゲート電極３３及び半導体膜３２間の静電容量とを実質的に等しくすることができる。これにより、ＴＦＴ３０の閾値電圧をより低くし、駆動速度をより大きくすることができる。

絶縁膜１４は、半導体膜２２及びゲート電極２３の間に介在し、かつ半導体膜３２及びゲート電極３３の間に介在する。このように、半導体膜２２、３２を一続きの絶縁膜１４で覆うことで、半導体膜２２、３２それぞれを単独で覆う２つの絶縁膜を形成する場合と比較して、ＴＦＴ２０、３０を同一基板上により容易に混載することができる。

遮光膜２１が導電性を有する場合には、遮光膜２１をＴＦＴ２０の特性を調整するための電極として利用することができる。例えば、遮光膜２１に印加する電位信号を変化させることで、ＴＦＴ２０を閾値電圧が可変なＴＦＴにすることができる。ここで、遮光膜２１に印加する電位信号がＴＦＴ２０の閾値電圧に及ぼす影響について図を参照して説明する。図２は、遮光膜に印加する電位信号を変化させたときのＴＦＴのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を示すグラフである。図２において、白抜き矢印の左端に位置するプロットは遮光膜２１に＋５．０Ｖの電位信号を印加した場合の特性を示し、白抜き矢印の右端に位置するプロットは遮光膜２１に−５．０Ｖの電位信号を印加した場合の特性を示す。図２に示すように、遮光膜２１に正の電位を印加する場合には、ＴＦＴ２０の閾値電圧を負の方向にシフトさせ、遮光膜２１に負の電位を印加する場合には、ＴＦＴ２０の閾値電圧を正の方向にシフトさせることができる。このように、遮光膜２１に印加する電位信号を制御することで、ＴＦＴ２０のＶｇ−Ｉｄ特性を変化させ、ＴＦＴ２０を閾値電圧が可変なＴＦＴとして利用することができる。

また、遮光膜２１が導電性を有する場合、遮光膜２１に印加する電位信号は固定であってもよい。遮光膜２１に印加する電位信号を固定することで、バックチャネル電位の変動の影響を無くすことができる。すなわち、半導体膜２２に含まれるチャネル領域の遮光膜２１側の電位変動の影響を無くし、ＴＦＴ２０の特性を均一化することができる。

なお、遮光膜２１は導電性を有していなくてもよい。このような場合は、ＴＦＴ２０を遮光膜２１を有する一般的なトップゲート型ＴＦＴとして利用することができる。

以下、本発明の半導体装置の製造方法について説明する。
まず、基板１１上に、導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、膜厚７０〜３００ｎｍ（好ましくは１００〜２００ｎｍ）遮光膜２１を形成する。遮光膜２１に充分な遮光性を確保するという観点からは、遮光膜２１の膜厚は後の工程で形成するゲート電極３１の膜厚よりも大きいことが好ましい。遮光膜２１の材質としては特に限定されないが、遮光膜２１が導電性を有する場合には、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、又は、これら高融点金属を主成分とする合金材料若しくは化合物材料を用いることができる。遮光膜２１は基板１１を平面視したときに少なくとも半導体膜２２のチャネル領域全体と重なればよいが、光リーク電流の発生を確実に抑制するという観点からは、半導体膜２２全体が遮光膜２１と重なることが好ましい。また、基板１１としては特に限定されず、例えば、ガラス基板、石英基板、シリコン基板、金属板又はステンレス板の表面に絶縁膜が形成された基板、プラスチック基板を用いることができる。

次に、遮光膜２１を覆うように、膜厚１００〜５００ｎｍ（好ましくは１５０〜３００ｎｍ）の絶縁膜１２を基板１１上に形成する。絶縁膜１２としては、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はスパッタ法によって形成されたシリコンを含む無機絶縁膜（例えばＳｉＯ_２膜、ＳｉＮ膜、ＳｉＮＯ膜）を用いることができる。また、絶縁膜１２は複数の層が積層された構造であってもよい。基板１１からの不純物イオンの拡散を効果的に抑制するという観点からは、絶縁膜１２はＳｉＮ膜、ＳｉＮＯ膜等の窒素を含む無機絶縁膜であることが好ましい。

次に、絶縁膜１２上に、導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングする。これにより、遮光膜２１と重ならない領域の絶縁膜１２上に膜厚２０〜１００ｎｍ（好ましくは３０〜７０ｎｍ）のゲート電極３１を形成することができる。ゲート電極３１としては、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、又は、これら高融点金属を主成分とする合金材料若しくは化合物材料を用いることができる。

次に、ゲート電極３１を覆うように、膜厚３０〜１５０ｎｍ（好ましくは５０〜１００ｎｍ）の絶縁膜１３を絶縁膜１２上に形成する。絶縁膜１３の材質は絶縁膜１２と同様のものを用いることができる。また、絶縁膜１３は複数の層が積層された構造であってもよい。後の工程で絶縁膜１３上に形成する半導体膜２２、３２の材質をシリコンとした場合に、絶縁層１３と半導体膜２２、３２との界面における界面準位を低減するという観点からは、絶縁膜１３はＳｉＯ_２膜であることが好ましい。

次に、絶縁膜１３上に、島状の半導体膜２２、３２をパターン形成する。まず、スパッタ法、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法又はプラズマＣＶＤ法によって非晶質半導体膜を成膜した後、エキシマレーザアニール法等で非晶質半導体膜を結晶化させることで多結晶半導体膜を形成する。その後、得られた多結晶半導体膜をフォトリソ工程により所望の形状にパターニングすることで、膜厚２０〜１００ｎｍ（好ましくは３０〜７０ｎｍ）の半導体膜２２、３２を形成することができる。なお、半導体膜２２、３２の材質としては特に限定されないが、例えば、シリコン、シリコンゲルマニウム（ＳｉＧｅ）合金等を用いることができる。

なお、半導体膜２２、３２の形成工程において、非晶質半導体膜を結晶化させる工程では、ニッケル（Ｎｉ）等の触媒金属を非晶質半導体膜の表面に塗布した後に、レーザ等による熱処理を行う固相成長工程を行ってもよい。これにより、連続粒界結晶シリコン膜（ＣＧシリコン膜）を形成することができる。

次に、半導体膜２２、３２を覆うように膜厚３０〜１５０ｎｍ（好ましくは５０〜１００ｎｍ）の絶縁膜１４を絶縁膜１３上に形成する。絶縁膜１４の材質は絶縁膜１２、１３と同様のものを用いることができる。また、絶縁膜１４は複数の層が積層された構造であってもよい。絶縁膜１４の材質と絶縁膜１３の材質とが同じ場合は、絶縁膜１４の膜厚と絶縁膜１３の膜厚とを同じにすることが好ましい。これにより、ゲート電極１３及び半導体膜３２の間の静電容量とゲート電極３３及び半導体膜３２の間の静電容量とを実質的に等しくすることができる。また、絶縁膜１４の材質と絶縁膜１３の材質とが異なる場合は、ゲート絶縁膜１４の容量膜厚とゲート絶縁膜１３の容量膜厚とを同じにすることで、ゲート電極１３及び半導体膜３２の間の静電容量とゲート電極３３及び半導体膜３２の間の静電容量とを実質的に同じにすることができる。

次に、ＴＦＴ２０、３０の閾値電圧を制御する目的で、絶縁膜１４を介して、半導体層２２、３２の全面に不純物をイオン注入法又はイオンドーピング法によりドーピング（チャネルドーピング）する。チャネルドーピングに使用される不純物の例としては、ＴＦＴ２０及び／又は３０をＮチャネル型ＴＦＴとする場合は、ホウ素（Ｂ）等のＩＩＩ族元素を用いることができ、ＴＦＴ２０及び／又は３０をＰチャネル型ＴＦＴとする場合は、リン（Ｐ）等のＶ族元素を用いることができる。また、大面積基板を処理する場合の不純物の添加方法としては、イオンドーピング法が好適である。また、注入エネルギーは、例えば、５〜８０ｋｅＶ程度の範囲に設定する。更に、ドーズ量は、所望のＶｔｈに合わせて適宜設定することができるが、例えば、ＴＦＴ２０及び／又は３０をＮチャネル型ＴＦＴとする場合は、１×１０^１２〜１×１０^１４ｃｍ^−２程度とし、ＴＦＴ２０及び／又は３０をＰチャネル型ＴＦＴとする場合は、１×１０^１１〜５×１０^１３ｃｍ^−２程度とする。

次に、導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、膜厚１００〜５００ｎｍ（好ましくは１５０〜３００ｎｍ）のゲート電極２３、３３を形成する。このとき、ゲート電極２３は遮光膜２１と対向し、ゲート電極３３は、ゲート電極３１と対向するように配置される。ゲート電極２３、３３の材質としては、ゲート電極１２と同様のものを用いることができる。

続いて、ゲート電極２３、３３を覆うように絶縁膜１４上に膜厚２０〜１５０ｎｍ（好ましくは３０〜１００ｎｍ）のキャップ膜を形成した後、ゲート電極２３、３３をマスクとして半導体層２２、３２に自己整合的にボロン（Ｂ）、リン（Ｐ）等の不純物をイオン注入法又はイオンドーピング法により４０ｋＶ、５×１０^１５〜１×１０^１６ｃｍ^−２の条件でドーピング（ソース・ドレイン用高濃度ドーピング）する。また、このときの半導体膜２２、３２のマスクされていない領域における不純物濃度は、１×１０^１９〜１×１０^２０ｃｍ^−３程度とする。これにより、半導体膜２２のゲート電極２３に対向する領域と、半導体膜３２のゲート電極３３に対向する領域とを、自己整合的にチャネル領域として規定することができる。その後、半導体膜２２、３２の活性化工程を経て、半導体膜２２、３２のチャネル領域を除く領域に、ソース・ドレイン領域として機能する高濃度不純物領域が形成される。なお、ソース・ドレイン用高濃度ドーピングに使用される不純物の例としては、ＴＦＴ２０及び／又は３０をＮチャネル型ＴＦＴとする場合は、Ｐ等のＶ族元素を用いることができ、ＴＦＴ２０及び／又は３０をＰチャネル型ＴＦＴとする場合は、Ｂ等のＩＩＩ族元素を用いることができる。また、半導体膜２２、３２の活性化工程としては、例えば、アニールオーブン等を用いて熱処理を行ってもよいし、エキシマレーザ等を照射してもよい。キャップ膜としては特に限定されず、例えば、プラズマＣＶＤ法又はスパッタ法によって形成されたシリコンを含む絶縁膜（例えばＳｉＯ_２膜、ＳｉＮ膜、ＳｉＮＯ膜）を用いることができる。

その後、層間絶縁膜、コンタクトホール、配線及び有機膜の形成工程をこの順に経て、実施形態１の半導体装置を作製することができる。層間絶縁膜としては、例えば、プラズマＣＶＤ法又はスパッタ法によって形成されたシリコンを含む絶縁膜（例えばＳｉＯ_２膜、ＳｉＮ膜、ＳｉＮＯ膜）を用いることができる。また、配線の材質としては、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の低抵抗金属、又は、これら低抵抗金属を主成分とする合金材料若しくは化合物材料を用いることができる。また、有機膜としては、例えば、スピンコート法によって形成された感光性アクリル樹脂を用いることができる。

以上説明したように、実施形態１の半導体装置によれば、遮光膜２１を有する半導体素子であるＴＦＴ２０においては、遮光膜２１と半導体膜２２との間に絶縁膜１２、１３が積層された厚い絶縁膜を配置し、高速駆動が可能な半導体素子である高速型のＴＦＴ３０においては、ゲート電極３１と半導体膜３２との間に絶縁膜１２を含まない薄い絶縁膜を配置することができる。その結果、ＴＦＴ２０、３０の絶縁膜を形成する工程を別個に設けることなく、ＴＦＴ２０、３０を同一基板上に容易に混載することができる。

また、このような半導体装置を表示装置に適用した場合、例えば、遮光膜を有する半導体素子を画素スイッチング素子用のＴＦＴ、高速駆動が可能な半導体素子をドライバ回路用のＴＦＴとして利用することで、薄型化やコスト削減を実現することができるため、フルモノリシック型の液晶表示装置等の周辺回路一体型の表示装置に好適に用いることができる。更に、このような半導体装置を集積回路に適用することで、小型化、コスト削減、集積度の向上等を実現することができる。

以下、本実施形態の変形例について説明する。

遮光膜を有する半導体素子は、ボトムゲート型のＴＦＴであってもよい。図３は、実施形態１の別の半導体装置に備えられた遮光膜を有する半導体素子を示す断面模式図である。なお、図１に示した半導体装置と同一の部材については同一の符号を付記し、説明を省略する。図３に示すように、遮光膜２１を有する半導体素子が半導体膜２２の上層にゲート電極を有しない形態であっても、導電性を有する遮光膜２１をゲート電極とすることで、遮光膜２１を備えるボトムゲート型ＴＦＴとしてＴＦＴ５０を利用することができる。

高速駆動が可能な半導体素子は、ボトムゲート型のＴＦＴであってもよい。図４は、実施形態１の別の半導体装置に備えられた高速駆動が可能な半導体素子を示す断面模式図である。なお、図１に示した半導体装置と同一の部材については同一の符号を付記し、説明を省略する。図４に示すように、高速駆動が可能な半導体素子が半導体膜３２の上層にゲート電極を有しない形態であっても、図３に示した遮光膜２１を有するボトムゲート型のＴＦＴ５０と比較して高速駆動が可能なボトムゲート型ＴＦＴとしてＴＦＴ６０を利用することができる。

遮光膜を有する半導体素子は、フォトダイオードであってもよい。図５は、実施形態１の別の半導体装置に備えられた遮光膜を有する半導体素子を示す断面模式図である。なお、図１に示した半導体装置と同一の部材については同一の符号を付記し、説明を省略する。

この場合、図５に示すように、絶縁膜１３上に形成された半導体膜４２は、ｐ型半導体領域４２ａとｎ型半導体領域４２ｃとでｐ型半導体領域４２ａ及びｎ型半導体領域４２ｃよりも不純物濃度が低い低不純物濃度領域４２ｂを挟持したＰＩＮ構造を有する。このような構造を有する半導体膜４２は、プレーナ型のフォトダイオード４０として機能させることができる。また、フォトダイオード４０の上層には、キャップ膜１５、層間絶縁膜１６、１７が基板１１側からこの順に形成される。更に、ｐ型半導体領域４２ａ及びｎ型半導体領域４２ｃはコンタクトホールを介して配線１８に電気的に接続されている。そして、配線１８及び層間絶縁膜１７を覆うように有機膜１９が形成されている。図５に示すように、半導体膜４２の下層には基板１１側からの光４３を遮光するための遮光膜４１が配置されているため、フォトダイオード４０は基板１１とは逆側からの光４４のみを検知することができる。

以下、フォトダイオード４０の製造方法について説明する。
まず、基板１１上に、導電膜をスパッタ法により形成した後、フォトリソ工程により導電膜を所望の形状にパターニングすることによって、膜厚７０〜３００ｎｍ（好ましくは１００〜２００ｎｍ）の遮光膜４１を形成する。遮光膜４１の材質としては、例えば、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、又は、これら高融点金属を主成分とする合金材料若しくは化合物材料を用いることができる。遮光膜４１は基板１１を平面視したときに少なくとも低不純物濃度領域４２ｂと重なればよいが、基板１１側からの光４３をフォトダイオート４０が検知することを確実に抑制するという観点からは、半導体膜４２全体が遮光膜４１と重なることが好ましい。

次に、上述の方法を用いて絶縁膜１２、１３を形成した後、島状の半導体膜４２をパターン形成する。まず、スパッタ法、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法又はプラズマＣＶＤ法によって非晶質半導体膜を成膜した後、エキシマレーザアニール法等で非晶質半導体膜を結晶化させることで多結晶半導体膜を形成する。その後、得られた多結晶半導体膜をフォトリソ工程により所望の形状にパターニングすることで、膜厚２０〜１００ｎｍ（好ましくは３０〜７０ｎｍ）の半導体膜４２を形成することができる。なお、半導体膜４２の材質としては特に限定されず、半導体膜２２、３２と同様のものを用いてもよいし、異なるものを用いてもよい。

次に、上述の方法を用いて半導体膜４２上に絶縁膜１４、キャップ膜１５をこの順に形成した後、半導体膜４２にｐ型半導体領域４２ａ及びｎ型半導体領域４２ｃを形成する。まず、ｐ型半導体領域４２ａを形成しない領域の半導体膜４２と重なる絶縁膜１４上にフォトレジストを形成する。続いて、このフォトレジストをマスクとして、半導体膜４２に自己整合的にボロン（Ｂ）等のＩＩＩ族元素をイオン注入法又はイオンドーピング法によりドーピング（ｐ型半導体領域用高濃度ドーピング）する。ｐ型半導体領域用高濃度ドーピングは、上述したソース・ドレイン用高濃度ドーピングと同様の条件で行えばよい。また、半導体膜４２のｐ型半導体領域用高濃度ドーピングが行われた領域における不純物濃度も、上述したソース・ドレイン用高濃度ドーピングが行われた領域の不純物濃度と同程度であればよい。次に、ｐ型半導体領域用高濃度ドーピングに用いたフォトレジストを除去した後、ｎ型半導体領域４２ｃを形成しない領域の半導体膜４２と重なる絶縁膜１４上にフォトレジストを新たに形成する。続いて、このフォトレジストをマスクとして、半導体膜４２に自己整合的にリン（Ｐ）等の第Ｖ族元素をイオン注入法又はイオンドーピング法によりドーピング（ｎ型半導体領域用高濃度ドーピング）する。ｎ型半導体領域用高濃度ドーピングは、上述したソース・ドレイン用高濃度ドーピングと同様の条件で行えばよい。また、半導体膜４２のｎ型半導体領域用高濃度ドーピングが行われた領域における不純物濃度も、上述したソース・ドレイン用高濃度ドーピングが行われた領域の不純物濃度と同程度であればよい。その後、ｎ型半導体領域用高濃度ドーピングで用いたフォトレジストを除去した後、上述した半導体膜２２、３２の活性化と同様の条件で半導体膜４２を活性化することで、半導体膜４２にｐ型半導体領域４２ａとｎ型半導体領域４２ｃとが形成される。これにより、ｐ型半導体領域用高濃度ドーピング及びｎ型半導体領域用高濃度ドーピングが行われていない領域の半導体膜４２を低不純物濃度領域４２ｂとして規定することができる。このように、ｐ型半導体領域用高濃度ドーピング及びｎ型半導体領域用高濃度ドーピングをソース・ドレイン用高濃度ドーピングと同様の条件で行うとともに、半導体膜４２の活性化を半導体膜２２、３２の活性化と同様の条件で行うことで、製造工程の複雑化を抑制し、フォトダイオード４０を備える半導体装置の生産性を高めることができる。なお、低不純物濃度領域４２ｂは、ｐ型半導体領域４２ａ及びｎ型半導体領域４２ｃよりも不純物濃度が低い領域であればよく、不純物がドーピングされていない領域であってもよいし、上述したチャネルドーピングと同程度のドーピングが行われた領域であってもよい。低不純物濃度領域４２ｂを上述したチャネルドーピングと同程度のドーピングが行われた領域とする場合には、キャップ膜１５を形成する工程までを上述したＴＦＴ２０、３０の製造工程と共通で行うことが可能となるため、製造工程の複雑化をより抑制し、フォトダイオード４０を備える半導体装置の生産性をより高めることができる。なお、低不純物濃度領域４２ｂは、不純物を含まない真性半導体領域であってもよい。

その後、上述したように層間絶縁膜１６、１７、コンタクトホール、配線１８及び有機膜１９の形成工程をこの順に経て、実施形態１の別の半導体装置を作製することができる。

以上説明したように、実施形態１の別の半導体装置によれば、遮光膜４１を有する半導体素子であるフォトダイオード４０においては、遮光膜４１と半導体膜４２との間に絶縁膜１２、１３が積層された厚い絶縁膜を配置することができるため、遮光膜４１及び半導体膜４２の間隔を容易に大きくすることができる。したがって、図１で示したＴＦＴ３０等の高速駆動が可能な半導体素子と組み合わせることにより、遮光膜４１を備える半導体素子であるフォトダイオード４０と高速駆動が可能な半導体素子とを同一基板上に容易に混載することができる。

以上、実施形態１として、基板１１上に遮光膜を有する半導体素子と高速駆動が可能な半導体素子とを混載する形態について説明したが、本発明はこれに限定されず、別の半導体素子を更に混載してもよい。図６は、実施形態１の別の半導体装置に備えられた別の半導体素子を示す断面模式図である。なお、図１に示した半導体装置と同一の部材については同一の符号を付記し、説明を省略する。図６に示すように、実施形態１の半導体装置は、絶縁膜１３上に半導体膜５２を形成し、絶縁膜１４上にゲート電極５３を形成することで、一般的なトップゲート型ＴＦＴであるＴＦＴ７０を更に混載することができる。

実施形態１の半導体装置を示す断面模式図である。 遮光膜に印加する電位信号を変化させたときのＴＦＴのゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を示すグラフである。 実施形態１の別の半導体装置に備えられた遮光膜を有する半導体素子を示す断面模式図である。 実施形態１の別の半導体装置に備えられた高速駆動が可能な半導体素子を示す断面模式図である。 、実施形態１の別の半導体装置に備えられた遮光膜を有する半導体素子を示す断面模式図である。 実施形態１の別の半導体装置に備えられた別の半導体素子を示す断面模式図である。 遮光膜を有するＴＦＴの従来の構成を示す断面模式図である。 高速型のＴＦＴの従来の構成を示す断面模式図である。

符号の説明

１１、１２１、１３１：基板
１２、１３、１４、１２３、１２５、１３３、１３５：絶縁膜
１５：キャップ膜
１６、１７：層間絶縁膜
１８：配線
１９：有機膜
２０、３０、５０、６０、７０、１２０、１３０：ＴＦＴ
２１、４１、１２２：遮光膜
２２、３２、４２、５２、１２４、１３４：半導体膜
２３、３１、３３、５３、１２６、１３２、１３６：ゲート電極
４０：フォトダイオード
４２ａ：ｐ型半導体領域
４２ｂ：低不純物濃度領域
４２ｃ：ｎ型半導体領域
４３、４４：光

Claims (11)

1. 基板と、該基板上に並設された第一半導体素子及び第二半導体素子とを備える半導体装置であって、
   該第一半導体素子は、第一半導体膜と、該第一半導体膜よりも該基板側に配置された遮光膜とを有し、
   該第二半導体素子は、第二半導体膜と、該第二半導体膜よりも該基板側に配置された第一ゲート電極とを有し、
   該半導体装置は、該遮光膜及び該第一半導体膜の間に介在し、かつ該第一ゲート電極及び該第二半導体膜の間に介在しない第一絶縁膜と、該遮光膜及び該第一半導体膜の間に介在し、かつ該第一ゲート電極及び該第二半導体膜の間に介在する第二絶縁膜とを有することを特徴とする半導体装置。
2. 前記遮光膜の膜厚は、前記第一ゲート電極の膜厚より大きいことを特徴とする請求項１記載の半導体装置。
3. 前記遮光膜は、導電性を有することを特徴とする請求項１又は２記載の半導体装置。
4. 前記第一半導体素子は、前記第一半導体膜の前記基板とは反対側に設けられた第二ゲート電極と、前記第一半導体膜及び該第二ゲート電極の間に介在する第三絶縁膜とを更に有することを特徴とする請求項１〜３のいずれかに記載の半導体装置。
5. 前記第一半導体膜は、ＰＩＮ構造を有することを特徴とする請求項１〜３のいずれかに記載の半導体装置。
6. 前記第二半導体素子は、前記第二半導体膜の前記基板とは反対側に設けられた第三ゲート電極と、前記第二半導体膜及び該第三ゲート電極の間に介在する第四絶縁膜とを更に有することを特徴とする請求項１〜５のいずれかに記載の半導体装置。
7. 前記第一半導体素子は、前記第一半導体膜の前記基板とは反対側に設けられた第二ゲート電極を更に有し、
   前記第二半導体素子は、前記第二半導体膜の前記基板とは反対側に設けられた第三ゲート電極を更に有し、
   前記半導体装置は、前記第一半導体膜及び該第二ゲート電極の間に介在し、かつ前記第二半導体膜及び該第三ゲート電極の間に介在する第五絶縁膜を更に有することを特徴とする請求項１〜３のいずれかに記載の半導体装置。
8. 前記第一ゲート電極及び前記第二半導体膜の間の静電容量は、前記第三ゲート電極及び前記第二半導体膜の間の静電容量と実質的に等しいことを特徴とする請求項６又は７記載の半導体装置。
9. 前記遮光膜は、金属材料を含むことを特徴とする請求項１〜８のいずれかに記載の半導体装置。
10. 請求項１〜９のいずれかに記載の半導体装置を備えることを特徴とする表示装置。
11. 請求項１〜９のいずれかに記載の半導体装置を備えることを特徴とする集積回路。

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