[go: up one dir, main page]

TW201703192A - 具有虛擬閘極結構之半導體裝置與其製造方法 - Google Patents

具有虛擬閘極結構之半導體裝置與其製造方法 Download PDF

Info

Publication number
TW201703192A
TW201703192A TW104139465A TW104139465A TW201703192A TW 201703192 A TW201703192 A TW 201703192A TW 104139465 A TW104139465 A TW 104139465A TW 104139465 A TW104139465 A TW 104139465A TW 201703192 A TW201703192 A TW 201703192A
Authority
TW
Taiwan
Prior art keywords
gate
width
shallow trench
trench isolation
oxide layer
Prior art date
Application number
TW104139465A
Other languages
English (en)
Other versions
TWI594366B (zh
Inventor
張祐豪
林昌立
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201703192A publication Critical patent/TW201703192A/zh
Application granted granted Critical
Publication of TWI594366B publication Critical patent/TWI594366B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D64/01326—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)

Abstract

本案提供一種半導體裝置與其製造方法。此方法包括以下步驟。首先，提供半導體基板。在主動區域上方形成第一氧化層。形成第一淺溝槽隔離以鄰接主動區域之第一側，形成第二淺溝槽隔離以鄰接主動區域之第二側。在第一淺溝槽隔離、第二淺溝槽隔離及第一氧化層上方形成閘極層。在閘極層上方形成遮罩元件。使用遮罩元件蝕刻閘極層以在第一氧化層上方形成第一閘極，在第一淺溝槽隔離上方形成第一虛擬閘極，及在第二淺溝槽隔離上方形成第二虛擬閘極。其中第一閘極之寬度小於第一虛擬閘極之寬度及第二虛擬閘極之寬度。

Description

具有虛擬閘極結構之半導體裝置
本發明是有關於一種半導體裝置，且特別是有關於一種調整虛擬閘極結構寬度的半導體裝置與其製造方法。
半導體積體電路(integrated circuit；IC)行業已經歷了迅速的增長。IC材料及設計之技術進步已產生了數代的IC，其中每一代都比上一代具有更小更複雜的電路。然而，這些進步已增加了處理及製造IC之複雜性，為了實現這些進步，IC的處理及製造也需要同等的發展。在積體電路的演進過程中，功能密度(亦即每晶片面積中之互連裝置數目)已大幅增加，同時幾何形狀尺寸(亦即藉由製程能產生的最小組件(或線路))已縮小。一般來說，這些縮小的製程透過提高生產效率及降低關連成本來提供一些益處。在尺寸縮小的趨勢中，諸如光學鄰近效應校正(optical proximity correction；OPC)、相移遮罩(phase-shift mask；PSM)，及離軸照明等一些光微影增強技術已經開發來彌補影像誤差或改良影像解析度。
一般而言，諸如金屬氧化物半導體(metal oxide semiconductor；MOS)裝置之半導體裝置由閘極、源極及汲極構造而成。在一些應用中，虛擬閘極設置在閘極附近以均質化由光繞射引起之光學鄰近效應。然而，虛擬閘極可能剝脫及由此損害閘極。因此，現需要解決上述缺陷/問題。
本發明提出一種半導體裝置，包括以下元件。半導體基板包括主動區域，此主動區域具有第一側及與第一側相對之第二側。第一淺溝槽隔離(shallow trench isolation；STI)鄰接主動區域之第一側。第二淺溝槽隔離鄰接主動區域之第二側。第一氧化層，位於主動區域上方。第一閘極位於第一氧化層上方。第一虛擬閘極位於第一淺溝槽隔離上方，其中第一虛擬閘極之寬度大於該第一閘極之寬度。第二虛擬閘極位於第二淺溝槽隔離上方，其中第二虛擬閘極之寬度大於第一閘極之寬度。
在一些實施例中，第一虛擬閘極之寬度及第二虛擬閘極之寬度大於第一閘極之寬度達第一閘極之寬度之2%至20%。
在一些實施例中，第一閘極之寬度實質上處於自38奈米至40.5奈米之一範圍中。
在一些實施例中，第一虛擬閘極及第二虛擬閘極不電性連接至任何主動裝置。
在一些實施例中，半導體裝置，進一步包括以下元件。第三淺溝槽隔離緊鄰第一淺溝槽隔離並且與主動區域相對。第三虛擬閘極位於第三淺溝槽隔離上方，其中第三虛擬閘極之寬度大於第一閘極之寬度。第四淺溝槽隔離緊鄰第二淺溝槽隔離並且與主動區域相對。第四虛擬閘極位於第四淺溝槽隔離上方，其中第四虛擬閘極之寬度大於第一閘極之寬度。
在一些實施例中，半導體裝置進一步包括以下元件。第二氧化層位於主動區域上方。第二閘極位於第二氧化層上方。第三氧化層位於主動區域上方。第三閘極位於第三氧化層上方。
在一些實施例中，第二閘極之一寬度與第一閘極之寬度相同。
在一些實施例中，第三閘極之寬度與第一閘極之寬度相同。
本發明的實施例提出一種用於製造半導體裝置之方法，此方法包括以下步驟。首先，提供半導體基板，此半導體基板包括主動區域，主動區域具有第一側及與第一側相對之第二側。在主動區域上方形成第一氧化層。形成第一淺溝槽隔離(shallow trench isolation；STI)與第二淺溝槽隔離，其中第一淺溝槽隔離鄰接主動區域之第一側，第二淺溝槽隔離鄰接主動區域之第二側。在第一淺溝槽隔離、第二淺溝槽隔離及第一氧化層上方形成閘極層。在閘極層上方形成一遮罩元件。藉由使用遮罩元件蝕刻閘極層以在第一氧 化層上方形成第一閘極、在第一淺溝槽隔離上方形成第一虛擬閘極，及在第二淺溝槽隔離上方形成第二虛擬閘極，其中第一閘極之寬度小於第一虛擬閘極之寬度及第二虛擬閘極之寬度。
在一些實施例中，第一虛擬閘極之寬度及第二虛擬閘極之寬度大於第一閘極之寬度達第一閘極之寬度之2%至20%。
在一些實施例中，第一閘極之寬度實質上處於自38奈米至40.5奈米之一範圍中。
在一些實施例中，第一虛擬閘極及第二虛擬閘極不電性連接至任何主動裝置。
在一些實施例中，在形成閘極層之操作之前，上述的方法進一步包括以下步驟。形成第三淺溝槽隔離及第四淺溝槽隔離，其中第三淺溝槽隔離緊鄰第一淺溝槽隔離及與主動區域相對，第四淺溝槽隔離緊鄰第二淺溝槽隔離並且與主動區域相對。上述蝕刻閘極層之操作進一步在第三淺溝槽隔離上方形成第三虛擬閘極，及在第四淺溝槽隔離上方形成第四虛擬閘極，其中第三虛擬閘極之寬度及第四虛擬閘極之寬度大於第一閘極之寬度。
在一些實施例中，在形成閘極層之前，製造方法進一步包括以下步驟。在主動區域上方形成第二氧化層及第三氧化層。上述蝕刻閘極層之操作進一步在第二氧化層上方形成第二閘極，及在第三氧化層上方形成第三閘極。
在一些實施例中，蝕刻閘極層之操作形成第二 閘極之寬度，此寬度將與第一閘極之寬度相同。
在一些實施例中，蝕刻閘極層之操作形成第三閘極之寬度，此寬度將與第一閘極之寬度相同。
本發明的實施例提出一種半導體裝置，包括以下元件。半導體基板包括一主動區域，此主動區域具有第一側及與第一側相對之第二側。第一淺溝槽隔離(shallow trench isolation，STI)鄰接主動區域之第一側。第二淺溝槽隔離鄰接主動區域之第二側。第一氧化層位於主動區域上方。第一閘極位於第一氧化層上方。第一虛擬閘極位於第一淺溝槽隔離上方，其中第一虛擬閘極之寬度大於第一閘極之寬度。第二虛擬閘極位於第二淺溝槽隔離上方，其中第二虛擬閘極之寬度大於第一閘極之寬度。第三淺溝槽隔離緊鄰第一淺溝槽隔離並且與主動區域相對。第三虛擬閘極位於第三淺溝槽隔離上方，其中第三虛擬閘極之寬度大於第一閘極之寬度。第四淺溝槽隔離緊鄰第二淺溝槽隔離並且與主動區域相對。第四虛擬閘極位於第四淺溝槽隔離上方，其中第四虛擬閘極之寬度大於第一閘極之寬度。第二氧化層位於主動區域上方。第二閘極位於第二氧化層上方，其中第二閘極之寬度與第一閘極之寬度相同。第三氧化層，位於主動區域上方。第三閘極位於第三氧化層上方，其中第三閘極之寬度與第一閘極之寬度相同。
在一些實施例中，第一虛擬閘極之寬度及第二虛擬閘極之寬度大於第一閘極之寬度達第一閘極之寬度之2%至20%。
在一些實施例中，第一閘極之寬度實質上處於自38奈米至40.5奈米之一範圍中。
在一些實施例中，第一虛擬閘極、第二虛擬閘極、第三虛擬閘極及第四虛擬閘極不電性連接至任何主動裝置。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧半導體
101‧‧‧半導體基板
102‧‧‧主動區域
103‧‧‧第一側
104‧‧‧第二側
110‧‧‧第一淺溝槽隔離
112‧‧‧溝槽襯裡
114‧‧‧介電材料
120‧‧‧第二淺溝槽隔離
122‧‧‧溝槽襯裡
124‧‧‧介電材料
130‧‧‧第一氧化層
132‧‧‧第一閘極
134‧‧‧寬度
140‧‧‧第一虛擬閘極
142‧‧‧寬度
150‧‧‧第二虛擬閘極
152‧‧‧寬度
200‧‧‧半導體
201‧‧‧半導體基板
202‧‧‧主動區域
203‧‧‧第一側
204‧‧‧第二側
210‧‧‧第一淺溝槽隔離
212‧‧‧溝槽襯裡
214‧‧‧介電材料
216‧‧‧第一虛擬閘極
218‧‧‧寬度
220‧‧‧第二淺溝槽隔離
222‧‧‧溝槽襯裡
224‧‧‧介電材料
226‧‧‧第二虛擬閘極
228‧‧‧寬度
230‧‧‧第一氧化層
233‧‧‧第一閘極
234‧‧‧寬度
240‧‧‧第二氧化層
243‧‧‧第二閘極
244‧‧‧寬度
250‧‧‧第三氧化層
253‧‧‧第三閘極
254‧‧‧寬度
260‧‧‧第三淺溝槽隔離
262‧‧‧溝槽襯裡
264‧‧‧介電材料
266‧‧‧第三虛擬閘極
268‧‧‧寬度
270‧‧‧第四淺溝槽隔離
272‧‧‧溝槽襯裡
274‧‧‧介電材料
276‧‧‧第四虛擬閘極
278‧‧‧寬度
300‧‧‧半導體裝置
301‧‧‧半導體基板
302‧‧‧主動區域
303‧‧‧第一側
304‧‧‧第二側
310‧‧‧氧化層
311‧‧‧硬質遮罩
312‧‧‧第一氧化層
314‧‧‧第二氧化層
316‧‧‧第三氧化層
320‧‧‧第一淺溝槽隔離
321‧‧‧溝槽
322‧‧‧溝槽襯裡
323‧‧‧介電材料
330‧‧‧第二淺溝槽隔離
331‧‧‧溝槽
332‧‧‧溝槽襯裡
333‧‧‧介電材料
340‧‧‧閘極層
342‧‧‧第一虛擬閘極
344‧‧‧第一閘極
346‧‧‧第二虛擬閘極
350‧‧‧遮罩元件
362‧‧‧第三虛擬閘極
364‧‧‧第四虛擬閘極
366‧‧‧第二閘極
368‧‧‧第三閘極
370‧‧‧第四淺溝槽隔離
400‧‧‧方法
401~406‧‧‧操作步驟
[圖1]是依據本揭露之一些實施例之一半導體裝置之示意性橫剖面圖；[圖2]是依據本揭露之一些實施例之一半導體裝置之示意性橫剖面圖；[圖3A]至[圖3E]是中間階段之示意性橫剖面圖，該等圖式圖示用於依據本揭露之一些實施例製造半導體裝置之一方法；以及[圖4]是用於依據本揭露之一些實施例製造一半導體裝置之一方法之流程圖。
以下揭示內容提供眾多不同的實施例或實例以用於實施本案提供之標的物的不同特徵。下文中描述組件及排列之特定實例以簡化本揭露。該等組件及排列當然僅為實 例，及不意欲進行限制。例如，在下文之描述中，第一特徵在第二特徵上方或之上的形成可包括其中第一特徵與第二特徵以直接接觸方式形成的實施例，及亦可包括其中在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵不直接接觸之實施例。此外，本揭露在多個實例中可重複元件符號及/或字母。此重複用於實現簡化與明晰之目的，及其自身並不規定所論述之多個實施例及/或配置之間的關係。
本揭露之實施例係針對一半導體裝置，如訊號處理裝置或邏輯裝置。此半導體裝置包括至少一個閘極與及一個以上的虛擬閘極，閘極位於虛擬閘極之間。特別的是，虛擬閘極之寬度大於閘極之寬度。因此，虛擬閘極較不可能剝脫而損害閘極，由此改良半導體裝置之良率。
圖1是依據本揭露之一些實施例之一半導體裝置之示意性橫剖面圖。如圖1中所示，半導體100包括半導體基板101、第一淺溝槽隔離(shallow trench isolation；STI)110、第一虛擬閘極140、第二淺溝槽隔離120、第二虛擬閘極150、第一氧化層130與第一閘極132。
在一些實施例中，基板101可包括：基本半導體，該半導體包括晶體、多晶體，或非晶結構之矽或鍺；化合物半導體，該半導體包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，及銻化銦；合金半導體，該半導體包括矽化鍺(SiGe)、磷砷化鎵(GaAsP)、砷銦化鋁(AlInAs)、砷鎵化鋁(AlGaAs)、砷銦化鎵(GaInAs)、磷銦化鎵(GaInP)，及 鎵銦砷磷(GaInAsP)；任何其他適合材料；或上述各者之組合。在一些實施例中，合金半導體基板可具有梯度矽化鍺特徵，其中矽及鍺成分在梯度矽化鍺特徵的不同位置具有不同的比率。在某些實施例中，合金矽化鍺設置在矽基板上方。在其他的實施例中，矽化鍺基板為應變基板。此外，半導體基板101可為絕緣體上之半導體，如絕緣體上矽(silicon on insulator；SOI)，或薄膜電晶體(thin film transistor；TFT)。在一些實施例中，半導體基板101可包括摻雜磊晶層或埋層。在某些實施例中，化合物半導體基板可具有多層結構，或基板可包括多層化合物半導體結構。
半導體基板101包括主動區域102，該主動區域102具有第一側103及相對於第一側103之第二側104。第一淺溝槽隔離110鄰接第一側103，及第二淺溝槽隔離120鄰接第二側104。第一淺溝槽隔離110包括由半導體基板101包圍的溝槽襯裡(trench liner)112，及由溝槽襯裡112包圍的介電材料114。第二淺溝槽隔離120包括溝槽襯裡122及充填第二溝槽(未標註)之介電材料124。在一些實施例中，第一溝槽及第二溝槽具有各自的深度，深度範圍自約100Å至約5000Å。在一些實施例中，溝槽襯裡112及溝槽襯裡122包括氧化矽(SiO2)、氮化矽(例如SiN、Si3N4)，及氮氧化矽(例如SiON)中之至少一者，例如總厚度為約0Å(如若沒有溝槽襯裡)至於200Å之堆疊結構之SiO2/SiN、SiO2/SiON、SiO2/SiN/SiON，或SiO2/SiON/SiN。介電材料114及124可包括氧化矽、二氧化矽、摻雜碳之二氧化 矽、摻雜氮之二氧化矽、摻雜鍺之二氧化矽，或摻雜磷之二氧化矽。熟習該項技術者將理解，也可以使用其他絕緣材料，並將絕緣材料沉積在淺溝槽隔離110及淺溝槽隔離120中，只要這些材料能達到將裝置區域與相鄰區域電絕緣之目的。
第一氧化層130設置在主動區域102上方。在一些實施例中，第一氧化層130包括由熱製程形成之氧化矽(SiO2)。在其他實施例中，第一氧化層130可為高介電常數介電材料。高介電常數介電層可包括氧化鉿(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、上述各者之組合，或其他適合材料。高介電常數介電層可由原子層沉積(atomic layer deposition；ALD)及/或其他適合方法而形成。
第一虛擬閘極140設置在第一淺溝槽隔離110上方。第一電極閘極132在第一氧化層130上方。第二虛擬閘極150在第二淺溝槽隔離120上方。在一些實施例中，虛擬閘極140及150及閘極132具有各自的厚度，該等厚度範圍自約300Å至約1200Å。用於虛擬閘極140及150及閘極132之示例性材料包括多晶矽、矽、金屬，及/或其他適合的材料。第一虛擬閘極140具有寬度142，第一閘極132具有寬度134，及第二虛擬閘極150具有寬度152。特別的是，寬度142及152大於寬度134。因此，虛擬閘極140及150較不可能剝脫而損害閘極132，及由此改良半導體裝置100之良率。在一些實施例中，寬度142及152比寬度134大寬度 134之2%至20%。在一些實施例中，寬度134實質上處於自38奈米至40.5奈米之範圍中。在一些實施例中，虛擬閘極140及150不電性連接至諸如電晶體之任何主動裝置。
圖2是依據本揭露之一些實施例之一半導體裝置之示意性橫剖面圖。如圖2所示，半導體200包括半導體基板201、第一淺溝槽隔離210、第二淺溝槽隔離220、第三淺溝槽隔離260、第四淺溝槽隔離270、第一虛擬閘極216、第二虛擬閘極226、第三虛擬閘極266、第四虛擬閘極276、第一氧化層230、第二氧化層240、第三氧化層250、第一閘極233、第二閘極243，及第三閘極253。
在一些實施例中，基板201可包括：基本半導體，該半導體包括晶體、多晶體，或非晶結構之矽或鍺；化合物半導體，該半導體包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，及銻化銦；合金半導體，該半導體包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP，及GaInAsP；任何其他適合材料；或上述各者之組合。在一些實施例中，合金半導體基板可具有梯度SiGe特徵，其中Si及Ge成分自該梯度SiGe特徵之一個位置處之一個比率變更至另一位置處之另一比率。在某些實施例中，合金SiGe設置在矽基板上方。在替代性實施例中，SiGe基板為應變基板。此外，半導體基板201可為絕緣體上之半導體，如絕緣體上矽(silicon on insulator；SOI)，或薄膜電晶體(thin film transistor；TFT)。在一些實施例中，半導體基板201可包括摻雜磊晶層或埋層。在某些實施例中，化合物半導體基板 可具有多層結構，或基板可包括多層化合物半導體結構。
半導體基板201包括主動區域202，該主動區域202具有第一側203及相對於該第一側203之第二側204。第一淺溝槽隔離210鄰接第一側203，及第二淺溝槽隔離220鄰接第二側204。第三淺溝槽隔離260緊鄰第一淺溝槽隔離210而安置成與與主動區域202相對。第四淺溝槽隔離270緊鄰第二淺溝槽隔離220而安置成與主動區域202相對。在一些實施例中，淺溝槽隔離210、220、260及270具有各自的深度，該等深度範圍自約100Å至約5000Å。淺溝槽隔離210、220、260及270中之每一者包括由半導體基板201在周邊圍封之溝槽襯裡，及由各個溝槽襯裡在周邊圍封之介電材料。在一些實施例中，溝槽襯裡212、222、262及272包括氧化矽(SiO2)、氮化矽(例如SiN、Si3N4)，及氮氧化矽(例如SiON)中之至少一者，例如總厚度為約0Å(如若沒有溝槽襯裡)至約200Å之堆疊結構之SiO2/SiN、SiO2/SiON、SiO2/SiN/SiON，或SiO2/SiON/SiN。介電材料214、224、264及274可包括氧化矽、二氧化矽、摻雜碳之二氧化矽、摻雜氮之二氧化矽、摻雜鍺之二氧化矽，或摻雜磷之二氧化矽。熟習該項技術者將理解，其他絕緣材料可經使用及可沉積在淺溝槽隔離210、220、260及270中，前提是該等材料用於實現將一個裝置區域與相鄰區域電絕緣之目的。
第一氧化層230、第二氧化層240及第三氧化層250設置在主動區域202上方。在一些實施例中，氧化層 230、240及250包括由熱製程形成之氧化矽(SiO2)。在其他實施例中，氧化層230、240及250可為高介電常數介電材料。高介電常數介電層可包括氧化鉿(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、上述各者之組合，或其他適合材料。高介電常數介電層可由原子層沉積(atomic layer deposition；ALD)及/或其他適合方法而形成。
第一虛擬閘極216設置在第一淺溝槽隔離210上方；第二虛擬閘極226設置在第二淺溝槽隔離220上方；第三虛擬閘極266設置在第三淺溝槽隔離260上方；第四虛擬閘極276設置在第四淺溝槽隔離270上方。第一閘極233設置在第一氧化層230上方；第二閘極243設置在第二氧化層240上方；第三閘極253設置在第三氧化層250上方。在一些實施例中，虛擬閘極216、226、266及276及閘極233、243及253具有各自的厚度，該等厚度範圍自約300Å至約1200Å。用於虛擬閘極216、226、266及276及閘極233、243及253之示例性材料包括多晶矽、矽、金屬，及/或其他適合材料。虛擬閘極216、226、266及276分別具有寬度218、228、268及278。閘極233、243及253分別具有寬度234、244及254。特別的是，寬度218、228、268及278大於寬度234、244及254。因此，虛擬閘極216、226、266及276較不可能剝脫而損害閘極233、243及253，及由此改良半導體裝置200之良率。在一些實施例中，寬度234、244及254與彼此相同。在一些實施例中，寬度234、244及254 實質上處於自38奈米至40.5奈米之範圍中。在一些實施例中，寬度218、228、268及278比寬度234(或243、254)多了寬度234(或244、254)之2%至20%。在一些實施例中，虛擬閘極216、226、266及276不電性連接至諸如電晶體之任何主動裝置。
圖3A至圖3D是中間階段之示意性橫剖面圖，該等圖式圖示用於依據本揭露之一些實施例製造半導體裝置300之一方法。應理解，圖3A至圖3D僅為代表性的，及不意欲限制本發明。例如，將理解，在任意的中間階段之前、之後及/或期間可執行額外操作。此外，半導體裝置300可包括多個裝置及特徵，如額外電晶體、電阻器、電容器、二極體、熔絲，等等，但半導體裝置300經簡化以便更佳地理解本揭露之發明概念。
請參照圖3A，該圖提供半導體基板301。半導體基板301包括主動區域302，該主動區域302具有第一側303及相對於第一側303之第二側304。氧化層310形成在主動區域302上方。第一淺溝槽隔離320經形成以鄰接第一側303，及第二淺溝槽隔離330經形成以鄰接第二側304。在一些實施例中，形成氧化層310及形成淺溝槽隔離320及330之操作是一起執行的。氧化層310、淺溝槽隔離320及淺溝槽隔離330之示例性形成製程簡短地論述如下。
首先，氧化層310形成於半導體基板301上。在一些實施例中，氧化層310具有一厚度，該厚度範圍自約50Å至約300Å。然後，硬質遮罩311形成於氧化層310上。 在一些實施例中，硬質遮罩311利用氮化矽藉由低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)製程而形成。例如，包括二氯矽烷(DCS或SiH2Cl2)、雙(三級丁胺)矽烷(BTBAS或C8H22N2Si)，及二矽烷(DS或Si2H6)之前驅物用於CVD製程以形成硬質遮罩311。在一些實施例中，硬質遮罩311具有一厚度，該厚度範圍自約400Å至約1500Å。
隨後，形成溝槽321及331(由淺溝槽隔離320及330佔用之空間)。形成溝槽321及331時涉及光阻劑沉積、微影術及抗蝕劑顯影、蝕刻，及蝕刻後移除抗蝕劑。在一些實施例中，包括例如Cl2、HBR及O2之蝕刻化學品用以乾式蝕刻半導體基板301以形成溝槽321及331。隨後，形成符合溝槽321及331形狀的溝槽襯裡322及332。在一些實施例中，溝槽襯裡322及332包括氧化矽(SiO2)、氮化矽(例如SiN、Si3N4)，及氮氧化矽(例如SiON)中之至少一者，例如總厚度為約0Å(如若沒有溝槽襯裡)至約200Å之堆疊結構之SiO2/SiN、SiO2/SiON、SiO2/SiN/SiON，或SiO2/SiON/SiN。襯裡氧化物可藉由使用氧氣或含氧的氣體混合物以氧化溝槽321及331開口表面上之矽，利用氧化作用而形成。例如，溝槽襯裡322及332可藉由在氧環境中在自約900℃至約1100℃之溫度下氧化所曝露之矽而形成。可在沉積溝槽襯裡322及332之後執行退火製程，以防止由於氧化製程而出現晶體缺陷。
隨後，將介電材料323及333分別填入溝槽321 及331之其餘部分。介電材料323及333可包括氧化矽、二氧化矽、摻雜碳之二氧化矽、摻雜氮之二氧化矽、摻雜鍺之二氧化矽，或摻雜磷之二氧化矽。熟習該項技術者將理解，也可使用其他絕緣材料，並將絕緣材料沉積在淺溝槽隔離320及淺溝槽隔離330中，前提是該等材料能實現將裝置區域與相鄰區域電絕緣之目的。介電材料323及333之充填可藉由使用高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition；HDCVD)來執行。然而，亦可使用諸如高深寬比製程(high aspect-ratio process；HARP)、亞大氣化學汽相沉積(sub-atmospheric CVD；SACVD)及旋塗法之其他常用方法。然後，執行化學機械研磨(chemical mechanical polish；CMP)以移除硬質遮罩311上方多餘之介電材料。接著，移除硬質遮罩311。
請參照圖3B，閘極層340隨後形成在第一淺溝槽隔離320、第二淺溝槽隔離330及氧化層310上方。在一些實施例中，閘極層340由多晶矽組成，該多晶矽之厚度範圍自約300Å至約1200Å。接著，遮罩元件350形成在閘極層340上方。遮罩元件350可包括感光材料(例如光阻劑)。遮罩元件350可藉由形成光阻劑層而形成，例如藉由旋塗塗覆光阻劑，隨後使用適合之微影方法對光阻劑進行圖案化。在一些實施例中，微影方法包括將光阻劑曝露於一圖案(使用適合之輻射源)、使曝露之光阻劑顯影、烘焙製程、清潔製程，及/或其他適合的操作。在圖3B之實施例中，遮罩元件350已被圖案化，並且遮罩元件350之圖案具有寬度W1、 W2及W3，其中寬度W2及W3大於寬度W1。
請參照圖3C，使用遮罩元件350蝕刻閘極層340以在氧化層310上方形成第一閘極344、在第一淺溝槽隔離320上方形成第一虛擬閘極342，及在第二淺溝槽隔離330上方形成第二虛擬閘極346。蝕刻可包括乾式蝕刻(例如反應性離子蝕刻、濺射、氣相蝕刻)、電漿蝕刻，及/或其他適合之蝕刻製程。值得注意的是，第一閘極344之寬度W1小於第一虛擬閘極342之寬度W2及第二虛擬閘極346之寬度W3。因此，第一虛擬閘極342及第二虛擬閘極346較不容易剝脫。在一些實施例中，寬度W1實質上處於自38奈米至40.5奈米之範圍中。在一些實施例中，寬度W2及寬度W3比寬度W1多了寬度W1之2%至20%。接著，移除遮罩元件350，並且圖案化氧化層310以形成第一氧化層312(請參照圖3D)。
請參照圖3E，在一些實施例中，半導體裝置300在主動區域302中具有多個閘極，在主動區域302之兩側也具有多個虛擬閘極。例如，在形成閘極層340之前，第三淺溝槽隔離360緊鄰第一淺溝槽隔離320形成，並且與主動區域302相對。第四淺溝槽隔離370緊鄰第二淺溝槽隔離330形成，並且與主動區域302相對。上述蝕刻閘極層340之操作亦在第三淺溝槽隔離360上方形成第三虛擬閘極362，在第四淺溝槽隔離370上方形成第四虛擬閘極364，在氧化層310上方形成第二閘極366，並且在氧化層310上方形成第三閘極368。氧化層310經圖案化以形成第一氧化層312、 第二氧化層314及第三氧化層316。在一些實施例中，第三虛擬閘極362之寬度及第四虛擬閘極364之寬度大於第一閘極344之寬度。在一些實施例中，第二閘極366之寬度及第三閘極368之寬度與第一閘極344之寬度相同。在一些實施例中，虛擬閘極362及364不電性連接至諸如電晶體之任何主動裝置。
應理解的是，在圖3A至圖3E之中間階段之前、之後及/或期間可執行額外操作。例如，側壁間隔物(sidewall spacer)可在虛擬閘極342、346、362及364上產生。虛擬閘極342、346、362及364可被蝕刻且替代為金屬，此金屬在本案中亦被稱作虛擬閘極。
請參照圖4與圖3A至圖3D，圖4是依據本揭露之一些實施例所繪示的製造半導體裝置的方法流程圖。方法400自操作步驟401開始，在該步驟中，提供半導體基板301。半導體基板301包括主動區域302，該主動區域302具有第一側303及相對於該第一側303之第二側304。在操作步驟402中，第一氧化層310/312在主動區域302上方形成。在操作步驟403中，第一淺溝槽隔離320經形成以鄰接主動區域302之第一側303，第二淺溝槽隔離330經形成以鄰接主動區域302之第二側304。在操作步驟404中，閘極層340在第一淺溝槽隔離320、第二淺溝槽隔離310及第一氧化層310/312上方形成。在操作步驟405中，遮罩元件350在閘極層340上方形成。在操作步驟406中，使用遮罩元件350蝕刻閘極層340以在第一氧化層310/312上方形成第一 閘極344、在第一淺溝槽隔離320上方形成第一虛擬閘極342，並且在第二淺溝槽隔離330上方形成第二虛擬閘極346。特別的是，第一閘極344之寬度W1小於第一虛擬閘極342之寬度W2及第二虛擬閘極346之寬度W3。
一些實施例提供了一種半導體裝置。此半導體裝置包括半導體基板、第一淺溝槽隔離、第二淺溝槽隔離、第一氧化層、第一閘極、第一虛擬閘極及第二虛擬閘極。半導體基板具有主動區域，該主動區域具有第一側及相對於該第一側之第二側。第一淺溝槽隔離鄰接主動區域之第一側，及第二淺溝槽隔離鄰接主動區域之第二側。第一氧化層在主動區域上方，第一電極閘極在第一氧化層上方。第一虛擬閘極在第一淺溝槽隔離上方，第二虛擬閘極在第二淺溝槽隔離上方。特別的是，第一虛擬閘極之寬度及第二虛擬閘極之寬度大於第一閘極之寬度。
一些實施例提供了用於製造半導體裝置之方法，此方法包括以下步驟。首先，提供包括主動區域之半導體基板，此主動區域具有第一側及相對於該第一側之第二側。第一氧化層在主動區域上方形成。第一淺溝槽隔離經形成以鄰接主動區域之第一側，第二淺溝槽隔離經形成以鄰接主動區域之第二側。閘極層在第一淺溝槽隔離、第二淺溝槽隔離及第一氧化層上方形成。遮罩元件在閘極層上方形成。使用遮罩元件蝕刻閘極層以在第一氧化層上方形成第一閘極，在第一淺溝槽隔離上方形成第一虛擬閘極，並且在第二淺溝槽隔離上方形成第二虛擬閘極。第一閘極之寬度小於第 一虛擬閘極之寬度及第二虛擬閘極之寬度。
一些實施例提供了一種半導體裝置。此半導體裝置包括半導體基板、四個淺溝槽隔離、三個氧化層、三個閘極，及四個虛擬閘極。半導體基板具有主動區域，此主動區域具有第一側及相對於該第一側之第二側。第一淺溝槽隔離鄰接主動區域之第一側，第二淺溝槽隔離鄰接主動區域之第二側。第三淺溝槽隔離緊鄰第一淺溝槽隔離並且與主動區域相對。第四淺溝槽隔離緊鄰第二淺溝槽隔離並且與主動區域相對。虛擬閘極分別在各個淺溝槽隔離上形成。氧化層在主動區域上方，閘極分別在氧化層上方。特別的是，虛擬閘極之寬度大於閘極之寬度，及閘極之寬度與彼此相同。
儘管已詳細描述實施例及其優勢，但應理解，可在不脫離如所附專利申請範圍定義的實施例之精神及範疇之情況下，在本案中進行多個變更、取代，及更動。此外，本申請案之範疇並非意欲限定於本說明書中所述之物質、手段、方法及步驟之製程、機器、製造及組成的特定實施例。熟習該項技術者將根據本揭露而易於瞭解，可根據本揭露利用目前現有或待日後開發之物質、手段、方法，或步驟之製程、機器、製造、組成，上述各者與本案中所述之對應實施例執行實質上相同之功能或達到實質上相同之結果。因此，所附申請專利範圍意欲在其範疇內包括物質、手段、方法，或步驟之該種製程、機器、製造、組成。此外，每一專利申請範圍請求項構成一單獨實施例，及多個請求項與實施例之組合符合本揭露之範疇。
100‧‧‧半導體
101‧‧‧半導體基板
102‧‧‧主動區域
103‧‧‧第一側
104‧‧‧第二側
110‧‧‧第一淺溝槽隔離
112‧‧‧溝槽襯裡
114‧‧‧介電材料
120‧‧‧第二淺溝槽隔離
122‧‧‧溝槽襯裡
124‧‧‧介電材料
130‧‧‧第一氧化層
132‧‧‧第一閘極
134‧‧‧寬度
140‧‧‧第一虛擬閘極
142‧‧‧寬度
150‧‧‧第二虛擬閘極
152‧‧‧寬度

Claims (20)

  1. 一種半導體裝置，包括：一半導體基板，包括一主動區域，該主動區域具有一第一側及與該第一側相對之一第二側；一第一淺溝槽隔離(shallow trench isolation；STI)，鄰接該主動區域之該第一側；一第二淺溝槽隔離，鄰接該主動區域之該第二側；一第一氧化層，位於該主動區域上方；一第一閘極，位於該第一氧化層上方；一第一虛擬閘極，位於該第一淺溝槽隔離上方，其中該第一虛擬閘極之一寬度大於該第一閘極之一寬度；以及一第二虛擬閘極，位於該第二淺溝槽隔離上方，其中該第二虛擬閘極之一寬度大於該第一閘極之該寬度。
  2. 如請求項1所述之半導體裝置，其中該第一虛擬閘極之該寬度及該第二虛擬閘極之該寬度大於該第一閘極之該寬度達該第一閘極之該寬度之2%至20%。
  3. 如請求項1所述之半導體裝置，其中該第一閘極之該寬度實質上處於自38奈米至40.5奈米之一範圍中。
  4. 如請求項1所述之半導體裝置，其中該第 一虛擬閘極及該第二虛擬閘極不電性連接至任何主動裝置。
  5. 如請求項1所述之半導體裝置，進一步包括：一第三淺溝槽隔離，緊鄰該第一淺溝槽隔離並且與該主動區域相對；一第三虛擬閘極，位於該第三淺溝槽隔離上方，其中該第三虛擬閘極之一寬度大於該第一閘極之該寬度；一第四淺溝槽隔離，緊鄰該第二淺溝槽隔離並且與該主動區域相對；以及一第四虛擬閘極，位於該第四淺溝槽隔離上方，其中該第四虛擬閘極之一寬度大於該第一閘極之該寬度。
  6. 如請求項5所述之半導體裝置，進一步包括：一第二氧化層，位於該主動區域上方；一第二閘極，位於該第二氧化層上方；一第三氧化層，位於該主動區域上方；以及一第三閘極，位於該第三氧化層上方。
  7. 如請求項6所述之半導體裝置，其中該第二閘極之一寬度與該第一閘極之該寬度相同。
  8. 如請求項7所述之半導體裝置，其中該第三閘極之一寬度與該第一閘極之該寬度相同。
  9. 一種用於製造一半導體裝置之方法，該方法包括以下步驟：提供一半導體基板，該半導體基板包括一主動區域，該主動區域具有一第一側及與該第一側相對之一第二側；在該主動區域上方形成一第一氧化層；形成一第一淺溝槽隔離(shallow trench isolation；STI)與一第二淺溝槽隔離，其中該第一淺溝槽隔離鄰接該主動區域之該第一側，並且該第二淺溝槽隔離鄰接該主動區域之該第二側；在該第一淺溝槽隔離、該第二淺溝槽隔離及該第一氧化層上方形成一閘極層；在該閘極層上方形成一遮罩元件；藉由使用該遮罩元件蝕刻該閘極層以在該第一氧化層上方形成一第一閘極、在該第一淺溝槽隔離上方形成一第一虛擬閘極，及在該第二淺溝槽隔離上方形成一第二虛擬閘極，其中該第一閘極之一寬度小於該第一虛擬閘極之一寬度及該第二虛擬閘極之一寬度。
  10. 如請求項9所述之方法，其中該第一虛擬閘極之該寬度及該第二虛擬閘極之該寬度大於該第一閘極之該寬度達該第一閘極之該寬度之2%至20%。
  11. 如請求項9所述之方法，其中該第一閘極之該寬度實質上處於自38奈米至40.5奈米之一範圍中。
  12. 如請求項9所述之方法，其中該第一虛擬閘極及該第二虛擬閘極不電性連接至任何主動裝置。
  13. 如請求項9所述之方法，其中在形成該閘極層之該操作之前，該方法進一步包括以下步驟：形成一第三淺溝槽隔離及一第四淺溝槽隔離，該第三淺溝槽隔離緊鄰該第一淺溝槽隔離並與該主動區域相對，該第四淺溝槽隔離緊鄰該第二淺溝槽隔離並與該主動區域相對，其中蝕刻該閘極層之該操作進一步在該第三淺溝槽隔離上方形成一第三虛擬閘極，及在該第四淺溝槽隔離上方形成一第四虛擬閘極，其中該第三虛擬閘極之一寬度及該第四虛擬閘極之一寬度大於該第一閘極之該寬度。
  14. 如請求項13所述之方法，其中在形成該閘極層之前，該製造方法進一步包括以下步驟：在該主動區域上方形成一第二氧化層及一第三氧化層；其中蝕刻該閘極層之該操作進一步在該第二氧化層 上方形成一第二閘極，及在該第三氧化層上方形成一第三閘極。
  15. 如請求項14所述之方法，其中蝕刻該閘極層之該操作形成該第二閘極之一寬度，使該第二閘極的該寬度將與該第一閘極之該寬度相同。
  16. 如請求項15所述之方法，其中蝕刻該閘極層之該操作形成該第三閘極之一寬度，使該第三閘極的該寬度將與該第一閘極之該寬度相同。
  17. 一種半導體裝置，包括：一半導體基板，包括一主動區域，該主動區域具有一第一側及與該第一側相對之一第二側；一第一淺溝槽隔離(shallow trench isolation；STI)，鄰接該主動區域之該第一側；一第二淺溝槽隔離，鄰接該主動區域之該第二側；一第一氧化層，位於該主動區域上方；一第一閘極，位於該第一氧化層上方；一第一虛擬閘極，位於該第一淺溝槽隔離上方，其中該第一虛擬閘極之一寬度大於該第一閘極之一寬度；一第二虛擬閘極，位於該第二淺溝槽隔離上方，其中該第二虛擬閘極之一寬度大於該第一閘極之該寬度；一第三淺溝槽隔離，緊鄰該第一淺溝槽隔離並且與該 主動區域相對；一第三虛擬閘極，位於該第三淺溝槽隔離上方，其中該第三虛擬閘極之一寬度大於該第一閘極之該寬度；一第四淺溝槽隔離，緊鄰該第二淺溝槽隔離並且與該主動區域相對；一第四虛擬閘極，位於該第四淺溝槽隔離上方，其中該第四虛擬閘極之一寬度大於該第一閘極之該寬度；一第二氧化層，位於該主動區域上方；一第二閘極，位於該第二氧化層上方，其中該第二閘極之一寬度與該第一閘極之該寬度相同；一第三氧化層，位於該主動區域上方；以及一第三閘極，位於該第三氧化層上方，其中該第三閘極之一寬度與該第一閘極之該寬度相同。
  18. 如請求項17所述之半導體裝置，其中該第一虛擬閘極之該寬度及該第二虛擬閘極之該寬度大於該第一閘極之該寬度達該第一閘極之該寬度之2%至20%。
  19. 如請求項17所述之半導體裝置，其中該第一閘極之該寬度實質上處於自38奈米至40.5奈米之一範圍中。
  20. 如請求項17所述之半導體裝置，其中該第一虛擬閘極、該第二虛擬閘極、該第三虛擬閘極及該第 四虛擬閘極不電性連接至任何主動裝置。
TW104139465A 2015-02-13 2015-11-26 具有虛擬閘極結構之半導體裝置與其製造方法 TWI594366B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/622,503 US9362275B1 (en) 2015-02-13 2015-02-13 Semiconductor device with dummy gate structures

Publications (2)

Publication Number Publication Date
TW201703192A true TW201703192A (zh) 2017-01-16
TWI594366B TWI594366B (zh) 2017-08-01

Family

ID=56083226

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104139465A TWI594366B (zh) 2015-02-13 2015-11-26 具有虛擬閘極結構之半導體裝置與其製造方法

Country Status (3)

Country Link
US (1) US9362275B1 (zh)
KR (1) KR101780124B1 (zh)
TW (1) TWI594366B (zh)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003017390A (ja) * 2001-06-29 2003-01-17 Toshiba Corp パターン形成方法及びパターン形成に用いるマスク
US7701034B2 (en) * 2005-01-21 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy patterns in integrated circuit fabrication
JP2007123442A (ja) * 2005-10-26 2007-05-17 Matsushita Electric Ind Co Ltd 半導体回路装置、その製造方法及びそのシミュレーション方法
KR100842918B1 (ko) * 2007-05-11 2008-07-02 주식회사 하이닉스반도체 반도체 장치의 더미 게이트 패턴 형성 방법
US8159009B2 (en) * 2009-11-19 2012-04-17 Qualcomm Incorporated Semiconductor device having strain material
US8618610B2 (en) * 2009-12-31 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy pattern design for thermal annealing
US8350253B1 (en) * 2010-01-29 2013-01-08 Xilinx, Inc. Integrated circuit with stress inserts
US8097925B2 (en) * 2010-03-26 2012-01-17 Altera Corporation Integrated circuit guard rings
US8455180B2 (en) * 2010-10-29 2013-06-04 Texas Instruments Incorporated Gate CD control using local design on both sides of neighboring dummy gate level features
US8455354B2 (en) * 2011-04-06 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Layouts of POLY cut openings overlapping active regions
US8643069B2 (en) * 2011-07-12 2014-02-04 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US9202914B2 (en) * 2012-03-14 2015-12-01 United Microelectronics Corporation Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
KR101780124B1 (ko) 2017-10-10
TWI594366B (zh) 2017-08-01
KR20160100212A (ko) 2016-08-23
US9362275B1 (en) 2016-06-07

Similar Documents

Publication Publication Date Title
US8766363B2 (en) Method and structure for forming a localized SOI finFET
CN101714518B (zh) 半导体装置的制造方法
CN101789397B (zh) 半导体装置的制造方法
US8987823B2 (en) Method and structure for forming a localized SOI finFET
TWI579904B (zh) 製造ｆｉｎｆｅｔ裝置的方法
TWI419264B (zh) 製造半導體裝置的方法
TWI573267B (zh) 半導體裝置與製作非平面電路裝置的方法
TWI566303B (zh) 半導體裝置及非平面電路裝置之製造方法
TWI534988B (zh) 半導體元件與其製作方法
US9601492B1 (en) FinFET devices and methods of forming the same
US9356120B2 (en) Metal gate transistor and method for tuning metal gate profile
CN106952874B (zh) 多阈值电压鳍式晶体管的形成方法
TW201349355A (zh) 形成用於半導體設備之取代閘極結構的方法
CN106847685A (zh) 高k金属栅晶体管的形成方法
CN106158958A (zh) 具有源极/漏极覆盖层的FinFET
WO2011079604A1 (zh) 一种半导体器件及其制造方法
US9691867B2 (en) Semiconductor device including spacers having different dimensions
US20160086952A1 (en) Preventing epi damage for cap nitride strip scheme in a fin-shaped field effect transistor (finfet) device
TWI594366B (zh) 具有虛擬閘極結構之半導體裝置與其製造方法
JP2006032648A (ja) パターン形成方法を含む半導体装置の製造方法
CN103165534A (zh) Cmos晶体管金属栅极的制作方法