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TWI566303B - 半導體裝置及非平面電路裝置之製造方法 - Google Patents

半導體裝置及非平面電路裝置之製造方法 Download PDF

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TWI566303B
TWI566303B TW104111742A TW104111742A TWI566303B TW I566303 B TWI566303 B TW I566303B TW 104111742 A TW104111742 A TW 104111742A TW 104111742 A TW104111742 A TW 104111742A TW I566303 B TWI566303 B TW I566303B
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江國誠
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台灣積體電路製造股份有限公司
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Description

半導體裝置及非平面電路裝置之製造方法
本發明係關於積體電路製作技術，且特別是關於一種半導體裝置及非平面電路裝置之製造方法。
為了追求更高的元件密度、更佳的表現及更低的成本，半導體工業已演進至奈米技術製程節點。僅管於材料與製程方面已有突破性的演進，然而於如金氧半導體場效電晶體(MOSFET)之傳統平面型元件的微縮仍遭遇挑戰。為了克服此些挑戰，電路設計者展望新穎結構以提供更佳表現。研究途徑之一為三維設計(three-dimensional designs)的研究，例如類鰭型場效電晶體(fin-like field effect transistor)。鰭型場效電晶體可想像為突出於基板且位於閘極內之一傳統平坦元件。傳統之鰭型場效電晶體(FinFET)的製作係關於自一基板向上延伸之一薄的”鰭部”(或鰭結構)。場效電晶體之一通道係形成於此垂直之鰭部內，而閘極係形成(例如環繞)於鰭部之通道區上。環繞鰭部而包覆閘極增加了通道區與閘極之間的接觸區，且可使得閘極自多側控制通道。其可採用多種方法實施，且於於部分應用中，鰭型場效電晶體提供了減少之短通道效應、減少之漏電流、與更高電流量等特點。換句話說，其可較平面裝置(planar device)更快、更小與更有效率。
然而，基於鰭型場效電晶體與其他非平面裝置(nonplanar device)內之固有複雜性，用於製作平面電晶體(planar transistor)之多種技術並無法適用於非平面裝置的製作。舉例來說，由於不同類型半導體的不同晶格結構，於一元素態半導體基板上形成一化合物半導體通道之傳統技術便可能造成不期望之通道應變及/或晶格缺陷。同樣地，傳統技術並無法於通道區與基板之間有效地形成一化合物半導體氧化物(compound semiconductor oxide)或其他絕緣元件(insulating feature)。因此，當目前製造技術已逐漸適用於平面裝置時，為了持續地符合增加中的設計需求，便須要更進一步的發展。
依據一實施例，本發明提供了一種半導體裝置，包括：一基板；以及一鰭結構，形成於該基板上，其中該鰭結構包括：設置於該基板之一表面之上之相對之數個源極/汲極區；一通道區，設置於該相對之該些源極/汲極區之間且設置於該基板之該表面上；以及一埋設層，設置於該通道區與該基板之間，其中該埋設層包括一化合物半導體氧化物。
依據另一實施例，本發明提供了一種半導體裝置，包括：一基板；一NMOS鰭型場效電晶體，位於該基板上，其中該NMOS鰭型場效電晶體包括：一第一絕緣層，具有一第一組成物並形成於該基板上；以及一N通道區，形成於該第一絕緣層上，使得該第一絕緣層電性隔離該N通道區與該基板；以及一PMOS鰭型場效電晶體，位於該基板上，其中該PMOS鰭型場效電晶體包括：一第二絕緣層，形成於該基板上，具有 不同於該第一組成物之一第二組成物；以及一P通道區，形成於該第二絕緣層上，使得該第二絕緣層電性隔離該P通道區與該基板。
依據又一實施例，本發明提供了一種非平面電路裝置之製造方法，包括：提供具有用於第一類型之一第一裝置之一第一鰭結構以及用於一第二類型之第二裝置之一第二鰭結構之一工件，其中該第一鰭結構與該第二鰭結構分別包括：設置於一基板上之一埋設層以及設置於該埋設層上之一半導體層；基於該第一類型之第一裝置，於該第一鰭結構之該埋設層處施行一氧化製程；磊晶成長該第一裝置之一源極/汲極元件於該第一鰭結構之一源極/汲極區內；以及形成該第一裝置之一閘結構於位於該第一鰭結構之一通道區之上。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
100‧‧‧工件
102‧‧‧基板
104‧‧‧鰭結構
106‧‧‧鰭型場效電晶體
108‧‧‧鰭型場效電晶體
110‧‧‧源極/汲極區
112‧‧‧通道區
114‧‧‧閘堆疊物
116‧‧‧隔離元件
118‧‧‧埋設層
120‧‧‧埋設層
122‧‧‧通道區
200‧‧‧方法
202、204、206、208、210、212、214、216、218、220、222、224、226、228、230、232‧‧‧步驟
302‧‧‧NMOS區
304‧‧‧PMOS區
306‧‧‧半導體層
308‧‧‧硬罩幕層
402‧‧‧阻劑層
502‧‧‧第二硬罩幕
702‧‧‧填充材料
902‧‧‧擴散層
904‧‧‧上蓋層
1002‧‧‧融合層
1202‧‧‧假閘
1204‧‧‧假閘層
1206‧‧‧閘硬罩幕層
1208‧‧‧閘間隔物
1302‧‧‧第三硬罩幕
1502‧‧‧源極/汲極元件
1602‧‧‧層間介電層
1702‧‧‧介面層
1704‧‧‧介電層
1706‧‧‧金屬閘層
第1圖顯示了依據本發明之多方面的一工件之一部之一立體圖；第2A圖與第2B圖為一系列流程圖，顯示了依據本發明之多方面之於一工件上製造鰭型場效電晶體或其他鰭基裝置之方法；第3-11圖為一系列剖面圖，顯示了依據本發明之多方面之一工件之一部於歷經鰭型場效電晶體之製造方法後之情形； 第12圖顯示了依據本發明之多方面之一工件之一部於歷經鰭型場效電晶體之製造方法後之一立體圖；第13A、14A、15A、16A與17A為一系列剖面圖，顯示了依據本發明之多方面之一工件沿一第一平面之一部於歷經鰭型場效電晶體之製造方法後之情形；以及第13B、14B、15B、16B與17B為一系列剖面圖，顯示了依據本發明之多方面之一工件沿一第二平面之一部於歷經鰭型場效電晶體之製造方法後之情形。
本發明係關於積體電路裝置製作(IC device manufacturing)，且特別地關於一絕緣層，其隔離了一基板及設置於其上之一鰭型場效電晶體(FinFET)，並調整了由此絕緣層所產生之通道應變(channel strain)，以適合此鰭型場效電晶體之通道類型(channel type)。
以下特舉出本發明之實施例，並配合所附圖式作詳細說明。以下實施例的元件和設計係為了簡化所揭露之發明，並非用以限定本發明。本發明於各個實施例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述結構之間的關係。此外，說明書中提及形成第一元件位於第二元件之上，其包括第一元件與第二元件是直接接觸的實施例，另外也包括於第一元件與第二元件之間另外有其他元件的實施例，亦即，第一元件與第二元件並非直接接觸。此外，本發明中可能於多個範例中出現有重覆之標號及/或文字。如此之重覆情形係基 於簡化與清楚目的，而非用以顯示於此些實施例及/或所討論輪廓之間的相關情形。
再者，在此所使用之關於如”在...之下”、”在...之下方”、”較低”、”高於”、”上方的”及相似描述等空間相關描述係用於簡單描述圖式中之一元件或一構件與另一元件或構件之間的的關係。此些空間描述包括了裝置除了如圖所示方向以外中於使用或操作中之不同方向(例如為90度角或其他方向)。
第1圖顯示了依據本發明之多方面之一工件(workpiece)100之一部的立體圖。基於簡化與較佳地繪示本發明之概念等目的，第1圖係經過簡化表示。於工件100內可更採用額外構件，且於其他實施例中可更替換或去除下文所述之工件100內之部分構件。
工件100為包括含有一或多個鰭結構(fin structure)104形成於其上之一基板102或一晶圓(wafer)。此些鰭結構104可代表任何之突起元件(raised feature)，且當圖示實施例包括數個鰭型場效電晶體鰭結構(FinFET fin structure)104時，其他實施例則包括了形成於基板102上之其他突起的主動元件與被動元件。圖示之此些鰭結構104包括了一N通道之鰭型場效電晶體(n-channel FinFET)106與一P通道之鰭型場效電晶體(p-channel FinFET)108。再者，此些鰭型場效電晶體106與108分別包括相對之一對源極/汲極區110，其可包括不同之摻雜半導體材料，以及設置於此些源極/汲極區110之間之一通道區112。通過通道區112的載子(N通道裝置之電子及P通道裝置之電動)的流動可藉由施加於臨近通道區 112並包覆通道區112之一閘堆疊物(gate stack)114之一電壓而控制。如圖所示之閘堆疊物114係採用半透明表示，以較佳地繪示了其下方之通道區112。於圖示之實施例中，通道區112突出於其所在之基板102的平面之上，且因此鰭結構104便可稱為一非平坦裝置(nonplanar device)。相較於比較用之平面裝置(planar device)，此突出之通道區112提供了鄰近閘堆疊物114之較大表面區域。如此便增強了閘堆疊物114與通道區112之間的電磁場交互作用情形，如此可降低關於較小元件之漏電流(leakage)與短通道效應(short channel effects)。因此，於許多實施例中，此些鰭型場效電晶體106與108，及其他之非平面裝置可較對應的平面裝置於一較小尺寸時提供較佳之表現。
如下文中之詳細描述，此些鰭結構104係形成於一半導體基板102上。為了電性地隔離對應之鰭型場效電晶體106與108以及半導體基板102，此些鰭結構104係為隔離元件116所水平地分隔以及為埋設層(buried layer)118與120所垂直地分隔。於不同實施例中，本發明之方法與結構提供了用於NMOS鰭型場效電晶體106之第一類型之埋設層118，以及用於PMOS鰭型場效電晶體108之第二類型之一埋設層120。如此使得埋設層118與120可單獨地應用，以適用於個別之裝置。舉例來說，於部分實施例中，可設置此些埋設層118與120以傳遞不同之通道應變(channel strain)，其分別適用於特定類型之鰭型場效電晶體裝置。一般而言，位於通道區112之壓應變(compressive strain)改善了PMOS裝置之載子遷移率(carrier mobility)，而拉應變(tensile strain)則改善了NMOS裝置之載 子遷移率。如此，於部分之此些實施例中，將設置NMOS鰭型場效電晶體106之埋設層118以提供拉應變，以及設置PMOS鰭型場效電晶體108之埋設層120以提供壓應變。
於另一實施例中，係設置此些埋設層118與120以降低不期望之晶格差排(lattice dislocation)的發生情形。許多半導體材料具有由鍵結原子之重覆設置所形成之一原子晶格(atomic lattice)。對一材料而言，其晶格形狀與間距通常為獨特的，而多種材料之間的晶格結構的差異則可能造成了此些材料之間介面處的不規則情形。如此，此些不規則情形可導致了延伸通過個別材料之晶格差排及其他非均勻情形。不期望的差排會導致通道應變的損失、增加了漏電流，且甚至實體地毀損了此鰭結構104。因此，於部分實施例中，係形成此些埋設層118與120以降低差排的發生。藉由如此施行方式，此些埋設層118與120允許了具有晶格結構間更大差異的多種材料(例如高鍺濃度之矽鍺)的使用。
於下文中將參考第2A-17圖加以說明形成鳍型場效電晶體裝置106與108之示範方法。此些圖式顯示了通過鳍型場效電晶體裝置106與108之一通道區122(如沿著一平面120)及/或數個源極汲極區110(如沿著一平面122)所得到之剖面情形。此些剖面之平面120與122請參考第1圖內之顯示情形。
第2A圖與第2B圖為一系列流程圖，顯示了依據本發明之多方面之於一工件100上製造一鰭型場效電晶體或其他鰭基裝置之方法200。可以理解的是，於方法200施行之前、 之中或之後可更包括有額外之步驟，且在此描述之部分步驟於此方法之其他實施例中可經過替換或取消。第3-11圖為一系列剖面圖，顯示了依據本發明之多方面之一工件100之一部於經歷此方法後之情形，在此剖面係沿著通道區112(即沿著平面120)而得到。透過相對應之步驟202-220，此些源極/汲極區110與通道區112則經歷了大體相同之製程。為了避免不必要的重複描述情形，則省略了顯示沿著此些源極/汲極區110所得到之大體相似的剖面圖。然而，對於後續製程而言，則將提供於此通道區112與此些源極/汲極區110的相關剖面圖。如此，第13A、14A、15A、16A、與17A圖顯示了依據本發明之多方面之工件100之一部的剖面，其中此剖面為穿過通道區112(沿著120平面)之剖面。第13B、14B、15B、16B、與17B圖顯示了依據本發明之多方面之工件100之一部的剖面，其中此剖面為穿過此些源極/汲極區110(沿著122平面)之剖面。第12圖為依據本發明之多方面之經歷方法200之工件100之一部的立體圖。而基於簡化與較佳地繪示本發明之目的，第3-17B圖係經過簡化表示。
請參照第2A圖之步驟202與第3圖，提供包括一基板102之一工件100。基板102可分成用於形成一NMOS鰭型場效電晶體(NMOS FinFET)之一第一區，稱為NMOS區302，以及用於形成一PMOS鰭型場效電晶體(PMOS FinFET)之一第二區，稱為PMOS區304。NMOS區302可鄰近於PMOS區304或與之相分隔，且可於此些區域內形成包括了溝槽隔離元件116及/或假裝置之各種隔離元件(isolation features)。於 下文詳述之實施例中，鳍型場效電晶體係形成於NMOS區302與PMOS區304之內。然而，可以理解的是，此些鰭型場效電晶體可代表任何之突起結構(raised structure)，且於其他實施例中包括了形成於基板102上之其他突起的主動裝置與被動裝置。
適當之基板102包括了一塊狀矽基板(bulk silicon substrate)。或者，此基板可包括一元素態(單一元素)半導體，例如為結晶態之矽或鍺；如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦之一化合物半導體；或其組合。可能之基板102亦包括一絕緣層覆矽(silicon on insulator，SOI)基板。此SOI基板可包括藉由如氧佈植隔離(separation by implanted oxygen，SIMOX)、晶圓接合、及/或其他適當製程之一製程所形成。
所提供之基板102可具有已形成於其上之一或多個膜層。於圖示之實施例中，基板102包括一埋設層(buried layer)120。此埋設層120實體且電性地隔離了鰭型場效電晶體與基板102。雖然埋設層120形成於NMOS區302與PMOS區304之內，於部分實施例中，可最初配備有埋設層120以用於形成PMOS裝置。舉例來說，可設置埋設層120以產生壓應力(compressive strain)於PMOS之通道區112內。於如此之實施例中，位於NMOS區302內之埋設層120可接著經過修改以較佳地適用於一NMOS裝置的形成。
為了產生壓應力，埋設層120可包括形成於其上且實體地接觸了基板102之元素態半導體之一化合物半導體 (compound semiconductor)材料。舉例來說，於數個實施例中，埋設層120包括了具有介於約20-35原子百分比(atomic percent)之鍺濃度之矽鍺，並形成於一元素態矽基板102之上。相較於係基板102之元素態矽晶格，此些鍺原子改變了矽鍺半導體之結晶晶格。部分原因是由於介於示範的矽鍺埋設層120與矽半導體基板102之介面處之不同間距(spacing)產生了一內部應變於埋設層120與周遭之膜層內。而此應變通常為有利的，太大的應變可能導致前述之位於結晶結構內之差排情形，且其可能劣化裝置的表現。如此，埋設層120可具有一中等的鍺濃度，例如介於約20-35原子百分比。於其他實施例中，埋設層120具有一鍺梯度，因此埋設層120最接近且接觸基板102之一部可具有介於約20-35原子百分比之一鍺含量，而最遠離基板102之埋設層120之一部則具有約60原子百分比之一鍺含量。
可藉由任一適合製程以形成埋設層120於基板102上，且於一範例中，埋設層120係磊晶成長於基板102上而得到。其他適當之沉積製程包括了原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDPCVD)、物理氣相沉積(PVD)、及/或其他適當沉積製程。可採用此些製程之任一以成長具有包括了梯度組成物之一成分之一埋設層120。舉例來說，於一示範之磊晶成長製程中，隨著成長埋設層120成長之時間而改變含鍺反應氣體(例如GeH4)之濃度，以沉積具有鍺梯度之埋設層120。埋設層120可形成有任一適當厚度，且於不同實施例中，其可介於約20-90奈米。
於圖示實施例中，形成一半導體層306於埋設層120上並直接接觸於NMOS區302與PMOS區304內的埋設層120。此半導體層306係經過處理以形成下述之鳍結構104的核心(core)。因此，半導體層306可包括任一適當之元素態或化合物半導體，且於一示範實施例中，其包括了一元素態矽半導體。相似於埋設層，半導體層306可藉由如原子層沉積(ALD)、化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDPCVD)、物理氣相沉積(PVD)、及/或其他適當沉積製程等方法所形成。
為了方便製造與避免半導體層306的毀損情形，可形成一或多個硬罩幕層308於半導體層306之上，此些硬罩幕層308包括了如半導體氧化物、半導體氮化物、半導體氮氧化物及/或一半導體碳化物之一介電材料，且於一示範實施例中，此些硬罩幕層306包括了氧化矽層與氮化矽層。此些硬罩幕層308可藉由熱成長、原子層沉積、化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積及/或其他適當之沉積製程所形成。
可形成一阻劑層402(顯示為經過圖案化)於硬罩幕層308上，以於方法200之後續步驟中用於定義鳍結構104之用。一示範阻劑層402包括了當經歷曝光後可改變膜層之性質之一感光材料質。此些性質的改變可於一製程中用以選擇性移除阻劑層之曝光或未曝光部分可稱為微影圖案化。
請參照第2A圖內步驟204與第4圖，打開此些硬罩幕層308，且蝕刻半導體層306、埋設層120、與基板102 以定義出數個鳍結構104。於部分實施例中，係使用微影以定義出欲蝕刻之工件100之數個區域。舉例來說，於此些實施例中，於步驟204內打開此些硬罩幕層308以及蝕刻此工件100包括了形成一阻劑層402於此些硬罩幕層308，以及顯影阻劑層402以露出將為蝕刻劑所凹陷之硬罩幕層308之數個部分。一示範之圖案化製程包括了軟烤阻劑層402、光罩對準、曝光、曝光後烘烤、顯影阻劑層402、清洗與乾燥(例如硬烤)。或者，可藉由如無光罩微影、電子束直寫及離子束直寫等其他方法以施行、補充或取代此微影製程。
於第4圖所示之實施例中，阻劑層402係經過圖案化以留下設置於鳍結構104上之阻劑材料之數個部分。於圖案化此阻劑層402之後，可對工件施行一或多個蝕刻製程以打開硬罩幕層308及蝕刻未為阻劑層402所覆蓋之半導體層306、埋設層120及基板102之數個部分。此些蝕刻製程可包括任何適合技術，例如為乾蝕刻、濕蝕刻及/或其他之適當蝕刻方法(例如反應性離子蝕刻，RIE)。於部分之實施例中，此蝕刻包括了採用不同之蝕刻化學品之多重蝕刻步驟，其分別針對工件100之一特定材料而實施。舉例來說，於一實施例中，基板102係藉由採用氟基蝕刻劑之一乾蝕刻製程而蝕刻。
藉由蝕刻的實施，可形成延伸於基板102之剩餘部分之上且具有一適當高度與寬度之數個鰭結構104。除了定義出此些鳍結構104之外，步驟204內的蝕刻亦可定義出位於此些鰭結構104之間之一或多個隔離元件溝槽(isolation feature trenches)。此些溝槽可大體為一介電材料所填入而形成 了一隔離元件116，例如為一淺溝槽隔離元件(STI)。於蝕刻之後，可移除剩餘之阻劑層402。
請參照第2A圖內之步驟206與第5圖，形成一第二硬罩幕502於PMOS區304之上。此第二硬罩幕502保護了PMOS區304免於受到處理並露出了NMOS區302。第二硬罩幕502可包括一適當介電材料，而第二硬罩幕502之一範例包括了一半導體氮化物。於圖示實施例中，第二硬罩幕502係形成於此些鰭部104之上方表面上(即硬罩幕層308之上方表面之上)、位於此些鳍結構104之側壁面上、及位於PMOS區304內之此些鰭結構104之間的水平溝槽表面之上。藉由此方法，第二硬罩幕502可保護此些鳍結構104之整個表面。
為了僅保護PMOS區304，可形成第二硬罩幕502於NMOS區302與PMOS區304之上並選擇性地蝕刻或移除NMOS區302內之第二硬罩幕502。於一實施例中，於形成第二硬罩幕502於NMOS區302與PMOS區304上後可沉積一阻劑層於第二硬罩幕502之上。此阻劑層經過曝光與圖案化之後，將露出設置於NMOS區302內用於蝕刻之第二硬罩幕502之部分。而自NMOS區302處移除第二硬罩幕502之後則移除此阻劑層。
請參照第2A圖內步驟208及第6圖，氧化位於NMOS區302內之埋設層120。經氧化之埋設層120則對應於第1圖內之NMOS埋設層118。此氧化製程使得埋設層120更適用於NMOS鰭型場效電晶體。如此，於部分實施例中，埋設層120的氧化解除了壓應變，且取而代之的於埋設層120內與 周遭膜層內產生了拉應變。可使用任何之適當氧化製程以氧化此NMOS埋設層118，且於一示範實施例中，可使用濕氧化，由於其傾向於選擇性地氧化位於埋設層118內之鍺而不會氧化位於基板102內之矽及/或半導體層306。舉例來說，可加熱基板102並維於介於約400-600℃，且可於維持一大氣壓之一環境中供應純水(蒸汽)至基板102處約30分鐘至1小時。此氧化技術形成位於NMOS區302內之矽鍺氧化物埋設層118。相比之下，第二硬罩幕502則避免了於PMOS區304內的氧化情形並使得PMOS區304內沒有存在有氧化物。於NMOS埋設層118的氧化後，可移除第二硬罩幕502。
如步驟210-214所示般，可形成淺溝槽隔離物或其他類型之隔離元件於此些鰭結構104之間。首先請參照步驟210，可於工件100之隔離元件溝槽之內形成一淺溝槽襯層(未顯示)。此襯層減少了位於基板102與填充材料之間介面處的結晶缺陷(crystalline defects)。此襯層可包括半導體氮化物、半導體氧化物、熱半導體氧化物、半導體氮氧化物、聚合物材料及/或其他適當材料之任一適當材料，且可採用如熱成長、原子層沉積、化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積及/或其他適當之沉積製程之任一適當沉積製程而形成。於部分實施例中，此襯層包括由熱氧化製程所形成之一傳統熱氧化襯層。於部分範例實施例中，此襯層包括由高電漿加強型化學氣相沉積形成之半導體氮化物。
請參照第2A圖內步驟212與第7圖，接著沉積一淺隔離溝槽填充材料702或填充介電材料於此些隔離元件溝槽 內以形成隔離元件116。適當之填充材料702包括了半導體氧化物、半導體氮化物、半導體氮氧化物、氟摻雜矽玻璃(FSG)、低介電常數介電材料及/或其組合。於其他示範實施例中，填充材料702採用電漿加強型化學氣相沉積製程、次大氣壓化學氣相沉積製程、高深寬比製程、及/或一旋轉塗佈製程而沉積。於一實施例中，使用化學氣相沉積製程以沉積於一液體或半液體狀態下之包括介電填充材料702與一溶劑之可流動介電材料。可使用一硬化製程以除去溶劑，並留下固態之介電填充材料702。
於沉積填充材料702之後，可接著施行一化學機械研磨/平坦化製程。此化學機械研磨可採用硬罩幕層308作為一化學機械研磨停止層，以避免平坦化半導體層306。於圖示實施例中，此化學機械研磨製程完全地移除了硬罩幕層308，於其他實施例中，於此化學機械研磨製程之後則留下硬罩幕層308之數個部分。
請參照第2A圖之步驟214與第8圖，凹陷填充材料702以露出半導體層306。如此使得半導體層306可選擇性地於後續步驟中經過處理。於圖示實施例中，填充材料702係經過凹陷以露出全部的半導體層306。於此實施例中，係凹陷填充材料702直到填充材料702之上方表面大體與埋設層118與120之上方表面共平面為止。可使用包括了乾蝕刻、濕蝕刻、反應離子蝕刻、及/或其他蝕刻方法之任一適當之蝕刻技術以凹陷填充材料702，且於一示範實施例中，可使用一非等向性乾蝕刻以選擇性地移除填充材料702而沒有蝕刻半導體層 306。
請參照第2A圖之步驟216與第9圖，沉積一擴散層(diffusion layer)902於半導體層306上。擴散層902可用於導入如新的半導體及/或摻質之新材料至半導體層306內。於一示範實施例中，可使用一含鍺擴散層(例如鍺、矽鍺等)902結合一元素態矽半導體層以形成一矽鍺化合物半導體。含鍺擴散層902之厚度係經過選擇，以產生具有一期望範圍之一最終組成物(例如具有鍺含量介於約20-70原子百分比之矽鍺)。
採用擴散層902結合半導體層306具有數個優點。舉例來說，於氧化NMOS埋設層118之後將鍺導入於半導體層306內可避免半導體層306免於受到氧化埋設層118時的氧化影響。於另一範例中，相較於如磊晶之傳統技術，擴散層902的使用可形成具有更高鍺含量之矽鍺。於另一示範優點中，藉由單獨地控制位於NMOS區302內之擴散層902厚度而與PMOS區304內之厚度無關，便可控制應用於各別之鰭型場效電晶體之擴散材料的數量。如此，於一實施例中，擴散層902可於NMOS區302內產生一第一鍺濃度，以及於PMOS區304內產生不同於第一鍺濃度之一第二鍺濃度。
可藉由任一適當製技術與依照任一期望厚度沉積擴散層902。於多個實施例中，擴散層902包括了鍺及/或矽鍺且藉由磊晶、原子層沉積、化學氣相沉積、高密度電漿加強型化學氣相沉積、物理氣相沉積及/或其他適當沉積製程而形成。可形成如氧化矽上蓋層之一上蓋層904於擴散層902之上。
請參照第2B圖內步驟218與第10圖，使用一回 火製程(annealing process)以融合(fuse)半導體層306與擴散層902，以形成一融合層(fused layer)1002。於一示範製程中，此回火包括了加熱工件100至介於約900-1000℃。於此溫度範圍下，固相擴散(solid phase diffusion)與其他物理製程造成了擴散層902之材料滲透進入半導體層306之內。其結果為，融合層1002可具有擴散層902材料內原子及半導體層306材料內原子的均勻濃度。於一示範實施例中，融合層1002包括了具有鍺含量介於約20-70原子百分比之矽鍺。如前所述，此濃度為較採用傳統磊晶技術所能得到之一較高鍺濃度，而埋設層118與120則保留有可能的差排情形，經檢查後，其可能由高鍺含量之材料所造成的。
請參照第2B圖內之步驟220與第11圖，回蝕刻融合層1002以對準於介於鰭結構104與隔離元件116之間之垂直邊界。此蝕刻可使用包括乾蝕刻、濕蝕刻、反應離子蝕刻、及/或其他蝕刻技術之任一適當技術，且可採用任一適合之蝕刻化學品。步驟220內的蝕刻亦可移除了上蓋層904。
接著形成數個源極/汲極元件(source/drain feature)1502於工件100之上。至此，此些源極/汲極區110與通道區112已歷經了大體相似製程。然而，請參照第2B圖之步驟222與第12圖，形成如假閘(dummy gate)1202之一保護結構於通道區112上以於步驟222-230中保護之。假閘1202的形成可包括沉積包括多晶矽或其他適當材料之一假閘層1204以及於一微影製程中圖案化此膜層。可形成一閘硬罩幕層1206於假閘層1204之上。此閘硬罩幕層1206可包括任一適當 材料，例如為半導體氧化物、半導體氮化物、半導體碳化物、半導體氮氧化物、其他適當材料及/或其組合。
於部分實施例中，可形成閘間隔物1208或側壁間隔物於假閘1202之各側壁上(位於假閘1202之側壁上)。此些閘間隔物1208可使用以偏移(offset)後續形成之源極/汲極元件1502以及可用於設計或修改源極/汲極結構(接面)輪廓。閘間隔物1208可包括任一適當介電材料，例如為半導體氧化物、半導體氮化物、半導體碳化物、半導體氮氧化物、其他適當材料及/或其組合。
請參照第2B圖之步驟224以及第13A與13B圖，形成一第三硬罩幕1302於位於源極/汲極區110內之融合層1002上。此第三硬罩幕1302係顯示於第13B圖內，而其係對應於沿著源極/汲極區延伸得到之一剖面情形，而第13A圖則對應於沿著.通道區112沿伸得到之一剖面情形，其顯示了假閘1202之假閘層1204與閘硬罩幕層1206。
於移除融合層1002之一部後，使用如第13B圖所示之第三硬罩幕1302以準直(align)源極/汲極區1502之磊晶成長。此第三硬罩幕1302可包括任一適當介電材料，包括了半導體氧化物、半導體氮化物、半導體碳化物、半導體氮氧化物、其他適當材料及/或其組合。第三硬罩幕1302之一範例包括了氮化矽。於多個實施例中，此第三硬罩幕1302可採用一或多個適當製程所形成，其包括了熱成長、原子層沉積、化學氣相沉積、高密度電漿化學氣相沉積、物理氣相沉積及/或其他適當之沉積製程。
請參照第2B圖之步驟226以及第14A與14B圖，蝕刻位於源極/汲極區110內第三硬罩幕1302及之融合層1002。上述蝕刻留下了融合層1002之一部以作為後續磊晶成長之一晶種層。於多個實施例中，於蝕刻後之剩餘的融合層1002具有介於約3-10奈米之一厚度。此技術亦可留下延伸於融合層1002之頂面上之第三硬罩幕1302的一部以控制與準直源極/汲極區1502之磊晶成長。此蝕刻可藉由單一蝕刻製程或採用多種蝕刻品與技術之多重蝕刻步驟而施行。於一示範實施例中，使用如非等向性乾蝕刻技術之一非等向性(垂直的)蝕刻技術以較快地蝕刻第三硬罩幕1302與融合層1002之水平表面而非垂直表面。
請參照第2B圖之步驟228以及第15A與15B圖，形成突起之源極/汲極元件(raised source/drain features)1502於融合層1002之上。假閘1202及/或閘間隔物1208限制了源極/汲極元件1502而不會抵達源極/汲極區110處，而第三硬罩幕層1302限制了源極/汲極元件1502僅水平地位於源極/汲極區110內。於多個實施例中，源極/汲極元件1502可藉由一或多個磊晶或磊晶製程而形成，其中可於鰭結構104上形成結晶態的矽元件、矽鍺元件及/或其他適當元件。適當之磊晶製程包括了化學氣相沉積(例如汽相磊晶(vapor-phase epitaxy)及/或超高真空化學氣相沉積(UHV-CVD))、分子束磊晶、及/或其他適合製程。磊晶製程可採用氣相及/或液相之前驅物，其可與鰭結構104之組成物產生反應。
此些源極/汲極元件1502可於磊晶製程中藉由導 入包括了如硼或BF2之P型摻質；如磷或砷之N型摻質；及/或其他包括了上述的組合之摻雜元素之適當摻質而臨場地摻雜。當源極/汲極元件1502未經上述臨場摻雜時，則可施行一離子佈植製程(即一接面佈植製程，junction implant process)以摻雜此源極/汲極元件1502。於一示範實施例中，位於NMOS區302內之源極/汲極元件1502包括了磷化矽(SiP)，而位於PMOS區304內之源極/汲極元件1502包括了GeSnB(錫可用來調整晶格常數)及/或SiGeSnB。可施行一或多個回火製程以活化源極/汲極元件1502。適當之回火製程包括了快速熱回火(RTA)及/或雷射回火製程。
請參照第2B圖之步驟230以及第16A與16B圖，形成一層間介電層(ILD)1602於源極/汲極區110內之源極/汲極元件1502之上。此層間介電層1602可環繞假閘極1205及/或閘間隔物1208，使得此些元件可被移除以及可形成一替換閘(replacement gate)1104於生成空穴之中。如此，於此些實施例中，如第16A圖所示，於沉積層間介電層1602後，移除假閘1202。此層間介電層1602亦可為電性內連於工件之包括了鰭型場效電晶體元件106與108之元件之一電性內連結構之一部。於如此之實施例中，層間介電層1602可作為一絕緣物之，以支持與隔離此些導電線路。層間介電層1602可包括任一適當材料，例如為半導體氧化物、半導體氮化物、半導體碳化物、半導體氮氧化物、其他適當材料及/或其組合。
請參照第2B圖之步驟232以及第17A與17B圖，於工件100上形成有環繞鰭結構104之通道區112之閘堆疊 物。可以理解的是，雖然閘堆疊物114可為任一之適當結構，而於部分實施例中，閘堆疊物114為高介電常數金屬閘(high-k metal gate)，其包括一介面層(interfacial layer)1702、一介電層1704與一金屬閘層1706，上述膜層可分別包括數個次膜層(sub-layers)。
於如此之實施例中，介面層1702可藉由一適當方法所沉積，例如原子層沉積、化學氣相沉積、臭氧氧化等方法。此介面層1702可包括氧化物、氧化矽鉿(HfSiO)、氮化物、氮氧化物、及/或其他適當材料。接著，可藉由如原子層沉積、化學氣相沉積、金屬有機化學氣相沉積、物理氣相沉積、熱氧化、其組合、及/或其他適當技術之一適當方法沉積一高介電常數介電層1704於介面層1702上。此高介電常數介電層可包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化矽(SiON)或其他適當材料。
接著藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他適當製程以形成一金屬閘層1706，且其可包括單一膜層或多重膜層，例如一金屬層、一襯層、一潤濕層(wetting layer)及/或一黏著層。此金屬閘層1706可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、或任一適當材料。於部分實施例中，於NMOS裝置與PMOS裝置內可採用不同金屬閘材料。可施行一化學機械研磨(CMP)製程以產生閘堆疊物114之一大體平坦頂面。於 閘結構114形成之後，工件100可提供於其他製作中，例如形成一接觸物或其他內連結構的製作。
如此，本發明提供了藉由形成可提供NFET裝置拉應變之一第一埋設層以及可提供PFET裝置壓應變之一第二埋設層以用於控制非平面半導體裝置之通道應變之一技術。於部分實施例中，提供了一半導體裝置。此半導體裝置包括：一基板；以及形成於該基板上之一鰭結構。此鰭結構包括：設置於該基板之一表面之上之相對之數個源極/汲極區；一通道區，設置於該相對之該些源極/汲極區之間且設置於該基板之該表面上；以及一埋設層，設置於該通道區與該基板之間，其中該埋設層包括一化合物半導體氧化物。於此實施例中，該埋設層包括一矽鍺氧化物。於此實施例中，此半導體裝置亦包括：一第二鰭結構，對應於一PMOS裝置，且該第二鰭結構包括設置於基板與該第二鰭結構之一通道區之間之一埋設層，其中該第二鰭結構之該埋設層不同於該第一鰭結構之該埋設層。
於其他實施例中則提供了一種半導體裝置，包括：一基板；一NMOS鰭型場效電晶體，位於該基板上；以及一PMOS鰭型場效電晶體，位於該基板上。該NMOS鰭型場效電晶體包括：一第一絕緣層，具有一第一組成物並形成於該基板上；以及一N通道區，形成於該第一絕緣層上，使得該第一絕緣層電性隔離該N通道區與該基板。該PMOS鰭型場效電晶體包括：一第二絕緣層，形成於該基板上，具有不同於該第一組成物之一第二組成物；以及一P通道區，形成於該第二絕緣層上，使得該第二絕緣層電性隔離該P通道區與該基板。於此 實施例中，該NMOS鰭型場效電晶體包括鄰近該N通道區之一源極/汲極結構，且其中該源極/汲極結構包括設置於該第一絕緣層上之一晶種層，以及設置於該第一絕緣層上之一晶種層以及設置於該晶種層上之一磊晶結構。
於其他實施例中，提供了一種非平面電路裝置之製造方法。此方法包括：提供具有用於第一類型之一第一裝置之一第一鰭結構以及用於一第二類型之第二裝置之一第二鰭結構之一工件，其中該第一鰭結構與該第二鰭結構分別包括：設置於一基板上之一埋設層以及設置於該埋設層上之一半導體層；基於該第一類型之第一裝置，於該第一鰭結構之該埋設層處施行一氧化製程；磊晶成長該第一裝置之一源極/汲極元件於該第一鰭結構之一源極/汲極區內；以及形成該第一裝置之一閘結構於位於該第一鰭結構之一通道區之上。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧工件
102‧‧‧基板
104‧‧‧鰭結構
106‧‧‧鰭型場效電晶體
108‧‧‧鰭型場效電晶體
110‧‧‧源極/汲極區
112‧‧‧通道區
114‧‧‧閘堆疊物
116‧‧‧隔離元件
118‧‧‧埋設層
120‧‧‧埋設層
122‧‧‧通道區

Claims (10)

  1. 一種半導體裝置，包括：一基板；以及一鰭結構，形成於該基板上，其中該鰭結構包括：設置於該基板之一表面之上之相對之數個源極/汲極區；一通道區，設置於該相對之該些源極/汲極區之間且設置於該基板之該表面上；以及一埋設層，設置於該通道區與該基板之間，其中該埋設層包括一化合物半導體氧化物。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該鰭結構係對應於一NMOS裝置。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該鰭結構係為一第一鰭結構，該半導體裝置更包括：一第二鰭結構，對應於一PMOS裝置，且該第二鰭結構包括設置於基板與該第二鰭結構之一通道區之間之一埋設層，其中該第二鰭結構之該埋設層不同於該第一鰭結構之該埋設層。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該埋設層包括具有鍺之漸變濃度之矽鍺，於接近該基板之一第一部處較遠離該基板之一第二部處具有一較低鍺濃度。
  5. 如申請專利範圍第1項所述之半導體裝置，其中相對之該些源極/汲極區分別包括設置於該埋設層上之一晶種層，以及設置於該晶種層上之一磊晶部。
  6. 一種半導體裝置，包括： 一基板；以及一NMOS鰭型場效電晶體，位於該基板上，其中該NMOS鰭型場效電晶體包括：一第一絕緣層，具有一第一組成物並形成於該基板上；一N通道區，形成於該第一絕緣層上，使得該第一絕緣層電性隔離該N通道區與該基板；以及一PMOS鰭型場效電晶體，位於該基板上，其中該PMOS鰭型場效電晶體包括：一第二絕緣層，形成於該基板上，具有不同於該第一組成物之一第二組成物；以及一P通道區，形成於該第二絕緣層上，使得該第二絕緣層電性隔離該P通道區與該基板。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該NMOS鰭型場效電晶體包括鄰近該N通道區之一源極/汲極結構，且其中該源極/汲極結構包括設置於該第一絕緣層上之一晶種層，以及設置於該第一絕緣層上之一晶種層以及設置於該晶種層上之一磊晶結構。
  8. 一種非平面電路裝置之製造方法，包括：提供具有用於第一類型之一第一裝置之一第一鰭結構以及用於一第二類型之第二裝置之一第二鰭結構之一工件，其中該第一鰭結構與該第二鰭結構分別包括：設置於一基板上之一埋設層以及設置於該埋設層上之一半導體層；基於該第一類型之第一裝置，於該第一鰭結構之該埋設層處施行一氧化製程； 磊晶成長該第一裝置之一源極/汲極元件於該第一鰭結構之一源極/汲極區內；以及形成該第一裝置之一閘結構於位於該第一鰭結構之一通道區之上。
  9. 如申請專利範圍第8項所述之非平面電路裝置之製造方法，其中該氧化製程係施行以於該第一元件之該通道區內產生一拉應變。
  10. 如申請專利範圍第8項所述之非平面電路裝置之製造方法，更包括：形成一擴散層於該第一鰭結構之該半導體層上；以及於該基板上施行一回火製程，以融合該擴散層與該第一鰭結構之該半導體層以形成一融合層。
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