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TW201349355A - 形成用於半導體設備之取代閘極結構的方法 - Google Patents

形成用於半導體設備之取代閘極結構的方法 Download PDF

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TW201349355A
TW201349355A TW102100088A TW102100088A TW201349355A TW 201349355 A TW201349355 A TW 201349355A TW 102100088 A TW102100088 A TW 102100088A TW 102100088 A TW102100088 A TW 102100088A TW 201349355 A TW201349355 A TW 201349355A
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gate
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forming
metal layer
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TW102100088A
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Rui-Long Xie
xiu-yu Cai
Robert Miller
Andreas Knorr
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Globalfoundries Us Inc
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  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本文揭示形成用於半導體設備的取代閘極結構的方法。在一實施例中，該方法包含下列步驟：形成一犧牲閘極結構於一半導體基板上方，移除該犧牲閘極結構以藉此定義一閘極凹室，在該閘極凹室中形成絕緣材料層，以及在該閘極凹室內形成金屬層於該絕緣材料層上方。該方法還包含下列步驟：在該閘極凹室中形成一犧牲材料以便覆蓋該金屬層的一部分且藉此定義該金屬層的一暴露部，對於該金屬層的該暴露部執行一蝕刻製程以藉此由該閘極凹室內移除該金屬層的該暴露部，以及在執行該蝕刻製程後，移除該犧牲材料並形成一導電材料於該金屬層的其餘部分上方。

Description

形成用於半導體設備之取代閘極結構的方法
本揭示內容大體有關於精密半導體設備的製造，且更特別的是，有關於形成用於各種類型半導體設備的取代閘極結構的各種方法。
製造諸如CPU、儲存設備、ASIC(特殊應用積體電路)之類的先進積體電路需要根據指定的電路佈局在給定晶片區域中形成大量電路元件，其中所謂金屬氧化物場效電晶體(MOSFET或FET)為一種重要的電路元件，其實質上決定積體電路的效能。FET(不論是NFET還是PFET)為通常包含源極區、汲極區、位於源極區和汲極區間的通道區以及位於通道區上方的閘極電極的設備。電氣接觸是做為源極/汲極區，以及通過控制施加至閘極電極的電壓來控制流過FET的電流。如果閘極電極沒有外加電壓，則沒有電流通過設備(忽略相對小的不合意泄露電流)。不過，在施加適當的電壓至閘極電極時，通道區變導電，且通過導電通道區允許電流在源極區、汲極區之間流動。傳統上，FET為實質上平面型設備，但是類似操作原理適用於更多 種三維FET結構，在此被稱作FinFET。
為了改善FET的操作速度，以及提高FET在積體電路模組內的密度，設備設計者多年來已大幅減少FET的實際尺寸。為了改善FET的切換速度，已顯著減少FET的通道長度，但是這使得控制有害的泄露電流更加困難。
對於許多設備技術世代，大多數電晶體元件(FET及FinFET)的閘極電極結構已包含與多晶矽閘極電極結合的多種矽基材料，例如二氧化矽及/或氮氧化矽閘極絕緣層。不過，為了遷就被積極縮小的電晶體元件的通道長度，已開發新材料及結構且許多較新世代的設備使用由替代材料及結構構成的閘極電極堆疊以企圖提供更好的泄露控制以及對於外加閘極電極電壓可增加可輸送的電流量。例如，在通道長度小於約45奈米的一些經積極縮小的電晶體元件中，包含所謂高介電常數(k)電介質/金屬閘極(HK/MG)組態的閘極電極堆疊已知可提供顯著增強的操作特性而優於迄今為止更常用二氧化矽/多晶矽(SiO/poly)組態。HK/MG閘極電極堆疊的絕緣元件可使用鋁(Al)、鉿(Hf)、鈦(Ti)的氧化物，有時結合額外的元素，例如碳(C)、矽(Si)或氮(N)，以及導電電極元件可再度使用所述材料(非氧化物)，單獨或在生產中組合以實現所欲性質。
已用來形成具有高介電常數/金屬閘極結構的電晶體的一衆所周知加工方法為所謂的“後閘極(gate last)”或“取代閘極(replacement last)”技術。第1A至 1D圖是圖示一種示範已有技術方法，是利用後閘極技術來形成HK/MG取代閘極結構於示範FET電晶體100上。如第1A圖所示，該製程包含在淺溝槽隔離結構11所定義的主動區域中形成基本電晶體結構100於半導體基板10上方。在圖示於第1A圖的製造點，設備100包含犧牲或虛設閘極絕緣層12、虛設或犧牲閘極電極14、側壁間隔體16、絕緣材料層17、以及形成於基板10之中的源極/汲極區18。使用各種不同材料以及通過執行各種現有技術，可形成設備100的各種元件及結構。例如，犧性閘極絕緣層12可由二氧化矽構成，犧牲閘極電極14可由多晶矽構成，側壁間隔體16可由氮化矽構成，以及絕緣材料層17可由二氧化矽構成。源極/汲極區18可由植入摻雜物的材料(用於NFET設備的N型摻雜物以及用於PFET設備的P型摻雜物)構成，該植入摻雜物的材料是使用現有遮罩及離子植入技術植入基板10。當然，本領域的技術人員會知道，為求簡潔，附圖中未圖示電晶體100的其他特徵。例如，附圖中未圖示所謂的環狀植入區(halo implant region)，以及可用于高效能PFET電晶體的各種矽鍺層或區。在圖示於第1A圖的製造點，已形成設備100的各種結構以及已執行化學機械研磨製程(CMP)以移除在犧牲閘極電極14上方的任何材料(例如，由氮化矽構成的保護蓋層(未圖示))，藉此可移除犧牲閘極電極14。
如第1B圖所示，執行一個或多個蝕刻製程以移除犧牲閘極電極14及犧牲閘極絕緣層12而不損傷側 壁間隔體16及絕緣材料17，以藉此定義閘極開口20，隨後會在此形成取代閘極結構。在製程順序的此點，也已移除用來局限蝕刻至選定區的任何遮罩層。通常犧牲閘極絕緣層12的移除為取代閘極技術的一部分，如在此所示。不過，在所有的應用中，可以不移除犧牲閘極絕緣層12。
接下來，如第1C圖所示，在閘極開口20中形成會構成取代閘極結構30的各種材料層。不過，儘管未圖示於附圖，當在閘極開口20中形成所述材料層時，有大體方形邊緣的閘極開口可能造成一些問題。例如，此一方形邊緣的閘極開口20可能導致將形成於閘極開口20內的材料層中的一個或多個形成空穴。在一示範實施例中，取代閘極結構30包含：厚約2奈米的高介電常數閘極絕緣層30A，由厚度有2至5奈米的金屬(例如，氮化鈦層)構成的功函數調整層(work-function adjusting layer)30B，以及塊金屬層(bulk metal layer)30C(例如，鋁)。最後，如第1D圖所示，執行CMP製程以移除閘極絕緣層30A、功函數調整層30B及位於閘極開口20外面的塊金屬層30C的多餘部分以定義取代閘極結構30。NFET設備及PFET設備和N-FinFET及P-FinFET設備的取代閘極結構30可能使用不同的材料。
近年來，隨著持續地減少設備尺寸以及提高封裝密度，形成電耦合至底下設備(例如，示範電晶體100)的導電接觸(conductive contact)已變得越來越有問題。在有些情形下，由於可用來形成導電接觸的標地空間(plot space)有限，導電接觸已小到難以用傳統微影及蝕刻工具及技術 來直接定義導電接觸。在有些應用中，設備設計者此時利用所謂的自對準接觸(self-aligned contact)以努力克服與企圖直接圖案化這樣的導電接觸有關的一些問題。不過，在使用自對準接觸時，重要的是，要使選定的加工流程儘量與現有製程相容，同時最小化使用於製造生產設備的現有加工流程的複雜度。
本揭示內容針對形成用於各種半導體設備的取代閘極結構的各種有效方法而至少可減少或排除上述問題中的一個或多個。
為供基本理解本發明的一些方面，提出以下簡化的總結。此總結並非本發明的窮舉式總覽。它不是想要確認本發明的關鍵或重要元件或者是描繪本發明的範疇。唯一的目的是要以簡要的形式提出一些概念作為以下更詳細說明的前言。
本揭示內容大體針對形成用於各種半導體設備的取代閘極結構的各種方法。揭示于此的新穎設備及方法可應用於有各種不同設備(例如，像是極度縮小設備)的各種情況，在此閘極電極是與電晶體設備的源極/汲極區的導電接觸非常靠近。在一實施例中，該方法包含下列步驟：形成一犧牲閘極結構於一半導體基板上方，移除該犧牲閘極結構以藉此定義一閘極凹室，在該閘極凹室中形成絕緣材料層，以及在該閘極凹室內形成金屬層於該絕緣材料層上方。在此具體實施例中，該方法還包含下列步驟： 在該閘極凹室中形成一犧牲材料以便覆蓋該金屬層的一部分且藉此定義該金屬層的一暴露部，對於該金屬層的該暴露部執行一蝕刻製程以藉此由該閘極凹室內移除該金屬層的該暴露部，以及，在執行該蝕刻製程後，移除該犧牲材料並形成一導電材料於該金屬層的該先前被覆蓋部分上方。
揭示於此的另一示範方法包含下列步驟：形成一犧牲閘極結構於一半導體基板上方，移除該犧牲閘極結構以藉此定義一閘極凹室，在該閘極凹室中形成絕緣材料層並在該閘極凹室內形成第金屬層於該該絕緣材料層上方。在此具體實施例中，該方法還包括：在該閘極凹室內形成第二金屬層於該第一金屬層上方，在該閘極凹室中形成一犧牲材料以便覆蓋該第二金屬層的一部分且藉此定義該第一金屬層和該第二金屬層的一暴露部，對於該第二金屬層和該第一金屬層的該些暴露部執行至少一蝕刻製程以藉此移除在該閘極凹室內的該第二金屬層和該第一金屬層的該些暴露部，以及，在執行該至少一蝕刻製程後，移除該犧牲材料並在該第一和該第二金屬層中先前被覆蓋的該些部分上方形成一導電閘極電極材料。
揭示於此的設備的一示範具體實施例包含：形成於一半導體基板中及上方的第一電晶體及第二電晶體，其中該第一及該第二電晶體各自包括一閘極絕緣層、位於該閘極絕緣層上方的第一功函數調整金屬層、以及位於該第一功函數調整金屬層上方的一閘極電極。在此 具體實施例中，各自用於該第一及該第二電晶體的該閘極電極有上半部及下半部，其中該上半部在該閘極電極頂端的寬度大於該下半部在該閘極電極底端的寬度。該設備還包含在該第二電晶體中只位於該第一功函數調整層與該閘極電極之間的第二功函數調整層。該第一電晶體的閘極電極的上半部是位於該第一功函數調整層的上表面上方並與其接觸，而且也與該閘極絕緣層接觸。該第二電晶體的閘極電極的上半部是位於該第一及該第二功函數調整層中的每一個的上表面上方並與其接觸，而且也與該閘極絕緣層接觸。在一示範具體實施例中，該第一電晶體可為NFET設備同時該第二電晶體可為PFET設備。在其他示範具體實施例中，該第一電晶體可為PFET設備同時該第二電晶體可為NFET設備。
10‧‧‧半導體基板
11‧‧‧淺溝槽隔離結構
12‧‧‧犧牲或虛設閘極絕緣層
14‧‧‧虛設或犧牲閘極電極
16‧‧‧側壁間隔體
17‧‧‧絕緣材料層
18‧‧‧源極/汲極區
20‧‧‧閘極開口
30A‧‧‧閘極絕緣層
30B‧‧‧功函數調整層
30C‧‧‧塊金屬層
100‧‧‧電晶體、電晶體結構、設備
200‧‧‧電晶體
200N‧‧‧NFET設備
200P‧‧‧PFET設備
200W‧‧‧寬閘極長度設備
201‧‧‧材料堆疊
210‧‧‧半導體基板、基板
212‧‧‧犧牲閘極絕緣層
214‧‧‧犧牲閘極電極層
216‧‧‧第一硬遮罩層
218‧‧‧第二硬遮罩層
220‧‧‧側壁間隔體、間隔體
222‧‧‧絕緣材料層
222R‧‧‧減厚絕緣材料層、絕緣材料層
224‧‧‧第二絕緣材料層
226‧‧‧閘極凹室
228‧‧‧高介電常數閘極絕緣層、高介電常數絕緣材料層
230‧‧‧第一功函數調整層、金屬層
232‧‧‧第二功函數調整層、金屬層
234‧‧‧遮罩層
236‧‧‧犧牲材料層
238‧‧‧硬遮罩層
240‧‧‧圖案化遮罩層、遮罩層
244‧‧‧導電結構
244R‧‧‧減厚導電結構
246‧‧‧絕緣材料
250N、250P、250W‧‧‧最終閘極電極結構
252‧‧‧絕緣材料層
254‧‧‧自對準接觸、接觸
260R‧‧‧減厚犧牲材料
275B‧‧‧寬度
275T‧‧‧寬度
參考以下結合附圖的說明可明白本揭示內容，其中類似的元件是以相同的元件符號表示。
第1A至1D圖圖示用後閘極法(gate last approach)形成半導體設備的一示範先前技術製程流程；第2A至2Q圖圖示用於形成半導體設備的取代閘極結構的一本發明示範方法；以及第3A至3E圖圖示用於形成半導體設備的取代閘極結構的本發明的另一示範方法。
儘管本發明容易做成各種修改及替代形式，本文仍以附圖為例圖示幾個本發明的特定具體實施例且詳述其中的 細節。不過，應瞭解本文所描述的特定具體實施例不是想要把本發明限定成本文所揭示的特定形式，反而是，本發明是要涵蓋落入由隨附申請專利範圍定義的本發明精神及範疇內的所有修改、等價及替代性陳述。
以下描述本發明的各種示範具體實施例。為了清楚說明，本說明書沒有描述實際具體實作的所有特徵。當然，應瞭解，在開發任一此類的實際具體實施例時，必需做許多與具體實作有關的決策以達成開發人員的特定目標，例如遵循與系統相關及商務有關的限制，這些都會隨著每一個具體實作而有所不同。此外，應瞭解，此類開發既複雜又花時間，決不是本領域的普通技術人員在閱讀本揭示內容後即可實作的例行工作。
此時以參照附圖來描述本發明。示意圖示於附圖的各種結構、系統及設備僅供解釋以及避免熟諳此藝者所已知的細節混淆本發明。儘管如此，仍納入附圖用來描述及解釋本揭示內容的示範實施例。應使用與相關技藝技術人員所熟悉的意思一致的方式理解及解釋用於本文的字彙及片語。本文沒有特別定義的術語或片語(亦即，與熟諳此藝者所理解的普通慣用意思不同的定義)是想要用術語或片語的一致用法來暗示。在這個意義上，希望術語或片語具有特定的意思時(亦即，不同於熟諳此藝者所理解的意思)，則會在本說明書中以直接明白地提供特定定義的方式清楚地陳述用於該術語或片語的特定定義。
本揭示內容針對形成用於各種半導體設備(例如，FinFET及平面型場效電晶體)的取代閘極結構的各種方法。熟諳此藝者在閱讀本申請案後容易明白，揭示於此的方法及結構可應用於各種設備，例如NFET、PFET、CMOS等等，而且容易應用於各種積體電路，包含但不受限於：ASIC、邏輯設備及電路、記憶體設備及系統等等。此時以參照附圖來更詳細地描述於此所揭示的方法及設備的各種示範具體實施例。
第2A圖的簡圖圖示在早期製造階段形成於半導體基板210上方的示範電晶體200。于此揭示的本發明可用於FinFET或者是平面型FET，它們可為N型或者是P型設備。為了揭示，在形成示範平面型電晶體的背景下揭示本發明，不過，不應視為於此揭示的本發明限於此一示範具體實施例。為了便於圖解說明以及不混淆本發明，不圖示形成於基板210的各種摻雜區，例如環狀植入區、源極/汲極區、等等。可使用熟諳此藝者所周知的已知離子植入工具及技術來形成此類摻雜區。基板210可具有各種組態，例如圖示的塊矽組態。基板210也可具有包含塊矽層、埋藏絕緣層及主動層的絕緣體上矽(silicon-on-insulator，SOI)組態，其中在該主動層中及上方形成數個半導體設備。因此，應瞭解，術語基板或半導體基板涵蓋所有形式的半導體結構。基板210也可由矽以外的材料製成。
在圖示於第2A圖的製造點，已形成數層材 料於基板210上方。在圖示實施例中，可用各種已知技術來形成犧牲閘極絕緣層212、犧牲閘極電極層214、第一硬遮罩層216及第二硬遮罩層218於基板210上方。在一示範具體實施例中，犧牲閘極絕緣層212可由二氧化矽構成，犧牲閘極電極層214可由多晶矽構成，第一硬遮罩層216可由氮化矽構成，以及第二硬遮罩層218可由二氧化矽構成。各層的厚度可隨著特定應用而有所不同。通過執行各種現有製程，可形成圖示於第2A圖的犧牲材料層，例如熱成長製程、化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、或所述製程的電漿增強版本(plasma-enhanced versions)。
接下來，如第2B圖所示，執行一個或多個蝕刻製程以定義多個材料堆疊201用來形成示範NFET設備200N、示範PFET設備200P及示範寬閘極長度設備200W(同樣也可為NFET或PFET設備)。在用形成於半導體基板210的隔離結構(未圖示)定義的個別定義主動區中及上方，可形成設備200N、200P及200W。一般而言，設備200N、200P及200W的閘極長度可隨著特定應用而有所不同。在一示範具體實施例中，設備200N、200P有約40奈米或更小的閘極長度，以及完成設備200N、200P可用于需要高切換速度的應用，例如微處理器、記憶體設備。NFET設備200N及PFET設備200P的閘極長度不需要相同。寬閘極長度設備200W通常有相對大的閘極長度，例如，150奈米以上，以及此類設備200W可用于諸如高功率應用、 輸入/輸出電路之類的應用。雖然以形成彼此相鄰的方式圖示設備200N、200P及200W，然而實務上，設備200N、200P及200W在基板210可散開。
接下來，如第2C圖所示，形成與設備200N、200P、200W的材料堆疊201緊鄰的側壁間隔體220。間隔體220的形成可通過沉積間隔體材料層(例如，氮化矽)，之後，執行非等向性蝕刻製程。在此製程點，也可執行各種清洗製程。第2D圖圖示在形成絕緣材料層222於設備200上方之後的設備200。在一示範具體實施例中，絕緣材料層222為可流動二氧化矽(摻雜或未摻雜)、所謂的HARP二氧化矽、等等。絕緣材料層222的形成可通過執行各種現有製程，以及在製程流程的此一步驟處，絕緣材料層222的頂面(top surface)不需要為平坦表面。
然後，如第2E圖所示，對於有用作研磨終止層(polish-stop)的第一硬遮罩層216(例如，氮化矽)的絕緣材料層222，執行化學機械研磨(CMP)製程。然後，如第2F圖所示，執行蝕刻製程以減少絕緣材料層222的厚度以及藉此定義減厚絕緣材料層222R。之後，形成第二絕緣材料層224於減厚絕緣材料層222R上方。然後，再度使用第一硬遮罩層216作為研磨終止層，在第二絕緣材料層224上執行CMP製程。第二絕緣材料層224可由初始使用各種現有技術形成的各種材料構成，例如，HDP氧化物、HARP氧化物、摻雜碳的二氧化矽、PECVD氧化物、等等。
接下來，如第2G圖所示，執行一個或多個 蝕刻製程以移除第一硬遮罩層216並暴露犧牲閘極電極層214供進一步加工。在第一硬遮罩層216及側壁間隔體220由同一材料製成的示範具體實施例中，此蝕刻製程也減少間隔體220的高度。然後，如第2H圖所示，執行一個或多個蝕刻製程以移除犧牲閘極電極層214及犧牲閘極絕緣層212。在圖示具體實施例中，蝕刻製程可定義各自用於設備200N、200P及200W的閘極凹室226。
接下來，如第2I圖所示，在閘極開口226中，初始形成將構成取代閘極結構250(如下述)的各種材料層。取代閘極結構250的形成可用各種現有技術，例如描述於本申請案之【先前技術】中者。在一示範實施例中，這涉及適形沉積(conformable deposit)厚約2奈米的高介電常數閘極絕緣層228，用於由金屬(例如，氮化鈦層)構成的NFET設備200N及厚度有2至5奈米的第一功函數調整層(work function adjusting layer)230，以及視需要，用於由金屬(例如，鑭、鋁、鎂等等)構成的PFET設備200P及厚度約有1至5奈米的第二功函數調整層232。熟諳此藝者會知道，在完整閱讀本申請案後，基於特定應用，可顛倒形成層230、232的順序。
高介電常數閘極絕緣層228可由各種高介電常數材料(大於10的k值)構成，例如氧化鉿、矽酸鉿、氧化鑭、氧化鋯等等。金屬層230、232可由各種金屬閘極電極材料構成，例如可包含一個或多個層的鈦(Ti)、氮化鈦(TiN)、鈦-鋁(TiAl)、鋁(Al)、氮化鋁(AlN)、鉭(Ta)、氮化 鉭(TaN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、矽氮化鉭(TaSiN)、矽化鉭(TaSi)及其類似者。另外，用於各種設備200N、200P及200W的取代閘極結構250的組合物可不相同。因此，構造取代閘極結構250的特定細節，以及形成取代閘極結構250的方式，不應被視為是本發明的限制，除非隨附申請專利範圍明示所述限制。揭示於此的方法也可用于不使用高介電常數閘極絕緣層的取代閘極結構250，然而高介電常數閘極絕緣層可能會使用于大多數的應用。
接下來，如第2J圖所示，形成遮罩層234(為軟或硬遮罩)於設備200W上方並暴露設備200N、200P供進一步加工。在一示範具體實施例中，遮罩層234為光阻材料的圖案化層。可用傳統工具及方法來形成遮罩層234。
然後，也如第2J圖所示，執行一個或多個製程操作以形成犧牲材料層236於閘極凹室226的下半部中。如以下所詳述的，犧牲材料層236用來覆蓋第一功函數調整層230及第二功函數調整層232的部分，藉此定義金屬層230及232的暴露部而供進一步加工。犧牲材料層236可由各種材料構成以及可用提供實質由下而上填隙(bottom-up gap fill)的製程特性的各種技術來形成，例如可流動的氧化物，或一些最近開發的製程，其用特別選定的化學前驅物來在間隙或溝槽內促進實質由下而上生長。例如，描述於Novellus Systems公司所提出的美國專利第7,888,233號及第7,915,139號的系統及方法，可用來製造 犧牲材料236。當然，其他的系統及方法可用來形成犧牲材料236，例如描述于應用材料(Applied Materials)公司所提出的美國專利公開案第2011/0014798號。美國專利第7,888,233號及第7,915,139號與美國專利公開案第2011/0014798號在此全部並入本文作為參考資料。
一般而言，前述Novellus的專利描述其製程氣體含有含矽化合物及氧化劑的製程。合適的含矽化合物包含有機矽烷與有機矽氧烷。在某些具體實施例中，含矽化合物為常見的液相矽源。在一些具體實施例中，可使用具有一個或多個的單、雙或三乙氧基、甲氧基或丁氧基官能基(functional groups)的含矽化合物。實施例包含但不受限於：TOMCAT、OMCAT、TEOS、三乙氧基矽烷(TES)、TMS、MTEOS、TMOS、MTMOS、DMDMOS、二乙氧基矽烷(DES)、三苯基矽烷(triphenylethoxysilane)、1-(三乙氧基矽基)2-(二乙氧基甲基矽基)乙烷(1-(triethoxysilyl)2-(diethoxymethylsilyl)ethane)、三叔丁氧基矽烷醇(tri-t-butoxylsilanol)、以及四甲氧基矽烷(tetramethoxy silane)。合適氧化劑的實施例包含：臭氧、過氧化氫及水。在一些具體實施例中，含矽化合物及氧化劑是經由蒸發液體而供引進反應室的液體注射系統輸送至反應室。通常將反應劑個別輸送至反應室。每一反應劑引進液體注射系統的典型液體流率在0.1至5.0毫升/分鐘的範圍內。當然，受益於本揭示內容的熟諳此藝者會明白最優流率是取決於特定反應劑、所欲沉積速率、反應速率以 及其他製程條件。如上述，反應通常在暗或無電漿條件下發生。反應室壓力(chamber pressure)可在約1至100托(torr)之間，在某些具體實施例中，是在5至20托之間，或10至20托之間。在特定具體實施例中，反應室壓力約有10托。在製程期間，基板溫度通常在約-20至100℃之間。在某些具體實施例中，溫度是在約0至35℃之間。可改變壓力及溫度以調整沉積時間。在一實施例中，高壓及低溫大體適合較快的沉積時間。反之，高溫及低壓會導致沉積時間較慢。因此，提高溫度可能需要提高壓力。在一具體實施例中，溫度約為5℃以及壓力約為10托。
在一示範具體實施例中，犧牲材料層236為可流動氧化物層，其通過執行實質由下而上填隙製程形成，隨後可用稀釋氫氟酸濕製程(dilute HF wet process)輕易去除。在描繪於此的實施例中，PFET設備200P有大於NFET設備200N的閘極長度。使用由下而上CVD介電層製程以形成材料(例如，可流動的氧化物)，犧牲材料層236傾向比較大凹室更快地在較小凹室中形成。因此，在NFET設備200N中可製造犧牲材料層236，以便有大於PFET設備200P的犧牲材料層236的厚度。通過控制用來形成犧牲材料層236的製程的沉積時間及化學參數，可控制犧牲材料層236填滿用於NFET設備200N及PFET設備200P的閘極凹室226的程度。在一示範具體實施例中，犧牲材料層236的厚度可為20至50奈米。另外，若需要，可顛倒形成遮罩層234及犧牲層236的示範順序。
然後，如第2K圖所示，用犧牲材料層236作為設備200N及200P的遮罩以及層234作為設備200W的遮罩，執行一個或多個蝕刻製程以由NFET設備200N及PFET設備200P的閘極凹室226內移除第一功函數調整層230及第二功函數調整層232的暴露部(亦即，層230、232中在犧牲材料層236的上表面(upper surface)上方的部分)。在此製程點，在執行蝕刻製程(或數個)後，仍用設備200N及200P上的犧牲材料層236以及設備200W上的遮罩層234保護層230、232的其餘部分。在圖示具體實施例中，調整實施於層230、232暴露部的蝕刻製程的蝕刻速率及時間，使得第一功函數調整層230及第二功函數調整層232的其餘部分大致與NFET設備200N及PFET設備200P的各個犧牲材料層236的上表面齊平。在描繪於此的示範具體實施例中，高介電常數絕緣層228可抵抗蝕刻劑，因而不由NFET設備200N或者PFET設備200P的閘極凹室226移除。不過，在有些應用中，取決於所用的蝕刻劑，可移除高介電常數絕緣材料228中在犧牲材料層236的上表面上方的部分。
第2L圖圖示在已執行數個製程操作之後的設備200。已由用於NFET設備200N及PFET設備200P的閘極凹室226移除犧牲材料層236，以及遮罩層234已由設備200W上方移除。這可暴露金屬層230、232的其餘部分供進一步加工。然後，適形沉積相對薄的硬遮罩238(例如，二氧化矽)於設備200上方以及於設備200N、200P及 200W的閘極凹室226中。之後，形成另一圖案化遮罩層240(軟或硬遮罩)於設備200上方，以便覆蓋PFET設備200P及暴露NFET設備200N，並且視需要，寬設備200W供進一步加工。在一示範具體實施例中，遮罩層240為光阻材料的圖案化層。可用傳統工具及方法來形成遮罩層240。
第2M圖圖示在已執行數個製程操作之後的設備200。首先，執行蝕刻製程以移除NFET設備200N的硬遮罩層238和視需要的寬設備200W的暴露部，也就是，移除硬遮罩層238中未被圖案化遮罩層240覆蓋的部分。然後，執行第二蝕刻製程以由NFET設備200N和視需要的寬設備200W的凹室226內移除第二功函數調整層232的其餘部分(先前被犧牲材料層236覆蓋)。因此，在描繪於此的示範實施例中，只有第一功函數調整層230及高介電常數絕緣材料層228的受保護片段(segment)留在NFET設備200N及寬設備200W的閘極凹室226中。高介電常數絕緣材料層228以及第一功函數調整層230和第二功函數調整層232的其餘部分都位元在PFET設備200P的閘極凹室226中。當然，如前述，在一些具體實施例中，使用功函數調整材料的不同組合，可遮罩NFET設備200N而不是PFET設備200P。第2N圖圖示在已由PFET設備200P移除圖案化遮罩層240之後的設備200。
接下來，如第2O圖所示，各在閘極凹室226中形成導電結構244，例如金屬。在有些應用中，用於各種設備200N、200P及/或200W的導電結構244可不同。在 一示範實施例中，導電結構244可由鋁、鎢等等構成。導電結構244的形成可通過初始沉積導電材料層以便過度充填(over-fill)閘極凹室226，且之後，執行CMP製程以移除導電材料層中位於閘極凹室226外的多餘部分。此CMP製程也提供移除在設備200W上方的閘極凹室226外面的多餘金屬層232。
接下來，如第2P圖所示，執行蝕刻製程以減少導電結構244的原始厚度以及藉此定義減厚導電結構244R，它最後會變成最終閘極電極結構250N、250P及250W的一部分。通過從NFET設備200N和PFET設備200P的凹室226的上半部內部分移除第一功函數調整層230及第二功函數調整層232的部分，使導電結構244的下凹為相對比較簡單的製程。也就是，用來減少導電結構244的原始厚度的蝕刻製程涉及只蝕刻單一金屬。這可免除平衡數種相異材料的蝕刻速率的需要，在此，替換地，不予蝕刻而留下全高的層230及232可能導致與源極/汲極區的附近接觸非所欲電氣短路有較高的風險。在寬設備200W的凹室226上半部中有第一功函數調整層230及第二功函數調整層232不成問題，因為該應用允許閘極與接觸(gate-to-contact)有較大的間隔，對縮小設計的負面衝擊較小，因此可消除對於設備上的自對準接觸的迫切性。
接下來，如第2Q圖所示，沉積及研磨絕緣材料層246，其用作在閘極金屬上方的介電蓋層，可用來防止源極/汲極接觸對閘極短路。然後，形成另一絕緣材料 層252於設備200上方以及使用現有技術來形成示範自對準接觸254。絕緣材料246必須為對於蝕刻比絕緣材料224及222R有更高抵抗力的材料，以便有效地引導接觸蝕刻的自對準。接觸254可由各種材料構成，例如鎢，可能也加入接觸矽化物，例如矽化鎳(未圖示於第2Q圖)。接觸254的形成可通過形成圖案化遮罩層(未圖示)於絕緣材料層252上方，之後，執行一個或多個蝕刻製程以定義延伸穿過絕緣材料層252、224及222R的開口並且暴露在開口底部的基板210(或金屬矽化物區)。通過引起接觸自對準的蝕刻導引來放寬蝕刻圖案化(lithographic patterning)所需的精度。之後，可沉積自對準接觸254的導電材料於絕緣材料層252、224及222R的開口內以及用執行CMP製程步驟以現有方式移除多餘的沉積材料。
第3A至3E圖圖示用於形成FinFET或平面型FET設備的取代閘極結構的另一本發明示範方法。第3A圖圖示在對應至第2I圖的製造點的設備200，其中在設備200N、200P及200W的閘極凹室226中已形成高k閘極絕緣層228、第一功函數調整層230及第二功函數調整層232。接下來，如第3B圖所示，在此示範具體實施例中，形成犧牲材料260於閘極凹室226中。犧牲材料260可由例如非晶矽、非晶鍺、有機光阻層等等構成。犧牲材料260的形成可通過初始沉積犧牲材料層以便過度充填閘極凹室226，且之後，執行CMP製程以移除犧牲材料層中在閘極凹室226外面的多餘部分。
接下來，如第3C圖所示，在一示範具體實施例中，執行蝕刻製程以減少犧牲材料260的原始厚度以及藉此定義減厚犧牲材料260R。在此示範實施例中，刻意不執行設備200W的個別遮罩。在另一示範具體實施例中，在此犧牲材料260由可氧化的材料構成，對於犧牲材料260可以低於約250℃的溫度執行低溫氧化製程以氧化部分犧牲材料260至所欲及受控的深度。之後，執行蝕刻製程可移除犧牲材料260的受氧化部分(未圖示)以藉此產生減厚犧牲材料260R。應注意，在此示範實施例中，用於絕緣層224的材料應由在低溫氧化製程中不容易氧化的材料構成，例如，像是氮化矽。
然後，如第3D圖所示，執行蝕刻製程以由NFET設備200N、PFET設備200P及寬設備200W的凹室226內移除第一功函數調整層230及第二功函數調整層232的暴露部。接下來，如第3E圖所示，執行蝕刻製程以由閘極凹室226移除犧牲材料260R的其餘部分。在製程流程的此點，閘極凹室226各由高介電常數絕緣材料層228、第一功函數調整層230及第二功函數調整層232構成，並且此外，此時已適當地限制這幾層的向上程度。若需要，與圖示於第2M圖的情況相似，可形成遮罩層(未圖示)於所述設備中一個或多個的上方(例如，在PFET設備200P的上方)，以及可執行蝕刻製程以按需要用選擇方式，由NFET設備200N或PFET設備200P或寬設備200W的凹室226內移除第二功函數調整層232。其餘要執行的步驟跟前文在 描述圖示於第2A至2Q圖的具體實施例時提及的一樣。
請參考第2Q圖，此時描述本發明的另一個獨特方面。通過首先移除金屬內襯層(liner layer)230及232，部分減厚導電結構244R在層230(用於NFET 250N)及層230/232(用於PFET 250P)上方延伸及接觸，以及減厚導電結構244R也接觸用於NFET及PFET設備的高k絕緣材料層228。在有些應用中，它可為有單一金屬層(230)的PFET設備同時NFET設備有雙金屬層(230/232)組態。一般而言，NFET設備200N及PFET設備200P都有具“T”形組態的閘極電極結構224R，也就是，就NFET設備200N及PFET設備200P而言，在閘極電極224頂部的寬度275T大於在閘極電極224R底部的寬度275B。在頂部有較大寬度的電晶體可為NFET或者是PFET設備，或者這樣的設備在頂部有大致相同的寬度。
以上所揭示的特定具體實施例均僅供圖解說明，因為本領域的普通技術人員在受益于本文的教導後顯然可以不同但等價的方式來修改及實施本發明。例如，可用不同的順序完成以上所提出的製程步驟。此外，除非在權利要求中有提及，不希望本發明受限於本文所示的構造或設計的細節。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類變體都被認為仍然是在本發明的範疇與精神內。因此，本文提出以下的申請專利範圍尋求保護。
200‧‧‧電晶體
200N‧‧‧NFET設備
200P‧‧‧PFET設備
200W‧‧‧寬閘極長度設備
210‧‧‧半導體基板、基板
220‧‧‧側壁間隔體、間隔體
222R‧‧‧減厚絕緣材料層、絕緣材料層
224‧‧‧第二絕緣材料層
228‧‧‧高介電常數閘極絕緣層、高介電常數絕緣材料層
230‧‧‧第一功函數調整層、金屬層
232‧‧‧第二功函數調整層、金屬層
244R‧‧‧減厚導電結構
246‧‧‧絕緣材料
250N、250P、250W‧‧‧最終閘極電極結構
252‧‧‧絕緣材料層
254‧‧‧自對準接觸、接觸
275B‧‧‧寬度
275T‧‧‧寬度

Claims (34)

  1. 一種形成電晶體的方法，包括：形成犧牲閘極結構於半導體基板上方；移除該犧牲閘極結構以藉此定義閘極凹室；在該閘極凹室中形成絕緣材料層；在該閘極凹室內形成金屬層於該絕緣材料層上方；在該閘極凹室中形成犧牲材料，以便覆蓋該金屬層的一部分且藉此定義該金屬層的暴露部；對該金屬層的該暴露部執行蝕刻製程，以藉此移除在該閘極凹室內的該金屬層的該暴露部；在執行該蝕刻製程後，移除該犧牲材料；以及在該金屬層中先前被覆蓋的部分上方形成導電材料。
  2. 如申請專利範圍第1項所述之方法，其中，該電晶體為FinFET設備或FET設備中的一個。
  3. 如申請專利範圍第1項所述之方法，其中，形成該犧牲材料包括：執行由下而上的填隙製程，以在該閘極凹室中直接沉積該犧牲材料到它的最終厚度。
  4. 如申請專利範圍第1項所述之方法，其中，形成該犧牲材料包括：執行沉積製程，以形成由該犧牲材料過度充填該閘極凹室的沉積層；對該犧牲材料的該沉積層執行化學機械研磨製 程；以及在執行該化學機械研磨製程後，對該犧牲材料層執行蝕刻製程，以減少它的厚度。
  5. 如申請專利範圍第1項所述之方法，其中，該金屬層為用於N型FET的金屬的功函數調整層。
  6. 如申請專利範圍第1項所述之方法，其中，該金屬層為用於P型FET的金屬的功函數調整層。
  7. 如申請專利範圍第1項所述之方法，其中，形成該犧牲材料包括：執行沉積製程，以形成由該犧牲材料過度充填該閘極凹室的沉積層；對該犧牲材料的該沉積層執行化學機械研磨製程；在執行該化學機械研磨製程後，對該犧牲材料層執行氧化製程，以氧化該犧牲材料層的上半部，並使該犧牲材料層的下半部處於未氧化狀態；以及執行蝕刻製程，以移除該犧牲材料層中已被氧化的該上半部，並使該犧牲材料層的該下半部留在原位。
  8. 如申請專利範圍第1項所述之方法，還包括：執行至少一蝕刻製程，以使該導電材料部分下凹；以及在該閘極凹室內形成絕緣材料於該下凹導電材料上方。
  9. 一種形成電晶體的方法，包括： 形成犧牲閘極結構於半導體基板上方；移除該犧牲閘極結構，以藉此定義閘極凹室；在該閘極凹室中形成絕緣材料層；在該閘極凹室內形成第一金屬層於該絕緣材料層上方；在該閘極凹室內形成第二金屬層於該第一金屬層上方；在該閘極凹室中形成犧牲材料，以便覆蓋該第二金屬層的一部分且藉此定義該第一金屬層和該第二金屬層的暴露部；對該第二金屬層和該第一金屬層的該些暴露部執行至少一蝕刻製程，以藉此移除在該閘極凹室內的該第二金屬層和該第一金屬層的該些暴露部；在執行該至少一蝕刻製程後，移除該犧牲材料；以及在該第一及該第二金屬層中先前被覆蓋的該些部分上方形成導電閘極電極材料。
  10. 如申請專利範圍第9項所述之方法，其中，形成該犧牲材料包括：執行由下而上的填隙製程，以在該閘極凹室中直接沉積該犧牲材料到它的最終厚度。
  11. 如申請專利範圍第9項所述之方法，其中，形成該犧牲材料包括：執行沉積製程，以形成由該犧牲材料過度充填該閘極凹室的沉積層； 對該犧牲材料的該沉積層執行化學機械研磨製程；以及在執行該化學機械研磨製程後，對該犧牲材料層執行蝕刻製程，以減少它的厚度。
  12. 如申請專利範圍第9項所述之方法，其中，該第一金屬層為用於N型FET的金屬的功函數調整層，以及該第二金屬層為用於P型FET的金屬的功函數調整層。
  13. 如申請專利範圍第9項所述之方法，其中，該第一金屬層為用於P型FET的金屬的功函數調整層，以及該第二金屬層為用於N型FET的金屬的功函數調整層。
  14. 如申請專利範圍第9項所述之方法，還包括：執行至少一蝕刻製程，以使該導電閘極電極材料部分下凹；以及在該閘極凹室內形成絕緣材料於該下凹導電閘極電極材料上方。
  15. 如申請專利範圍第9項所述之方法，其中，形成該犧牲材料包括：執行沉積製程，以形成由該犧牲材料過度充填該閘極凹室的沉積層；對該犧牲材料的該沉積層執行化學機械研磨製程；在執行該化學機械研磨製程後，對該犧牲材料層執行氧化製程，以氧化該犧牲材料層的上半部，並使該犧牲材料層的下半部處於未氧化狀態；以及 執行蝕刻製程，以移除該犧牲材料層中已被氧化的該上半部，並使該犧牲材料層的該下半部留在原位。
  16. 一種形成第一及第二電晶體的方法，包括：在半導體基板上方形成各自用於該第一及該第二電晶體的犧牲閘極結構；移除該些犧牲閘極結構，以藉此定義各自用於該第一及該第二電晶體的第一閘極凹室及第二閘極凹室；各自在該第一及該第二閘極凹室中形成絕緣材料層；各自在該第一及該第二閘極凹室中形成第一金屬層於該絕緣材料層上方；各自在該第一及該第二閘極凹室內形成第二金屬層於該第一金屬層上方；各自在該第一及該第二閘極凹室內形成犧牲材料，以便覆蓋該第二金屬層的一部分且藉此定義該第一金屬層和該第二金屬層的暴露部；對該第二金屬層和該第一金屬層的該些暴露部執行至少一蝕刻製程，以藉此各自移除在該第一及該第二閘極凹室內的該第二金屬層和該第一金屬層的該些暴露部；以及在執行該至少一蝕刻製程後，移除該犧牲材料。
  17. 如申請專利範圍第16項所述之方法，還包括：在該第一及該第二凹室中的一個中，形成導電閘極電極材料 於該第一及該第二金屬層的該些其餘部分上方。
  18. 如申請專利範圍第17項所述之方法，還包括：執行至少一蝕刻製程，以使該導電閘極電極材料部分下凹；以及在該第一及該第二閘極凹室中的至少一個內形成絕緣材料於該下凹導電閘極電極材料上方。
  19. 如申請專利範圍第16項所述之方法，其中，該第一及該第二電晶體為FinFET設備。
  20. 如申請專利範圍第16項所述之方法，其中，該第一及該第二電晶體為FET設備。
  21. 如申請專利範圍第16項所述之方法，其中，形成該犧牲材料包括：執行由下而上的填隙製程，以在該閘極凹室中直接沉積該犧牲材料到它的最終厚度。
  22. 如申請專利範圍第16項所述之方法，其中，形成該犧牲材料包括：執行沉積製程，以形成由該犧牲材料過度充填該第一及該第二閘極凹室的沉積層；對該犧牲材料的該沉積層執行化學機械研磨製程；以及在執行該化學機械研磨製程後，對該犧牲材料層執行蝕刻製程，以減少它的厚度。
  23. 如申請專利範圍第16項所述之方法，其中，該第一金屬層為用於N型FET的金屬的功函數調整層，以及該第二金屬層為用於P型FET的金屬的功函數調整層。
  24. 如申請專利範圍第16項所述之方法，其中，該第一金屬層為用於P型FET的金屬的功函數調整層，以及該第二金屬層為用於N型FET的金屬的功函數調整層。
  25. 如申請專利範圍第16項所述之方法，還包括：形成遮罩層，係至少遮罩該第一凹室以及暴露該第二凹室供進一步加工；以及執行蝕刻製程，以移除在該第一凹室內的該第二金屬層的該其餘部分，並使該第一金屬層的該其餘部分留在該第一凹室內。
  26. 如申請專利範圍第16項所述之方法，其中，形成該犧牲材料包括：執行沉積製程，以形成由該犧牲材料過度充填該閘極凹室的沉積層；對該犧牲材料的該沉積層執行化學機械研磨製程；在執行該化學機械研磨製程後，對該犧牲材料層執行氧化製程，以氧化該犧牲材料層的上半部，並使該犧牲材料層的下半部處於未氧化狀態；以及執行蝕刻製程，以移除該犧牲材料層中已被氧化的該上半部，並且使該犧牲材料層的該下半部留在原位。
  27. 一種設備，係包括：形成於半導體基板中及上方的第一電晶體及第二電晶體，該第一及該第二電晶體各自包括閘極絕緣 層，位於該閘極絕緣層上方的第一功函數調整金屬層，以及位於該第一功函數調整金屬層上方的閘極電極，其中，各自用於該第一及該第二電晶體的該閘極電極具有上半部及下半部，其中，該上半部在該閘極電極頂端的寬度大於該下半部在該閘極電極底端的寬度；以及只位於該第二電晶體中的第二功函數調整層，該第二功函數調整層在該第二電晶體中只位於該第一功函數調整層與該閘極電極之間，其中，該第一電晶體的該閘極電極的該上半部位於該第一功函數調整層的上表面上方並與其接觸，以及也與該閘極絕緣層接觸，並且該第二電晶體的該閘極電極的該上半部位於該第一及該第二功函數調整層中的每一個的上表面上方並與其接觸，以及也與該閘極絕緣層接觸。
  28. 如申請專利範圍第27項所述之設備，其中，該第一電晶體具有小於該第二電晶體的閘極長度。
  29. 如申請專利範圍第27項所述之設備，其中，該第一電晶體具有大於該第二電晶體的閘極長度。
  30. 如申請專利範圍第27項所述之設備，其中，該第一電晶體為NFET設備，以及該第二電晶體為PFET設備。
  31. 如申請專利範圍第27項所述之設備，其中，該第一電晶體為PFET設備，以及該第二電晶體為NFET設備。
  32. 如申請專利範圍第27項所述之設備，其中，用於該第一電晶體的該閘極電極的該頂部寬度小於用於該第二 電晶體的該閘極電極的該頂部寬度。
  33. 如申請專利範圍第27項所述之設備，其中，用於該第二電晶體的該閘極電極的該頂部寬度小於用於該第一電晶體的該閘極電極的該頂部寬度。
  34. 如申請專利範圍第27項所述之設備，其中，在該閘極絕緣層與該第一及該第二電晶體的該些閘極電極的該些上半部之間的該接觸係沿著該第一及該第二電晶體中的每一個的該閘極電極的該上半部的實質垂直定向的邊緣。
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