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TW201639136A - 影像感測裝置及其製造方法 - Google Patents

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TW201639136A
TW201639136A TW104139364A TW104139364A TW201639136A TW 201639136 A TW201639136 A TW 201639136A TW 104139364 A TW104139364 A TW 104139364A TW 104139364 A TW104139364 A TW 104139364A TW 201639136 A TW201639136 A TW 201639136A
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黃志昌
盧祈鳴
陳建明
曹榮志
梁耀祥
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台灣積體電路製造股份有限公司
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Abstract

本揭露的某些實施方式提出一種背照式(BSI)影像感測器。所述背照式(BSI)影像感測器包括半導體基板與位於半導體基板前側之層間介電(ILD)層。ILD層包括位於半導體基板上之介電層，以及部分埋設於半導體基板內之接點。所述接點包括一矽化物層，其有一預定厚度，其範圍接近約600埃至約1200埃。

Description

影像感測裝置及其製造方法
本揭露係關於背照式(back side illuminated，BSI)影像感測器。
影像感測器已廣泛地運用於各種成像應用與產品中，譬如相機、掃描器、影印機等。影像感測器性能取決於影像感測器中的像素。身為針對半導體影像感測器之IC革命其中的一部分，像素的尺寸持續地縮減。隨著像素的尺寸越來越小，像素的品質也越來越難控制。
像素品質會影響譬如暗電流量等性能。暗電流是影像感測器中之雜訊的來源之一。在非光學元件，譬如電晶體中，暗電流稱為漏電流。
本揭露的某些實施方式提供一種背照式(BSI)影像感測器。背照式(BSI)影像感測器包括半導體基板以及位於半導體基板前側之層間介電(interlayer dielectric，ILD)層。ILD層包括位於半導體基板上之一介電層，以部分埋設於半導體基板內之接點。接點包括一矽化物層，其有一預定厚度，範圍接近約600埃至約1200埃。
本揭露的某些實施方式提供一種背照式(BSI)影像感測器。BSI影像感測器包括半導體基板，其包括一矽部分，以及一層間介電(ILD)層，其位於半導體基板之前側。ILD層包括位於前側上之介電層，以及被介電層圍繞且部分埋設於矽部分內之一接點栓。接點栓包括一金屬矽化物層，其有一晶格結構。所述晶格結構包括可利用晶格結構之X光繞射圖譜上之波峰來測量之{220}平面或{311}平面。
本揭露的某些實施方式提供一種製造背照式(BSI)影像感測器的方法。上述方法包括接收半導體基板；於半導體基板之前側上形成介電層；於介電層中形成凹部，而使得前側露出；利用介於預定範圍內之電漿引火功率，於凹部內以及半導體基板前側之下方形成一鈦層，上述預定範圍介於約600瓦特至900瓦特之間；進行第一熱退火；進行第二熱退火；以及於凹部內形成阻障層。
1‧‧‧半導體基板
2‧‧‧電晶體
7‧‧‧再分布層
8‧‧‧入射光
10‧‧‧像素陣列區域
12‧‧‧黑階參考像素陣列
14‧‧‧邏輯區域
17、18‧‧‧像素區域
19‧‧‧黑階參考像素
21‧‧‧閘極結構
25‧‧‧閘極間隔件
22、23‧‧‧光敏元件
31、35‧‧‧光阻
32‧‧‧蝕刻製程
37‧‧‧光遮罩
38‧‧‧區域
39‧‧‧紫外光
41‧‧‧互連
42‧‧‧接點
43‧‧‧通孔
45、46‧‧‧介電層
50‧‧‧矽化物層
51‧‧‧阻障層
52‧‧‧導電材料
53‧‧‧接點栓
55、57、58、59‧‧‧凹部
72‧‧‧多層結構
71‧‧‧層間介電(ILD)層
73‧‧‧彩色濾波陣列
81‧‧‧入射光
82‧‧‧反射材料
83‧‧‧保護層
85、87‧‧‧繞射圖譜
86‧‧‧深渠道隔離
88‧‧‧非金屬矽化物區域
89‧‧‧繞射光
100、200、300、500‧‧‧影像感測器
110‧‧‧圖
114‧‧‧記錄曲線
213‧‧‧閘極介電層
214‧‧‧閘極電極層
400‧‧‧製造方法
410、420、430、440、450、460‧‧‧操作
411‧‧‧導電層
422‧‧‧渠道
441、442、443‧‧‧階段
501‧‧‧導電層、鈦層
502‧‧‧上部
503‧‧‧原子
504‧‧‧原子結構
510‧‧‧底部
511‧‧‧薄膜
721‧‧‧第一傳輸層
722‧‧‧第二傳輸層
723‧‧‧蓋層
731、732、733‧‧‧彩色濾波
741‧‧‧微透鏡
742‧‧‧彩色光阻
752‧‧‧遮光層
821‧‧‧波
B1、B2‧‧‧底側
d‧‧‧平均分離距離
D1‧‧‧深度
D2‧‧‧分離
D11‧‧‧預定範圍
D12‧‧‧第一預定範圍
D14、D15、D18‧‧‧功率位準
D17‧‧‧第二預定範圍
H1-H9‧‧‧高度
L1、L2‧‧‧下部
M1‧‧‧角度
P1、P2‧‧‧側部
S1‧‧‧後側
S2‧‧‧前側
S21、S22、S27、S28、S50‧‧‧側邊
S71‧‧‧頂面
S52‧‧‧頂面
S7、S14、S45、S72‧‧‧表面
S53、S55、S57‧‧‧平面
TH1、TH2、TH10、TH11、TH14、TH15、TH17、TH501‧‧‧厚 度
W1-W5、W7-W11、W15、W17、W18、W22、W82、W84‧‧‧寬度
在閱讀下文實施方式以及附隨圖式時，能夠最佳地理解本揭露的多種態樣。應注意到，根據本領域的標準作業習慣，圖中的各種特徵並未依比例繪製。事實上，為了能夠清楚地進行描述，可能會刻意地放大或縮小某些特徵的尺寸。
圖1為根據本揭露某些實施方式具有某些像素之影像感測器之俯視圖。
圖2為根據本揭露某些實施方式之影像感測器的剖面圖。
圖3為根據某些實施方式之影像感測器的剖面圖。
圖4為根據某些實施方式之影像感測器的剖面圖。
圖5為根據某些實施方式之原子結構的剖面圖。
圖6為根據某些實施方式之原子結構繞射圖譜。
圖7為根據某些實施方式，用以製造影像感測器之方法的操作流程圖。
圖8為根據某些實施方式，用以製造影像感測器之方法的操作流程圖。
圖13為根據某些實施方式，用以製造影像感測器之方法的一操作中之圖式。
圖9至12以及14至25為根據某些實施方式，用以製造影像感測器之方法的一操作下之剖面圖。
以下揭示內容提供了多種實施方式或例示，其能用以實現本揭示內容的不同特徵。下文所述之元件與配置的具體例子係用以簡化本揭示內容。當可想見，這些敘述僅為例示，其本意並非用於限制本揭示內容。舉例來說，在下文的描述中，將一第一特徵形成於一第二特徵上或之上，可能包含某些實施例其中所述的第一與第二特徵彼此直接接觸；且也可能包含某些實施例其中還有而外的元件形成於上述第一與第二特徵之間，而使得第一與第二特徵可能沒有直接接觸。此外，本揭示內容可能會在多個實施例中重複使用元件符號和/或標號。此種重複使用乃是基於簡潔與清楚的目的，且其本身不代表所討論的不同實施例和/或組態之間的關係。
再者，在此處使用空間上相對的詞彙，譬如「之下」、「下方」、「低於」、「之上」、「上方」及與其相似者，可能是為了方便說明圖中所繪示的一元件或特徵相對於另一或多個元件或特徵之間的關係。這些空間上相對的詞彙其本意除了圖中所繪示的方位之外，還涵蓋了裝置在使用或操作中所處的多種不同方位。可能將所述設備放置於其他方位(如，旋轉90度或處於其他方位)，而這些空間上相對的描述詞彙就應該做相應的解釋。
影像感測器的效能會受到影像感測器中像素的品質所影響。像素品質會受到影像感測器的製造過程所控制。一受損的像素會造成暗電流，並會產生錯誤的影響訊號。當光子進入影像感測器時，黑像素無法產生在影像感測器中流動之電流。黑像素無法產生適當的影像訊號。黑像素的成因之一是影像感測器中用於傳遞電信號的材料其電阻較高。用以減低影像感測器中之電阻的一個位置是接點和半導體基板中之矽化物區域。
圖1中繪示影像感測器。圖1是根據某些實施方式之影像感測器100的概要俯視圖。影像感測器100包括半導體基板1。半導體基板1包括一像素陣列區域10以及位於像素陣列區域10之外的一邏輯區域14。像素陣列區域10包括一或多像素區域17與18，其中排列有一像素陣列。像素區域17與18用以將光線轉換為影像資料。在某些實施方式中，像素陣列區域10包括互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)，且影像感測器100為CMOS影像感測器(CMOS image sensor，CIS)。在某些實施方式中，像素區域17與18為電荷耦合元件(charged coupled device，CCD)影像感測器。在某些實施方式中，像素區域17與18為單色像素。在其他實施方式中，像素區域17與18為彩色像素譬如藍色(B)、綠色(G)或紅色(R)像素，其可用以偵測入射光中之不同色彩。影像感測器100進一步包括一或多黑階參考像素(black level reference pixel)19，其排列成一黑階參考像素陣列12。黑階參考像素19和像素區域17與18相同或類似，不同之處在於光線受到阻隔以避免黑階參考像素19接收到光線。黑階參考像素19輸出之影像資料提供了一種黑階，其可作為校正影像感測器100之參考。在某些實施方式中，可省略黑階參考像素19。
圖2是影像感測器100的剖面圖。在某些實施方式中， 圖2、3、4或9中之影像感測器100、200、300或500是背照式(back side illuminated，BSI)影像感測器。影像感測器100包括像素陣列區域10及黑階參考像素陣列12。
像素陣列區域10包括像素區域17與像素區域18。像素區域17與18以深渠道隔離(deep trench isolation，DTI)86分離開來。像素區域18包括一電晶體2。電晶體2包括閘極結構21、閘極間隔件25、光敏元件22以及光敏元件23。像素區域17與像素區域18由位於像素區域17或18之邊界的深渠道隔離DTI 86所界定。半導體基板1包括位於半導體基板1之後側S1的深渠道隔離(DTI)86。DTI 86位於後側S1下方。DTI 86的頂面和後側S1共平面。保護層83的頂面位於後側S1之上。
將黑階參考像素19設於黑階參考像素陣列12中。一遮光層752位於蓋層723下方。遮光層752可防止到達遮光層752之入射光8被傳輸至光敏元件22或23。光敏元件22或23和電晶體2耦接。在某些實施方式中，接點栓53鄰近一光二極體，譬如光敏元件22或23。黑階參考像素19用以將來自電晶體2之影像資料經由接點42及互連41而輸出至邏輯電晶體(圖中未繪示)。
影像感測器100包括位於半導體基板1上之多層結構72。彩色濾波陣列73位於多層結構72之上。微透鏡741位於彩色濾波陣列73上。影像感測器100包括位於半導體基板1下方之層間介電(interlayer dielectric，ILD)層71。再分布層7位於ILD層71下方。
多層結構72包括第一傳輸層721、第二傳輸層722與蓋層723。多層結構72設於半導體基板1之後側S1上。傳輸層721的底面與DTI 86中之反射材料82的頂面相接觸。
在某些實施方式中，像素陣列區域10包括設於鄰近半導體基板1之後側S1之彩色濾波陣列73中的彩色濾波731、732或733。 後側S1和前側S2相對。在其他實施方式中，多層結構72經排列而使其折射率是由影像感測器100外界之空氣向半導體基板1漸增。
於一實施方式中，半導體基板1是由矽所製成。半導體基板1包括矽塊材、半導體晶圓、一絕緣層上覆矽(silicon-on-insulator，SOI)基板或一矽鍺基板。於某些實施方式中，使用其他半導體材料包括第III族、第IV族與第V族元素。於某些實施方式中半導體基板1未經摻雜。接點栓53與半導體基板1中之未摻雜區域接觸。在其他實施方式中，半導體基板1經p-型摻雜物或n-型摻雜物摻雜。摻雜區域譬如光二極體鄰近接點栓53。後側S1位於半導體基板1的上方。前側S2位於半導體基板1的底部。
反射材料82位於DTI 86中，並與保護層83相接。反射材料82與多層結構72在靠近後側S1處相接觸。反射材料82作為光學隔離，以用以配置像素區域17與18，藉使光線可被保持在每一個別像素區域17或18中。在某些實施方式中，反射材料82係由導電材料所製成。導電材料用以反射光線。反射材料82係由導電材料所製成，譬如鋁、銅、氮化鈦、鎢、鉭、氮化鉭、矽化鎳、矽化鈷、其他適當材料和/或其組合。反射材料82可用以阻擋來自一像素區域17的光線進入鄰近的像素區域18，而使得鄰近的像素區域18利用電晶體2感測光線。
在某些實施方式中，DTI 86可替換為淺渠道隔離(shallow trench isolation，STI)特徵或矽局部氧化(local oxidation of silicon，LOCOS)特徵。DTI 86界定並隔離半導體基板1之各種元件或區域。舉例來說，DTI 86可使相鄰的像素區域17或18彼此隔絕，使像素陣列區域10與黑階參考像素19彼此隔離、或使一邏輯區域內的某些電路組件彼此分離。在某些實施方式中，像素區域17與18之間的邊界不含DTI 86。在某些實施方式中，DTI 86是由介電材料或絕緣材 料所製成，譬如氧化矽、氮化矽或氮氧化矽。在某些實施方式中，DTI 86是一種多層結構，其包括譬如一熱氧化襯墊層，其具有氮化矽或氧化矽位於熱氧化襯墊層中。在某些實施方式中，反射材料82包括氮化矽或氧化矽。
在圖2中，半導體基板1包括光敏元件22與光敏元件23，位於半導體基板1之前側S2。光敏元件22與光敏元件23位於前側S2上且位於半導體基板1中。在某些實施方式中，光敏元件22或23是一種光二極體，其鄰近接點栓53、閘極結構21或閘極間隔件25。
在某些實施方式中，光敏元件22或光敏元件23為一汲極區域或一源極區域。在某些實施方式中，光敏元件22或23可被替換為一經摻雜的汲極或源極區域。光敏元件22或23用以接收光線8(B、G或R)。光線8入射於微透鏡741上，被傳輸通過彩色濾波陣列73與多層結構72，並朝向後側S1前進而進入半導體基板1。之後利用光敏元件22或23將光線8轉換成電流。電流透過接點42和/或接點栓53以影像資料的形式傳輸。
電晶體2和光敏元件22或23在半導體基板1之前側S2連接。電晶體2包括位於前側S2下的閘極結構21及閘極間隔件25。互連41透過接點42和電晶體2耦接。互連41與接點栓53耦接。在某些實施方式中，電晶體2為傳輸電晶體，用以將相應光敏元件22或23所擷取的影像資料傳輸至外部電路。在某些實施方式中，每一像素陣列區域10中亦可包括具有各種功能的額外電晶體。於某些實施方式中，亦可運用其他的CIS排置。此處所數的原理亦可運用於進一步實施方式中之CCD像素。在某些實施方式中，像素陣列區域10中之其他電晶體具有與電晶體2相似的結構。
ILD層71位於前側S2。ILD層71位於半導體基板1下方。ILD層71包括從前側S2到再分布層7之一高度H4。ILD層71包括位 於前側S2下方之介電層45。接點42與接點栓53埋設於介電層45內。接點42和電晶體2之閘極結構21、光敏元件22或光敏元件23相接。接點栓53和非金屬矽化物區域88耦接。非金屬矽化物區域88是半導體基板1中不含摻雜物、金屬、金屬矽化物或矽化物之一部分。非金屬矽化物區域88也是一種矽部分。在某些實施方式中，非金屬矽化物區域88鄰近前側S2。
接點栓53連接至半導體基板1之矽部分。矽部分是由不含金屬、矽化物、金屬矽化物或摻雜物的材料所構成。矽部分是一種非矽化物部分。接點栓53包括一高度H7。接點栓53部分埋設於半導體基板1中，而使得接點栓53突起高過於ILD層71。在某些實施方式中，高度H7大於高度H4。
接點栓53包括一矽化物層50，其係位於上方靠近前側S2處。矽化物層50與前側S2接觸。矽化物層50位於半導體基板1內。矽化物層50和後側S1相距一高度H1。前側S2和後側S1相距一高度H2。DTI 86和前側S2相距一高度H3。矽化物層50和DTI 86的反射材料82相距一高度H5。高度H1、H2、H3、H4或H5都是在和前側S2或後側S1正交的方向中所測量的垂直高度。
接點栓53包括位於非金屬矽化物區域88中的矽化物層50。在某些實施方式中，矽化物層50是由自我對齊之矽化物(金屬矽化物)所構成。矽化物層50為包括鈦元素之金屬矽化物層50。矽化物層50位於半導體基板1之前側S2上。接點栓53包括與矽化物層50接觸的阻障層51。在某些實施方式中，阻障層51及介電層45之間設有導電材料(譬如鈦)薄膜。阻障層51包括任何適當的導電材料譬如TiN、W、Ti、Mo、Co、Pt、TiW、Ta、TaN、TaSiN或WN。在某些實施方式中，阻障層51可作為一接著促進物或一擴散阻障。接著促進物對介電層45與導電材料52之間的介電材料提供適當的接著強度。擴散阻障 可用以防止導電材料52中之材料的擴散。擴散阻障可用以防止導電材料52中的材料和矽化物層50中之材料或介電層45中之材料互相混合。在某些實施方式中，阻障層51為矽化物層50與導電材料52之間的薄膜。導電材料52位於接點栓53中。導電材料52與阻障層51接觸。阻障層51與導電材料52共形。導電材料52是由任何適當材料所組成，譬如金屬，包括W、Ti、Cu或Al。接點栓53耦接於互連41與半導體基板1之間。
接點42連接至再分布層7中之互連41。再分布層7位於ILD層71中之介電層45與接點42的下方。再分布層7包括與接點42耦接之互連41。再分布層7包括某些交替排列的導電層與介電層46。導電層經圖樣化和/或經其他方式處理而形成互連41，其可耦接至某些元件(如，電晶體2)和/或耦接於元件及某些外部電路之間。互連41透過接點42或接點栓53耦接至元件。互連41透過通孔43耦接至位於其他層中的另一互連41。
接點42設於介電層45中。接點42、接點栓53或介電層45位於像素陣列區域10或黑階參考像素陣列12中。ILD層71包括接點栓53、接點42及介電層45。接點42在前側S2連接至光敏元件22或23。接點42與接點栓53連接至位於ILD層71及再分布層7間的介面的互連41。層間介電(ILD)層71位於半導體基板1之前側S2下方。ILD層71包括介電層45，其係由譬如下述材料所製成：硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、電漿強化正矽酸乙酯(plasma enhanced tetra-ethyl-ortho-silicate，PE-TEOS)或任何其他適當介電材料。在某些實施方式中，接點42或導電材料52是由譬如以下材料所製成：鋁、銅、氮化鈦、鎢、鈦、鉭、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAl、TiAlN、其他適當材料和/或其組合。
圖3所繪示的影像感測器200類似圖2之影像感測器 100。矽化物層50包括側部P1與下部L1。在圖3中，阻障層51位於接點栓53中之矽化物層50與導電材料52之間。
在圖3，接點栓53包括底側B1。接點栓53的深度D1是從前側S2測量到接點栓53的底側B1。高度H1是從後側S1測量到底側B1。接點栓53的寬度W1是從接點栓53的一側邊S21測量到同一個接點栓53的另一側邊S21。接點栓53的高寬比為高度H7與寬度W1之間的比。
矽化物層50為接點栓53之下部L1。下部L1包括底側B1。下部L1在底側B2處和阻障層51的下部L2相接。底側B2是下部L1和下部L2之間的介面。底側B2和底側B1之間的距離即為矽化物層50的厚度TH1。在某些實施方式中，矽化物層50的預定厚度TH1大概介於約600埃至約1200埃的厚度範圍中。此一厚度範圍經設計為一適當範圍，而使得非金屬矽化物區域88的電阻夠低。在某些實施方式中，厚度TH1小於接點栓53的深度D1。在其他實施方式中，厚度TH1實質上等於深度D1。在進一步的實施方式中，厚度TH1大於深度D1。底側B1包括一寬度W4。底側B1有一實質上平坦的表面。底側B1與底側B2大致上和前側S2平行。底側B1與半導體基板1接觸。在某些實施方式中，接點栓53的側邊S21傾斜，而使得矽化物層50呈梯形且底側B1小於底側B2。在其他實施方式中，底側B1的尺寸實質上和底側B2的尺寸相等。在一些進一步的實施方式中，一底側B1的尺寸大於底側B2的尺寸。底側B2從一側邊S21向另一側邊S21延伸。底側B2和ILD層71的頂面S71相距一高度H8。在某些實施方式中，底側位於前側S2下方，而使得高度H8大於ILD層71之高度H4。在其他實施方式中，底側B2實質上和前側S2共平面，而使得高度H8實質上和ILD層71之高度H4相等。在一些進一步的實施方式中，底側B2實質上高於前側S2，而使得高度H8實質上比ILD層71之高度H4短。接點栓53包括側部P1。 側部P1是由金屬元素(譬如Ti)組成。
阻障層51包括側部P2。側部P2襯接於一導電材料52的側邊S22。側邊S22和接點栓53的側邊S21平行。阻障層51的下部L2襯接於導電材料52的底側B3。底側包括一寬度W5。在某些實施方式中，阻障層51為一薄膜，而使得下部L2的厚度較小，且底側B3的面積和底側B2的面積相同。寬度W5實質上大於或等於寬度W4。底側B3和ILD層71的頂面S71相距一高度H9。高度H9是導電材料52的深度。阻障層51包括一寬度W2，其係沿著頂面S71所測量。頂面S71和前側S2平行。寬度W2實質上和寬度W1相等。阻障層51的上方與互連41接觸。阻障層51在底側B2處共形襯接於矽化物層50上方。在某些實施方式中，側部P1是薄膜511，其襯接於阻障層51的側部P2。
在底側B3與側邊S22處，導電材料52部分被阻障層51包圍。導電材料52與互連41在導電材料52上方接觸。導電材料52包括一寬度W3，其係沿著頂面S71所測量。導電材料52包括頂面S52，其實質上和頂面S71共平面。頂面S52是導電材料52和互連41之間的介面。在某些實施方式中，頂面S52大於底側B2或底側B1。導電材料52是位於金屬矽化物層譬如矽化物層50上的導電栓。底側B1的寬度W4大於、等於或小於導電材料52的寬度W3。底側B1是半導體基板1的矽化物層50和非金屬矽化物區域88之間的介面。半導體基板1的一部分，譬如圍繞矽化物層50的非金屬矽化物區域88不含金屬或摻雜物。
高度H1、H2、H4、H7、H8與H9、深度D1及厚度TH1都是在和前側S2正交的方向中所測量的垂直高度。寬度W1、W2、W3、W4、W5及W10是在和前側S2平行的方向中所測量的水平寬度。
圖4繪示的影像感測器300類似圖3中之影像感測器200。在圖4中，矽化物層50是金屬矽化物層部分，其位於半導體基板 1之前側S2下方，而使得位於前側S2下之底部510大於位於前側S2上之上部502。矽化物層50部分埋設於半導體基板1的非金屬矽化物區域88中。薄膜511與上部502在靠近底側B2處相接觸。在某些實施方式中，底側B2是金屬矽化物層50的頂面。薄膜511是由金屬(譬如鈦)所組成。薄膜511上部和互連41相接觸。
在圖4中，矽化物層50包括一厚度TH1。上部502包括一厚度TH11。底部510包括一厚度TH10。在某些實施方式中，厚度TH11小於厚度TH10。底部510在底側B1包括一寬度W4。上部502和底部510之間的介面為表面S7。表面S7包括一寬度W7，其係在沿著前側S2的方向中所測量。上部502和阻障層51之間的一介面是底側B2。底側B2包括一寬度W8。在某些實施方式中，寬度W8大於寬度W7。在其他實施方式中，寬度W8等於寬度7。在一些進一步的實施方式中，寬度W8小於寬度W7。在某些實施方式中，寬度W7大於寬度W4。在其他實施方式中，寬度W7等於寬度4。在一些進一步的實施方式中，寬度W7小於寬度W4。在某些實施方式中，寬度W8大於寬度W4。在其他實施方式中，寬度W8等於寬度W4。在一些進一步的實施方式中，寬度W8小於寬度W4。寬度W8和寬度W4之間的差稱為寬度W84。寬度W84可用以表示矽化物層50之側邊S50傾斜的程度。
阻障層51包括與上部502相接觸的下部L2。下部L2包括一厚度TH2。在某些實施方式中，厚度TH2實質上小於TH1，而使得厚度TH1和厚度TH2之間的比例實質上大於1。阻障層51包括側部P2。側部P2包括一寬度W22。寬度W22實質上小於寬度W4。在某些實施方式中，寬度W22實質上等於厚度TH2。
導電材料52共形地設置於阻障層51內。導電材料52和側部P2及下部L2相接。導電材料52包括一高度H9。在某些實施方式中，高度H9實質上大於厚度TH1。導電材料52的上部包括一寬度 W3。在某些實施方式中，高度H9實質上大於寬度W3而使得接點栓53包括一較高的高寬比。在某些實施方式中，寬度W3大於寬度W8。在其他實施方式中，寬度W3等於寬度8。在一些進一步的實施方式中，寬度W3小於寬度W8。
圖5繪示X光結晶下的晶格結構。利用X光結晶技術來識別和結晶之原子結構504相似的晶格結構，其中原子503的電子會導致入射光81的光束在多個特定方向中繞射。入射光81與及繞射光89以平面S57為中心而對稱。入射光81入射至平面S55上。藉由測量M1的角度以及這些繞射光89的強度，可以得知結晶中電子的密度。從電子密度可以決定結晶中各原子之平面S55之間的平均分離距離d。
入射光81及繞射光89包括一預定波長。入射光81(從左上方進入)會使得每一散射體(譬如原子503)以波821之形式重新散發其強度的一小部分。繞射光89彼此間以一光程差F而偏位(offset)。光程差F係得自於一函式：F=2 d sin(M1)。對於以平面S57為中心對稱排列之散射體，且每一平面S55間的分離為d時，波821於一方向中同步(建設性干涉)，其中光程差等於預定波長的整數倍。當處於同步狀態下時，波821的強度會在繞射圖譜中產生一波峰。原子結構504包括其他平面，譬如平面S53。在某些實施方式中，平面S53是{110}平面，其平面S53之間的分離為D2。在某些實施方式中，具有不同分離長度之不同平面會在繞射圖譜中產生不同波峰。
X光結晶與數種用以決定原子結構504的其他方法相關。可藉由散射其他波長的光線電子或中子來產生類似的散射圖譜。欲得到散射圖譜，散射體之間的距離d以及衝擊光(譬如入射光81)的波長尺寸相近。
圖6為繞射圖譜87與85。水平軸對應之角度類似圖5中的角度M1。垂直軸對應於繞射之光線(相當於圖5中的波821)的強 度。繞射是一種用來定性圖4、圖3或圖2中之矽化物層50內的化合物或元素的分析技術。
在圖4、圖3或圖2中，矽化物層50的厚度TH1不同，可利用繞射技術來測量其厚度並互相比較，以決定矽化物層50之不同厚度的不同特性。舉例來說，矽化物層50的預定厚度TH1大概介於約600埃至約1200埃的厚度範圍時，可以得到繞射圖譜87。矽化物層50的預定厚度TH1約小於上述厚度範圍時，可得到繞射圖譜85。繞射圖譜87包括區域R1、R2與R3。區域R1有一波峰，其對應於圖4、圖3或圖2中之矽化物層50之晶格結構中的{220}平面。區域R2有一波峰，其對應於上述晶格結構中的{311}平面。區域R3中的波峰分別對應於{040}平面及{022}平面。矽化物層50的晶格結構包括以晶格結構之X光繞射圖譜87上的波峰所測量之{220}平面或{311}平面。不同厚度之繞射圖譜87與85在區域R1、R2與R3中不同。在某些實施方式中，區域R4包括對應於{040}平面與{022}平面的次要峰。然而，這些次要峰，相較於區域R3中的波峰，其強度實質上較弱。
圖7繪示製造方法400。圖7繪示用以形成圖2、3或4之影像感測器100、200或300的流程圖。在操作410中，接收半導體基板1。圖9繪示了操作410的某些例示性的實施方式。在操作420中，於半導體基板1之前側S2上形成介電層45。圖10繪示了操作420的某些例示性的實施方式。在操作430中，於介電層45內形成凹部55。圖11繪示了操作430的某些例示性的實施方式。於操作440中，在凹部55內以及在半導體基板1之前側S2上形成導電層501。在某些實施方式中，導電層501是鈦層501。圖12及13繪示了操作440的某些例示性的實施方式。在操作450中，進行第一熱退火。圖14繪示了操作450的某些例示性的實施方式。在操作460中，進行第二熱退火。圖15繪示了操作460的某些例示性的實施方式。
在圖8中，將圖7之製造方法400的操作440擃展為操作441、442與443。操作441使用的電漿引火功率介於約600瓦特至900瓦特的預定範圍D11中，以在凹部55內以及半導體基板1之前側S2上形成導電層501。操作442運用第一電漿功率，其在第一預定範圍D12中大致上保持恆定，所述第一預定範圍D12小於預定範圍D11的二分之一，以在凹部55內以及半導體基板1之前側S2上形成導電層501。操作443運用第二電漿功率，其在第二預定範圍D17中大致上保持恆定，所述第二預定範圍D17約為第一預定範圍D12的兩倍但小於預定範圍D11，以在凹部55內以及半導體基板1之前側S2上形成導電層501。圖13繪示操作441、442與443的某些例示性的實施方式。
在圖9中，接收半導體基板1。在某些實施方式中，半導體基板1包括一隔離區域(圖中未繪示)，其係藉由在半導體基板1的前側S2上蝕刻一渠道，而後以絕緣材料(譬如氧化矽、氮化矽、或氮氧化矽)填充該渠道所形成。
一閘極介電層213覆設於半導體基板1上。利用任何適當沈積方式，在閘極介電層213上方形成閘極電極層214。
沈積製程包括化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、原子層沈積(atomic layer deposition，ALD)、高密度電漿CVD(high density plasma，HDPCVD)、金屬有機CVD(metal organic CVD，MOCVD)、遠端電漿CVD(remote plasma，RPCVD)、電漿強化CVD(plasma enhanced，PECVD)、低壓化學氣相沈積(low-pressure chemical vapor deposition，LPCVD)製程、熱氧化、UV-臭氧氧化、磊晶生長方法(如，選擇性磊晶生長)、濺鍍、電鍍、旋轉塗布、其他適當方法和/或其組合。閘極電極層214沈積於半導體基板1之前側S2上。
利用光刻製程將閘極介電層213與閘極電極層214圖樣化。在光刻製程中，將一層光阻35形成於閘極電極層214上，並將其圖樣化以利用光刻圖樣化方法而形成一光阻特徵。之後可利用蝕刻製程32將光阻特徵轉移到某些下方層(即，閘極電極層214或閘極介電層213)。
蝕刻製程32可以是任何適當的蝕刻製程，譬如乾式蝕刻、濕式蝕刻、反應性離子蝕刻(reactive ion etching，RIE)和/或其他蝕刻方法。蝕刻製程32可以是純化學性(電漿蝕刻)、純物理性(離子束蝕刻)和/或其組合。
將光阻特徵轉移到閘極介電層213與閘極電極層214，以在一半導體基板1之前側S2上形成閘極結構21，如圖10所示。可利用任何適當製程，包括此處所述的某些製程，來形成閘極間隔件25。
在圖10中，在半導體基板1之前側S2形成耦接至光敏元件22或23之電晶體2。在某些實施方式中，光敏元件22或23是利用離子布植或磊晶生長所形成之源極或汲極區域。
在圖10中，利用任何適當製程，譬如沈積製程，形成覆設於半導體基板1上之介電層45。介電層45形成於半導體基板1之前側S2上。介電層45與前側S2及閘極結構21接觸。在介電層45的表面S45上形成光阻31。進行某些蝕刻製程32，以將圖樣化光阻特徵轉移至介電層45。光阻特徵包括具有寬度W1之開孔。
在圖11中，將圖樣化光阻特徵轉移至介電層45，以形成凹部55。在某些實施方式中，可利用任何適當蝕刻製程，譬如選擇性蝕刻、乾式蝕刻和/或其組合來形成凹部55。選擇性蝕刻使用某些含氟氣體、HBr和/或Cl2作為蝕刻氣體。在某些實施方式中，選擇性蝕刻對於介電層45中之材料，相較於半導體基板1中之材料，具有較快的蝕刻速率層45。可利用不同的蝕刻劑來蝕刻不同的材料組成。
形成凹部55，而使得半導體基板1的表面S72在靠近凹部55之底部露出。在某些實施方式中，表面S72在前側S2下方且其深度近似厚度TH14。表面S72包括一寬度W9。在某些實施方式中，表面S72的大小小於圖4中之表面S7的大小。寬度W9小於圖4中之寬度W7。凹部55的上部包括一寬度W11。寬度W11實質上圖3中之接點栓53的寬度W1相等。寬度W11是沿著表面S45測量。在形成凹部55之後，移除光阻31。
在圖12，在介電層45上形成導電層501並使其覆設於凹部55。導電層501的上部T位於介電層45的表面S45上。導電層501共形地形成於凹部55上，而使得可依循凹部55的輪廓形成凹部57。導電層501的側邊S襯設於凹部55之側邊。在某些實施方式中，將凹部57垂直排列於凹部55上。
在某些實施方式中，在靠近前側S2處，形成導電層501的底部B5或B4。底部B5位於前側S2上。底部B4位於前側S2下。導電層501的底部B5包括一厚度TH501，其係在和前側S2正交的方向中垂直測量所得。導電層501的底部B4包括一厚度TH14，其係在和前側S2正交的方向中垂直測量所得。厚度TH14是從前側S2測量到表面S14。底部B4包括和非金屬矽化物區域88接觸之表面S14。底部B4埋設於非金屬矽化物區域88內。表面S14包括一寬度W15。在某些實施方式中，寬度W15和圖4中的寬度W4不同。在某些實施方式中，底部B4實質上為一薄膜，而使得厚度TH14小於厚度TH15。凹部57的底部使底部B5之一上側露出。上側露出且包括一寬度W17。凹部57的上部包括一寬度W18。寬度W17小於寬度W18。
在某些實施方式中，厚度TH14實質上大於厚度TH15。位於底部B5與底部B4之間有一介面。上述介面包括一寬度W9，其係在沿著前側S2的方向中所測量。在某些實施方式中，寬度 W9大於寬度W15。在其他實施方式中，寬度W9等於寬度15。在一些進一步的實施方式中，寬度W9小於寬度W15。在某些實施方式中，寬度W17小於或等於寬度W18。在某些實施方式中，寬度W17等於寬度W9。在一些進一步的實施方式中，寬度W17等於寬度W15。
可利用任何適當方法，譬如沈積操作331或磊晶生長來形成導電層501。沈積操作331包括任何適當操作，譬如濺鍍沈積、物理氣相沈積(PVD)、高密度電漿CVD(HDPCVD)、遠端電漿CVD(RPCVD)、電漿強化CVD(PECVD)、濺鍍、其他適當方法和/或其組合。
圖13為圖110，其繪示了在形成圖12導電層501的沈積操作331過程中，所用之電漿功率的記錄曲線114。圖110的水平軸表示沈積操作331的時間長度。圖110的垂直軸表示施加於電漿之功率。
在某些實施方式中，沈積操作331為PVD操作，其利用濺鍍法來沈積鈦(Ti)。PVD操作包括產生電漿以及利用電漿來侵蝕靶材(圖中未繪示)。靶材中的材料被電漿撞擊後會沈積在晶圓(圖中未繪示)上。在PVD操作中，會在腔室(圖中未繪示)中產生真空，使其低至一特定壓力。將氬氣(Ar)引入腔室內。之後引燃Ar以形成Ar+離子之電漿。在某些實施方式中，靶材係由鈦所製成。在沈積過程中，使靶材具負偏壓，使得帶正電的Ar+離子轟擊靶材。帶正電的Ar+離子可將靶材原子由靶材中擊出。之後將靶材原子推向晶圓。可藉由在靶材上施加一電壓，使其達到電漿引火功率位準，而在腔室中產生電漿。電漿引火功率亦稱為崩潰尖峰(break down spike)。崩潰尖峰與在腔室中產收電漿(亦稱為「電漿引火」)有關。此一條件在圖12中的前側S2下方靠近表面S14處產生一初始薄層。在某些實施方式中，將電漿引火功率限制在預定範圍D11中，而使得所形成的初始薄層大致上為平滑的。
電漿之功率對應於在晶圓內所沈積之材料的深度。電漿的功率對應於在晶圓上所沈積之層的厚度。舉例來說，一較高的電漿功率會增加埋設於晶圓中之欲沈積材料的深度。在某些實施方式中，在晶圓上方的區域且在晶圓與靶材之間產生電漿，並使得來自靶材的材料沈積於晶圓上，譬如圖12之表面S45上。
在圖110之記錄曲線114中，階段S441大幅攀升以達到電漿引火功率。在某些實施方式中，電漿引火功率在約600瓦特至900瓦特的預定範圍D11內。之後記錄曲線114下降了功率位準D14，而到達第一預定範圍D12中。第一預定範圍D12約為預定範圍D11的一半。在約600瓦特至900瓦特之間的預定範圍D11可以防止圖11中靠近表面S72之初始薄層粗糙不平。可利用任何適當沈積操作來沈積圖11的表面S72，以形成圖12之表面S14。初始薄層的平滑程度會影響圖12之非金屬矽化物區域88的導電性，且可降低圖12之非金屬矽化物區域88和底部B4之間的電阻。
在階段442中，PVD操作使用第一電漿功率，其在第一預定範圍D12內大致保持恆定。在某些實施方式中，第一預定範圍D12小於預定範圍D11的二分之一。階段S442持續的時間實質上久於階段S441的持續時間。
在階段S443中，PVD操作使用第二電漿功率，其在第二預定範圍D17內大致保持恆定。在階段S443中，記錄曲線114上升至第二預定範圍D17。第二預定範圍D17約為第一預定範圍D12的兩倍但低於預定範圍D11。第二預定範圍D17比預定範圍D11低了功率位準D18。第二預定範圍D17比第一預定範圍D12高了功率位準D15。
在圖14中，於第一熱退火(rapid thermal anneal，RTA)操作中加熱影像感測器500，譬如第一快速熱退火操作。進行第一熱退火會使得位於底部B4或底部B5中的材料(譬如鈦)和半導 體基板1中的非金屬矽化物區域88反應，以形成矽化物層50。然而，沈積於表面S45上或靠近凹部57之側邊S27的導電層501不會反應形成矽化物。
在某些實施方式中，擴張矽化物層50，而使得圖12中之矽化物層50的尺寸大於底部B4、底部B5和/或其組合。圖12中之寬度W4大於寬度W15。圖12中之厚度TH1大於厚度TH15、厚度TH14、和/或其組合。圖12中之寬度W7大於寬度W9。矽化物層50包括一厚度TH17，其係由前側S2測量到底側B1。在某些實施方式中，圖12中之厚度TH17大於厚度TH14。
在圖15中，使矽化物層50成錐狀，而使得寬度W4比矽化物層50的上側小了寬度W82。在圖15中，從表面S45或靠近凹部58之側邊S28處，選擇性地蝕刻材料，譬如圖14之導電層501中的未反應的鈦，而留下靠近前側S2的矽化物層50。在第一熱退火與第二熱退火操作之間移除未反應的鈦。矽化物層50中的材料，譬如經反應的鈦矽化物(TiSi2)有一結晶結構，稱為C49。C49 TiSi2有較高的片電阻。
在其他實施方式中，未反應鈦仍留存於凹部58內並襯接於側邊S28。進行第二熱退火，譬如第二RTA，以使得C49 TiSi2發生相轉變，而形成低電阻的C54 TiSi2。C54 TiSi2的片電阻低於C49，且可作為有效的接點材料。C54 TiSi2具有低接觸電阻之特性。在圖6中，繞射圖譜87與85包括C54 TiSi2之晶格結構的平面，如區域R1、R2、R3或R4中所示者。在進行第二熱退火之後，金屬矽化物層50包括C54之晶格結構，其具有利用晶格結構之X光繞射圖譜87上的波峰所測量之{220}平面、{040}平面、{022}平面或{311}平面。
藉由進行第二熱退火，可形成有一預定厚度之矽化物層50，上述厚度範圍接近約600埃至約1200埃。在某些實施方式中， 藉由第二熱退火來改變矽化物層50之尺寸。
在其他實施方式中，將矽化物層50平面化，而使得矽化物層50之上部和前側S2共平面，且其厚度TH1是由前側S2測量到底側B1。在一些進一步的實施方式中，可在後續操作中進行第一熱退火或第二熱退火，在如圖17所示於阻障層51上形成導電材料52之後。
在圖16中，共形地沈積阻障層51使其覆蓋凹部58與矽化物層50。阻障層51形成於表面S45與矽化物層50之上，以在凹部58上形成凹部59。可利用任何適當沈積方法來形成阻障層51。在某些實施方式中，未反應金屬(譬如鈦)之薄膜511仍然留存並襯接於凹部58之側邊S28。阻障層51共形地覆蓋於薄膜511上。
在圖17中，於某些適當製程中(譬如沈積製程)，以導電材料52填充凹部59。導電材料52形成於阻障層51之上。製程參數包括總壓力、某些反應物之濃度、沈積溫度或沈積速率。
在圖18中，可利用任何適當平面化技術來移除導電材料52及阻障層51之上部，譬如化學機械平面化(chemical mechanical planarizing，CMP)或深蝕刻。進行平面化技術而使得表面S45露出。進行平面化技術而使得導電材料52之上部實質上和表面S45共平面。
在圖19中，形成接點栓53。在圖19中，在表面S45的上方形成光阻31。將光阻特徵轉移至介電層45，以形成圖20之接點42。在圖20中，將圖樣化光阻特徵轉移至介電層45，以形成某些渠道422。在某些實施方式中，可利用任何適當蝕刻製程，譬如選擇性蝕刻、乾式蝕刻和/或其組合來形成渠道422。利用某些導電材料來填充渠道422，以形成接點42。藉由某些適當製程，譬如沈積作業來填充渠道422以形成接點42。沈積操作覆設於表面S45是，以形成導電層411。在導電材料52上以及ILD層71上方形成導電層411。
在圖21中，可利用任何適當光刻操作將導電層411圖樣化，以形成互連41。互連41形成於導電材料52之上，以將矽化物層50電性耦接至其他電路。互連41形成在接點42之上，以將接點42電性連接至其他電路。
在圖22中，利用某些適當沈積操作，使介電材料覆設於互連41上，以形成介電層46。介電層46經圖樣化與蝕刻，以形成凹部。以導電材料填充凹部，以形成通孔43。在某些實施方式中，利用平面化製程，譬如化學機械平面化(chemical mechanical planarizing，CMP)來移除通孔43之導電材料的某些多餘之披覆層。利用與第一層之互連41相似的方式，來形成互連41的額外層。在某些實施方式中，介電層46覆蓋於通孔43以及互連41之上。
在圖23，將影像感測器500上下翻轉，而使得半導體基板1之後側S1位於前側S2之上。多層結構72形成在後側S1之上。利用沈積製程，譬如CVD、PECVD或其他適當方法，依序形成傳輸層721和第二傳輸層722。藉由在多層結構72之上沈積與圖樣化遮光層752，以形成遮光層752。利用沈積製程，包括在第二傳輸層722上沈積一金屬層(另一遮光材料層)，以形成遮光層752。蝕刻所沈積之層，以在相應於黑階參考像素19之區域中保留遮光層752。
藉由在第二傳輸層722上形成遮光層752，以形成黑階參考像素19。蓋層723披覆形成於遮光層752與第二傳輸層722上。在某些實施方式中，蓋層723為鈍化層。
在多層結構72上形成彩色光阻742。彩色光阻742可用以允許具有紅色、綠色或藍色之光線通過。可利用任何適當製程，譬如沈積製程，來形成彩色光阻742。沈積製程可以是旋轉塗布、化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)或其組合。
在彩色光阻742上進行一適當製程，譬如光刻。在光刻製程中，彩色光阻742透過光遮罩37而曝光。一光遮罩37經圖樣化而包括一區域38。區域38在彩色光阻742位於像素區域18中之一部分732上形成一圖樣。將光遮罩37放置於彩色光阻742上以允許紫外光(ultraviolet，UV)39到達彩色光阻742位於區域38下之部分732。彩色光阻742具有光敏感性。為了使得圖樣不會溶解，透過光遮罩37之區域38來使部分732曝光而經UV固化。利用顯影溶液來移除彩色光阻742的其他可溶解部分。藉由烘烤來固化圖樣。在烘烤後，部分732會硬化、不可溶解地留存於多層結構72之上。
在圖24中，留存的部分732為彩色濾波732。彩色濾波732排置於像素區域18中。利用和形成彩色濾波732之操作相似的操作，依序形成彩色濾波731與彩色濾波733，差異在於使用不同的彩色光阻。
在圖25中，在彩色濾波陣列73上形成微透鏡741。所形成的微透鏡741和彩色濾波732或彩色濾波731垂直排置。
上文的敘述簡要地提出了本發明某些實施例之特徵，而使得本發明所屬技術領域具有通常知識者能夠更全面地理解本揭示內容的多種態樣。本發明所屬技術領域具有通常知識者當可明瞭，其可輕易地利用本揭示內容作為基礎，來設計或更動其他製程與結構，以實現與此處所述之實施方式相同的目的和/或達到相同的優點。本發明所屬技術領域具有通常知識者應當明白，這些均等的實施方式仍屬於本揭示內容之精神與範圍，且其可進行各種變更、替代與更動，而不會悖離本揭示內容之精神與範圍。
1‧‧‧半導體基板
10‧‧‧像素陣列區域
12‧‧‧黑階參考像素陣列
14‧‧‧邏輯區域
17、18‧‧‧像素區域
19‧‧‧黑階參考像素
100‧‧‧影像感測器

Claims (10)

  1. 一種背照式(back side illuminated，BSI)影像感測器，其包括：一半導體基板；以及一層間介電(interlayer dielectric，ILD)層，位於該半導體基板之一前側，且該ILD層包括：一介電層，位於該半導體基板上；以及一接點，部分埋設於該半導體基板內，且該接點包括：一矽化物層，其包括一預定厚度，其範圍接近約600埃至約1200埃。
  2. 如請求項1所述之BSI影像感測器，其中該半導體基板包括一非矽化物部分。
  3. 如請求項1所述之BSI影像感測器，其中該矽化物層位於該半導體基板之該前側下方。
  4. 如請求項1所述之BSI影像感測器，其中該接點包括一阻障層，共形地設於該矽化物層上。
  5. 如請求項1所述之BSI影像感測器，其中該矽化物層為一金屬矽化物層，其包括一鈦元素。
  6. 如請求項1所述之BSI影像感測器，其中該矽化物層包括一晶格結構，且該晶格結構包括一{220}平面或一{311}平面，其可供以該 晶格結構之一X光繞射圖譜上的波峰來進行測量。
  7. 如請求項1所述之BSI影像感測器，其中該矽化物層包括一底面，其實質上平坦並與該半導體基板相接觸。
  8. 一種背照式(back side illuminated，BSI)影像感測器，其包括：一半導體基板，包含一矽部分；以及一層間介電(interlayer dielectric，ILD)層，位於該半導體基板之一前側，且該ILD層包括：一介電層，位於該前側上；以及一接點栓，由該介電層圍繞，且部分埋設於該矽部分內，且該接點栓包括：一金屬矽化物層，其包括一晶格結構，且該晶格結構包括一{220}平面或一{311}平面，其可供以該晶格結構之一X光繞射圖譜上的波峰來進行測量。
  9. 如請求項8所述之BSI影像感測器，其中該矽部分包括不含金屬或摻雜物之一材料。
  10. 一種製造一背照式(BSI)影像感測器之方法，其包括：接收一半導體基板；形成一介電層於該半導體基板之一前側上；形成一凹部於該介電層中，而使得該前側露出；形成一鈦層於該凹部中並位於該半導體基板之該前側下方，其係使用介於約600瓦特至900瓦特之一預定範圍內的一電漿引火功 率；進行一第一熱退火；進行一第二熱退火；以及形成一阻障層於該凹部內。
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