JP2009278053A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】デバイスの動作不良や消費電力の増大を抑制できる、金属シリサイド層を有する半導体装置を提供する。
【解決手段】この半導体装置は、シリコンを含み主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された不純物拡散層ＩＤＬ１，ＩＤＬ２と、不純物拡散層ＩＤＬ２上に形成された金属シリサイドＭＳと、金属シリサイドＭＳ上に順に積層されたシリコン窒化膜ＳＮＦ、第一の層間絶縁膜ＩＩＦ１とを備える。半導体装置には、シリコン窒化膜ＳＮＦ、第一の層間絶縁膜ＩＩＦ１を貫通して金属シリサイドＭＳの表面に至るコンタクトホールＣＨが形成されている。コンタクトホールＣＨの直下に位置する金属シリサイドＭＳの厚みは、コンタクトホールＣＨの周囲に位置する金属シリサイドＭＳの厚みよりも小さい。
【選択図】図８

Description

本発明は、半導体装置およびその製造方法に関し、特に、金属シリサイド層を有する半導体装置およびその製造方法に関する。

半導体装置の低抵抗化のために、一般に配線材料と基板との間にシリサイドを形成する方法が使用されている。従来の金属シリサイド層を有する半導体装置は、たとえば特許文献１において提案されている。
特開平９−２８３４６２号公報

本発明者らは、シリサイド層と接触する電極・配線を形成するために絶縁膜にコンタクトホールを形成する場合、リーク電流が増大し、デバイスの動作不良や消費電力の増大などの問題を発生させる、という課題を初めて明らかにした。

本発明は上記の問題に鑑みてなされたものであり、その一の目的は、デバイスの動作不良や消費電力の増大を抑制できる、金属シリサイド層を有する半導体装置およびその製造方法を提供することである。

本発明者らは、上記の課題を解決するために、リーク電流が増大する理由について鋭意検討し、その結果、以下の理由を見出した。

絶縁膜にコンタクトホールを形成するためのドライエッチングを行なう際に、製造プロセス上のマージンを確保するために、コンタクトホール直下の金属シリサイド層の表面がオーバーエッチされる。つまり、絶縁膜の製造時に、膜厚の変動、エッチング速度の変動が避けられないため、ばらつきを考慮して追加的にエッチング処理を行なう必要がある。コンタクトホールを開口するためのドライエッチング量は、絶縁膜の厚み分に対してオーバーエッチング分の厚みが追加された量として設定される。エッチングには、カーボンフロライド系のガスが用いられる。

このとき、コンタクトホールが開口されて、半導体基板の表面に形成された金属シリサイドの表面が露出した状況で、オーバーエッチングを施すことになる。金属シリサイドの表面をドライエッチングすると、金属シリサイド中のシリコンが選択的にエッチングされる。そのため、コンタクトホール直下の金属シリサイドの表面には、シリコンが欠乏して金属成分が相対的に増加したシリコン欠乏層（メタルリッチ層ともいう）が形成される。

金属シリサイドに含まれる金属がニッケル（Ｎｉ）の場合、金属シリサイドの組成は、最も電気抵抗の低いＮｉＳｉ、または最も安定なＮｉＳｉ_２となる。しかし、オーバーエッチングによりシリコンが除去されると、金属とシリコンとの組成比が１より大きくなる。たとえば、金属がＮｉの場合、シリコン欠乏層を形成する材料の組成はＮｉ_ｘＳｉ（ただし、ｘ＞１）となる。

コンタクトホールを開口させるエッチングの後に、コンタクトホールにタングステンからなる金属をコンタクトプラグとして埋め込み、さらに上層に銅やアルミニウムなどの金属配線からなる多層配線構造を形成する。その際に４００℃以上の熱処理が追加される。３６０℃以上の温度において、シリコンと金属とが反応し再結晶化して金属シリサイドが形成される。そのため、４００℃以上の温度域では、金属組成の大きなメタルリッチ層において、シリサイド反応がさらに進むことになる。

この時に、金属シリサイドを形成するためのシリコンは、半導体基板からメタルリッチ層へ供給される。つまり、金属シリサイドは、基板側に向かって成長する。コンタクトホールの直下では、金属シリサイドが基板方向へ成長するために、コンタクトホール周囲の金属シリサイド領域と比較し、相対的に厚みの大きい金属シリサイドが形成される。また、熱処理により等方的に金属シリサイド反応が進むため、基板の厚み方向のみならず、基板の面方向へも金属シリサイドが成長する。

ＬＳＩ（大規模集積回路、Large Scale Integration）の高集積化に伴い、特にＦＥＴ（電界効果型トランジスタ、Field Effect Transistor）のサイドウォール下部では、ＰＮ接合深さが浅くなり、さらにコンタクトホールとサイドウォールとの距離が狭くなる。ＰＮ接合が最も浅くなる箇所は、サイドウォールスペーサー下部のエクステンションと呼ばれる領域である。サイドウォール下部に金属シリサイドが成長すると、最もＰＮ接合の浅い箇所で接合を破壊し、トランジスタのドレイン領域から基板への接合リーク電流が増大し、デバイスの性能を劣化させる。

そこで、本発明者らは、シリコン欠乏層が存在しない状態にてドライエッチング後の熱処理を行なうことにより、リーク電流の増大を抑制できることを見出し、本発明を完成するに至った。

すなわち、本発明の実施の形態に係る半導体装置は、シリコンを含み、主表面を有する半導体基板を備える。半導体装置はまた、半導体基板の主表面に形成された不純物拡散層を備える。半導体装置はまた、不純物拡散層上に形成された金属シリサイド層を備える。半導体装置はまた、金属シリサイド層上に積層された絶縁膜を備える。半導体装置には、絶縁膜を貫通して金属シリサイド層の表面に至るコンタクトホールが形成されている。金属シリサイド層の表面に、凹部が形成されている。コンタクトホールの直下に位置する金属シリサイド層の厚みは、コンタクトホールの周囲に位置する金属シリサイド層の厚みよりも小さい。

本実施の形態に係る半導体装置によれば、コンタクトホールの直下に形成されたシリコン欠乏層がエッチングされて除去された結果、金属シリサイド層の表面に凹部が形成されている。そのため、シリコン欠乏層が半導体基板に含まれるシリコンをさらに消費することはない。つまり、ドライエッチング後の熱処理においてコンタクトホール下部の金属シリサイド層が成長することを防止できるので、ＰＮ接合破壊による半導体装置の動作不良や消費電力の増加を防止することができる。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１〜図８は、本発明の実施の形態１に係る半導体装置の製造方法の、各工程を説明するための模式図である。図１〜図８に基づいて、実施の形態１の半導体装置およびその製造方法について説明する。

図１に示すように、シリコン（Ｓｉ）基板である半導体基板ＳＵＢの、素子分離絶縁膜ＳＴＩにより画定された領域に、ゲート絶縁膜ＧＩを介在させて、ポリシリコンからなるゲート電極ＧＥが形成されている。ゲート電極ＧＥは、たとえば高さ１００ｎｍに形成することができる。半導体基板ＳＵＢの主表面上には、ゲート電極ＧＥをマスクとして、イオン注入により形成された第一の不純物拡散層ＩＤＬ１が形成されている。

ゲート電極ＧＥの側面には、サイドウォールスペーサーが形成されている。サイドウォールスペーサーは、シリコン酸化膜ＳＷＳＯとシリコン窒化膜ＳＷＳＮとの積層により形成されている。第二の不純物拡散層ＩＤＬ２は、ゲート電極ＧＥおよびサイドウォールをマスクとして、半導体基板ＳＵＢの主表面上に形成されている。

次に図２に示すように、露出されたシリコン表面（すなわち、素子分離絶縁膜ＳＴＩ、第二の不純物拡散層ＩＤＬ２、シリコン酸化膜ＳＷＳＯ、シリコン窒化膜ＳＷＳＮおよびゲート電極ＧＥの表面）の、自然酸化膜を除去する。その後、スパッタ法により、たとえばニッケル（Ｎｉ）などからなる金属膜ＭＦを、シリコン表面にたとえば１０ｎｍ厚形成する。金属膜ＭＦの酸化防止用に、たとえばＴｉＮからなる酸化防止膜ＯＰＦを、金属膜ＭＦ上にたとえば１０ｎｍ厚形成する。

その後、図３に示すように、２５０℃〜４００℃の熱処理を施し、金属膜ＭＦと、ゲート電極ＧＥおよび第二の不純物拡散層ＩＤＬ２において露出したシリコンとを反応させ、金属シリサイドＭＳを形成する。シリサイド化しなかった金属膜ＭＦと酸化防止膜ＯＰＦとは、ＳＰＭ（硫酸と過酸化水素水との混合液、Sulfuric acid Hydrogen Peroxide Mixture）などにより除去する。その後、さらに４００℃〜６００℃で熱処理を施し、金属シリサイド層としての、ＮｉＳｉまたはＮｉＳｉ_２を含むＮｉシリサイドを形成する。金属シリサイドＭＳは、ゲート電極ＧＥおよび第二の不純物拡散層ＩＤＬ２上に形成されている。

その後、図４に示すように、ＣＶＤ（Chemical Vapor Deposition）法により、シリコン窒化膜ＳＮＦを、たとえば２０〜５０ｎｍの厚みに形成する。シリコン窒化膜ＳＮＦの上に、ＣＶＤ法により、シリコン酸化膜からなる第一の層間絶縁膜ＩＩＦ１を形成し、ＣＭＰ（Chemical Mechanical Polishing）法により第一の層間絶縁膜ＩＩＦ１の表面を平坦化する。シリコン窒化膜ＳＮＦおよび第一の層間絶縁膜ＩＩＦ１は、絶縁膜に含まれる。絶縁膜は、金属シリサイドＭＳ上に形成されている。第一の絶縁膜としてのシリコン窒化膜ＳＮＦは、金属シリサイドＭＳの一部に重なるように形成されている。第二の絶縁膜としての第一の層間絶縁膜ＩＩＦ１は、シリコン窒化膜ＳＮＦ上に積層されている。

次に、リソグラフィーとエッチングとの組み合わせにより、コンタクトホールＣＨを開口し、半導体基板ＳＵＢ表面の金属シリサイドＭＳを露出させる。コンタクトホールＣＨは、絶縁膜としてのシリコン窒化膜ＳＮＦおよび第一の層間絶縁膜ＩＩＦ１を貫通して、金属シリサイドＭＳの表面に至るように、形成されている。

コンタクトホールＣＨを形成するためのドライエッチングを行なう際に、コンタクトホールＣＨ直下の金属シリサイドＭＳの表面がオーバーエッチされる。金属シリサイドＭＳの表面をドライエッチングすると、金属シリサイドＭＳ中に含まれる成分のうち、シリコンが選択的にエッチングされる。そして、図４および図５に示すように、金属シリサイドＭＳの表面には、シリコンが欠乏して金属成分が相対的に増加したシリコン欠乏層としての、メタルリッチ層ＭＲＬが形成される。たとえば金属膜ＭＦがＮｉで形成されている場合、メタルリッチ層ＭＲＬを構成する材料の組成はＮｉ_ｘＳｉ（ただし、ｘ＞１）で表される。

半導体基板の製造の後工程において、メタルリッチ層ＭＲＬが４００℃以上に加熱されると、金属シリサイドＭＳが半導体基板ＳＵＢ側に向かって成長し、接合破壊の原因となる。そこで、実施の形態１では、コンタクトホールＣＨの直下に形成された、シリコンが欠乏したメタルリッチ層ＭＲＬを選択的に除去することにより、リーク電流の増大を抑制する。

メタルリッチ層ＭＲＬは、たとえば、処理液としてＳＰＭまたはＡＰＭ（アンモニアと過酸化水素水との混合液、Ammonia and Hydrogen Peroxide Mixture）を用いたウェットエッチングを行なうことによって、除去することができる。たとえば硫酸と過酸化水素水との体積比を７：３として混合したＳＰＭを１００℃以上１５０℃以下の温度に加熱して用い、処理時間５分以上３０分以下の範囲での処理によって、メタルリッチ層ＭＲＬを除去することができる。典型的には、このウェットエッチングによってメタルリッチ層ＭＲＬの全部が除去される。処理液の濃度は、メタルリッチ層ＭＲＬを効率的に溶かすために最適な濃度に調整される。

このとき、コンタクトホールＣＨ周辺の金属シリサイドＭＳ、すなわちコンタクトホールＣＨのオーバーエッチングの影響を被らない領域では、金属シリサイドＭＳは、ＮｉとＳｉとが結合した安定なＮｉシリサイド（ＮｉＳｉまたはＮｉＳｉ_２）により形成されている。そのため、コンタクトホールＣＨ直下のメタルリッチ層ＭＲＬ以外の金属シリサイドＭＳが、上記のウェットエッチングにより除去されることはない。このようにメタルリッチ層ＭＲＬを除去することで、図６に示すように、金属シリサイドＭＳの表面に、凹部ＲＰが形成される。

凹部ＲＰが形成された金属シリサイドＭＳでは、コンタクトホールＣＨの直下に位置する金属シリサイドＭＳの厚みが、コンタクトホールＣＨの周囲に位置する金属シリサイドＭＳの厚みよりも、相対的に小さくなる。凹部ＲＰが形成されているために、コンタクトホールＣＨ直下の金属シリサイドＭＳの膜厚は、コンタクトホールＣＨ周囲の金属シリサイドＭＳに対して、より薄くなっている。

メタルリッチ層ＭＲＬは、シリコン窒化膜ＳＮＦがオーバーエッチングされて金属シリサイドＭＳからシリコンが抜けることにより形成される。つまり、メタルリッチ層ＭＲＬの厚みは、シリコン窒化膜ＳＮＦがオーバーエッチングされた厚みと等しくなる。通常、シリコン窒化膜ＳＮＦがオーバーエッチングされる厚みは、シリコン窒化膜ＳＮＦの厚みに対して１０％以上２０％以下である。

そこで、メタルリッチ層ＭＲＬを除去した後に金属シリサイドＭＳの表面に形成された凹部ＲＰの深さが、シリコン窒化膜ＳＮＦの厚さの１０％以上２０％以下となるように、凹部ＲＰを形成することができる。このような凹部ＲＰは、シリコン窒化膜ＳＮＦがオーバーエッチングされた厚さに相当する分の、金属シリサイドＭＳがウェットエッチングされた結果、形成される。

メタルリッチ層ＭＲＬが除去された後の金属シリサイドＭＳの組成は、金属とシリコンとが結合しており安定なＮｉＳｉとなっている。そのため、後の工程で４００℃以上の熱処理が行なわれた場合でも、金属シリサイドＭＳが半導体基板ＳＵＢ側へ成長することを抑制できる。つまり、第二の不純物拡散層ＩＤＬ２と金属シリサイドＭＳとの境界面が、半導体基板ＳＵＢ側へ移動することを抑制できる。そのため、ＰＮ接合の浅いサイドウォール下部のエクステンションまで金属シリサイドＭＳが成長して接合破壊することを、抑制することができる。

続いて、図７に示すように、ＣＶＤ法またはＰＶＤ（Physical Vapor Deposition）法により、第一のバリアメタルＢＭ１としてのＴｉとＴｉＮとの順に積層させた積層膜を、各々の厚みが５ｎｍ以上２０ｎｍ以下、２０ｎｍ以上５０ｎｍ以下となるように形成する。その後ＣＶＤ法により、導電膜ＣＦとしてのタングステン膜（Ｗ膜）を形成する。そして、エッチバック法または化学機械研磨法により、コンタクトホールＣＨ以外の領域の第一のバリアメタルＢＭ１と導電膜ＣＦとを除去する。

その後、図８に示すように、ＣＶＤ法により第二の層間絶縁膜ＩＩＦ２を形成する。また、リソグラフィーとエッチングとの組み合わせにより、配線用トレンチＷＴを形成する。配線用トレンチＷＴの内部に、第二のバリアメタルＢＭ２としての、たとえばタンタルナイトライド（ＴａＮ）やチタンナイトライド（ＴｉＮ）を、５〜２０ｎｍの厚みに形成する。その後、ＰＶＤ法とメッキ法とにより、銅（Ｃｕ）を配線用トレンチＷＴの内部に充填し、化学機械研磨法またはエッチバック法により、配線用トレンチＷＴ以外の領域の第二のバリアメタルＢＭ２と銅とを除去して、配線用トレンチＷＴ内に導電線ＣＷとしての銅配線を形成する。

このようにして、実施の形態１の半導体装置の例としての、ＭＩＳＦＥＴ（金属−絶縁物−半導体電界効果型トランジスタ、Metal-Insulator-Semiconductor Field Effect Transistor）が製造される。半導体基板ＳＵＢ上に形成したＭＩＳＦＥＴには、導電線ＣＷおよびコンタクトホールＣＨに形成された第一のバリアメタルＢＭ１と導電膜ＣＦとを通じて、電気信号が伝えられる。

図８に示す本実施の形態の半導体装置は、シリコンを含み、主表面を有する半導体基板ＳＵＢを備える。半導体装置はまた、半導体基板ＳＵＢの主表面に形成された不純物拡散層としての第一の不純物拡散層ＩＤＬ１、第二の不純物拡散層ＩＤＬ２を備える。半導体装置はまた、不純物拡散層上に形成された金属シリサイド層としての金属シリサイドＭＳを備える。半導体装置はまた、金属シリサイド層上に積層された絶縁膜としてのシリコン窒化膜ＳＮＦ、第一の層間絶縁膜ＩＩＦ１を備える。半導体装置には、絶縁膜を貫通して金属シリサイド層の表面に至るコンタクトホールＣＨが形成されている（図４参照）。金属シリサイド層の表面に、凹部ＲＰが形成されている（図６参照）。コンタクトホールＣＨの直下に位置する金属シリサイドＭＳの厚みは、コンタクトホールＣＨの周囲に位置する金属シリサイドＭＳの厚みよりも小さい。

このようにすれば、コンタクトホールＣＨの直下に形成されたシリコン欠乏層としてのメタルリッチ層ＭＲＬがエッチングされて除去された結果、金属シリサイドＭＳの表面に凹部ＲＰが形成されている。そのため、その後の熱処理によるシリサイド反応が起こらず、メタルリッチ層ＭＲＬが半導体基板ＳＵＢに含まれるシリコンをさらに消費することはない。つまり、ドライエッチング後の熱処理においてコンタクトホールＣＨ下部の金属シリサイドＭＳが異常成長することを防止できるので、ＰＮ接合破壊による半導体装置の動作不良や消費電力の増加を防止でき、高収率で微細な半導体装置を提供することができる。

また、本実施の形態の半導体装置では、金属シリサイドＭＳ上に積層された絶縁膜は、金属シリサイドＭＳの一部に重なる第一の絶縁膜としてのシリコン窒化膜ＳＮＦと、シリコン窒化膜ＳＮＦ上に積層された第二の絶縁膜としての第一の層間絶縁膜ＩＩＦ１とを含む。金属シリサイドＭＳに形成された凹部ＲＰの深さは、シリコン窒化膜ＳＮＦの厚さの１０％以上２０％以下である。

このような凹部ＲＰは、シリコン窒化膜ＳＮＦがオーバーエッチングされた厚さ分金属シリサイドＭＳに形成されたメタルリッチ層ＭＲＬが除去された結果形成される。典型的には、シリコン窒化膜ＳＮＦがオーバーエッチングされて形成されたメタルリッチ層ＭＲＬの全部が除去されている。そのため、メタルリッチ層ＭＲＬが半導体基板ＳＵＢに含まれるシリコンをさらに消費することはない。つまり、ドライエッチング後の熱処理においてコンタクトホールＣＨ下部の金属シリサイドＭＳが成長することを防止できるので、ＰＮ接合破壊による半導体装置の動作不良や消費電力の増加を防止することができる。

なお、図６に示すメタルリッチ層ＭＲＬを除去する工程の後、さらにＲＴＡ（Rapid Thermal Anneal）法で、たとえば４５０〜６００℃、３０秒の熱処理を加えることができる。この場合、さらに接合リーク電流の不良の発生を抑制できる。

すなわち、メタルリッチ層ＭＲＬに含まれるシリコンと結合しない金属が完全に除去できない場合、後工程で３００〜４００℃の低温で数時間の熱処理が加わると、金属原子がＳｉ基板中に拡散して、接合リーク電流を増大させることがある。金属が十分にシリサイド化する温度で、短時間に熱処理を施すことにより、金属の不必要な拡散を防止しながら金属をシリサイド化することができるので、完全に除去できなかった金属の拡散による接合リーク電流の増加を、最小限に抑えることができる。

ＲＴＡ法としては、ランプアニール法や、所定の温度に設定したヒーターにウェハを直接接触させる方法や、所定の温度に設定したヒーターとの間にＨｅやＮ_２のようなガスを介在させて熱伝導により間接的にウェハを加熱する方法などを用いることができる。ウェハ温度を、数秒から３０秒程度で、十分にシリサイド化する温度まで到達させることができれば、いずれの方法であってもよい。

（実施の形態２）
実施の形態１で説明したように、コンタクトホールＣＨ直下のシリコン欠乏金属シリサイドであるメタルリッチ層ＭＲＬを除去すると、コンタクトホールＣＨ下部の金属シリサイドＭＳの膜厚が薄くなる。金属シリサイドＭＳの膜厚が薄くなると、その後の半導体製造工程における熱処理により、金属シリサイドＭＳが凝集する場合がある。つまり、金属シリサイドＭＳが島状（ボール状）に成長し、不均一または不連続な膜になる場合がある
。

金属シリサイドＭＳが凝集すると、コンタクトプラグと半導体基板上に形成したソースドレイン領域との接触抵抗が増加し、トランジスタの駆動電流が低減する。そこで、本実施の形態では、コンタクトホールＣＨの直下での金属シリサイドＭＳの薄膜化による凝集を防止するものである。

図９は、実施の形態２の半導体装置の製造方法の工程を示す模式図である。図６に示すメタルリッチ層ＭＲＬを除去する工程の後、図９に示すように、第一のバリアメタルＢＭ１を形成する。実施の形態１では、第一のバリアメタルＢＭ１として、ＴｉとＴｉＮとを積層させた膜を形成していたが、本実施の形態ではＴａ（タンタル）を形成し、金属シリサイドＭＳ（ＮｉＳｉまたはＮｉＳｉ_２）とＴａとが直接に接する構造とする。つまり、メタルリッチ層ＭＲＬを除去した後に露出していた金属シリサイドＭＳは、Ｔａの層によって覆われる。

その後、Ｔａ上にＴａＮまたはＴｉＮを、第一のバリアメタルＢＭ１の上層膜として形成する。すなわち、Ｔａと金属窒化膜との積層構造からなる、第一のバリアメタルＢＭ１を形成する。その後第一のバリアメタルＢＭ１上にＷ膜からなる導電膜ＣＦを形成し、ＣＭＰ（化学機械研磨）法により、コンタクトホールＣＨ以外の領域のＷ膜を除去する。

実施の形態２では、第一のバリアメタルＢＭ１を形成する金属材料として、Ｔｉに替えてＴａを用いている。タンタル（Ｔａ）は、チタン（Ｔｉ）とは異なり、Ｎｉシリサイドの耐熱性を向上させる。つまり、Ｔａは、ＮｉＳｉに含まれる原子の移動を抑制して、Ｎｉシリサイドの凝集を抑制する効果を有する。

なお、タンタル（Ｔａ）の替わりに、Ｎｉシリサイドの耐熱性を向上させる金属としてタングステン（Ｗ）、白金（Ｐｔ）、ハフニウム（Ｈｆ）またはルテニウム（Ｒｕ）を使用して、もしくはこれらを組み合わせて、第一のバリアメタルＢＭ１を形成してもよい。

以上説明したように、実施の形態２の半導体装置では、コンタクトホールＣＨ内に形成されたバリアメタル層としての第一のバリアメタルＢＭ１と、第一のバリアメタルＢＭ１上に形成された導電層としての導電膜ＣＦとを備える。第一のバリアメタルＢＭ１は、Ｔａ、Ｗ、Ｐｔ、Ｈｆ、Ｒｕの少なくともいずれか一つを含む材料により形成されている。

この構成によれば、ＮｉＳｉにＴａ、Ｗ、Ｐｔ、ＨｆまたはＲｕを含有させることで、金属シリサイドＭＳであるＮｉシリサイドの耐熱性が向上する。そのため、コンタクトホールＣＨ下部の金属シリサイドＭＳが薄くなっても、その後の熱処理において金属シリサイドＭＳが凝集するモホロジー異常の発生を防止でき、コンタクトプラグ（導電膜ＣＦ）と半導体基板ＳＵＢとの接触抵抗の増加を防止できる。したがって、半導体装置の駆動電流の低下を防止することができる。

（実施の形態３）
実施の形態１および２では、Ｓｉが欠乏した金属シリサイド層（メタルリッチ層ＭＲＬ）を除去することで、コンタクトホールＣＨ下部の金属シリサイドＭＳの異常成長を抑制する技術について説明した。本実施の形態では、コンタクトホールＣＨ下部の金属シリサイドＭＳのＳｉ欠乏を抑制する方法を提供する。つまり、本実施の形態では、半導体装置の製造方法において、メタルリッチ層ＭＲＬを形成させないための技術を提供するものである。

図１０〜図１２は、実施の形態３に係る半導体装置の製造方法の、各工程を説明するための模式図である。図１〜図３に示す工程により金属シリサイドＭＳを形成した後、図１０に示すように、金属シリサイドＭＳ上に選択的に、保護絶縁膜としてのシリコン酸化層ＳＯＬを薄く積層する。シリコン酸化層ＳＯＬは、たとえば５ｎｍ以上１０ｎｍ以下の厚みとなるように形成することができる。

たとえば、金属シリサイドＭＳを形成するための熱処理の工程で、酸素を含有する雰囲気、すなわち窒素中に酸素を数十％含有させた雰囲気中で、４００〜５００℃の低温でアニールすることにより、金属シリサイドＭＳ表面のシリコンを酸化させて、容易にシリコン酸化層ＳＯＬを形成することができる。またたとえば、金属シリサイドＭＳを形成した後、金属シリサイドＭＳ表面を酸素プラズマに晒す（たとえば、通常のフォトレジストのアッシング装置でレジストを除去する条件で処理する）ことにより、金属シリサイドＭＳ表面のシリコンを酸化させてもよい。

次に、シリコン酸化層ＳＯＬ上に、エッチングストッパ膜としてのシリコン窒化膜ＳＮＦを、たとえば１０〜５０ｎｍの厚みとなるように、ＣＶＤ法により形成する。また、エッチングストッパ膜上に、絶縁膜としての第一の層間絶縁膜ＩＩＦ１を、たとえば５００〜１０００ｎｍの厚みとなるように、ＣＶＤ法により形成する。第一の層間絶縁膜ＩＩＦ１は、シリコン酸化膜により形成される。

次に、リソグラフィーとエッチングの組み合わせにより、コンタクトホールＣＨを形成する。ドライエッチングは、まず第一の層間絶縁膜ＩＩＦ１であるシリコン酸化膜を、シリコン窒化膜ＳＮＦをエッチングストッパとしてエッチングする。その後、シリコン窒化膜ＳＮＦを、シリコン酸化層ＳＯＬをエッチングストッパとしてエッチングする。さらに、金属シリサイドＭＳに重なるシリコン酸化層ＳＯＬをエッチングする。そして、第一の層間絶縁膜ＩＩＦ１、シリコン窒化膜ＳＮＦおよびシリコン酸化層ＳＯＬを貫通して金属シリサイドＭＳの表面に至る、コンタクトホールＣＨが形成される。

シリコン窒化膜ＳＮＦのエッチング時、シリコン酸化層ＳＯＬがシリコン窒化膜ＳＮＦのエッチングストッパとなり、直接金属シリサイドＭＳをエッチングすることがない。そのため、金属シリサイドＭＳ中のシリコンの欠乏を防止することができる。

金属シリサイドＭＳを保護する保護絶縁膜としてのシリコン酸化層ＳＯＬは、エッチングによって除去される。シリコン酸化層ＳＯＬを除去するときに、金属シリサイドＭＳの組成に与える影響はできる限り小さく抑えることが好ましい。そのため、シリコン酸化層ＳＯＬが容易に除去され得るように、たとえばシリコン酸化層ＳＯＬの厚みをシリコン窒化膜ＳＮＦの厚みに対して小さく形成してもよい。シリコン酸化層ＳＯＬを除去するエッチング技術としては、ドライエッチングを用いると金属シリサイドＭＳがオーバーエッチされることが考えられるため、ウェットエッチングが用いられることが望ましい。または、シリコン酸化層ＳＯＬを除去する方法として、第一のバリアメタルＢＭ１を形成する装置にて、Ａｒ（アルゴン）などのスパッタエッチング法や、ケミカルクリーニング法（たとえばＮＦ_３とＨ_２との混合ガスのプラズマ処理）により、バリアメタル形成前に真空連続（ｉｎ−ｓｉｔｕ）にて除去してもよい。

以上説明したように、実施の形態３の半導体装置は、シリコンを含み、主表面を有する半導体基板ＳＵＢを備える。半導体装置はまた、半導体基板ＳＵＢの主表面に形成された不純物拡散層としての第一の不純物拡散層ＩＤＬ１、第二の不純物拡散層ＩＤＬ２を備える。半導体装置はまた、不純物拡散層上に形成された金属シリサイド層としての金属シリサイドＭＳを備える。

半導体装置はまた、金属シリサイドＭＳの一部に重なる保護絶縁膜と、保護絶縁膜上に積層されたエッチングストッパ膜と、エッチングストッパ膜上に積層された絶縁膜とを備える。保護絶縁膜は、シリコン酸化層ＳＯＬを含む。エッチングストッパ膜は、シリコン窒化膜ＳＮＦを含む。絶縁膜は、シリコン酸化膜からなる第一の層間絶縁膜ＩＩＦ１を含む。半導体装置はまた、実施の形態１と同様に、コンタクトホールＣＨ内に形成されたバリアメタル層としての第一のバリアメタルＢＭ１と、第一のバリアメタルＢＭ１上に形成された導電層としての導電膜ＣＦを備える（図７および図８参照）。

半導体装置には、図１２に示すように、第一の層間絶縁膜ＩＩＦ１、シリコン窒化膜ＳＮＦおよびシリコン酸化層ＳＯＬを貫通して金属シリサイドＭＳの表面に至る、コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、金属シリサイドＭＳに重なるシリコン酸化層ＳＯＬと、シリコン窒化膜ＳＮＦと、第一の層間絶縁膜ＩＩＦ１とをエッチングして、形成されている。第一の層間絶縁膜ＩＩＦ１は、シリコン窒化膜ＳＮＦをエッチングストッパとしてエッチングされる。シリコン窒化膜ＳＮＦは、シリコン酸化層ＳＯＬをエッチングストッパとしてエッチングされる。

この構成によれば、金属シリサイドＭＳ上にシリコン酸化層ＳＯＬが形成されている。そのため、シリコン窒化膜ＳＮＦをオーバーエッチングする際、シリコン酸化層ＳＯＬが金属シリサイドＭＳのエッチングを防止する。つまり、シリコン窒化膜ＳＮＦをエッチングする際、金属シリサイドＭＳ表面が露出することがないために、金属シリサイドＭＳ中のシリコンの欠乏を抑制することができる。したがって、シリコンが欠乏した金属シリサイドＭＳ（すなわち、メタルリッチ層ＭＲＬ）がコンタクトホールＣＨ下部に形成されることを防止でき、ＰＮ接合破壊による半導体装置の動作不良や消費電力の増加を防止することができる。

上述した実施の形態１〜３の説明においては、半導体基板ＳＵＢとしてシリコン基板を用いた半導体装置について説明したが、半導体基板ＳＵＢは、たとえばＳｉＧｅ（シリコンゲルマニウム）などのシリコンを含む材料で形成されていてもよい。

また、金属シリサイドＭＳの例として、Ｎｉシリサイドを挙げたが、たとえばＮｉと他の金属との合金からなる金属シリサイドＭＳでもよい。金属シリサイドＭＳがＮｉ合金の場合、他の金属として、たとえばＰｔ、Ｐｄ、Ｖ、Ｈｆ、Ｔａ、Ｗ、Ｃｏ、ＥｒおよびＹｂの少なくともいずれか一つを選択してもよい。

以上のように本発明の実施の形態について説明を行なったが、各実施の形態の構成を適宜組合せてもよい。また、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。この発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

この発明は、半導体装置一般に適用可能であるが、特に、４５ｎｍ以降の高集積なＳＯＣ（System on a Chip、装置（システム）の主要機能を１チップに搭載した集積回路）、ＳＲＡＭ（Static Random Access Memory）などの、金属シリサイド（特にＮｉシリサイド）をソースドレイン領域に形成している半導体装置およびその製造方法に、有利に適用され得る。

実施の形態１の半導体装置の製造方法の第１工程を示す模式図である。 実施の形態１の半導体装置の製造方法の第２工程を示す模式図である。 実施の形態１の半導体装置の製造方法の第３工程を示す模式図である。 実施の形態１の半導体装置の製造方法の第４工程を示す模式図である。 図４中の領域Ｖ付近を拡大して示す模式図である。 実施の形態１の半導体装置の製造方法の第５工程を示す模式図である。 実施の形態１の半導体装置の製造方法の第６工程を示す模式図である。 実施の形態１の半導体装置の製造方法の第７工程を示す模式図である。 実施の形態２の半導体装置の製造方法の工程を示す模式図である。 実施の形態３の半導体装置の製造方法の第１工程を示す模式図である。 実施の形態３の半導体装置の製造方法の第２工程を示す模式図である。 実施の形態３の半導体装置の製造方法の第３工程を示す模式図である。

符号の説明

ＢＭ１，ＢＭ２ バリアメタル、ＣＦ 導電膜、ＣＨ コンタクトホール、ＣＷ 導電線、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＩＤＬ１，ＩＤＬ２ 不純物拡散層、ＩＩＦ１，ＩＩＦ２ 層間絶縁膜、ＭＦ 金属膜、ＭＲＬ メタルリッチ層、ＭＳ 金属シリサイド、ＯＰＦ 酸化防止膜、ＲＰ 凹部、ＳＮＦ シリコン窒化膜、ＳＯＬ シリコン酸化層、ＳＴＩ 素子分離絶縁膜、ＳＵＢ 半導体基板、ＳＷＳＮ シリコン窒化膜、ＳＷＳＯ シリコン酸化膜、ＷＴ 配線用トレンチ。

Claims (10)

1. シリコンを含み、主表面を有する半導体基板と、
   前記半導体基板の前記主表面に形成された不純物拡散層と、
   前記不純物拡散層上に形成された金属シリサイド層と、
   前記金属シリサイド層上に積層された絶縁膜とを備え、
   前記絶縁膜を貫通して前記金属シリサイド層の表面に至るコンタクトホールが形成されており、
   前記金属シリサイド層の表面に、凹部が形成されており、
   前記コンタクトホールの直下に位置する前記金属シリサイド層の厚みは、前記コンタクトホールの周囲に位置する前記金属シリサイド層の厚みよりも小さい、半導体装置。
2. 前記絶縁膜は、前記金属シリサイド層の一部に重なる第一の絶縁膜と、前記第一の絶縁膜上に積層された第二の絶縁膜とを含み、
   前記金属シリサイド層に形成された前記凹部の深さは、前記第一の絶縁膜の厚さの１０％以上２０％以下である、請求項１に記載の半導体装置。
3. 前記コンタクトホール内に形成されたバリアメタル層と、
   前記バリアメタル層上に形成された導電層とをさらに備え、
   前記バリアメタル層は、Ｔａ、Ｗ、Ｐｔ、Ｈｆ、Ｒｕの少なくともいずれか一つを含む、請求項１または請求項２に記載の半導体装置。
4. シリコンを含む半導体基板を準備する工程と、
   前記半導体基板の表面に不純物拡散層を形成する工程と、
   前記不純物拡散層上に金属シリサイド層を形成する工程と、
   前記金属シリサイド層上に絶縁膜を積層する工程と、
   前記絶縁膜を貫通して前記金属シリサイド層の表面に至るコンタクトホールを形成する、第一エッチング工程と、
   前記第一エッチング工程により生じたシリコン欠乏層をエッチングして、前記金属シリサイド層の表面に凹部を形成する第二エッチング工程と、
   前記コンタクトホール内にバリアメタル層を形成する工程と、
   前記バリアメタル層上に導電層を形成する工程とを備える、半導体装置の製造方法。
5. 前記バリアメタル層は、Ｔａ、Ｗ、Ｐｔ、Ｈｆ、Ｒｕの少なくともいずれか一つを含む、請求項４に記載の半導体装置の製造方法。
6. 前記絶縁膜は、前記金属シリサイド層に重なる第一の絶縁膜と、前記第一の絶縁膜上に積層された第二の絶縁膜とを含み、
   前記凹部は、前記第一の絶縁膜の厚さの１０％以上２０％以下の深さを有するように形成される、請求項４または請求項５に記載の半導体装置の製造方法。
7. 前記第二エッチング工程では、前記第一エッチング工程において形成された前記シリコン欠乏層の全部が除去される、請求項４から請求項６のいずれかに記載の半導体装置の製造方法。
8. シリコンを含み、主表面を有する半導体基板と、
   前記半導体基板の前記主表面に形成された不純物拡散層と、
   前記不純物拡散層に形成された金属シリサイド層と、
   前記金属シリサイド層上に積層された保護絶縁膜と、
   前記保護絶縁膜上に積層されたエッチングストッパ膜と、
   前記エッチングストッパ膜上に積層された絶縁膜とを備え、
   前記絶縁膜、前記エッチングストッパ膜および前記保護絶縁膜を貫通して前記金属シリサイド層の表面に至る、コンタクトホールが形成されている、半導体装置。
9. 前記保護絶縁膜は、シリコン酸化膜を含み、
   前記エッチングストッパ膜は、シリコン窒化膜を含み、
   前記絶縁膜は、シリコン酸化膜を含む、請求項８に記載の半導体装置。
10. シリコンを含む半導体基板を準備する工程と、
    前記半導体基板の表面に不純物拡散層を形成する工程と、
    前記不純物拡散層上に金属シリサイド層を形成する工程と、
    前記金属シリサイド層上に保護絶縁膜を積層する工程と、
    前記保護絶縁膜上にエッチングストッパ膜を積層する工程と、
    前記エッチングストッパ膜上に絶縁膜を積層する工程と、
    前記エッチングストッパ膜をエッチングストッパとして前記絶縁膜をエッチングする工程と、
    前記保護絶縁膜をエッチングストッパとして前記エッチングストッパ膜をエッチングする工程と、
    前記金属シリサイド層に重なる前記保護絶縁膜をエッチングし、前記絶縁膜、前記エッチングストッパ膜および前記保護絶縁膜を貫通して前記金属シリサイド層に至るコンタクトホールを形成する工程と、
    前記コンタクトホール内にバリアメタル層を形成する工程と、
    前記バリアメタル層上に導電層を形成する工程とを備える、半導体装置の製造方法。

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