TW201526203A - 半導體元件及其製造方法 - Google Patents
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Abstract
一種半導體元件，包括具有第一導電型的深摻雜區、具有第二導電型的井區、具有第一導電型的基體區、絕緣閘雙極電晶體以及金氧半電晶體。井區位於深摻雜區中。基體區位於井區中，未與深摻雜區相連。絕緣閘雙極電晶體位於基體區的第一側的井區上，且包括位於基體區中的具有第二導電型的第一摻雜區。金氧半電晶體位於基體區的第二側的井區與深摻雜區上，且包括位於基體區中的具有第二導電型的第二摻雜區。
Description
本發明是有關於一種半導體元件及其製造方法。
目前最新科技發展的焦點在於高壓功率積體電路。此種高壓功率積體電路可應用於像是開關式電源供應（switching mode power supply, SMPS）、照明、馬達控制或電漿顯示器驅動器等領域，以增加產品的效率、可靠度與可撓性以及最終降低系統成本。
一般而言，高壓功率積體電路主要是應用在功率切換（power switch）元件，如各項電源管理裝置中提供電源開關切換之用。目前有兩種參數左右著功率切換的市場：崩潰電壓（breakdown voltage）與導通狀態電阻（on-state resistance），可隨著不同需求而定。高壓功率積體電路的設計目標為降低導通狀態電阻，且同時保持高崩潰電壓。事實上，若產品要達成崩潰電壓的規格要求，通常會犧牲導通狀態電阻。換言之，崩潰電壓與導通狀態電阻處於一種權衡關係。
本發明提供一種半導體元件及半導體元件的製造方法，其可以降低導通狀態電阻，提升元件的崩潰電壓。
本發明提供一種半導體元件，包括具有第一導電型的深摻雜區、具有第二導電型的第一井區、具有第一導電型的基體區、絕緣閘雙極電晶體及金氧半電晶體。深摻雜區包括一第一埋入層與二高壓摻雜區，且位於基底中。第一井區位於深摻雜區中。具基體區位於第一井區中，未與深摻雜區相連。絕緣閘雙極電晶體位於基體區的第一側的第一井區上，且包括位於基體區中的具有第二導電型的第一摻雜區。金氧半電晶體位於基體區的第二側的第一井區與深摻雜區上，且包括位於基體區中的具有第二導電型的第二摻雜區。
在本發明的一實施例中，上述半導體元件更包括具有第二導電型的第二埋入層，位於第一埋入層與基底之間。
在本發明的一實施例中，上述半導體元件更包括具有第二導電型的第二井區，位於第一井區中，其中基體區位於第二井區中。
在本發明的一實施例中，上述絕緣閘雙極電晶體更包括：隔離結構，位於第一井區中；閘極結構，位於隔離結構的第一側的第一井區上，覆蓋部分隔離結構與部分基體區，且與第一摻雜區相鄰；具有第一導電型的第三摻雜區，位於隔離結構的第二側的第一井區中；具有第二導電型的第四摻雜區，位於第三摻雜區與隔離結構之間的第一井區中，且與第三摻雜區接觸；以及具有第一導電型的頂摻雜區，位於隔離結構的下方。
在本發明的一實施例中，上述頂摻雜區自隔離結構下方延伸至第四摻雜區下方並與第四摻雜區相接觸。
在本發明的一實施例中，上述頂摻雜區自隔離結構下方延伸至第三摻雜區下方並與第三摻雜區以及第四摻雜區相接觸。
本發明另提供一種半導體元件的製造方法。於基底中形成具有第一導電型的深摻雜區深摻雜區包括一第一埋入層與二高壓摻雜區。於深摻雜區中形成具有第二導電型的第一井區。於第一井區中形成具有第一導電型的基體區，基體區未與深摻雜區相連。於基體區的第一側的第一井區上形成絕緣閘雙極電晶體，形成絕緣閘雙極電晶體包括於基體區中形成具有第二導電型的第一摻雜區。於基體區的第二側的第一井區與深摻雜區上形成金氧半電晶體，形成金氧半電晶體包括於基體區中形成具有第二導電型的第二摻雜區。
在本發明的一實施例中，上述方法更包括於第一埋入層與基底之間形成具有第二導電型的第二埋入層。
在本發明的一實施例中，上述方法更包括於第一井區中形成具有第二導電型的一第二井區，其中基體區位於第二井區中。
在本發明的一實施例中，形成上述絕緣閘雙極電晶體更包括：於第一井區中形成隔離結構；於隔離結構的第一側的第一井區上形成閘極結構，以覆蓋部分隔離結構與部分基體區，且與第一摻雜區相鄰；於隔離結構的第二側的第一井區中形成具有第一導電型的第三摻雜區；於第三摻雜區與隔離結構之間的第一井區中形成具有第二導電型的第四摻雜區，第四摻雜區與第三摻雜區接觸；以及於隔離結構的下方形成具有第一導電型的頂摻雜區。
基於上述，本發明之半導體元件是利用基體區的形成且未與深摻雜區相連的結構，使得金氧半電晶體具有一通道，讓金氧半電晶體可產生更多電子流來降低導通狀態電阻，並利用井區、埋入層以及頂摻雜區產生多重減少表面電場（Multi-RESURF）結構來提升崩潰電壓。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在以下的實施例中，當第一導電型為N型，第二導電型為P型；當第一導電型為P型，第二導電型為N型。在本實施例中，是以第一導電型為P型，第二導電型為N型為例來實施，但本發明並不以此為限。P型摻雜例如是硼；N型摻雜例如是磷或是砷。
圖1為本發明第一實施例之半導體元件的剖面示意圖。
請參照圖1，本發明之第一實施例之半導體元件包括基底100、絕緣閘雙極電晶體200、金氧半電晶體300、具有第一導電型的深摻雜區120、具有第二導電型的第一井區110、以及具有第一導電型的基體區130。絕緣閘雙極電晶體200位於基體區130的第一側的第一井區110上。金氧半電晶體300位於基體區130的第二側的第一井區110上。基體區130位於第一井區110中，與下方的深摻雜區120不連接，使得金氧半電晶體300所產生的電子流可以直接經由基體區130與深摻雜區120之間所形成的第二導電型的通道，因此，可以降低導通電阻，增加導通的電子流。
基底100的材料例如是具有第一導電型的半導體基底，例如P型基底。半導體基底的材料例如是選自於由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs與InP所組成的群組中的至少一種材料。基底100也可以是覆矽絕緣（SOI）基底。
具有第一導電型的深摻雜區120包括第一埋入層122（例如P型埋入層，PBL）與二個高壓摻雜區124、126（例如高壓P型漂移區），且位於基底100中。
具有第二導電型的第一井區110（例如高壓N型井區）位於基底100中。第一井區110可以藉由微影製程以及離子植入製程來形成。在一實施例中，第一井區110所植入的摻雜例如是磷或是砷，摻雜的劑量例如是1´1012
/cm2
至2´1012
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，植入的能量例如是140 eV至160 eV。
第一井區110位於深摻雜區120中。更具體地說，第一埋入層122位於第一井區110的下方並與第一井區110相鄰；而二個高壓摻雜區124、126在第一井區110的兩側並與第一井區110相鄰。
在一實施例中，在第一埋入層122與二個高壓摻雜區124、126的摻雜濃度相同。第一埋入層122與二個高壓摻雜區124、126可以藉由形成相同的微影製程以及相同的離子植入製程來形成。離子植入製程所植入的摻雜例如是硼，摻雜的劑量例如是1´1013
/cm2
至2´1013
/cm2
，植入的能量例如是50 eV至70 eV。
在另一實施例中，第一埋入層122與二個高壓摻雜區124、126的摻雜濃度相異。第一埋入層122與二個高壓摻雜區124、126可以分別透過不同的微影以及不同的離子植入製程來形成。二個高壓摻雜區124、126的摻雜濃度可以低於第一埋入層122的摻雜濃度。在一實施例中，第一埋入層122所植入的摻雜例如是硼，摻雜的劑量例如是2´1013
/cm2
至3´1013
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，植入的能量例如是60 eV至80 eV。二個高壓摻雜區124、126所植入的摻雜例如是硼，摻雜的劑量例如是1´1013
/cm2
至2´1013
/cm2
，植入的能量例如是50 eV至60 eV。
具有第一導電型的基體區130（例如P型基體區）位於第一井區110中，基體區130的底部未與深摻雜區120相連。基體區130可以藉由微影製程以及離子植入製程來形成。離子植入製程所植入的摻雜例如是硼，摻雜的劑量例如是2´1012
/cm2
至3´1012
/cm2
，植入的能量例如是100 eV至120 eV。
上述半導體元件可以更包括具有第二導電型的第二埋入層128（例如N型埋入層，NBL）。第二埋入層128位於第一埋入層122與基底100之間。第二埋入層128可以藉由微影製程以及離子植入製程來形成。在一實施例中，第二埋入層128所植入的摻雜例如是磷或是砷，摻雜的劑量例如是1´1012
/cm2
至3´1012
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，植入的能量例如是240 eV至260 eV。
絕緣閘雙極電晶體200位於基體區130的第一側的第一井區110上。絕緣閘雙極電晶體200包括閘極結構20、具有第二導電型的第一摻雜區140、具有第二導電型的第五摻雜區142、具有第一導電型的第三摻雜區170以及具有第一導電型的頂摻雜區190以及隔離結構10。
隔離結構10位於基底100中。隔離結構10的材料例如是摻雜或未摻雜的氧化矽、低應力氮化矽、氮氧化矽或其組合，其形成的方法可以利用場氧化隔離法、淺溝渠隔離法或深溝渠隔離法（deep trench isolation process）。隔離結構10的厚度例如是600 nm至700 nm。
閘極結構20位於隔離結構10的第一側的第一井區110上且延伸覆蓋部分隔離結構10與部分基體區130。閘極結構20包括閘介電層21以及閘極22。閘介電層21的材料例如是氧化矽、氮化矽或是介電常數大於4的高介電常數材料。形成方法例如是熱氧化法或是化學氣相沉積法。閘極22包括多晶矽、金屬、金屬矽化物或其組合。形成的方法例如是化學氣相沈積法。
具有第二導電型的第一摻雜區140（例如N型濃摻雜區，n+）位於基體區130中，與閘極結構20相鄰。具有第二導電型的第五摻雜區142（例如N型濃摻雜區，n+）位於高壓摻雜區126之一側的基底100中。第一摻雜區140與第五摻雜區142可以藉由微影製程以及離子植入製程來形成。離子植入製程所植入的摻雜例如是磷或是砷，摻雜的劑量例如是3´1015
/cm2
至4´1015
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，植入的能量例如是70 eV至90 eV。
具有第一導電型的第三摻雜區170（例如P型濃摻雜區，p+）位於隔離結構10的第二側以及高壓摻雜區126之另一側之間的第一井區110中。第三摻雜區170可以藉由微影製程以及離子植入製程來形成。離子植入製程所植入的摻雜例如是硼，摻雜的劑量例如是1´1015
/cm2
至3´1015
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，植入的能量例如是50 eV至70 eV。
具有第一導電型的頂摻雜區190（例如P型頂摻雜區，p-top）位於隔離結構10的下方。頂摻雜區190可以藉由微影製程以及離子植入製程來形成。離子植入製程所植入的摻雜例如是硼，摻雜的劑量例如是5´1012
/cm2
至6´1012
/cm2
，植入的能量例如是160 eV至180 eV。
絕緣閘雙極電晶體200可以更包括具有第二導電型的井區172、具有第二導電型的井區168以及具有第二導電型的井區174。井區172位於第一井區110中，且第三摻雜區170位於井區172中。井區168在深摻雜區120之外圍。井區174在井區168之中，第五摻雜區142位於井區174之中。井區168可以與第一井區110同時形成。井區172與井區174可以藉由微影製程以及離子植入製程來形成。離子植入製程所植入的摻雜例如是磷或砷，摻雜的劑量例如是1´1013
/cm2
至2´1013
/cm2
，植入的能量例如是100 eV至120 eV。井區172與井區174具有抬壓作用，有助於電洞流可以經由第一埋入層122流向陰極，抑制基底電流的產生。
此外，絕緣閘雙極電晶體200還可以更包括隔離結構11。隔離結構11可以位於高壓摻雜區126上方，分隔第三摻雜區170以及第五摻雜區142。
金氧半電晶體300位於基體區130的第二側的第一井區110與深摻雜區120上。更具體地說，金氧半電晶體300包括閘極結構30、具有第二導電型的第二摻雜區150（例如N型濃摻雜區，n+）以及具有第二導電型的第六摻雜區152（例如N型濃摻雜區，n+）。
閘極結構30位於第一井區110上且延伸覆蓋另一部分的基體區130以及高壓摻雜區124。閘極結構30包括閘介電層31以及閘極32。閘介電層31的材料例如是氧化矽、氮化矽或是介電常數大於4的高介電常數材料。形成方法例如是熱氧化法或是化學氣相沉積法。閘極32包括多晶矽、金屬、金屬矽化物或其組合。形成的方法例如是化學氣相沈積法。
第二摻雜區150位於閘極結構30的第一側的基體區130中。第六摻雜區152位於閘極結構30的第二側的高壓摻雜區124中。第二摻雜區150與第六摻雜區152可以藉由微影製程以及離子植入製程來形成。離子植入製程所植入的摻雜例如是磷或砷，摻雜的劑量例如是3´1015
/cm2
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，植入的能量例如是70 eV至90 eV。
金氧半電晶體300還可包括具有第一導電型的摻雜區154。摻雜區154位於高壓摻雜區124中，且第六摻雜區152位於摻雜區154中。摻雜區154可以藉由微影製程以及離子植入製程來形成。離子植入製程所植入的摻雜例如是硼，摻雜的劑量例如是2´1012
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至4´1012
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，植入的能量例如是100 eV至140 eV。
此外，半導體元件還可以包括具有第一導電型的摻雜區132以及具有第一導電型的摻雜區156。摻雜區132位於第二摻雜區150與第一摻雜區140之間的基體區130中。摻雜區156位於摻雜區154之中，與第六摻雜區152相鄰。摻雜區132以及摻雜區156可以藉由微影製程以及離子植入製程來形成。離子植入製程所植入的摻雜例如是硼，摻雜的劑量例如是1´1012
/cm2
至2´1012
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，植入的能量例如是50 eV至70 eV。
摻雜區156與第六摻雜區152藉由金屬內連線52電性連，做為基極。第二摻雜區150、摻雜區132、第一摻雜區140藉由金屬內連線54電性連接，做為陰極。第三摻雜區170與第五摻雜區142藉由金屬內連線56電性連接，做為陽極。
本發明實施例之半導體元件的形狀可以依照實際的需求來設計。其形狀可以是圓形、橢圓型、六邊形、八邊形、多邊形、跑道形或其組合。
在本發明實施例中，在第一井區110下方設置第一埋入層122與第二埋入層128。因此，在半導體元件關閉時，第二埋入層128可以做為隔離。在半導體元件導通時，可以使電洞流經由此第一埋入層122流向陰極，抑制基底電流的產生；而電子流則可以經由第二埋入層128流向陽極。
再者，在本發明實施例中，藉由在半導體元件中提供金氧半電晶體300，則可以在半導體元件導通時，在閘極結構30下方形成DMOS通道，增加陰極（導通）電流，以減少或消除基底電流。
此外，由於本發明之半導體元件的基體區130未與深摻雜區120相連，因此，當半導體元件導通時，可以在陰極下方的基體區130與深摻雜區120之間的第一井區110中形成第二導電型的通道，使得金氧半電晶體300所產生的電子流在流經底下的第二埋入層128之前，可直接由上述通道導通，因此可以減少電子流的路徑，降低金氧半電晶體300的導通電阻，增加導通的電流量。換言之，本發明之半導體元件可以增加基體區130與深摻雜區120之間的第二導電型的通道。因此，本發明是一種高電子注入之高壓多通道之半導體元件。
另外，當本發明實施例之半導體元件為關閉狀態時，可利用第一埋入層122、第二埋入層128、第一井區110以及頂摻雜區190產生多重減少表面電場（Multi-RESURF）結構來提升崩潰電壓。
圖2為本發明第二實施例之半導體元件的剖面示意圖。
請參照圖2，第二實施例與第一實施例相似，不同之處在於：第二實施例之半導體元件更包括具有第二導電型的第二井區160（例如N型井區），位於第一井區110中，其中基體區130位於第二井區160中。第二井區160可以藉由微影製程以及離子植入製程來形成。離子植入製程所植入的摻雜例如是磷或是砷，摻雜的劑量例如是1´1013
/cm2
至2´1013
/cm2
，植入的能量例如是100 eV至120 eV。第二井區160的摻雜濃度高於第一井區110的摻雜濃度，故能有效降低此區域的電阻值，以增加導通的電流量。
圖3為本發明第三實施例之半導體元件的剖面示意圖。
請參照圖3，第三實施例與第一實施例相似，不同之處在於：第三實施例之半導體元件的絕緣閘雙極電晶體200更包括具有第二導電型的第四摻雜區180（例如N型濃摻雜區，n+），位於第三摻雜區170與隔離結構10之間的井區172中，且與第三摻雜區170相鄰。並且，第四摻雜區180與第三摻雜區170以及第五摻雜區142藉由金屬內連線56a電性連接，做為陽極。此外，頂摻雜區190a自隔離結構10的下方延伸至第四摻雜區180下方並與第四摻雜區180相接觸。第四摻雜區180可以藉由微影製程以及離子植入製程來形成。離子植入製程所植入的摻雜例如是磷或是砷，摻雜的劑量例如是3´1015
/cm2
至4´1015
/cm2
，植入的能量例如是70 eV至90 eV。
在本發明第三實施例中，頂摻雜區190a自隔離結構10的下方延伸至第四摻雜區180下方並與第四摻雜區180相接觸。因此，當半導體元件為導通狀態時，電洞流可流經第一埋入層122（例如P型埋入層，PBL）及/或頂摻雜區190a，以增加導通的電流量。此外，第四摻雜區180（例如N型濃摻雜區，n+）與井區172也有抬壓作用，可產生多重減少表面電場（Multi-RESURF）結構，因此可避免發生擊穿（punch through）而產生嚴重漏電流的問題。
圖4為本發明所屬第四實施例之半導體元件的剖面示意圖。
請參照圖4，第四實施例與第三實施例相似，不同之處在於：第四實施例之半導體元件的頂摻雜區190b自隔離結構10的下方延伸至第三摻雜區170下方並與第三摻雜區170以及第四摻雜區180相接觸。在本發明第四實施例中，藉由頂摻雜區190b的此種配置，當半導體元件為導通狀態時，電洞流可流經第一埋入層122（例如P型埋入層，PBL）及/或頂摻雜區190b，以增加導通的電流量。
圖5為本發明所屬第五實施例的剖面示意圖。
參照圖5，第五實施例與第一實施例相似，不同之處在於：第五實施例之半導體元件更包括至少一場板40，位於隔離結構10的上方。場板40材料包括多晶矽、金屬、金屬矽化物或其組合。場板40的形成方法可以是化學氣相沉積或物理氣相沉積來沉積場板材料層，之後再以微影與蝕刻的方式來圖案化。化學氣相沉積例如是電漿輔助化學氣相沉積或低壓力化學氣相沉積等；物理氣相沉積例如是蒸鍍、濺鍍或離子束沉積等。加入場板40後，可使得上述半導體元件內的電場均勻分佈以提升崩潰電壓。換言之，在維持相同的崩潰電壓下，可以縮減隔離結構10的尺寸，達到元件小型化之需求。
圖6為本發明之半導體元件在關閉時的陽極電流電壓曲線圖。圖7為本發明之半導體元件以及習之IGBT在導通時的陽極電流電壓曲線圖。
請參照圖6與圖7，在相同陽極電壓下，本發明的半導體元件所產生的陽極電流比習知絕緣閘雙極電晶體多，且本發明所屬實施例的半導體元件可耐高壓至700伏特。
綜上所述，本發明之半導體元件不僅可降低導通狀態電阻，提升導通電流，同時亦可提供穩定的高崩潰電壓，以降低半導體元件的功耗而有較好的產品可靠度，兼具金氧半電晶體與絕緣閘雙極電晶體的優點。此外，本發明實施例之半導體元件可以用現有的700伏特的互補式金氧半導體製程來製造。而且，可以應用在現今的智慧節能的產品上，例如是可以應用於馬達的驅動裝置（motor diver）、發光二極體的驅動器（LED driver）或是電流驅動器（current driver）。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、11‧‧‧隔離結構
20、30‧‧‧閘極結構
21、31‧‧‧閘介電層
22、32‧‧‧閘極
40‧‧‧場板
52、54、56、56a‧‧‧金屬內連線
100‧‧‧基底
110‧‧‧第一井區
120‧‧‧深摻雜區
122‧‧‧第一埋入層
124、126‧‧‧高壓摻雜區
128‧‧‧第二埋入層
130‧‧‧基體區
132‧‧‧摻雜區
140‧‧‧第一摻雜區
142‧‧‧第五摻雜區
150‧‧‧第二摻雜區
152‧‧‧第六摻雜區
154、156‧‧‧摻雜區
160‧‧‧第二井區
168、172、174‧‧‧井區
170‧‧‧第三摻雜區
180‧‧‧第四摻雜區
190、190a、190b‧‧‧頂摻雜區
200‧‧‧絕緣閘雙極電晶體
300‧‧‧金氧半電晶體
21、31‧‧‧閘介電層
22、32‧‧‧閘極
40‧‧‧場板
52、54、56、56a‧‧‧金屬內連線
100‧‧‧基底
110‧‧‧第一井區
120‧‧‧深摻雜區
122‧‧‧第一埋入層
124、126‧‧‧高壓摻雜區
128‧‧‧第二埋入層
130‧‧‧基體區
132‧‧‧摻雜區
140‧‧‧第一摻雜區
142‧‧‧第五摻雜區
150‧‧‧第二摻雜區
152‧‧‧第六摻雜區
154、156‧‧‧摻雜區
160‧‧‧第二井區
168、172、174‧‧‧井區
170‧‧‧第三摻雜區
180‧‧‧第四摻雜區
190、190a、190b‧‧‧頂摻雜區
200‧‧‧絕緣閘雙極電晶體
300‧‧‧金氧半電晶體
圖1為本發明第一實施例之半導體元件的剖面示意圖。 圖2為本發明第二實施例之半導體元件的剖面示意圖。 圖3為本發明第三實施例之半導體元件的剖面示意圖。 圖4為本發明第四實施例之半導體元件的剖面示意圖。 圖5為本發明第五實施例之半導體元件的剖面示意圖。 圖6為本發明之半導體元件在關閉時的陽極電流電壓曲線圖。 圖7為本發明之半導體元件以及習知IGBT在導通時的陽極電流電壓曲線圖。
10、11‧‧‧隔離結構
20、30‧‧‧閘極結構
21、31‧‧‧閘介電層
22、32‧‧‧閘極
52、54、56‧‧‧金屬內連線
100‧‧‧基底
110‧‧‧第一井區
120‧‧‧深摻雜區
122‧‧‧第一埋入層
124、126‧‧‧高壓摻雜區
128‧‧‧第二埋入層
130‧‧‧基體區
132‧‧‧摻雜區
140‧‧‧第一摻雜區
142‧‧‧第五摻雜區
150‧‧‧第二摻雜區
152‧‧‧第六摻雜區
154、156‧‧‧摻雜區
168、172、174‧‧‧井區
170‧‧‧第三摻雜區
190‧‧‧頂摻雜區
200‧‧‧絕緣閘雙極電晶體
300‧‧‧金氧半電晶體
Claims (10)
- 一種半導體元件，包括： 具有一第一導電型的一深摻雜區，包括一第一埋入層與二高壓摻雜區，且位於一基底中； 具有一第二導電型的一第一井區，位於該深摻雜區中； 具有該第一導電型的一基體區，位於該第一井區中，未與該深摻雜區相連； 一絕緣閘雙極電晶體，位於該基體區的一第一側的該第一井區上，且包括位於該基體區中的具有該第二導電型的一第一摻雜區；以及 一金氧半電晶體，位於該基體區的一第二側的該第一井區與該深摻雜區上，且包括位於該基體區中的具有該第二導電型的一第二摻雜區。
- 如申請專利範圍第1項所述的半導體元件，更包括具有該第二導電型的一第二埋入層，位於該第一埋入層與該基底之間。
- 如申請專利範圍第1項所述的半導體元件，更包括具有該第二導電型的一第二井區，位於該第一井區中，其中該基體區位於該第二井區中。
- 如申請專利範圍第1項所述的半導體元件，其中該絕緣閘雙極電晶體，更包括： 一隔離結構，位於該第一井區中； 一閘極結構，位於該隔離結構的一第一側的該第一井區上，覆蓋部分該隔離結構與部分該基體區，且與該第一摻雜區相鄰； 具有該第一導電型的一第三摻雜區，位於該隔離結構的一第二側的該第一井區中； 具有該第二導電型的一第四摻雜區，位於該第三摻雜區與該隔離結構之間的該第一井區中，且與該第三摻雜區接觸；以及 具有該第一導電型的一頂摻雜區，位於該隔離結構的下方。
- 如申請專利範圍第4項所述的半導體元件，其中該頂摻雜區自該隔離結構下方延伸至該第四摻雜區下方並與該第四摻雜區相接觸。
- 如申請專利範圍第4項所述的半導體元件，其中該頂摻雜區自該隔離結構下方延伸至該第三摻雜區下方並與該第三摻雜區以及該第四摻雜區相接觸。
- 一種半導體元件的製造方法，包括： 於一基底中形成具有一第一導電型的一深摻雜區，該深摻雜區包括一第一埋入層與二高壓摻雜區； 於該深摻雜區中形成具有一第二導電型的一第一井區； 於該第一井區中形成具有該第一導電型的一基體區，該基體區未與該深摻雜區相連； 於該基體區的一第一側的該第一井區上形成一絕緣閘雙極電晶體，形成該絕緣閘雙極電晶體包括於該基體區中形成具有該第二導電型的一第一摻雜區；以及 於該基體區的一第二側的該第一井區與該深摻雜區上形成一金氧半電晶體，形成該金氧半電晶體包括於該基體區中形成具有該第二導電型的一第二摻雜區。
- 如申請專利範圍第7項所述的半導體元件的製造方法，更包括於該第一埋入層與該基底之間形成具有該第二導電型的一第二埋入層。
- 如申請專利範圍第7項所述的半導體元件的製造方法，更包括於該第一井區中形成具有該第二導電型的一第二井區，其中該基體區位於該第二井區中。
- 如申請專利範圍第7項所述的半導體元件的製造方法，其中形成該絕緣閘雙極電晶體更包括： 於該第一井區中形成一隔離結構； 於該隔離結構的一第一側的該第一井區上形成一閘極結構，以覆蓋部分該隔離結構與部分該基體區，且與該第一摻雜區相鄰； 於該隔離結構的一第二側的該第一井區中形成具有該第一導電型的一第三摻雜區； 於該第三摻雜區與該隔離結構之間的該第一井區中形成具有該第二導電型的一第四摻雜區，該第四摻雜區與該第三摻雜區接觸；以及 於該隔離結構的下方形成具有該第一導電型的一頂摻雜區。
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|---|---|---|---|
| TW102146340A TWI557878B (zh) | 2013-12-16 | 2013-12-16 | 半導體元件及其製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102146340A TWI557878B (zh) | 2013-12-16 | 2013-12-16 | 半導體元件及其製造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI658501B (zh) * | 2018-03-23 | 2019-05-01 | 世界先進積體電路股份有限公司 | 高壓半導體裝置及其製造方法 |
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| DE19906384A1 (de) * | 1999-02-16 | 2000-08-24 | Siemens Ag | IGBT mit PN-Isolation |
| GB9921071D0 (en) * | 1999-09-08 | 1999-11-10 | Univ Montfort | Insulated base transistor |
| CN100592532C (zh) * | 2007-08-28 | 2010-02-24 | 电子科技大学 | 具有“u”字形漂移区的半导体器件 |
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| TWI532166B (zh) * | 2011-05-12 | 2016-05-01 | 聯華電子股份有限公司 | 橫向擴散金氧半導體元件及其製造方法 |
-
2013
- 2013-12-16 TW TW102146340A patent/TWI557878B/zh active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI557878B (zh) | 2016-11-11 |
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