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TWI548029B - 半導體元件及其操作方法以及抑制漏電的結構 - Google Patents

半導體元件及其操作方法以及抑制漏電的結構 Download PDF

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TWI548029B
TWI548029B TW103137000A TW103137000A TWI548029B TW I548029 B TWI548029 B TW I548029B TW 103137000 A TW103137000 A TW 103137000A TW 103137000 A TW103137000 A TW 103137000A TW I548029 B TWI548029 B TW I548029B
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voltage
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吳孝嘉
鄧敦仁
戴其杰
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漢磊科技股份有限公司
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Description

半導體元件及其操作方法以及抑制漏電的結構
本發明是有關於一種半導體元件，且特別是有關於一種抑制漏電的結構及包含此結構的半導體元件。
近年來，隨著環保意識抬頭，於是具有低功耗以及高效率能源轉換的高壓功率積體電路(High Voltage Power Integrated Circuit)愈來愈受到矚目。一般而言，高壓功率積體電路主要是應用在功率切換(Power Switch)元件，例如是開關式電源供應(Switching Mode Power Supply，SMPS)、照明、馬達控制或電漿顯示器驅動器等各種領域。
高壓功率積體電路可將高壓半導體元件以及低壓邏輯控制電路整合在單一晶片上。因此，高壓功率積體電路具有高可靠性、高穩定性、低功耗、體積小以及成本低等系統上的優勢。雖然高壓半導體元件可耐受數百伏特電壓，但其裝置卻是由數十伏特或更低伏特的低壓邏輯控制電路所控制。為了使這些低壓邏輯控制電路適用於高壓半導體元件，一般使用電平位移(Level Shifter)元件將低電壓訊號向上電平位移到較高電壓。電平位移元件中的相鄰電晶體之間的隔離一直是業界研究的重點。因此，需要一種能有效抑制漏電的結構，以改良相鄰電晶體之間的隔離效果。
本發明提供一種抑制漏電的結構及包含此結構的半導體元件，其中於具有相同導電類型的基底與井區上依序配置隔離結構以及PN接面二極體，可改善上述半導體元件漏電現象。
本發明提供一種半導體元件，包括：具有第一導電型之基底、具有第一導電型之第一井區、第一金氧半導體元件、第二金氧半導體元件、隔離結構以及PN接面二極體。基底包括第一區、第二區以及第三區。第二區位於第一區與第三區之間。第一井區位於第二區的基底中。第一金氧半導體元件位於第一區中。第二金氧半導體元件位於第三區中。隔離結構位於第一井區上。PN接面二極體位於隔離結構上。
在本發明的一實施例中，上述的PN接面二極體具有第一部分、第二部分以及第三部分。第三部分位於第一部分與第二部分之間。第三部分具有第二導電型，且第一部分與第二部分的導電型相反。
在本發明的一實施例中，於上述PN接面二極體中，第三部分的摻雜濃度低於第一部分或第二部分的摻雜濃度。
在本發明的一實施例中，上述的第一金氧半導體元件包括：具有第二導電型之第二井區以及具有第二導電型之第一摻雜 區。第二井區位於第一區的基底中。第一摻雜區位於第二井區中。其中第一摻雜區與PN接面二極體的第一部分電性連接。
在本發明的一實施例中，上述的第二金氧半導體元件包括：具有第二導電型之第三井區以及具有第二導電型之第二摻雜區。第三井區位於第三區的基底中。第二摻雜區位於第三井區中。其中第二摻雜區與PN接面二極體的第二部分電性連接。
在本發明的一實施例中，上述的第一金氧半導體元件與上述的第二金氧半導體元件包括橫向雙擴散金氧半導體(Lateral Diffused Metal Oxide Semiconductor，LDMOS)元件或接面場效電晶體(Junction Field Effect Transistor，JFET)。
在本發明的一實施例中，上述的PN接面二極體為多晶矽二極體。
在本發明的一實施例中，上述的隔離結構的材料包括氧化矽。
在本發明的一實施例中，上述的隔離結構包括場氧化物結構或淺溝渠隔離結構。
在本發明的一實施例中，上述的第一區為高壓區，第三區為低壓區；或上述的第一區為低壓區，第三區為高壓區。
本發明提供一種半導體元件的操作方法，用於操作上述的半導體元件。上述的操作方法包括施加第一電壓至第一摻雜區，並施加第二電壓至第二摻雜區，其中第一電壓大於第二電壓。
在本發明的一實施例中，上述的第一電壓小於或等於約50伏特。
在本發明的一實施例中，上述的第一電壓與第二電壓相 差約5伏特至20伏特。
本發明提供一種抑制漏電的結構，包括：具有第一導電型之基底、具有第一導電型之井區、隔離結構以及PN接面二極體。井區位於基底中。隔離結構位於井區上。PN接面二極體位於隔離結構上。
在本發明的一實施例中，上述的PN接面二極體具有第一部分、第二部分以及第三部分。第三部分位於第一部分與第二部分之間。第三部分具有第二導電型，且第一部分與第二部分的導電型相反。
在本發明的一實施例中，於上述PN接面二極體中，第三部分的摻雜濃度低於第一部分或第二部分的摻雜濃度。
在本發明的一實施例中，上述PN接面二極體的第一部分與第一金氧半導體元件電性連接，且上述PN接面二極體的第二部分與第二金氧半導體元件電性連接。
在本發明的一實施例中，上述的PN接面二極體為多晶矽二極體。
在本發明的一實施例中，上述的隔離結構的材料包括氧化矽。
在本發明的一實施例中，上述的隔離結構包括場氧化物結構或淺溝渠隔離結構。
基於上述，在本發明之半導體元件中，於具有相同導電類型的基底與井區上依序配置隔離結構以及PN接面二極體，不僅可達到減少表面電場(Reduced Surface Field，RESURF)技術的功效，同時亦可藉由降低表面電場來調變P型井區濃度。如此一 來，本發明之結構不僅可有效提高崩潰電壓，且可抑制上述半導體元件的漏電現象。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1‧‧‧半導體元件
10‧‧‧基底
12‧‧‧第一井區
14‧‧‧第二井區
16‧‧‧第三井區
18‧‧‧隔離結構
20‧‧‧第一摻雜區
22‧‧‧第二摻雜區
24‧‧‧PN接面二極體
24a‧‧‧第一部分
24b‧‧‧第二部分
24c‧‧‧第三部分
26、32‧‧‧介電層
28a~28d、34a~34b‧‧‧接觸窗
30、36‧‧‧導體層
100、200、300‧‧‧電平位移元件
110‧‧‧第一區
120‧‧‧第二區
130‧‧‧第三區
155a‧‧‧第一金氧半導體元件
155b‧‧‧第二金氧半導體元件
V1‧‧‧第一電壓
V2‧‧‧第二電壓
圖1是依照本發明之一實施例所繪示的半導體元件的上視示意圖。
圖2為繪示圖1之A-A線的半導體元件的剖面示意圖。
圖3是依照本發明之另一實施例所繪示的半導體元件的剖面示意圖。
圖4是依照本發明之又一實施例所繪示的半導體元件的剖面示意圖。
在以下的實施例中，當第一導電型為N型，第二導電型為P型；當第一導電型為P型，第二導電型為N型。在本實施例中，是以第一導電型為P型，第二導電型為N型為例來實施，但本發明並不以此為限。P型摻雜例如是硼；N型摻雜例如是磷或是砷。
圖1是依照本發明之一實施例所繪示的半導體元件的上視示意圖。
本發明之半導體元件1具有第一區110、第二區120以及 第三區130。第一區110具有一內凹區域。部分第三區130位於上述內凹區域中，但本發明不以此為限，在其他實施例中，第三區130亦可全部配置於上述內凹區域中。第二區120位於第一區110的周圍，且位於第一區110與第三區130之間。因此，沿著A-A線且從半導體元件1的中心往外延伸的方向來看，其依序為第一區110、第二區120以及第三區130。
在本實施例中，第一區110可例如是一主動區，如高壓元件區。第三區130可例如是另一主動區，如邏輯電路區、周邊電路區或低壓元件區。第二區120可例如是擴散區(Diffusion region)或漂移區(Drift region)。但本發明並不以此為限。在另一實施例中，本發明之半導體元件1可更包括位於第二區120的周圍的隔離區(未繪示)，也就是說，隔離區位於第二區120與第三區130之間。隔離區可例如是由區域氧化(LOCOS)結構、淺溝渠隔離(Shallow Trench Isolation，STI)結構、井區或其組合所構成的隔離結構。
值得注意的是，本發明之半導體元件1包括電平位移元件100，用以控制第一區110以及第三區130之間的訊號變換。電平位移元件100配置於第一區110以及第三區130之間。在一實施例中，如圖1所示，電平位移元件100橫越第一區110、第二區120以及第三區130，並與第一區110以及第三區130電性連接。
圖2為繪示圖1之A-A線的半導體元件的剖面示意圖。
請同時參照圖1以及圖2，本發明之電平位移元件100包括具有第一導電型基底10、具有第一導電型之第一井區12、第一金氧半導體元件155a、第二金氧半導體元件155b、隔離結構18 以及PN接面二極體24。
電平位移元件100之基底10包括：第一區110、第二區120以及第三區130，且第二區120位於第一區110與第三區130之間。在此實施例中，第一區110可例如是高壓區；而第三區130可例如是低壓區，上述第一區110與第三區130皆可視為主動區，而第二區120可視為漂移區或抑制電流區。但本發明並不以此為限，在另一實施例中，第一區110亦可例如是低壓區；而第三區130可例如是高壓區。習知的電平位移元件在低電壓操作下會有漏電現象，但本發明的電平位移元件100中，藉由於具有相同導電類型的基底10與第一井區12上依序配置隔離結構18以及PN接面二極體24，可改善漏電現象。在一實施例中，低電壓可例如是小於或等於約50伏特。
基底10可為P型半導體基底，例如P型含矽磊晶層。第一金氧半導體元件155a位於第一區110中。第二金氧半導體元件155b位於第三區130中。
第一井區12可例如是P型高壓井區，其位於第二區120的基底10中。在一實施例中，第一井區12所植入的摻雜例如是硼，其摻雜濃度可為1×1014至1×1015/cm3。
隔離結構18位於第一井區12上。隔離結構18的材料包括氧化矽。隔離結構18例如是場氧化物(FOX)結構或淺溝渠隔離(STI)結構。
值得注意的是，本發明之電平位移元件100中的PN接面二極體24，其不僅可達到減少表面電場技術的功效，同時可藉由降低表面電場來調變第一井區12(可例如是P型高壓井區)濃度 並改善半導體元件1的漏電現象。PN接面二極體24位於隔離結構18上。在一實施例中，PN接面二極體24可為多晶矽二極體。此外，PN接面二極體24可具有第一部分24a、第二部分24b以及第三部分24c，第三部分24c位於第一部分24a與第二部分24b之間。在一實施例中，PN接面二極體24的第三部分24c具有第二導電型，且第一部分24a與第二部分24b的導電型相反。更具體言之，PN接面二極體24的中心部分(即第三部分24c)具有N型摻質，中心部分的第一側(即第一部分24a)具有N型摻質，而中心部分的第二側(即第二部分24b)具有P型摻質。
此外，PN接面二極體24之中心部分(即第三部分24c)的摻雜濃度低於其兩側區域(即第一部分24a或第二部分24b)的摻雜濃度。在一實施例中，PN接面二極體24之第二部分24b所植入的摻雜例如是硼，其摻雜濃度可為1×1018至1×1020/cm3。PN接面二極體24之第一部分24a所植入的摻雜例如是磷或是砷，其摻雜濃度可為1×1018至1×1020/cm3，而PN接面二極體24之第三部分24c所植入的摻雜例如是磷或是砷，其摻雜濃度可為1×1014至1×1015/cm3。
在本實施例中，PN接面二極體24的材料可例如是多晶矽，但本發明並不以此為限。在另一實施例中，PN接面二極體24也可以為矽二極體、鍺二極體、碳化矽二極體或氮化鎵二極體。
第一金氧半導體元件155a可例如是橫向擴散金氧半導體(LDMOS)元件或接面場效電晶體(JFET)，其位於第一區110中。第一金氧半導體元件155a包括具有第二導電型之第二井區14以及具有第二導電型之第一摻雜區20。第二井區14位於第一區 110的基底10中，而第一摻雜區20位於第二井區14中。同樣地，第二金氧半導體元件155b可例如是LDMOS元件或JFET，其位於第三區130中。第二金氧半導體元件155b包括具有第二導電型之第三井區16以及具有第二導電型之第二摻雜區22。第三井區16位於第三區130的基底10中，而第二摻雜區22位於第三井區16中。在一實施例中，第一金氧半導體元件155a與第二金氧半導體元件155b的結構相同，相對於第二區120呈非對稱配置，如圖2所示，但本發明並不以此為限。換言之，第一金氧半導體元件155a與第二金氧半導體元件155b的結構可相同或不同，且可相對於第二區120呈對稱或非對稱配置。
第二井區14與第三井區16可例如是N型井區，其分別位於第一井區12的兩側，且與第一井區12相鄰。在本實施例中，第一井區12接觸第二井區14與第三井區16，但本發明並不以此為限。在另一實施例中(未繪示)，第一井區12與第二井區14以及第三井區16也可彼此分開。在一實施例中，第二井區14與第三井區16所植入的摻雜例如是磷或是砷，第二井區14的摻雜濃度可為1×1015至1×1016/cm3，而第三井區16的摻雜濃度可為1×1015至1×1016/cm3。第一摻雜區20可為N型重摻雜區，其位於第二井區14中，且與PN接面二極體24的第一部分24a(可例如是N型重摻雜區)電性連接。第二摻雜區22可為N型重摻雜區，其位於第三井區16中，且與PN接面二極體24的第二部分24b(可例如是P型重摻雜區)電性連接。在一實施例中，第一摻雜區20與第二摻雜區22所植入的摻雜例如是磷或是砷，第一摻雜區20的摻雜濃度可為1×1018至1×1020/cm3，而第二摻雜區22的摻雜濃 度可為1×1018至1×1020/cm3。在本實施例中，第一摻雜區20與第二摻雜區22皆為第二導電類型，但本發明並不以此為限。在其他實施例中，第一摻雜區20與第二摻雜區22可具有不同導電類型。
本發明的電平位移元件100可更包括介電層26、接觸窗28a~28d以及導體層30，如圖2所示。介電層26配置於基底10上，且其材料包括氧化矽、氮化矽或氮氧化矽。導體層30配置於介電層26上，且其材料包括金屬，例如鋁、銅或其合金。接觸窗28a~28d穿過介電層26，且其材料包括鎢、鈦、鉭、鋁、銅或其合金。
此外，本發明的電平位移元件200可更包括介電層32、介層窗34a~34b以及導體層36，如圖4所示。介電層32配置於導體層30上，且其材料包括氧化矽、氮化矽或氮氧化矽。導體層36配置於介電層32上，且其材料包括金屬，例如鋁、銅或其合金。介層窗34a~34b穿過介電層32，且其材料包括鎢、鈦、鉭、鋁、銅或其合金。
特別要注意的是，本發明的PN接面二極體24的第一部分24a電性連接至第一摻雜區20，而其第二部分24b電性連接至第二摻雜區22。第一摻雜區20為高電位，第二摻雜區22為低電位。在一實施例中，第一摻雜區20與第二摻雜區22的電位相差5伏特至20伏特。本發明之操作方法將於以下段落描述，於此便不再贅述。
更具體言之，在一實施例中，PN接面二極體24的第一部分24a例如透過接觸窗28a/28b以及導體層30與第一摻雜區20電性連接，且其第二部分24b例如透過接觸窗28c/28d以及導體層 30與第二摻雜區22電性連接，如圖2所示。
在另一實施例中，PN接面二極體24的第一部分24a例如透過接觸窗28a/28b以及導體層30與第一摻雜區20電性連接，且其第二部分24b例如透過接觸窗28c/28d以及導體層30與第二摻雜區22電性連接，如圖3所示。在圖3中，PN接面二極體24的第二部分24b與第二摻雜區22的連接關係乃採取平面繞線的方式，故在此一剖面並未示出。
在又一實施例中，PN接面二極體24的第一部分24a例如透過接觸窗28a/28b以及導體層30與第一摻雜區20電性連接，且其P第二部分24b例如透過接觸窗28c/28d、導體層30、介層窗34a/34b以及導體層36與第二摻雜區22電性連接，如圖4所示。
本發明另提供一種操作方法，可用於操作上述的半導體元件。請參照圖2，可施加第一電壓V1至第一金氧半導體元件155a之第一摻雜區20；而施加第二電壓V2至第二金氧半導體元件155b之第二摻雜區22。在一實施例中，第一電壓V1大於第二電壓V2，且第一電壓V1小於或等於約50伏特。在本實施例中，藉由於隔離結構18上配置PN接面二極體24，在崩潰電壓到達之前，PN接面二極體24將會被完全空乏，P型高壓井區(即第一井區12)因為PN接面二極體24的空間電荷效應(space charge effect)，其濃度得以升高，進而達到提高崩潰電壓的功效。另一方面，由於P型高壓井區(即第一井區12)的濃度升高，因此，在低電壓(例如是小於或等於50伏特)操作下，其可改善整個半導體元件1的漏電現象。
此外，本發明更提供一種抑制漏電的結構，其位於基底 10的第二區120中，如圖2所示。具體而言，抑制漏電的結構包括具有第一導電型之基底10、具有第一導電型之第一井區12、隔離結構18以及PN接面二極體24。第一井區12位於基底10中。隔離結構18位於第一井區12上。PN接面二極體24位於隔離結構18上。此外，PN接面二極體24的第一部分24a電性連接至第一金氧半導體元件155a之第一摻雜區20，且其第二部分24b電性連接至第二金氧半導體元件155b之第二摻雜區22。
綜上所述，在本發明的半導體元件中，藉由配置電平位移元件以控制高壓區以及低壓區之間的訊號變換。而此電平位移元件具有抑制漏電的結構，其於P型基底上依序配置P型井區、隔離結構以及PN接面二極體，不僅可達到減少表面電場技術的功效，有效提高崩潰電壓。另一方面，由於P型高壓井區(即第一井區12)的濃度升高，因此，在低電壓(例如是小於或等於約50伏特)操作下，其可改善整個半導體元件的漏電現象。如此一來，便可提升本發明之半導體元件的可靠性及穩定性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧基底
12‧‧‧第一井區
14‧‧‧第二井區
16‧‧‧第三井區
18‧‧‧隔離結構
20‧‧‧第一摻雜區
22‧‧‧第二摻雜區
24‧‧‧PN接面二極體
24a‧‧‧第一部分
24b‧‧‧第二部分
24c‧‧‧第三部分
26‧‧‧介電層
28a~28d‧‧‧接觸窗
30‧‧‧導體層
100‧‧‧電平位移元件
110‧‧‧第一區
120‧‧‧第二區
130‧‧‧第三區
155a‧‧‧第一金氧半導體元件
155b‧‧‧第二金氧半導體元件
V1‧‧‧第一電壓
V2‧‧‧第二電壓

Claims (18)

  1. 一種半導體元件，包括：具有一第一導電型之一基底，包括一第一區、一第二區以及一第三區，其中該第二區位於該第一區與該第三區之間；具有該第一導電型之一第一井區，位於該第二區的該基底中；一第一金氧半導體元件，位於該第一區中；一第二金氧半導體元件，位於該第三區中；一隔離結構，位於該第一井區上；以及一PN接面二極體，位於該隔離結構上，其中該PN接面二極體具有一第一部分、一第二部分以及一第三部分，該第三部分位於該第一部分與該第二部分之間，且該第三部分的摻雜濃度低於該第一部分或該第二部分的摻雜濃度。
  2. 如申請專利範圍第1項所述的半導體元件，其中該第三部分具有一第二導電型，且該第一部分與該第二部分的導電型相反。
  3. 如申請專利範圍第2項所述的半導體元件，其中該第一金氧半導體元件包括：具有該第二導電型之一第二井區，位於該第一區的該基底中；以及具有該第二導電型之一第一摻雜區，位於該第二井區中，其中該第一摻雜區與該PN接面二極體的該第一部分電性連接。
  4. 如申請專利範圍第3項所述的半導體元件，其中該第二金氧半導體元件包括：具有該第二導電型之一第三井區，位於該第三區的該基底中；以及 具有該第二導電型之一第二摻雜區，位於該第三井區中，其中該第二摻雜區與該PN接面二極體的該第二部分電性連接。
  5. 如申請專利範圍第1項所述的半導體元件，其中該第一金氧半導體元件與該第二金氧半導體元件包括橫向雙擴散金氧半導體元件或接面場效電晶體。
  6. 如申請專利範圍第1項所述的半導體元件，其中該PN接面二極體為一多晶矽二極體。
  7. 如申請專利範圍第1項所述的半導體元件，其中該隔離結構的材料包括氧化矽。
  8. 如申請專利範圍第1項所述的半導體元件，其中該隔離結構包括場氧化物結構或淺溝渠隔離結構。
  9. 如申請專利範圍第1項所述的半導體元件，其中該第一區為高壓區，該第三區為低壓區；或該第一區為低壓區，該第三區為高壓區。
  10. 一種半導體元件的操作方法，用以操作如申請專利範圍第4項所述之半導體元件，該操作方法包括：施加一第一電壓至該第一摻雜區，並施加一第二電壓至該第二摻雜區，其中該第一電壓大於該第二電壓。
  11. 如申請專利範圍第10項所述的半導體元件的操作方法，其中該第一電壓小於或等於50伏特。
  12. 如申請專利範圍第10項所述的半導體元件的操作方法，其中該第一電壓與該第二電壓相差5伏特至20伏特。
  13. 一種抑制漏電的結構，包括：具有一第一導電型之一基底； 具有該第一導電型之一井區，位於該基底中；一隔離結構，位於該井區上；以及一PN接面二極體，位於該隔離結構上，其中該PN接面二極體具有一第一部分、一第二部分以及一第三部分，該第三部分位於該第一部分與該第二部分之間，且該第三部分的摻雜濃度低於該第一部分或該第二部分的摻雜濃度。
  14. 如申請專利範圍第13項所述的抑制漏電的結構，其中該第三部分具有一第二導電型，且該第一部分與該第二部分的導電型相反。
  15. 如申請專利範圍第14項所述的抑制漏電的結構，其中該PN接面二極體的該第一部分與一第一金氧半導體元件電性連接，且該PN接面二極體的該第二部分與一第二金氧半導體元件電性連接。
  16. 如申請專利範圍第13項所述的抑制漏電的結構，其中該PN接面二極體為一多晶矽二極體。
  17. 如申請專利範圍第13項所述的抑制漏電的結構，其中該隔離結構的材料包括氧化矽。
  18. 如申請專利範圍第13項所述的抑制漏電的結構，其中該隔離結構包括場氧化物結構或淺溝渠隔離結構。
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