[go: up one dir, main page]

TW201513364A - 具有匹配臨界電壓之積體電路及其製造方法 - Google Patents

具有匹配臨界電壓之積體電路及其製造方法 Download PDF

Info

Publication number
TW201513364A
TW201513364A TW103125845A TW103125845A TW201513364A TW 201513364 A TW201513364 A TW 201513364A TW 103125845 A TW103125845 A TW 103125845A TW 103125845 A TW103125845 A TW 103125845A TW 201513364 A TW201513364 A TW 201513364A
Authority
TW
Taiwan
Prior art keywords
barrier layer
gate contact
integrated circuit
gate
layer
Prior art date
Application number
TW103125845A
Other languages
English (en)
Other versions
TWI615977B (zh
Inventor
Jianjun Cao
Robert Beach
Alexander Lidow
Alana Nakata
Robert Strittmatter
guang-yuan Zhao
Yan-Ping Ma
chun-hua Zhou
Seshadri Kolluri
Fang-Chang Liu
Ming-Kun Chiang
Jia-Li Cao
Agus Jauhar
Original Assignee
Efficient Power Conversion Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Efficient Power Conversion Corp filed Critical Efficient Power Conversion Corp
Publication of TW201513364A publication Critical patent/TW201513364A/zh
Application granted granted Critical
Publication of TWI615977B publication Critical patent/TWI615977B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0163—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including enhancement-mode IGFETs and depletion-mode IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/343—Gate regions of field-effect devices having PN junction gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

一種積體電路具有一基材、一緩衝層形成於基材上、一阻礙層形成於緩衝層上，以及一隔離區將一增強模式裝置與一耗盡模式裝置隔離。積體電路更包括一增強模式裝置的第一閘極接觸件設置於一閘極接觸凹部與一耗盡模式裝置的第二閘極接觸件設置於一第二閘極接觸凹部。

Description

具有匹配臨界電壓之積體電路及其製造方法
本發明大致關於積體電路與裝置，特別是匹配增強模式與耗盡模式裝置的臨界電壓並減少氮化鎵(GaN)裝置的輸出電容。
氮化鎵半導體裝置由於可在高頻切換以攜帶大電流以及支援高電壓的能力而越來越被需要，這些裝置的發展已被普遍地用在高動力/高頻應用。被製造用於這些形式的應用的裝置是基於顯現高電子遷移率並且被視為如異質結場效電晶體(HFET)、高速電子遷移率電晶體(HEMT)，或金屬氧化物半導體場效電晶體(MODFET)多樣的一般性的裝置結構。這些型式的裝置可典型地在例如100Hz至100GHz的高頻運作時，禁受例如30伏至2000伏的高電壓。
一氮化鎵HEMT裝置包括具有至少兩氮化層的一氮化物半導體。不同的材料形成於半導體上或於一緩衝層上使該些層具有不同的能帶間隙。在相鄰的氮化層的不同材料亦產生極化，其貢獻至一導電性二維電子氣(2DEG)區接近該兩層的接合處，尤其是具有較窄能帶的層。
造成極化的氮化層典型地包括一氮化鋁鎵的阻 礙層鄰近一層氮化鎵以包括該二維電子氣，其允許電荷流經裝置。該阻礙層可參雜或不參雜。由於二維電子氣區在零閘極偏壓的狀態下存在於閘極，大部分的氮化物裝置通常位在或耗盡模式裝置。若該二維電子氣區在零施加閘極偏壓的狀態下位在閘極下方被耗盡(如被移除)，該裝置可為一增強模式裝置。增強模式裝置為常閉(OFF)並且是需要的，由於其提供的增加的安全性，並且由於較容易以簡單、低成本驅動電路的方式控制。一增強模式裝置需要一正偏壓供應於閘極，以傳導電流。
在某些積體電路設計中，一高速電子遷移率電晶體(HEMT)或贋晶型高速電子遷移率電晶體((p-)HEMT)被區分為一具有一負值臨界電壓VTh的耗盡模式電晶體與一具有一正值臨界電壓VTh的增強模式電晶體。在這樣的設計中，其需要增強模式的臨界電壓VTh與耗盡模式裝置的臨界電壓VTh的絕對值相等。例如，若增強模式的臨界電壓VTh為正1.5伏，耗盡模式裝置的臨界電壓VTh應為負1.5伏。
本發明提供一種以相同的絕對值達成增強模式與耗盡模式裝置的方式。
以下描述的實施例解決前述與其他的問題，藉由提供一積體電路，其具有一增強模式裝置與耗盡模式裝置其包括一隔離區將該兩裝置隔離以及一較薄區域或閘極接觸凹部於該氮化鋁鎵阻礙層位在該閘極下方可被用於調節增強模式與耗盡模式裝置的臨界電壓VTh以使臨界電壓的 絕對值接近相等。
具體的，本文描述的一基體電路具有一基材；至少一緩衝層形成於該基材上；一阻礙層形成於該至少一緩衝層上；以及一隔離區形成以將該阻礙層用於一第一電晶體裝置的一第一部分與該阻礙層用於一第二電晶體裝置的一第二部分隔離，該阻礙層的第一與第二部分每一者分別具有閘極接觸凹部。該積體電路更包括一第一閘極接觸件設置於用於該第一電晶體裝置的阻礙層的第一部分的閘極接觸凹部的至少部分；以及一第二閘極接觸件設置於用於該第二電晶體裝置的阻礙層的第二部分的閘極接觸凹部的至少部分。在此範例實施例中，該第一與第二電晶體裝置分別為一增強模式裝置與耗盡模式裝置。
該範例實施例的一個目的在於提供一種具有低閘極-汲極電容(Cgd)與低輸出電容(Coss)的氮化鎵動力裝置。根據一範例實施例，該較薄的氮化鋁鎵阻礙的閘極接觸凹部延伸於閘極接觸的外側並朝向汲極。在此實施例中，由於該阻礙位在該汲極側閘極角落是薄的。該裝置具有較低的二維電子氣密度，並且，因此，閘極-汲極電容(Cgd)與輸出電容(Coss)是減少的。
100‧‧‧積體電路
101、1001‧‧‧增強模式裝置
102、202、1002‧‧‧源極
103、203、1003、2003‧‧‧閘極
104、204‧‧‧較薄部
1004、2004‧‧‧阻礙
105、205、1005、2005‧‧‧汲極
106、206、1006‧‧‧場板
107、207、1007‧‧‧介電膜
201、2001‧‧‧耗盡模式裝置
301‧‧‧隔離區
302‧‧‧基材
303‧‧‧緩衝層
304‧‧‧阻礙層
配合參閱圖式，前述與其他本發明的特徵、目地與優點將可由以下的說明更清楚了解，圖式中，相同的元件是以相同的編號表示，其中：圖1示出根據本發明的一範例實施例的帶有具有 臨界電壓VTh的加強型與耗盡模式裝置。
圖2示出根據本發明的另一實施例的積體電路100的增強模式裝置。
圖3示出根據本發明的另一實施例的積體電路100的耗盡模式裝置。
圖4為一示意圖，示出根據本發明的一範例實施例，比較一裝置具有較薄阻礙僅位於閘極下方以及另一裝置具有較薄阻礙延伸於閘極外側並朝向汲極的輸出電容(Coss)。
圖5A-圖5F示出根據本發明的一範例實施例，用以形成具有一增強模式裝置與一耗盡模式裝置其具有匹配臨界電壓VTh的積體電路的製造方法。
在以下的詳細說明中，是配合特定實施例參閱。這些實施例是藉由充分詳細的說明，使熟知該技術領域者得以實施。須了解的是，其他實施例也可被應用且那些不同結構、邏輯與電路的改變是可被達成的。在廣義的概念中，以下揭露的詳細說明中，該些特徵的組合並不必需要被實施，反之，僅是教示揭露本案技術的特定代表性範例。
圖1示出根據本發明的一範例實施例的積體電路的一第一實施例。如圖所示，積體電路100包括一增強模式裝置101與一耗盡模式裝置201。積體電路100形成於一基材302上，該基材302形成自矽、碳化矽、藍寶石或其他適於半導體製造的材料。其次，一或複數緩衝層303形成於基材 302上。緩衝層303可包括氮化鋁、氮化鎵、氮化鋁鎵等等。在此範例實施例中，其中一緩衝層(即最接近一阻礙層304的緩衝層)為一通道層，其較佳為氮化鎵組成。須了解的是，通道層可被視為其中一緩衝層或介於緩衝層與阻礙層之間的一分離層。再者，形成自氮化鋁鎵或銦鋁氮鎵(InAlGaN)的阻礙層304可形成於緩衝層303上方，其在某些實施例中可包括一氮化鋁間隔件位於氮化鋁鎵下方，以及一氮化鎵覆蓋於氮化鋁鎵上方(圖未示)。如前述，二維電子氣(2DEG)區(未以編號標示)形成於緩衝層303與阻礙層304的界面之間。例如，若緩衝層303包括一形成自氮化鎵的通道層，二維電子氣區形成於氮化鎵層與阻礙層304之間的界面。
如進一步示出的，增強模式裝置101包括一源極102、閘極103，與汲極105，具有一介電膜107覆蓋該裝置以及一可選擇性的場板106。相同的，耗盡模式裝置201包括一源極202、閘極203與汲極205，且亦包括一介電膜207與一可選擇性的場板206。一隔離區301形成於阻礙層304以將阻礙層區分為用於增強模式裝置101與耗盡模式裝置201的第一與第二部分。須被了解的是，雖然隔離區301在圖1中被示為阻礙層304的一蝕刻區塊，在另一實施例中，隔離區301可由如本領域技術人員所了解的離子佈植所形成。
為了調節增強模式裝置101的臨界電壓VTh，阻礙層304包括較薄部104(例如一閘極接觸件104)位於閘極103下方，相對於阻礙層304未設置於閘極103下方的部分。阻礙層位在閘極103下方的較薄部104提升正臨界電壓VTh的 值。如圖1所示，閘極103延伸於閘極接觸凹部104的整個寬度，相同地，為了調節耗盡模式裝置201的臨界電壓VTh，阻礙層304包括較薄部204(例如一閘極接觸件204)位於閘極203下方，相對於阻礙層204未設置於閘極203下方的部分。阻礙層位在閘極203下方的較薄部204降低負臨界電壓VTh的值。如1所示，閘極203延伸於閘極接觸凹部204的整個寬度。
在圖1所示的積體電路100的範例實施例中，位於閘極103、203下方的氮化鋁鎵阻礙凹部，或一較薄阻礙部(如閘極接觸凹部)104、204，分別地，可被用於調節增強模式裝置101與耗盡模式裝置201的臨界電壓VTH，以使臨界電壓的絕對值接近相等。尤其地，在製造過程中，閘極接觸凹部的厚度可被針對個別的裝置調整，以使臨界電壓的絕對值接近相等。
圖2示出根據本發明的另一實施例的積體電路100的增強模式裝置。相似地，圖3示出根據本發明的另一實施例的積體電路100的耗盡模式裝置。
如圖2與圖3所示的這些實施例，增強模式裝置1001與耗盡模式裝置2001的凹陷阻礙1004、2004延伸於閘極1003、2003的外側或通過閘極1003、2003的側/緣，朝向汲極1005、2005。此結構更減少輸出電容Coss、閘極-汲極電容Cgd與汲極-源極漏損並且亦改善汲極至源極的崩潰電壓。
需注意的是，圖2與圖3中示出的增強模式裝置 1001與耗盡模式裝置2001的每一者，個別地，在其他方面是與圖1所示的裝置相同。具體的，圖2所示的增強模式裝置1001包括一源極1002、閘極1003與汲極1005、一介電膜1007覆蓋裝置以及一可選擇性的場板1006。相似地，圖3所示的耗盡模式裝置2001包括一源極2002、閘極2003與汲極2005、一介電膜2007覆蓋裝置以及一可選擇性的場板2006。
圖4示出如圖2與圖3所示藉由將較薄的氮化鋁鎵(AlGaN)阻礙延伸於閘極的外側朝向汲極時，輸出電容Coss的降低幅度。如圖所示，當汲極至源極電壓Vds相對低時，圖2與圖3的實施例的裝置的輸出電容Coss較低。
圖5A-圖5F示出用於製造根據本發明的具有一增強模式裝置101與一耗盡模式裝置201的一積體電路100的一範例實施例的方法。
首先，如圖5A所示，一EPI層生長於一基材302上，如前述，基材302形成自矽、碳化矽、藍寶石或任何其他適合的材料製成。一或更多緩衝層接著形成於基材302的頂部。緩衝層303可包括氮化鋁、氮化鋁鎵及氮化鎵。氮化鋁鎵阻礙層304可接著被形成於緩衝層303上方。在一個實施例中，一氮化鋁間隔件可被設置於氮化鋁鎵阻礙層304下方，而一氮化鎵帽蓋可被設置於氮化鋁鎵阻礙層304上方。EPI結構的該些層的每一者可被沉積或使用本領域技術人員了解的傳統沉積技術形成於基材302上。
其次，如圖5B所示，一光阻(圖未示)應用於該結 構並且阻礙層304的數個部位被部分蝕刻。此蝕刻使得一阻礙層304的兩個區域104、204較薄於(例如較少的厚度)阻礙層304的剩餘部位。
在阻礙層304的這些較薄部被形成後，一贋晶型氮化鎵(pGaN)層生長於頂部表面，其被圖形化並且蝕刻以形成增強模式裝置閘極103，如圖5C所示。在示出的此範例中，延伸於閘極103外側的較薄阻礙層104類似圖3所示的實施例。
接著，參閱圖5D，一介電層107沉積於閘極103、較薄部104、較薄部204與阻礙層304的其他區域。介電層107被圖形化以移除用於提供給源極與汲極接觸的該些區域(例如建立接觸開放區塊108)。
如圖5E所示，在接觸開放區塊108形成後，一歐姆接觸層被沉積。在此範例實施例中，接觸層典型地包含鈦、鋁與一帽蓋層。圖5E示出接觸層被圖形化與蝕刻以分別形成增強模式與耗盡模式裝置的源極接觸102、202、汲極接觸105、205與場板106、206。在接觸層金屬的蝕刻過程中，當蝕刻通過阻礙層以將該層區分為第一與第二部位，介於兩裝置之間的一隔離區301可被形成。雖然圖5E所示的範例方法示出蝕刻以形成隔離區301的一步驟，如前述，在另一實施例中，隔離區301可由本領域技術人員所了解的離子佈植形成。
最後，如圖5F所示，該結構被圖形化並且蝕刻以於耗盡模式裝置的介電膜107形成一開口。一蕭特基金屬係 沉積於該開口中並且被移除以形成耗盡模式裝置的閘極203。
前述的詳細說明與圖示僅為達成本案的特徵與優點的特定實施例的說明。修飾與置換特定的製程條件是可達成的，因此，本發明的實施例並不為前述說明與圖示所限制。
100‧‧‧積體電路
101‧‧‧增強模式裝置
102‧‧‧源極
103‧‧‧閘極
104‧‧‧較薄部
105‧‧‧汲極
106‧‧‧場板
107‧‧‧介電膜
201‧‧‧耗盡模式裝置
202‧‧‧源極
203‧‧‧閘極
204‧‧‧較薄部
205‧‧‧汲極
206‧‧‧場板
207‧‧‧介電膜
301‧‧‧隔離區
302‧‧‧基材
303‧‧‧緩衝層
304‧‧‧阻礙層

Claims (17)

  1. 一種積體電路，包含：一基材；至少一緩衝層，形成於該基材上；一氮化鎵(GaN)通道層，形成於該至少一緩衝層上；一阻礙層，形成於該氮化鎵通道層上；以及一隔離區，將該阻礙層用於一第一電晶體裝置的一第一部分與該阻礙層用於一第二電晶體裝置的一第二部分隔離，該阻礙層的第一與第二部分各具有個別的閘極接觸凹部；一第一閘極接觸件，至少部分地設置於該阻礙層用於該第一電晶體裝置的該第一部分的閘極接觸凹部中；以及一第二閘極接觸件，至少部分地設置於該阻礙層用於該第二電晶體裝置的該第二部分的閘極接觸凹部中。
  2. 如請求項1所述的積體電路，其中該第一閘極接觸件延伸該阻礙層用於該第一電晶體裝置的該第一部分的閘極接觸凹部的一整個寬度。
  3. 如請求項1所述的積體電路，其中該第二閘極接觸件延伸該阻礙層用於該第二電晶體裝置的該第二部分的閘極接觸凹部的一整個寬度。
  4. 如請求項1所述的積體電路，更包含：第一源極與汲極接觸，位於該阻礙層的該第一部分上；以及第二源極與汲極接觸，位於該阻礙層的該第二部分上。
  5. 如請求項4所述的積體電路，更包含一介電層，設置於該等第一與第二閘極接觸件以及該阻礙層的第一與第二部分上方。
  6. 如請求項5所述的積體電路，更包含第一與第二場板，設置於該阻礙層的第一與第二部分上方。
  7. 如請求項6所述的積體電路，其中該第一電晶體裝置為一增強模式裝置而該第二電晶體裝置為一耗盡模式裝置。
  8. 如請求項7所述的積體電路，其中該增強模式裝置的一臨界電壓的一絕對值接近等於該耗盡模式裝置的一臨界電壓的一絕對值。
  9. 如請求項7所述的積體電路，其中該第一閘極接觸件延伸該阻礙層用於該第一電晶體裝置的該第一部分的閘極接觸凹部的一整個寬度，且其中，該第二閘極接觸件延伸該阻礙層用於該第二電晶體裝置的該第二部分的閘極接觸凹部的一整個寬度。
  10. 如請求項7所述的積體電路，其中每一該閘極接觸凹部各包含不被個別的該第一與第二閘極接觸件覆蓋的一部分。
  11. 如請求項1所述的積體電路，其中該阻礙層具有一第一厚度且該阻礙層的該閘極接觸凹部具有少於該第一厚度的一第二厚度。
  12. 一種製造一積體電路的方法，該方法包含：形成至少一緩衝層於一基材層上；形成一阻礙層於該至少一緩衝層上方；形成一光阻於該阻礙層；蝕刻該阻礙層以形成第一與第二閘極接觸凹部；形成一第一閘極接觸件於該第一與第二閘極接觸凹部的一者中；沉積一介電層於該阻礙層上方；蝕刻該介電層與該阻礙層以形成複數接觸開口於該介電層；以及形成一隔離區於該阻礙層介於該第一與第二閘極接觸凹部之間。
  13. 如請求項12所述的方法，更包含：蝕刻該介電層於該第一與該第二閘極接觸凹部的一者上方；以及沉積一蕭特基金屬，以形成一第二閘極接觸件於該第一與第二閘極接觸凹部的一第二者中。
  14. 如請求項13所述的方法，更包含沉積一歐姆接觸層於該等複數接觸開口中，以分別形成用於第一與第二電晶體裝置的源極與汲極接觸。
  15. 如請求項14所述的方法，其中該第一電晶體裝置為一增 強模式裝置而該第二電晶體裝置為一耗盡模式裝置。
  16. 如請求項15所述的方法，其中蝕刻該阻礙層以形成第一與第二閘極接觸凹部的步驟，包含形成具有一厚度之該等第一與第二閘極接觸凹部的每一者，以使得該增強模式裝置的一臨界電壓的一絕對值接近等於該耗盡模式裝置的一臨界電壓的一絕對值。
  17. 如請求項16所述的方法，其中形成該第一閘極接觸件於該第一與第二閘極接觸凹部的一者的步驟包含僅於該閘極接觸凹部的部份形成該第一閘極接觸件。
TW103125845A 2013-07-30 2014-07-29 具有匹配臨界電壓之積體電路及其製造方法 TWI615977B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201361859803P 2013-07-30 2013-07-30
US61/859,803 2013-07-30

Publications (2)

Publication Number Publication Date
TW201513364A true TW201513364A (zh) 2015-04-01
TWI615977B TWI615977B (zh) 2018-02-21

Family

ID=52426842

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103125845A TWI615977B (zh) 2013-07-30 2014-07-29 具有匹配臨界電壓之積體電路及其製造方法

Country Status (7)

Country Link
US (2) US9214399B2 (zh)
JP (1) JP6835581B2 (zh)
KR (1) KR102249390B1 (zh)
CN (1) CN105453273B (zh)
DE (1) DE112014003545T5 (zh)
TW (1) TWI615977B (zh)
WO (1) WO2015017513A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI660465B (zh) * 2017-07-28 2019-05-21 Nuvoton Technology Corporation 半導體元件及其製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171911B2 (en) * 2013-07-08 2015-10-27 Efficient Power Conversion Corporation Isolation structure in gallium nitride devices and integrated circuits
JP6742301B2 (ja) * 2015-04-02 2020-08-19 パナソニック株式会社 窒化物半導体装置
FR3051072B1 (fr) 2016-05-04 2018-06-01 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif electronique de puissance a structure d'interconnexion electrique plane
DE102016123934A1 (de) * 2016-12-09 2018-06-14 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines Transistors
CN110429028B (zh) * 2019-08-01 2021-11-19 福建省福联集成电路有限公司 一种晶体管器件增强型和耗尽型栅极集成制作方法及器件
WO2024092544A1 (en) * 2022-11-02 2024-05-10 Innoscience (Zhuhai) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing thereof
WO2024254229A1 (en) 2023-06-07 2024-12-12 Efficient Power Conversion Corporation GaN TRANSISTOR HAVING MULTI-THICKNESS FRONT BARRIER

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3476841D1 (en) * 1983-11-29 1989-03-30 Fujitsu Ltd Compound semiconductor device and method of producing it
JP2658171B2 (ja) * 1988-05-12 1997-09-30 富士通株式会社 電界効果トランジスタの製造方法
US5100831A (en) * 1990-02-16 1992-03-31 Sumitomo Electric Industries, Ltd. Method for fabricating semiconductor device
EP0690506B1 (fr) * 1994-06-29 1999-09-08 Laboratoires D'electronique Philips S.A.S. Procédé de réalisation d'un dispositif semiconducteur comprenant au moins deux transistors à effet de champ ayant des tensions de pincement différentes
US5514605A (en) * 1994-08-24 1996-05-07 Nec Corporation Fabrication process for compound semiconductor device
JPH11204496A (ja) * 1998-01-19 1999-07-30 Toshiba Corp エッチング方法及び成膜方法
JP4186032B2 (ja) * 2000-06-29 2008-11-26 日本電気株式会社 半導体装置
US6703638B2 (en) * 2001-05-21 2004-03-09 Tyco Electronics Corporation Enhancement and depletion-mode phemt device having two ingap etch-stop layers
US6563197B1 (en) * 2001-11-20 2003-05-13 International Rectifier Corporation MOSgated device termination with guard rings under field plate
US7449728B2 (en) 2003-11-24 2008-11-11 Tri Quint Semiconductor, Inc. Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same
JP4230370B2 (ja) * 2004-01-16 2009-02-25 ユーディナデバイス株式会社 半導体装置及びその製造方法
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
JP2007005406A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及び製造方法
JP2008010468A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7973304B2 (en) * 2007-02-06 2011-07-05 International Rectifier Corporation III-nitride semiconductor device
WO2008101989A1 (de) * 2007-02-22 2008-08-28 Forschungsverbund Berlin E.V. Halbleiterbauelement und verfahren zu dessen herstellung
JP5431652B2 (ja) * 2007-04-02 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2008263146A (ja) * 2007-04-13 2008-10-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US20100006895A1 (en) * 2008-01-10 2010-01-14 Jianjun Cao Iii-nitride semiconductor device
JP2009224605A (ja) * 2008-03-17 2009-10-01 Panasonic Corp 半導体装置およびその製造方法
TWI509774B (zh) * 2009-05-19 2015-11-21 Murata Manufacturing Co A semiconductor switching device, and a method of manufacturing a semiconductor switching device
JP5520073B2 (ja) * 2010-02-09 2014-06-11 ルネサスエレクトロニクス株式会社 半導体装置
US20110248283A1 (en) * 2010-04-07 2011-10-13 Jianjun Cao Via structure of a semiconductor device and method for fabricating the same
US8368121B2 (en) * 2010-06-21 2013-02-05 Power Integrations, Inc. Enhancement-mode HFET circuit arrangement having high power and high threshold voltage
US9076853B2 (en) 2011-03-18 2015-07-07 International Rectifie Corporation High voltage rectifier and switching circuits
US9024357B2 (en) 2011-04-15 2015-05-05 Stmicroelectronics S.R.L. Method for manufacturing a HEMT transistor and corresponding HEMT transistor
TWI508281B (zh) 2011-08-01 2015-11-11 Murata Manufacturing Co Field effect transistor
JP2013077635A (ja) * 2011-09-29 2013-04-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI660465B (zh) * 2017-07-28 2019-05-21 Nuvoton Technology Corporation 半導體元件及其製造方法
US10411098B2 (en) 2017-07-28 2019-09-10 Nuvoton Technology Corporation Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
CN105453273A (zh) 2016-03-30
US9214399B2 (en) 2015-12-15
JP2016529712A (ja) 2016-09-23
KR102249390B1 (ko) 2021-05-10
US20160111416A1 (en) 2016-04-21
JP6835581B2 (ja) 2021-02-24
WO2015017513A3 (en) 2015-11-05
US9583480B2 (en) 2017-02-28
KR20160038035A (ko) 2016-04-06
DE112014003545T5 (de) 2016-05-04
US20150034962A1 (en) 2015-02-05
TWI615977B (zh) 2018-02-21
WO2015017513A2 (en) 2015-02-05
CN105453273B (zh) 2018-11-02

Similar Documents

Publication Publication Date Title
TWI615977B (zh) 具有匹配臨界電壓之積體電路及其製造方法
CN102074576B (zh) 常态关闭的氮化镓场效应管
TWI499054B (zh) 補償式閘極金屬絕緣體半導體場效電晶體及其製造方法
CN105283958B (zh) GaN HEMT的共源共栅结构
KR100841472B1 (ko) Ⅲ-질화물 양방향 스위치
Wei et al. Enhancement-mode GaN double-channel MOS-HEMT with low on-resistance and robust gate recess
EP2157612B1 (en) Semiconductor device
US12199028B2 (en) Semiconductor device and method for producing same
US10541313B2 (en) High Electron Mobility Transistor with dual thickness barrier layer
TWI543368B (zh) 氮化鎵裝置及積體電路中之隔離結構
TW201515223A (zh) 具有降低的輸出電容之氮化鎵裝置及其製法
JP7406774B2 (ja) 窒化物半導体トランジスタ装置
JP2014222724A (ja) 窒化物半導体を用いたトランジスタおよびその製造方法
US20130146888A1 (en) Monolithic semiconductor device and method for manufacturing the same
WO2025175760A1 (zh) 一种便于集成的高耐压增强型氮化镓器件
TWI898643B (zh) 具有多厚度前障壁的GaN電晶體
KR20260018855A (ko) 다중 두께 전면 장벽을 갖는 GaN 트랜지스터
CN112397584A (zh) 增强型高电子迁移率晶体管元件