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TWI660465B - 半導體元件及其製造方法 - Google Patents

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TWI660465B
TWI660465B TW106125439A TW106125439A TWI660465B TW I660465 B TWI660465 B TW I660465B TW 106125439 A TW106125439 A TW 106125439A TW 106125439 A TW106125439 A TW 106125439A TW I660465 B TWI660465 B TW I660465B
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Chih-Wei Chen
陳智偉
Heng-Kuang Lin
林恆光
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Nuvoton Technology Corporation
新唐科技股份有限公司
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Abstract

一種半導體元件及其製造方法。所述半導體元件包括第一堆疊結構、第二堆疊結構、隔離層以及閘極。所述第一堆疊結構配置於基底上，其包括第一GaN通道層，配置於所述基底上，且具有氮結晶相；以及第一阻障層，配置於所述第一GaN通道層上。所述第二堆疊結構配置於所述基底上，其包括第二GaN通道層，配置於所述基底上，且具有鎵結晶相；以及第二阻障層，配置於所述第二GaN通道層上。所述隔離層配置於所述第一堆疊結構與所述第二堆疊結構之間。所述閘極配置於所述第一堆疊結構、所述隔離層與所述第二堆疊結構上。

Description

半導體元件及其製造方法
本發明是有關於一種半導體元件，且特別是有關於一種具有N型通道與P型通道的半導體元件。
對於GaN類的半導體元件來說，由於其具有高電子遷移率、耐高壓、低通道電阻以及切換快速的優點，因此已逐漸被廣泛應用。在具有N型通道與P型通道的GaN類的半導體元件（例如互補式金屬氧化物半導體電晶體（CMOS））中，通常是藉由離子植入的方式將N型摻質與P型摻質分別植入不同的通道層中，以形成N型通道與P型通道。
然而，在進行離子植入製程時，需要精準地將摻質植入預定區域，因此製程困難度較高，且製程步驟較為繁雜。此外，在植入N型摻質與P型摻質之後，N型摻質與P型摻質往往會在後續的高溫製程中產生擴散現象，導致元件效能受到影響。
本發明提供一種半導體元件，其具有N型通道與P型通道。
本發明提供一種半導體元件的製造方法，其用以製造具有N型通道與P型通道的半導體元件。
本發明的半導體元件包括第一堆疊結構、第二堆疊結構、隔離層以及閘極。所述第一堆疊結構配置於基底上，其包括第一GaN通道層，配置於所述基底上，且具有氮結晶相；以及第一阻障層，配置於所述第一GaN通道層上。所述第二堆疊結構配置於所述基底上，其包括第二GaN通道層，配置於所述基底上，且具有鎵結晶相；以及第二阻障層，配置於所述第二GaN通道層上。所述隔離層配置於所述第一堆疊結構與所述第二堆疊結構之間。所述閘極配置於所述第一堆疊結構、所述隔離層與所述第二堆疊結構上。
在本發明的半導體元件的一實施例中，上述第一GaN通道層的厚度與所述第二GaN通道層的厚度例如實質上相同，且所述第一阻障層的厚度與所述第二阻障層的厚度例如實質上相同。
在本發明的半導體元件的一實施例中，更包括第一保護層與第二保護層，其中所述第一保護層配置於所述第一阻障層上，且所述第二保護層配置於所述第二阻障層上。
在本發明的半導體元件的一實施例中，上述第一GaN通道層的厚度與所述第二GaN通道層的厚度例如實質上相同，所述第一阻障層的厚度與所述第二阻障層的厚度例如實質上相同，且所述第一保護層的厚度與所述第二保護層的厚度例如實質上相同。
在本發明的半導體元件的一實施例中，更包括第一緩衝層與第二緩衝層，其中所述第一緩衝層配置於所述第一GaN通道層與所述基底之間，且所述第二緩衝層配置於所述第二GaN通道層與所述基底之間。
在本發明的半導體元件的一實施例中，上述第一GaN通道層的厚度與所述第二GaN通道層的厚度例如實質上相同，所述第一阻障層的厚度與所述第二阻障層的厚度例如實質上相同，且所述第一緩衝層的厚度與所述第二緩衝層的厚度例如實質上相同。
本發明的半導體元件的製造方法包括：進行第一沉積製程，於基底上形成第一GaN通道層，其中所述第一GaN通道層具有氮結晶相；於所述第一GaN通道層上形成第一阻障層；移除部分所述第一阻障層與所述第一GaN通道層，以形成第一堆疊結構；進行第二沉積製程，於所述基底上形成第二GaN通道層，其中所述第二GaN通道層具有鎵結晶相；於所述第二GaN通道層上形成第二阻障層，以構成第二堆疊結構，其中所述第一堆疊結構與所述第二堆疊結構分隔開；於所述第一堆疊結構與所述第二堆疊結構之間形成隔離層；以及於所述第一堆疊結構、所述隔離層與所述第二堆疊結構上形成閘極。
在本發明的半導體元件的製造方法的一實施例中，上述第一沉積製程例如與所述第二沉積製程不同。
在本發明的半導體元件的製造方法的一實施例中，上述第一GaN通道層的厚度與所述第二GaN通道層的厚度例如實質上相同，且所述第一阻障層的厚度與所述第二阻障層的厚度例如實質上相同。
在本發明的半導體元件的製造方法的一實施例中，上述在形成所述第一阻障層之後以及在移除部分所述第一阻障層與所述第一GaN通道層之前，更包括於所述第一阻障層上形成第一保護層，且在形成所述第二阻障層之後以及在形成所述隔離層之前，更包括於所述第二阻障層上形成第二保護層。
在本發明的半導體元件的製造方法的一實施例中，上述第一GaN通道層的厚度與所述第二GaN通道層的厚度例如實質上相同，所述第一阻障層的厚度與所述第二阻障層的厚度例如實質上相同，且所述第一保護層的厚度與所述第二保護層的厚度例如實質上相同。
在本發明的半導體元件的製造方法的一實施例中，上述在進行所述第一沉積製程之前，更包括於所述基底上形成第一緩衝層，且在形成所述第一堆疊結構之後以及在進行所述第二沉積製程之前，更包括於所述基底上形成第二緩衝層。
在本發明的半導體元件的製造方法的一實施例中，上述第一GaN通道層的厚度與所述第二GaN通道層的厚度例如實質上相同，所述第一阻障層的厚度與所述第二阻障層的厚度例如實質上相同，且所述第一緩衝層的厚度與所述第二緩衝層的厚度例如實質上相同。
在本發明的半導體元件的製造方法的一實施例中，上述在形成所述第一堆疊結構之後以及在進行所述第二沉積製程之前，更包括於所述基底上形成罩幕層以覆蓋所述第一堆疊結構，且在形成所述第二堆疊結構之後以及形成所述隔離層之前，更包括移除所述罩幕層。
基於上述，在本發明中，利用沉積製程而非利用離子植入的方式來形成P型通道層與N型通道層，因此能夠使得製程步驟較為簡單，且可降低製成困難度以及降低生產成本。此外，在本發明中，可藉由調整製程參數而在基底上形成具有大致相同結構的P型金屬氧化物半導體電晶體與N型金屬氧化物半導體電晶體，因此在後續製程中可避免因不均勻的圖案平坦度所導致的製程不穩定，且因此無須進行額外的平坦化製程（例如化學機械研磨製程）。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1D為依照本發明實施例所繪示的半導體元件的剖面示意圖。首先，請參照圖1A，提供基底100。基底100例如為矽基底、SiC基底、藍寶石基底或GaN基底。然後，選擇性地於基底100上形成緩衝層102。緩衝層102的材料例如是GaN、AlGaN或AlN。此外，緩衝層102中可摻雜有C或Fe，以增加阻值。緩衝層102的形成方法例如是進行磊晶成長製程。緩衝層102的厚度例如介於1 um至4 um之間。接著，於緩衝層102上形成GaN通道層104。GaN通道層104的形成方法例如是進行金屬有機化學氣相沉積（metallorganic chemical vapor deposition，MOCVD）、分子束磊晶（molecular beam epitaxy，MBE）等的沉積製程。在本實施例中，藉由上述的沉積製程可使所形成的GaN通道層104具有氮結晶相。換句話說，所形成的GaN通道層104由於具有氮結晶相而屬於P型通道層。
然後，於GaN通道層104上形成阻障層106。阻障層106的材料例如是三元的III族金屬氮化物或四元的III族金屬氮化物。上述三元的III族金屬氮化物例如是AlInN、InGaN或AlGaN。上述四元的III族金屬氮化物例如是AlInGaN。阻障層106的形成方法例如是進行磊晶成長製程。阻障層106的厚度例如介於5 nm至80 nm之間。接著，選擇性地於阻障層106上形成保護層108。保護層108的材料例如是GaN。保護層108的形成方法例如是進行磊晶成長製程。保護層108的厚度例如介於1 nm至50 nm之間。
然後，請參照圖1B，進行圖案化製程，移除部分保護層108、部分阻障層106、部分GaN通道層104與部分緩衝層102。保留下來的緩衝層102、GaN通道層104、阻障層106與保護層108構成堆疊結構110。在上述圖案化製程中，例如是使用乾式蝕刻來移除部分保護層108、部分阻障層106、部分GaN通道層104與部分緩衝層102。接著，於基底100上形成罩幕層112。罩幕層112覆蓋整個堆疊結構110與部分基底100，並暴露出後續於基底100上形成另一堆疊結構的區域。
接著，請參照圖1C，於未被罩幕層112覆蓋的基底100上形成緩衝層114。緩衝層114的材料以及形成方法可與緩衝層102相同。然後，於緩衝層114上形成GaN通道層116。GaN通道層116的形成方法例如是進行MOCVD、MBE等的沉積製程。在本實施例中，藉由上述的沉積製程可使所形成的GaN通道層116具有鎵結晶相。換句話說，所形成的GaN通道層116由於具有鎵結晶相而屬於N型通道層。
重要的是，在本實施例中，用以形成GaN通道層104的沉積製程與用以形成GaN通道層116的沉積製程不同，因此所形成的通道層屬於相反型態的通道層。此外，在本實施例中，利用沉積製程來形成P型通道層與N型通道層，而非利用離子植入的方式來形成相反型態的通道層，因此可以有效地簡化製程步驟以及製程困難度，且亦可降低生產成本。另外，在本實施例中，緩衝層114（在無緩衝層114的實施例中則為GaN通道層116）利用沉積製程形成在具有平坦表面的基底100上，因此可以確保緩衝層114（在無緩衝層114的實施例中則為GaN通道層116）以及後續形成於其上的膜層具有良好的品質。
接著，於GaN通道層116上形成阻障層118。阻障層118的材料以及形成方法可與阻障層106相同。然後，選擇性地於阻障層118上形成保護層120。保護層120的材料以及形成方法可與保護層108相同。緩衝層114、GaN通道層116、阻障層118與保護層120構成堆疊結構122。
特別一提的是，在本實施例中，在形成堆疊結構110之後，藉由調整形成緩衝層114、GaN通道層116、阻障層118與保護層120的製程參數，可使緩衝層114、GaN通道層116、阻障層118與保護層120的厚度分別與緩衝層102、GaN通道層104、阻障層106與保護層108的厚度相同。換句話說，所形成的堆疊結構110與堆疊結構122可具有大致相同的構造，其差異僅在於GaN通道層104與GaN通道層116屬於相反型態的通道層，因此在後續製程中可避免因不均勻的圖案平坦度所導致的製程不穩定，且因此無須進行額外的平坦化製程（例如化學機械研磨製程）。
之後，請參照圖1D，移除罩幕層112。在移除罩幕層112的過程中，形成緩衝層114、GaN通道層116、阻障層118與保護層120時殘留於罩幕層112上的雜質可一併被移除。然後，於基底100上形成隔離層124。隔離層124的材料例如是氧化矽、氮化矽或氮氧化矽。隔離層124的形成方法例如是先於基底100上形成隔離材料層，所述隔離材料層覆蓋堆疊結構110與堆疊結構122；然後，進行平坦化製程或回蝕刻製程，移除堆疊結構110與堆疊結構122的表面上的隔離層材料層。在本實施例中，由於堆疊結構110與堆疊結構122可具有大致相同的構造，因此在進行上述平坦化製程之後，可同時暴露出堆疊結構110與堆疊結構122的頂面，使得堆疊結構110的頂面、隔離層124的頂面與堆疊結構122的頂面為共平面的。如此一來，可更有利於後續製程的進行。
之後，於堆疊結構110、隔離層124與堆疊結構122上形成閘極126，以完成本實施例的半導體元件10。圖2為半導體元件10的上視示意圖，即，圖1D為沿圖2中I-I’剖線的剖面示意圖。如圖1D與圖2所示，閘極126越過隔離層124而配置於堆疊結構110與堆疊結構122上。如此一來，堆疊結構110與位於其上方的閘極126可構成P型金屬氧化物半導體電晶體，且堆疊結構122與位於其上方的閘極126可構成N型金屬氧化物半導體電晶體。也就是說，本實施例的半導體元件10為包括P型金屬氧化物半導體電晶體與N型金屬氧化物半導體電晶體的互補式金屬氧化物半導體電晶體。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10：半導體元件 100：基底 102、114：緩衝層 104、116：GaN通道層 106、118：阻障層 108、120：保護層 110、122：堆疊結構 112：罩幕層 124：隔離層 126：閘極
圖1A至圖1D為依照本發明實施例所繪示的半導體元件的剖面示意圖。 圖2為依照本發明的半導體元件的上視示意圖。

Claims (9)

  1. 一種半導體元件，包括：第一堆疊結構，配置於基底上，所述第一堆疊結構包括：第一GaN通道層，配置於所述基底上，具有氮結晶相；以及第一阻障層，配置於所述第一GaN通道層上；第二堆疊結構，配置於所述基底上，所述第二堆疊結構包括：第二GaN通道層，配置於所述基底上，具有鎵結晶相；以及第二阻障層，配置於所述第二GaN通道層上；隔離層，配置於所述第一堆疊結構與所述第二堆疊結構之間，且所述隔離層將所述第一堆疊結構及所述第二堆疊結構完全隔開；閘極，配置於所述第一堆疊結構、所述隔離層與所述第二堆疊結構上；第一保護層；以及第二保護層，其中所述第一保護層配置於所述第一阻障層上，且所述第二保護層配置於所述第二阻障層上，且所述第一堆疊結構的頂面、所述第二堆疊結構的頂面與所述隔離層的頂面共平面。
  2. 如申請專利範圍第1項所述的半導體元件，其中所述第一GaN通道層的厚度與所述第二GaN通道層的厚度實質上相同，且所述第一阻障層的厚度與所述第二阻障層的厚度實質上相同。
  3. 如申請專利範圍第1項所述的半導體元件，更包括第一緩衝層與第二緩衝層，其中所述第一緩衝層配置於所述第一GaN通道層與所述基底之間，且所述第二緩衝層配置於所述第二GaN通道層與所述基底之間。
  4. 一種半導體元件的製造方法，包括：進行第一沉積製程，於基底上形成第一GaN通道層，其中所述第一GaN通道層具有氮結晶相；於所述第一GaN通道層上形成第一阻障層；移除部分所述第一阻障層與所述第一GaN通道層，以形成第一堆疊結構；進行第二沉積製程，於所述基底上形成第二GaN通道層，其中所述第二GaN通道層具有鎵結晶相；於所述第二GaN通道層上形成第二阻障層，以構成第二堆疊結構，其中所述第一堆疊結構與所述第二堆疊結構分隔開；於所述第一堆疊結構與所述第二堆疊結構之間形成隔離層；以及於所述第一堆疊結構、所述隔離層與所述第二堆疊結構上形成閘極。
  5. 如申請專利範圍第4項所述的半導體元件的製造方法，其中所述第一沉積製程與所述第二沉積製程不同。
  6. 如申請專利範圍第4項所述的半導體元件的製造方法，其中所述第一GaN通道層的厚度與所述第二GaN通道層的厚度實質上相同，且所述第一阻障層的厚度與所述第二阻障層的厚度實質上相同。
  7. 如申請專利範圍第4項所述的半導體元件的製造方法，其中在形成所述第一阻障層之後以及在移除部分所述第一阻障層與所述第一GaN通道層之前，更包括於所述第一阻障層上形成第一保護層，且在形成所述第二阻障層之後以及在形成所述隔離層之前，更包括於所述第二阻障層上形成第二保護層。
  8. 如申請專利範圍第4項所述的半導體元件的製造方法，其中在進行所述第一沉積製程之前，更包括於所述基底上形成第一緩衝層，且在形成所述第一堆疊結構之後以及在進行所述第二沉積製程之前，更包括於所述基底上形成第二緩衝層。
  9. 如申請專利範圍第4項所述的半導體元件的製造方法，其中在形成所述第一堆疊結構之後以及在進行所述第二沉積製程之前，更包括於所述基底上形成罩幕層以覆蓋所述第一堆疊結構，且在形成所述第二堆疊結構之後以及形成所述隔離層之前，更包括移除所述罩幕層。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10692857B2 (en) * 2018-05-08 2020-06-23 Vanguard International Semiconductor Corporation Semiconductor device combining passive components with HEMT
CN112216740B (zh) * 2019-07-09 2024-08-06 联华电子股份有限公司 高电子迁移率晶体管的绝缘结构以及其制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201236153A (en) * 2010-12-06 2012-09-01 Ibm Structure and method for Vt tuning and short channel control with high k/metal gate MOSFETs
US20140167113A1 (en) * 2010-09-14 2014-06-19 Samsung Electronics Co., Ltd. Gallium nitride based semiconductor devices and methods of manufacturing the same
TW201513364A (zh) * 2013-07-30 2015-04-01 Efficient Power Conversion Corp 具有匹配臨界電壓之積體電路及其製造方法
US20160043219A1 (en) * 2014-08-05 2016-02-11 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
TW201705445A (zh) * 2015-07-21 2017-02-01 台達電子工業股份有限公司 半導體裝置
TW201721865A (zh) * 2015-12-08 2017-06-16 Nat Chung-Shan Inst Of Science And Tech 氮化物電晶體結構

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744372A (en) * 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
JP3180700B2 (ja) * 1997-02-03 2001-06-25 日本電気株式会社 半導体集積回路装置
US6005266A (en) * 1997-03-13 1999-12-21 The Trustees Of Princeton University Very low leakage JFET for monolithically integrated arrays
US6972224B2 (en) * 2003-03-27 2005-12-06 Freescale Semiconductor, Inc. Method for fabricating dual-metal gate device
JP2005032991A (ja) * 2003-07-14 2005-02-03 Renesas Technology Corp 半導体装置
US8193612B2 (en) * 2004-02-12 2012-06-05 International Rectifier Corporation Complimentary nitride transistors vertical and common drain
KR100982993B1 (ko) 2008-10-14 2010-09-17 삼성엘이디 주식회사 Ⅲ족 질화물 반도체의 표면 처리 방법, ⅲ족 질화물 반도체및 그의 제조 방법 및 ⅲ족 질화물 반도체 구조물
US7838908B2 (en) * 2009-01-26 2010-11-23 International Business Machines Corporation Semiconductor device having dual metal gates and method of manufacture
JP5521981B2 (ja) * 2010-11-08 2014-06-18 豊田合成株式会社 半導体発光素子の製造方法
US8946779B2 (en) * 2013-02-26 2015-02-03 Freescale Semiconductor, Inc. MISHFET and Schottky device integration
US9018056B2 (en) 2013-03-15 2015-04-28 The United States Of America, As Represented By The Secretary Of The Navy Complementary field effect transistors using gallium polar and nitrogen polar III-nitride material
US9356045B2 (en) * 2013-06-10 2016-05-31 Raytheon Company Semiconductor structure having column III-V isolation regions
CN103390591B (zh) * 2013-07-22 2015-11-25 中国科学院半导体研究所 硅基高迁移率Ⅲ-V/Ge沟道的CMOS制备方法
CN105556678B (zh) * 2013-09-30 2018-04-10 Hrl实验室有限责任公司 具有高阈值电压和低导通电阻的常关型iii族氮化物晶体管
CN107078098B (zh) * 2014-11-18 2021-04-06 英特尔公司 使用n沟道和p沟道氮化镓晶体管的cmos电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140167113A1 (en) * 2010-09-14 2014-06-19 Samsung Electronics Co., Ltd. Gallium nitride based semiconductor devices and methods of manufacturing the same
TW201236153A (en) * 2010-12-06 2012-09-01 Ibm Structure and method for Vt tuning and short channel control with high k/metal gate MOSFETs
TW201513364A (zh) * 2013-07-30 2015-04-01 Efficient Power Conversion Corp 具有匹配臨界電壓之積體電路及其製造方法
US20160043219A1 (en) * 2014-08-05 2016-02-11 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
TW201705445A (zh) * 2015-07-21 2017-02-01 台達電子工業股份有限公司 半導體裝置
TW201721865A (zh) * 2015-12-08 2017-06-16 Nat Chung-Shan Inst Of Science And Tech 氮化物電晶體結構

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