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TWI543368B - 氮化鎵裝置及積體電路中之隔離結構 - Google Patents

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TWI543368B
TWI543368B TW103123323A TW103123323A TWI543368B TW I543368 B TWI543368 B TW I543368B TW 103123323 A TW103123323 A TW 103123323A TW 103123323 A TW103123323 A TW 103123323A TW I543368 B TWI543368 B TW I543368B
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建軍 曹
亞力山大 里道
羅伯特 畢曲
亞雷納 納卡塔
羅伯特 史瑞特瑪特
趙廣元
謝斯海德里 庫魯里
馬豔萍
劉芳昌
江銘崑
曹佳麗
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高效電源轉換公司
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Description

氮化鎵裝置及積體電路中之隔離結構
本發明係有關於模式氮化鎵(GaN)裝置及積體電路之領域。特別地，本發明係有關於一種用以隔離在一整合半導體裝置中之電氣裝置的結構及方法。
因為氮化鎵(GaN)半導體裝置攜帶大電流及支持高電壓之能力，故氮化鎵半導體裝置之需要不斷地增加。這些裝置之發展已大致集中在高功率/及高頻應用上。為這些種類之應用製作之裝置係依據展現高電子遷移率之一般裝置結構為基礎且被多樣地稱為異質接面(HFET)、高電子遷移率電晶體(HEMT)、或調變摻雜場效電晶體(MODFET)。這些種類之裝置可通常耐受高電壓，例如，30伏特至2000伏特，同時在高頻率，例如100kHz至100GHz操作。
一GaN HFET裝置包括具有至少兩氮化物層之一氮化物半導體。形成在該半導體上或在一緩衝層上之不同材料使該等層具有不同能帶間隙。在相鄰氮化物層中之不同材料亦產生極化，且該極化有助於產生靠近該等兩層之接面，特別在具有較窄能帶間隙之層中的一導電二維電 子氣體(2DEG)區域。
產生極化之氮化物層通常包括靠近一GaN層之一AlGaN之障壁層以包括該2DEG，這使電荷可流經該裝置。這障壁層可摻雜或未摻雜。因為該2DEG區域在零閘極偏壓時存在該閘極下方，故大部份氮化物裝置通常是接通，或空乏模式裝置。如果該2DEG區域在該閘極下方在零施加閘極偏壓時被空乏(即，移除)，該裝置可為一增強模式裝置。多數增強模式裝置通常是斷路，且因為所提供之增加安全性且它們比較容易以簡單、低成本驅動電路來控制，故它們是合於吾人之意的。一增強模式裝置需要一施加在該閘極之正偏壓以便傳導電流。
積體電路(IC)係由互相相鄰設置之裝置構成。如果沒有電絕緣，則該等裝置會互相干涉，使該等IC無法正常地作用。
圖1(a)及1(b)顯示具有兩裝置10與20之一習知積體電路的一例，且隔離區域30a、30b設置在該等兩裝置10與20之間。隔離區域30a、30b係設置成刻意地移除該2DEG以使寄生電容減至最小。如圖所示，裝置10包括汲極11、閘極12及源極13。類似地，裝置20包括汲極21、閘極22及源極23。該等隔離區域30a、30b電氣分離裝置10及裝置20，使得裝置10之源極13及裝置20之源極23在不同電位。
對習知製作方法而言，該等隔離區域30a、30b係如圖1(a)所示地藉由利用蝕刻移除該等導電層或如圖1(b)所示地藉由利用離子植入將該等導電層轉換絕緣層來 形成。如圖進一步所示，該等隔離區域30a、30b係被一LISO之空間分開。在以氮化鎵(GaN)為主之材料中，該隔離崩潰電壓可以每微米50至200V之比例與LISO成正比。
隔離結構通常係以一專用遮罩製作，如圖2(a)與2(b)所示。在圖2(a)中，用以產生一隔離區域50c之一隔離蝕刻使用以C12為主、以BC13為主或以氬為主之電漿。在圖2(b)中，隔離植入物種50通常是鐵(Fe)、鎂(Mg)、氧(O)或氮(N)。在以蝕刻或離子植入製作一隔離區域50c、50d時，使用一專用隔離遮罩在該晶圓上方形成一圖案化光阻40。該隔離區域50c與50d被暴露同時裝置10及裝置20之裝置區域被該光阻40覆蓋。
製作一隔離結構之現有方法具有多數缺點，包括：(1)需要具有相關程序步驟之一專用遮罩，這會增加成本；(2)藉由蝕刻隔離，這會產生具有高漏電流之一蝕刻表面；及(3)藉由離子植入隔離，該隔離區之電阻率會在高溫程序後劣化。
因此，需要提供一種不需要一專用遮罩，產生具有較少漏電流，且沒有該隔離區之電阻率劣化之缺點的用以製造一隔離結構的方法。
藉由提供在二或二以上電晶體裝置之間包括一隔離區之GaN半導體裝置的製造方法，以下所述之實施例解決上述問題及其他問題。
在此揭露之整合半導體裝置包括一基材層，形 成在該基材層上之一緩衝層，形成在該緩衝層上之一氮化鎵層，及形成在該氮化鎵層上之一障壁層。此外，用於多數電晶體裝置之歐姆接點係形成在該障壁層上。詳而言之，用於第一電晶體裝置之多數第一歐姆接點係形成在該障壁層之表面之一第一部份上，且用於第二電晶體裝置之多數第二歐姆接點係形成在該障壁層之表面之一第二部份上。又，一或多個閘極結構形成在該障壁之表面之一第三部份上且在該等第一與第二電晶體裝置之間。較佳地，該等一或多個閘極結構及在該等電晶體裝置之該等閘極結構與該等源極接點之間的空間一起形成一隔離區，且該隔離區電氣隔離該第一電晶體裝置與該第二電晶體裝置。又，該等一或多個閘極結構具有與該等第一與第二電晶體裝置之閘極接點相同之薄膜堆疊及相同程序順序。
10,20,300,320,330,400,420,430,500,520,530,600,620,630,720,730‧‧‧裝置
11,21,421,431,621,631,721,731‧‧‧汲極
12,22,322,332,422,432,522,532,622,632,722,732‧‧‧閘極
13,23,623,633,723,733‧‧‧源極
30a,30b,50c,50d‧‧‧隔離區域
40,717‧‧‧光阻
50‧‧‧隔離植入物種
311,411,511,611,711‧‧‧基材
312,412,512,612,712‧‧‧緩衝層
313,413,513‧‧‧氮化鎵(GaN)層
314,414,514,614,714‧‧‧障壁層
321,331‧‧‧汲極/歐姆接點
323,333,423,433‧‧‧源極/歐姆接點
340,440,640,740‧‧‧隔離結構
341‧‧‧閘極結構/電極
342,343,442,443,542,642‧‧‧空間
441‧‧‧歐姆接點
444,445,544,545,644,645,744,745‧‧‧閘極結構
521,531‧‧‧汲極(接點)
523,533‧‧‧源極(接點)
540‧‧‧隔離結構/隔離區域
613,713‧‧‧氮化鎵(GaN)層/GaN層
643‧‧‧區域
715‧‧‧介電層
743‧‧‧隔離區
LISO‧‧‧空間
本發明之特徵、目的及優點可在配合類似參考字元對應地表示元件之圖式時，由以下所述之詳細說明更了解且其中：
圖1(a)顯示具有藉由蝕刻作用層而形成之隔離部之一習知積體電路的橫截面圖。
圖1(b)顯示具有藉由將離子植入該EPI而形成之隔離部之一習知積體電路的橫截面圖。
圖2(a)顯示藉由使用一專用遮罩蝕刻去除作用層而形成之一隔離區域之一習知積體電路的橫截面圖。
圖2(b)顯示藉由使用一專用遮罩將離子植入作 用層而形成之一隔離區域之一習知積體電路的橫截面圖。
圖3係依據本發明一第一實施例之具有一隔離結構的一積體電路。
圖4係依據本發明一第二實施例之具有一隔離結構的一積體電路。
圖5係依據本發明一第三實施例之具有一隔離結構的一積體電路。
圖6係依據本發明一第四實施例之具有一隔離結構的一積體電路。
圖7(a)至7(d)顯示用以製作圖6之隔離結構之選擇程序步驟。
該等圖不一定依比例繪製且在全部圖中類似結構或功能之元件大致以類似符號表示以達成顯示之目的。該等圖只是要便於說明在此所述之各種不同實施例；該等圖未說明在此揭露之教示的每一特性且不限制申請專利範圍之範圍。
在以下詳細說明中，參考某些實施例。這詳細說明只是要進一步詳細地教示所屬技術領域中具有通常知識者以便實施本發明之較佳特性且不是要限制申請專利範圍之範圍。因此，在以下詳細說明中揭露之特徵的組合對於以最廣義方式實施該等教示不是必要的，而只是用以說明本發明之特別代表例。可了解的是可使用其他實施例且可進行各種結構、邏輯及電氣變化。
圖3顯示依據本發明第一實施例之具有一隔離結構340之一氮化鎵(GaN)半導體裝置300。整合半導體裝置300係形成在一基材311上，且該基材311可包含，例如，矽(Si)、碳化矽(SiC)或藍寶石。一緩衝層312形成在該基材311上且分開該基材311與一氮化鎵(GaN)層313。在該示範實施例中，該氮化鎵(GaN)層313通常未摻雜且具有一0.5至10μm之厚度。一障壁層314形成在該氮化鎵(GaN)層313上方且與之接觸。又，該障壁層314係由AlGaN形成且通常未摻雜並且具有一50Å至300Å之厚度，且具有一10%至35%之鋁(Al)組分。
該整合半導體裝置300包括裝置320與330，且該裝置320與330包括形成該等裝置之汲極的歐姆接點321與331。歐姆接點323與333形成裝置320與330之源極323、333且閘極322與332係分別設置在該等裝置320、330之該等汲極321、331與該等源極323、333之間。此外，閘極結構341係設置在該等裝置320與330之間且具有與裝置320之閘極322及裝置330之閘極332相同之薄膜堆疊及相同程序順序。閘極結構341，與空間342及空間343一起，形成本發明之隔離結構340。隔離結構340電氣隔離裝置320與330。
在該示範實施例中，閘極結構341被較佳地偏壓至包括兩裝置320、330及閘極驅動器之電路中的最負電壓。假設在該電路中之所有裝置係增強模式(E-模式)型裝置，則閘極結構341可接地。又，在裝置320與裝置330形成一半橋，且如果裝置320係該半橋電路之低側且裝置330 係高側的一實施例中，閘極結構341可與裝置320之源極323連接。如果該電路300包含一耗盡模式(D-模式)，則閘極結構341可短路至該負電壓產生器。如果裝置320相對具有一高電壓(即，其源極323係在一比裝置330之源極333高之電位)，則電極341與空間342支持在裝置320中之源極323與在裝置330中之源極333之間的電壓差。在源極323與333間之空間342決定來自一裝置320之最大隔離電壓。通常，在以GaN為主之材料中可支持每微米50至200伏特。類似地，當裝置330相對具有一高電壓時，在閘極結構341與源極333間之空間343決定來自一裝置330之最大隔離電壓。
有利地，依據本發明，在不需要一專用隔離遮罩及相關程序步驟之情形下形成該隔離。因此，本發明之隔離具有比以上關於習知製作方法所述之蝕刻或植入隔離低之加工成本。此外，本發明之裝置300之隔離具有比蝕刻隔離或植入隔離低之洩漏。
圖4顯示依據本發明第二實施例之具有一隔離結構440之一氮化鎵(GaN)半導體裝置400。整合半導體裝置400係形成在一基材411上，且該基材411可包含，例如，矽(Si)、碳化矽(SiC)或藍寶石。一緩衝層412形成在該基材411上方且分開該基材411與該氮化鎵(GaN)層413，且該氮化鎵(GaN)層413形成在該緩衝層412上方。較佳地，該氮化鎵(GaN)層413通常未摻雜且具有一0.5至10μm之厚度。一障壁層414形成在該氮化鎵(GaN)層413上方且與之接觸。 在該示範實施例中，該障壁層414係由AlGaN形成且通常未摻雜並且具有一50Å至300Å之厚度，且具有10%至35%之鋁(Al)組分。
該整合半導體裝置400包括裝置420與430。歐姆接點421、431形成該等裝置420與430之汲極且歐姆接點423與433形成裝置420與430之源極。又，閘極422與432係分別設置在該等裝置420、430之該等汲極421、431與該等源極423、433之間。此外，閘極結構444與445係設置在該等裝置420與430之間。閘極結構444與445具有與裝置420與430之閘極422與432相同之薄膜堆疊及相同程序順序。在圖4之示範實施例中，一歐姆接點441係設置在閘極結構444與445之間。空間442係設置在閘極結構444與裝置420之源極423之間且空間443係設置在閘極結構445與裝置430之源極433之間。閘極結構444與445、歐姆接點441及空間442及空間443一起形成依據本發明實施例之半導體裝置400的隔離結構440，且該隔離結構440電氣隔離裝置420與430。
在圖4所示之實施例中，閘極結構444與445係增強模式結構。較佳地，使閘極結構444、閘極結構445及歐姆接點441為浮動(floating)且未與任一外加偏電壓連接。或者，閘極結構444、閘極結構445及歐姆接點441一起被短路且與該電路400之最低參考電壓連接。如果裝置420經受比裝置430高之電壓，則閘極結構444被反向偏壓且支持一通過空間442之電壓差，防止裝置430受到通至裝置430 之高電壓影響。空間442決定來自裝置420之最大隔離電壓(即，在以GaN為主之材料中為大約每微米50至200V)。類似地，當裝置430經受一高電壓時，空間443決定該最大隔離電壓。
應了解的是圖4所示之本發明之示範裝置400具有與第一實施例相同之優點。該隔離區域440係在不需要一專用隔離遮罩及相關程序步驟之情形下形成，具有一比蝕刻或植入隔離低之加工成本，且具有一比蝕刻隔離或植入隔離低之洩漏。
圖5顯示依據本發明第三實施例之具有一隔離結構540之一氮化鎵(GaN)半導體裝置500。在該示範實施例中，該整合半導體裝置500係形成在一基材511上，且該基材511可包含，例如，矽(Si)、碳化矽(SiC)或藍寶石。一緩衝層512形成在該基材511上且分開該基材511與形成在緩衝層512上的該氮化鎵(GaN)層513。該氮化鎵(GaN)層513通常未摻雜且具有一0.5至10μm之厚度。一障壁層514形成在該氮化鎵(GaN)層513上方且與之接觸。障壁層514係由AlGaN形成且通常未摻雜並且具有一50Å至300Å之厚度。較佳地，障壁層514具有一10%至35%之鋁(Al)組分。
裝置520與530具有汲極接點521與531、源極接點523與533、及設置在各汲極521、531與源極523、533之間的閘極522與532。又，閘極結構544與545係設置在裝置520與530之間，且閘極結構544靠近裝置520之源極523且閘極結構545靠近裝置530之源極533。閘極結構544與545具有 與裝置520之閘極522及裝置530之閘極532相同之薄膜堆疊且由與其相同之程序順序形成。閘極結構544與545及在該等閘極結構間之空間542一起形成依據圖5所示之示範實施例之裝置500的隔離結構540。隔離結構540電氣隔離裝置520與530。
如在上述圖4所示之實施例中，閘極結構544與545宜為增強模式閘極。在一實施例中，閘極結構544被短路至裝置520之源極523，且閘極結構545被短路至裝置530之源極533。如果裝置520經受比裝置530高之電壓，則閘極結構545將被反向偏壓且支持一通過空間542之電壓差，防止裝置530受到裝置520影響。如果裝置530經受比裝置520高之電壓，則閘極結構544將被反向偏壓且支持一通過空間542之電壓差，防止裝置520受到裝置530影響。在閘極結構544與545間之空間542以GaN為主之材料中每微米50至200V，決定在裝置520與530間之最大隔離電壓。在一實施例中，在該隔離區域540中之閘極結構544與545可與裝置520之源極523及裝置530之源極533分別連接，且不必與任一外參考電壓連接。在這實施例之一改良中，可使該等閘極結構544與545與該裝置500之最低參考電壓連接。
圖5所示之裝置500具有分別與以上關於圖3與4所述之第一與第二實施例相同之優點。該隔離區域540係在不需要一專用隔離遮罩及相關程序步驟之情形下形成，具有一比蝕刻或植入隔離低之加工成本，且具有一比蝕刻隔 離或植入隔離低之洩漏。此外，該裝置500只需要一空間542，這表示該隔離區域540可具有比較小面積且減少成本。又，在本發明之第三實施例中，該等閘極結構544與545不必與任一外加參考電壓連接。
圖6顯示依據本發明第四實施例之具有一隔離結構640之一氮化鎵(GaN)半導體裝置600。該整合半導體裝置600類似於圖5所示之裝置500，但是有一區域643或開口，其中表面導電層及該氮化鎵(GaN)層613之二維電子氣體(2DEG)係藉由蝕刻或離子植入移除。
如圖所示，裝置600係形成在一基材611上，且該基材611具有分開該基材層611與該氮化鎵(GaN)層613之一緩衝層612。一障壁層614形成在該GaN層613上且通常未摻雜，並且具有一50Å至300Å之厚度及一10%至35%之鋁(Al)組分。裝置620包括汲極621、閘極622及源極623。裝置630包括汲極631、閘極632及源極633。閘極結構644與645具有與閘極622與閘極632相同之薄膜堆疊及相同程序順序。較佳地，閘極結構644被短路至源極623，且閘極結構645被短路至源極633。空間642係設置在閘極結構644與645之間，且該區域643係藉由利用蝕刻或離子植入由GaN層613移除表面導電層(例如，障壁層614)及該二維電子氣體(2DEG)而形成在空間642下方。閘極結構644與645、空間642及區域643一起形成電氣隔離裝置620與630之隔離結構640。
如上所述，該裝置600類似於圖5所示之裝置 500，但是一蝕刻或離子植入區域643係設置在兩閘極結構644與645之間。由於區域643，裝置600具有比裝置500低之洩漏。此外，可減少在兩閘極結構644與645之間的空間。藉由離子植入，或藉由如在2013年7月8日申請之共同申請美國臨時申請案第61/843,804號中之自我對準隔離部形成法來蝕刻去除該等作用層，可形成隔離區域643。
圖7(a)至7(d)顯示製造圖6所示及以上說明之一GaN半導體裝置600的一示範方法。在這例子中，該半導體裝置之隔離結構740係藉由一自我對準隔離技術形成。特別地，圖7(a)顯示一初始EPI結構，且該初始EPI結構包括一基材711、一緩衝層712、一GaN層713及一障壁層714。應了解的是該沉積可使用任一習知沉積技術實施，例如原子層沉積或電漿加強化學蒸氣沉積法。接著，圖7(b)顯示在沉積一介電層715後，且在實施一接觸遮蔽及蝕刻後之結構。較佳地，介電層715係一介電薄膜，例如Si3N4。圖7(c)顯示在沉積接觸金屬層(例如，光阻717)、接觸金屬遮蔽及金屬蝕刻後之結構。圖7(d)顯示在剝離該光阻717且形成該等閘極結構744與745後之結構。如圖所示，製得之半導體裝置包括具有汲極、閘極及源極721至723之電晶體裝置720，及具有汲極、閘極及源極731至733之電晶體裝置730。表面導電層及該氮化鎵(GaN)層713之二維電子氣體(2DEG)中之該隔離區743或開口係藉由蝕刻或離子植入形成。有利地，該隔離結構740係在不需要一專用遮罩之情形下形成。
以上說明及圖式只被視為說明達成在此說明之特徵及優點的特定實施例。可以對特定程序條件進行修改及替換。因此，本發明之實施例不被視為受限於前述說明及圖式。
400,420,430‧‧‧裝置
411‧‧‧基材
412‧‧‧緩衝層
413‧‧‧氮化鎵(GaN)層
414‧‧‧障壁層
421,431‧‧‧汲極
422,432‧‧‧閘極
423,433‧‧‧源極/歐姆接點
440‧‧‧隔離結構
441‧‧‧歐姆接點
442,443‧‧‧空間
444,445‧‧‧閘極結構

Claims (17)

  1. 一種整合半導體裝置，包含：一緩衝層，係設置在一基材層上；一氮化鎵層，係設置在該緩衝層上；一障壁層，係設置在該氮化鎵層上；多數第一裝置接點，係用於一第一電晶體裝置且形成在該障壁層之一暴露表面之一第一部份上；多數第二裝置接點，係用於一第二電晶體裝置且形成在該障壁層之該暴露表面之一第二部份上；至少一閘極結構，係形成在該障壁之該表面之一第三部份上，其中該閘極結構係設置在該等多數第一裝置接點及該等多數第二裝置接點間，以形成該整合半導體裝置之一隔離區，且該隔離區電氣隔離該第一電晶體裝置與該第二電晶體裝置。
  2. 如請求項1之整合半導體裝置，其中該等多數第一裝置接點包含用於該第一電晶體裝置之源極、閘極及汲極接點，且該等多數第二裝置接點包含用於該第二電晶體裝置之源極、閘極及汲極接點。
  3. 如請求項2之整合半導體裝置，其中該閘極結構係設置在該第一電晶體裝置與該第二電晶體裝置之各源極接點之間。
  4. 如請求項2之整合半導體裝置，其中該閘極結構及該第 一電晶體裝置與該第二電晶體裝置之該等閘極接點包含一共用薄膜堆疊。
  5. 如請求項2之整合半導體裝置，其中該閘極結構及該第一電晶體裝置與該第二電晶體裝置之該等閘極接點係由共同程序順序製成。
  6. 如請求項2之整合半導體裝置，其中該閘極結構係與該第一電晶體裝置及該第二電晶體裝置中之一電晶體裝置之一源極接點電氣耦合。
  7. 如請求項2之整合半導體裝置，其中該閘極結構在該整合半導體裝置中施加一最負電壓的偏壓。
  8. 一種整合半導體裝置，包含：一緩衝層，係設置在一基材層上；一氮化鎵層，係設置在該緩衝層上；一障壁層，係設置在該氮化鎵層上；多數第一裝置接點，係用於一第一電晶體裝置且形成在該障壁層之一暴露表面之一第一部份上；多數第二裝置接點，係用於一第二電晶體裝置且形成在該障壁層之該暴露表面之一第二部份上；一對閘極結構，係形成在該障壁之該表面之一第三部份上，其中該對閘極結構係設置在該等多數第一裝置接點及該等多數第二裝置接點間，以形成該整合半導體裝置之一隔離區，且該隔離區電氣隔離該第一電晶體裝置與該第二電晶體裝置。
  9. 如請求項8之整合半導體裝置，其中該等多數第一裝置接點包含用於該第一電晶體裝置之源極、閘極及汲極接點，且該等多數第二裝置接點包含用於該第二電晶體裝置之源極、閘極及汲極接點。
  10. 如請求項9之整合半導體裝置，其中該對閘極結構係設置在該第一電晶體裝置與該第二電晶體裝置之各源極接點之間。
  11. 如請求項9之整合半導體裝置，其中該對閘極結構及該第一電晶體裝置與該第二電晶體裝置之該等閘極接點包含一共用薄膜堆疊。
  12. 如請求項9之整合半導體裝置，其中該對閘極結構及該第一電晶體裝置與該第二電晶體裝置之該等閘極接點係由共同程序順序製成。
  13. 如請求項9之整合半導體裝置，更包含一歐姆接點，且該歐姆接點係形成在該障壁之該表面之該第三部份上且在該對閘極結構之間，使得該對閘極結構及該歐姆接點形成該隔離區。
  14. 如請求項13之整合半導體裝置，其中該對閘極結構係增強模式結構，且該對閘極結構及該歐姆接點未與一外加偏壓電氣連接。
  15. 如請求項13之整合半導體裝置，其中該對閘極結構係增強模式結構，且該對閘極結構及該歐姆接點係互相短路且與該整合半導體裝置之一最低參考電壓連接。
  16. 如請求項9之整合半導體裝置，其中該對閘極結構係設 置成分別與該第一電晶體裝置與該第二電晶體裝置之該等源極接點相鄰，且一隔離開口係形成在該對閘極結構之間。
  17. 如請求項16之整合半導體裝置，其中隔離窗係界定在該障壁層之該表面之該第三部份及在該障壁層之該第三部份下方的該氮化鎵層之一部份中。
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