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TWI508281B - Field effect transistor - Google Patents

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TWI508281B
TWI508281B TW101125061A TW101125061A TWI508281B TW I508281 B TWI508281 B TW I508281B TW 101125061 A TW101125061 A TW 101125061A TW 101125061 A TW101125061 A TW 101125061A TW I508281 B TWI508281 B TW I508281B
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channel layer
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channel
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TW101125061A
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English (en)
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TW201308598A (zh
Inventor
Hiromasa Saeki
Original Assignee
Murata Manufacturing Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Murata Manufacturing Co filed Critical Murata Manufacturing Co
Publication of TW201308598A publication Critical patent/TW201308598A/zh
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Description

場效電晶體
本發明係關於一種利用在功率元件等之異質構造之場效電晶體(HFET)。
以往，作為功率元件，已考案有各種以常閉動作之異質構造之場效電晶體HFET(Hetero-junction Field Effect Transistor)。圖1係顯示專利文獻1所示之習知HFET10P之構造之側視剖面圖。
在由藍寶石等構成之底基板20P之表面積層有由GaN構成之緩衝層30P。在緩衝層30P之表面積層有由未摻雜GaN構成之電子遷移層40P。在電子遷移層40P之表面積層有由未摻雜AlGaN構成之障壁層50P。藉由電子遷移層40P之未摻雜GaN與障壁層50P之未摻雜AlGaN實現異質構造。
在障壁層50P之表面離開既定距離形成有源極電極900S與汲極電極900D。在障壁層50P之表面之源極電極900S與汲極電極900D之間，與源極電極900S與汲極電極900D分別分離形成有閘極電極900G。
障壁層50P，在緊鄰閘極電極900G之下方設有較其他區域薄之薄膜區域500P。藉由具備此薄膜區域500P，在電壓未施加於閘極電極900G之狀態下，實現電流未流過源極電極900S與汲極電極900D之間、即所謂常閉。
又，圖2係顯示專利文獻2所示之習知HFET10Q之構造之側視剖面圖。
在底基板20Q之表面依序積層有AlN層32Q、緩衝層30Q。緩衝層30Q係由GaN與AlGaN構成。在緩衝層30Q之表面積層有由p-GaN層構成之通道層60Q。p-GaN係摻雜p型後之GaN。在通道層60Q之表面積層有由未摻雜GaN構成之電子遷移層40Q。在電子遷移層40Q之表面積層有n型摻雜AlGaN層51Q。在n型摻雜AlGaN層51Q之表面離開既定距離形成有源極電極900S與汲極電極900D。在n型摻雜AlGaN層51Q之表面之源極電極900S與汲極電極900D之間，與源極電極900S與汲極電極900D分別分離形成有閘極電極900G。在相當於緊鄰閘極電極900G下方之區域，形成有在積層方向貫通n型摻雜AlGaN層51Q及電子遷移層40Q之孔。在此孔之內壁面及電子供應層51之表面形成有絕緣層70Q，閘極電極900G係以填充被絕緣層70Q覆蓋之孔之高度形成。藉此，在緊鄰閘極電極900G下方形成n型摻雜AlGaN層51Q及電子遷移層40Q被分斷後之凹槽構造700Q。此外，藉由具備此種凹槽構造700Q，利用p-GaN導致之空泛化，實現常閉。
專利文獻1：日本特開2005-183733號公報
專利文獻2：日本特開2009-170546號公報
在專利文獻1之HFET10P，閾值電壓Vth係藉由障壁層50P之薄膜區域500P之厚度決定。因此，若無法將薄膜區域500P之厚度高精度地控制，則無法獲得所欲閾值電壓Vth。然而，從實際製程中可控制厚度精度之值觀之，不易 穩定正確地製造所欲閾值電壓Vth之HFET。
又，在專利文獻2之HFET10Q，與專利文獻1相較可穩定地製造所欲閾值電壓Vth之HFET，但會有無法使Vth確實地較0V高之情形。
是以，本發明之目的在於提供一種能穩定地實現正確之閾值電壓Vth，且導通電阻低之異質構造之場效電晶體(HFET)。
本發明之場效電晶體，具備下部障壁層、通道層、上部障壁層、源極電極、汲極電極、閘極電極、及絕緣層。下部障壁層係由配置在基板上之Alx Ga1-x N構成。通道層係由配置在下部障壁層之與基板相反側之面之GaN構成。上部障壁層係配置在通道層之與下部障壁層相反側之面。上部障壁層係由超過下部障壁層之Al組成比之Al組成比之Aly Ga1-y N構成。源極電極及汲極電極係配置在上部障壁層之與通道層相反側之面。絕緣層係配置在源極電極及汲極電極之配置面中源極電極及汲極電極之配置區域以外之上部障壁層之區域。閘極電極係透過絕緣層配置。具備此種構成之本發明之場效電晶體，在緊鄰閘極電極下方之區域，絕緣層具備形成至貫通上部障壁層到達通道層位置之凹槽構造。
此構成中，具有由Aly Ga1-y N構成之上部障壁層、由GaN構成之通道層、由Alx Ga1-x N構成之下部障壁層所構成之AlGaN/GaN/AlGaN三層構造與由貫通上部障壁層到達通道層之絕緣層構成之緊鄰閘極電極下方之凹槽構造。藉 此，閾值電壓較0V高，可設定成1.0V(伏特)以上。
又，本發明之場效電晶體中，較佳為，構成通道層之GaN之至少一部分係n型摻雜。
此構成中，能使導通時之電氣傳導性進一步提升。亦即，能使導通時之汲極電流增加。又，GaN係藉由廣間隙半導體之本身補償效果，較p型更易於成為n型，因此較專利文獻2所示之習知例2更容易製造場效電晶體。
又，本發明之場效電晶體中，較佳為，通道層係由複數個GaN層構成。此構成中，顯示通道層之具體構成例。
又，本發明之場效電晶體中，較佳為，如下構成。通道層係由作為上部障壁層側之第1通道層、作為下部障壁層側之第2通道層構成。在第1通道層之n型摻雜濃度小於在第2通道層之n型摻雜濃度。絕緣層係以未到達第2通道層之形狀形成。
此構成中，通道層係以n型摻雜濃度不同之第1通道層與第2通道層形成。此外，在通道層內僅至n型摻雜濃度相對較小之第1通道層內形成絕緣層。藉此，與凹槽構造之深度無關，閾值電壓易於變穩定。
又，本發明之場效電晶體中，第1通道層係由未摻雜之GaN構成。第2通道層係由n型摻雜後之GaN構成。
此構成中，絕緣層僅形成至由未摻雜之GaN構成之第1通道層內。在此種由未摻雜之GaN構成之第1通道層內，與絕緣層之深度無關，閾值電壓大致一定，穩定。是以，不取決於製程之凹槽構造形成精度，能正確且確實地實現 所欲閾值電壓。亦即，可穩定地製造具有所欲閾值電壓之場效電晶體。
根據本發明，能穩定地提供具有較0V高之閾值電壓之異質構造之場效電晶體(HFET)。
參照圖式說明本發明實施形態之異質構造場效電晶體。此外，以下，將異質構造場效電晶體稱為「HFET」進行說明。圖3係顯示本發明實施形態之HFET10之構造之側視剖面圖。圖4係顯示本實施形態之HFET10及習知HFET(僅凹槽構造)之閘極電壓-汲極電流特性。
HFET10具備底基板20。底基板20由Si構成。底基板20之厚度只要依據HFET10之高度等適當設定即可。
格子緩和層30係配置在底基板20之上面。格子緩和層30係緩和由Si構成之底基板20、由後述Alx Ga1-x N構成之下部障壁層80之間之格子未匹配之層，只要為可緩和該格子未匹配之組成即可。格子緩和層30亦只要依據HFET10之高度等適當設定即可。
下部障壁層80係配置在格子緩和層30之上面。格子緩和層30之上面係格子緩和層30之與配置有底基板20之面相反側之面。下部障壁層80由Alx Ga1-x N構成。此時，以x滿足(0<x≦0.20)之條件之方式決定Al與Ga之組成比。下部障壁層80之厚度為500[nm]以上之既定值。
通道層60係配置在下部障壁層80之上面。下部障壁層80之上面係下部障壁層80之與配置有格子緩和層30之 面相反側之面。
通道層60係由第1通道層61與第2通道層62之2層構造構成。第2通道層62與下部障壁層80抵接。通道層60雖由GaN構成，但詳細而言，第1通道層61由未摻雜其他元素之未摻雜GaN構成，第2通道層62由摻雜Si之n型摻雜之GaN構成。此外，作為摻雜之元素，並不限於Si，只要為可摻雜於GaN形成n型之元素(例如，Ge或O)即可。又，通道層並不限於二層，進一步具備使n型摻雜濃度不同之層亦可。
第2通道層62之厚度，詳細設定之概念雖於後述，但係依據所欲閾值電壓Vth及汲極電流Id適當決定。第1通道層61之厚度，係依據形成凹槽構造時設在緊鄰閘極電極900G下方之凹部之形成精度適當決定。具體而言，形成凹槽構造用之凹部時，為可包含該凹部之深度之形成偏差之厚度以上。
上部障壁層50係配置在通道層60之上面。通道層60之上面係通道層60之與配置有下部障壁層80之面相反側之面。亦即，通道層60中第1通道層61之與第2通道層62側相反側之面。
上部障壁層50由Aly Ga1-y N構成。此時，以y滿足(0.15≦y≦0.30)之條件之方式決定Al與Ga之組成比。上部障壁層50之厚度為10[nm]以上30[nm]以下之既定值。然而，上部障壁層50之Al含有率設定成較下部障壁層80之Al含有率高。
汲極電極900D及源極電極900S係以離開既定間隔之狀態形成於上部障壁層50之上面。上部障壁層50之上面係上部障壁層50之與配置有通道層60之面相反側之面。又，在上部障壁層50之上面之汲極電極900D及源極電極900S之間形成有絕緣層70。絕緣層70係由氮化矽(SiN)、氧化矽(SiO2 )、氧化鋁(Al2 O3 )等構成。閘極電極900G係以從該絕緣層70之上面陷入既定量之形狀且從該上面突出既定量之方式形成在絕緣層70之既定位置。絕緣層70之上面係該絕緣層70之與上部障壁層50相反側之面。閘極電極900G係以從此等汲極電極900D及源極電極900S離開之方式形成在汲極電極900D及源極電極900S之間。閘極電極900G係在底層使用Ni、在其上積層Au等電極形成，汲極電極900D及源極電極900S係在底層金屬使用Ti或Al、在其上層積層Au等電極形成。
此外，俯視HFET10，在包含緊鄰閘極電極900G下方之既定區域之範圍，形成有貫通上部障壁層50且到達第1通道層61之高度方向之中間之形狀之凹部。絕緣層70係以擴展至此凹部之形狀形成。藉由此構成，在緊鄰閘極電極900G下方可實現凹槽構造700。凹槽構造700之底面(凹部之底面)只要以未到達第2通道層62之方式在第1通道層61之高度方向之範圍內即可。
藉由設置此種凹槽構造700，在上部障壁層50與通道層60之異質構造之邊界產生之二維電子氣體(未圖示)在緊鄰閘極電極900G下方被遮斷。藉此，能使HFET10之閾值 電壓Vth與圖4之習知構成之特性同樣地成為大致0[V]。
再者，本實施形態中，使用藉由由Aly Ga1-y N(0.15≦y≦0.30)構成之上部障壁層50與由Alx Ga1-x N(0<x≦0.20)構成之下部障壁層80將由GaN構成之通道層60夾入之構造。亦即，在較通道層60更靠電極側配置Al之組成比相對高之上部障壁層50，在隔著通道層60之上部障壁層50之相反側配置Al之組成比相對低之下部障壁層80。
此處，在通道層60與下部障壁層80之間，藉由主動分極與壓電分極產生負電荷。藉此，通道層60之頻帶，與不具有下部障壁層80之構造相較，成為易於空泛化之狀態。是以，藉由具有上述構造，如圖4所示，能使閾值電壓Vth進一步提升至數[V]程度之正值。藉此，可實現更確實地具有正值之閾值電壓Vth之HFET。
再者，如本實施形態般，藉由使通道層60之第2通道層62成為n型摻雜，相較於未摻雜或p型摻雜之情形，能使在通道層遷移之電子數增加。藉此，在本實施形態之HFET10，如圖4所示，能使導通電阻降低，使汲極電流增加。
又，再者，如本實施形態般，以未摻雜之第1通道層61與n型摻雜之第2通道層62之積層體構成通道層60，使凹槽構造70至第1通道層61為止，藉此，如圖5所示，能抑制與凹槽構造700之深度對應之閾值電壓Vth之變化。
圖5係顯示凹槽構造700之深度與閾值電壓Vth之關係之圖。圖5中，顯示下部障壁層80之Al濃度為8%、第 2通道層62之載體濃度為1.0×1018 [1/cm3 ]、第2通道層62之厚度為15[nm]之情形。又，圖5中，凹槽構造700之底面位於第1通道層61與上部障壁層50之邊界之情形設為D(REC)=0，D(REC)設定成愈淺愈成為正值、愈深愈成為負值。
從圖5可知，凹槽構造700之深度(底面位置)位於第1通道層61之高度範圍內之情形，閾值電壓Vth為大致1[V]成為一定。此外，圖5中，雖顯示在一條件之特性，但即使使上述各條件變化，閾值電壓Vth之特性亦僅往閾值電壓Vth上升或下降之方向平行移動，此為發明人經實驗而確認。亦即，如本實施形態之構成般，藉由將凹槽構造700之深度(底面位置)設在第1通道層61之高度範圍內，閾值電壓Vth成為一定。
如上述，若使用本實施形態之構成，則可抑制因凹槽構造700之深度偏差導致閾值電壓Vth偏差。藉此，不會被HFET之製程中凹槽構造700之深度方向之形成精度影響，可連續地製造穩定特性之HFET。
由此種構造構成之HFET10，進一步調整第2通道層62之厚度D(nGaN)及載體濃度n(nGaN)，藉此能調整閾值電壓Vth及汲極電流。
圖6(A)係顯示第2通道層62之厚度D(nGaN)之變化造成之閾值電壓Vth之變化之圖。圖6(B)係顯示第2通道層62之厚度D(nGaN)之變化造成之汲極電流之變化之圖。圖6中，顯示下部障壁層80之Al濃度為8%、第2通道層62 之載體濃度n(nGaN)為1.0×1018 [1/cm3 ]之情形。
如圖6(A)所示，藉由使第2通道層62之厚度D(nGaN)增加，能使閾值電壓Vth降低。此情形，閾值電壓Vth成為0.0[V]係厚度D為大致24[nm]，因此為了使閾值電壓Vth成為正值，考量製程之偏差使厚度D成為20[nm]以下即可。更佳為，為了使閾值電壓Vth成為1.0[V]程度，使厚度D(nGaN)成為15[nm]至20[nm]程度即可。此外，藉由成為此種厚度，如圖6(B)所示，亦能使汲極電流變高。
圖7(A)係顯示第2通道層62之載體濃度n(nGaN)之變化造成之閾值電壓Vth之變化之圖。圖7(B)係顯示第2通道層62之載體濃度n(nGaN)之變化造成之汲極電流之變化之圖。圖7中，顯示下部障壁層80之Al濃度為8%、第2通道層62之厚度D(nGaN)為15[nm]之情形。
如圖7所示，若使第2通道層62之載體濃度n(nGaN)增加，則載體濃度n(nGaN)在1.0×1017 [1/cm3 ]以下，閾值電壓Vth雖不變化，但若成為此濃度以上，則閾值電壓Vth急速降低，成為0[V]以下。伴隨於此，如圖7(B)所示，載體濃度n(nGaN)在1.0×1017 [1/cm3 ]以下，汲極電流維持低而不變化，但若成為此濃度以上，則汲極電流急速上升。是以，為了獲得高汲極電流，選擇汲極電流之急上升區間且閾值電壓Vth較0[V]高之載體濃度n(nGaN)即可。從此點觀之，較佳為，使載體濃度為1.0×1018 [1/cm3 ]程度。
此外，圖6、圖7中，顯示使載體濃度n(nGaN)為1.0×1018 [1/cm3 ]為一定，若使厚度D(nGaN)變化之情形，則厚度 D(nGaN)為15[nm]為一定，僅使載體濃度n(nGaN)變化之情形，即使將厚度D(nGaN)與載體濃度n(nGaN)分別設定成其他值之情形，亦可獲相同特性，此已由發明人確認。
如上述，藉由適當設定n型摻雜後之第2通道層62之載體濃度n(nGaN)及厚度D(nGaN)，可易於實現具有由既定正值構成之閾值電壓Vth且導通電阻低之HFET10。
此外，上述說明中，雖使第1通道層61成為未摻雜，但若載體濃度大幅低於第2通道層62，則n型摻雜亦可獲得上述作用效果。
然而。上述構成之HFET10係藉由如下所示之製程製造。圖8係以示意方式顯示本實施形態之HFET10在製程之各過程之構造之剖面圖。
此外，以下之形成處理係以HFET10在主面上排列既定個數之母晶圓之狀態進行。此外，在以下所有處理結束後，分割成各HFET10。
首先，準備由Si構成之底基板20。接著，在此底基板20之一主面上，使用有機金屬氣相沉積法：MOCVD(Metal Organic Chemical Vapor Deposition)，如圖8(A)所示，依序使緩衝層30、下部障壁層80、第2通道層62、第1通道層61、上部障壁層50磊晶成長而形成。藉此，形成複合半導體基板810。此時，複合半導體基板810之各層之厚度，如上述，係依據作為HFET10之各層之功能與規格適當設定。此外，緩衝層30使用低溫形成之GaN或AlN等即可。
接著，如圖8(B)所示，藉由對複合半導體基板810選 擇性乾式蝕刻，形成用以從母晶圓裁切各HFET10之元件分離用槽800。元件分離用槽800之深度，圖8(B)中到達通道層60為止，但並不限於此，依據製造條件等適當設定即可。
接著，如圖8(C)所示，在複合半導體基板810中上部障壁層50之表面，離開既定距離形成源極電極900S及汲極電極900D。此等源極電極900S及汲極電極900D，如上述，作為底層金屬積層Ti或Al、在其上層積層Au形成。藉此，形成帶源極汲極複合半導體基板811。
接著，對帶源極汲極複合半導體基板811進行退火，使源極電極900S及汲極電極900D之接觸電阻降低。
接著，如圖8(D)所示，對帶源極汲極複合半導體基板811之源極電極900S形成位置與汲極電極900D之間之既定區域、亦即在後續製程形成閘極電極900G之區域選擇性乾式蝕刻，形成凹槽用凹部700。此時，凹槽用凹部700係以貫通上部障壁層50但未到達第2通道層62內為止之深度、亦即凹部之底面位於第1通道層61內之深度形成。
接著，如圖8(E)所示，在帶源極汲極複合半導體基板811中包含形成有凹槽用凹部710之區域之上部障壁層50之表面形成絕緣層70。絕緣層70之厚度係依據功能及規格適當設定。
接著，如圖8(F)所示，在絕緣層70之表面中凹槽用凹部710之形成區域形成閘極電極900G。閘極電極900G，作為底層金屬積層Ni、在其上積層Au等形成。
如上述，排列形成在母晶圓上之各HFET10係沿著元件 分離用槽800被分割，藉此，如圖8(G)所示，分割成HFET10之各片。藉此，從一個母晶圓同時形成複數個HFET10。
10,10P,10Q‧‧‧HFET
20,20P,20Q‧‧‧底基板
30,30P,30Q‧‧‧緩衝層
32Q‧‧‧AlN層
40P,40Q‧‧‧電子遷移層
50,50P‧‧‧上部障壁層
51Q‧‧‧n型摻雜AlGaN層
60,60Q‧‧‧通道層
70,70Q‧‧‧絕緣層
80‧‧‧下部障壁層
500P‧‧‧薄膜區域
700,700Q‧‧‧凹槽構造
800‧‧‧元件分離用槽
810‧‧‧複合半導體基板
811‧‧‧帶源極汲極複合半導體基板
900G‧‧‧閘極電極
900S‧‧‧源極電極
900D‧‧‧汲極電極
圖1係顯示專利文獻1所示之習知HFET10P之構造之側視剖面圖。
圖2係顯示專利文獻2所示之習知HFET10Q之構造之側視剖面圖。
圖3係顯示本實施形態之HFET10之構造之側視剖面圖。
圖4係顯示本實施形態之HFET10之閘極電壓-汲極電流特性。
圖5係顯示凹槽構造700之深度與閾值電壓Vth之關係之圖。
圖6(A)、(B)係顯示第2通道層62之厚度D(nGaN)之變化造成之閾值電壓Vth及汲極電流之變化之圖。
圖7(A)、(B)係顯示第2通道層62之載體濃度n(nGaN)之變化造成之閾值電壓Vth及汲極電流之變化之圖。
圖8(A)~(G)係以示意方式顯示本實施形態之HFET10在製程之各過程之構造之剖面圖。
10‧‧‧HFET
20‧‧‧底基板
30‧‧‧緩衝層
50‧‧‧上部障壁層
60‧‧‧通道層
61‧‧‧第1通道層
62‧‧‧第2通道層
70‧‧‧絕緣層
80‧‧‧下部障壁層
700‧‧‧凹槽構造
900G‧‧‧閘極電極
900S‧‧‧源極電極
900D‧‧‧汲極電極

Claims (4)

  1. 一種場效電晶體，具備：下部障壁層，係由配置在基板上之Alx Ga1-x N構成；通道層，係由配置在該下部障壁層之與該基板相反側之面之GaN構成；上部障壁層，係配置在該通道層之與該下部障壁層相反側之面，由超過該下部障壁層之Al組成比之Al組成比之Aly Ga1-y N構成；源極電極及汲極電極，係配置在該上部障壁層之與該通道層相反側之面；絕緣層，係配置在該源極電極及該汲極電極之配置面中該源極電極及該汲極電極之配置區域以外之該上部障壁層之區域；以及閘極電極，係透過該絕緣層配置；在緊鄰該閘極電極下方之區域，該絕緣層係由形成至貫通該上部障壁層到達該通道層位置之凹槽構造構成；構成該通道層之GaN之至少一部分係n型摻雜；該通道層係由作為該上部障壁層側之第1通道層、作為該下部障壁層側之第2通道層構成；在該第1通道層之n型摻雜濃度小於在該第2通道層之n型摻雜濃度；該絕緣層係以未到達該第2通道層之形狀形成。
  2. 如申請專利範圍第1項之場效電晶體，其中，該通道層係由複數個GaN層構成。
  3. 一種場效電晶體，具備：下部障壁層，係由配置在基板上之Alx Ga1-x N構成；通道層，係由配置在該下部障壁層之與該基板相反側之面之GaN構成；上部障壁層，係配置在該通道層之與該下部障壁層相反側之面，由超過該下部障壁層之Al組成比之Al組成比之Aly Ga1-y N構成；源極電極及汲極電極，係配置在該上部障壁層之與該通道層相反側之面；絕緣層，係配置在該源極電極及該汲極電極之配置面中該源極電極及該汲極電極之配置區域以外之該上部障壁層之區域；以及閘極電極，係透過該絕緣層配置；在緊鄰該閘極電極下方之區域，該絕緣層係由形成至貫通該上部障壁層到達該通道層位置之凹槽構造構成；該通道層係由複數個GaN層構成；該通道層係由作為該上部障壁層側之第1通道層、作為該下部障壁層側之第2通道層構成；在該第1通道層之n型摻雜濃度小於在該第2通道層之n型摻雜濃度；該絕緣層係以未到達該第2通道層之形狀形成。
  4. 如申請專利範圍第1至3項中任一項之場效電晶體，其中，該第1通道層係由未摻雜之GaN構成；該第2通道層係由n型摻雜之GaN構成。
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